TWI892561B - 具有可程式化絕緣層的半導體元件及其製備方法 - Google Patents

Abstract

本申請公開一種半導體元件及其製備方法。該半導體元件包括一基底，其包括一陣列區和鄰近該陣列區的一外圍區；一凹谷，其內凹地設置於該基底的該外圍區的一頂面上；一可程式化絕緣層，其共形地設置於該凹谷上，並包括一V形橫截面輪廓；一頂部電極，其設置於該可程式化絕緣層上；及一外圍閘極結構，其設置於該基底的該外圍區的該頂面上。該可程式化絕緣層被配置為在一編程電壓下被燒斷。

Description

具有可程式化絕緣層的半導體元件及其製備方法

本申請案是2023年8月11日申請之第112130265號申請案的分割案，第112130265號申請案主張2023年7月20日申請之美國正式申請案第18/224,185號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露涉及一種半導體元件及其製備方法，尤其涉及一種具有可程式化絕緣層的半導體元件及其製備方法。

半導體元件用於各種電子應用，例如個人計算機、移動電話、數碼相機和其他電子設備。半導體元件的尺寸不斷縮小，以滿足計算能力日益增長的需求。然而，在縮小的過程中，也出現了各種的問題，並且這些問題還在不斷增加。因此，在提高質量、產量、性能和可靠性以及降低複雜性方面仍然存在挑戰。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露的另一方面提供一種半導體元件，包括一基底，其包括一陣列區和鄰近該陣列區的一外圍區；一凹谷，其內凹地設置於該基底的外圍區的一頂面上；一可程式化絕緣層，其共形地設置於該凹谷上，並包括一V形橫截面輪廓；一頂部電極，其設置於該可程式化絕緣層上；及一外圍閘極結構，其設置於該基底的外圍區的頂面上。該可程式化絕緣層被配置為在一編程電壓下被燒斷。

本揭露的另一方面提供一種半導體元件的製備方法，包括提供一基底；形成一底層在該基底上；形成一遮罩層在該底層上；形成一第一保護層在該底層上，並覆蓋該遮罩層；去除部分該第一保護層，以暴露該遮罩層；去除該遮罩層，以露出部分該底層；以該第一保護層為遮罩，去除部分該底層，以形成暴露部分該基底的一開口；執行一凹谷蝕刻製程，以移除部分該基底，並形成一凹谷在該基底的一頂面上；共形地形成一可程式化絕緣層在該凹谷上；及形成一頂部電極在該可程式化絕緣層上。該可程式化絕緣層包括一V形橫截面輪廓，並且被配置為在一編程電壓下被燒斷。

由於本揭露的半導體元件的設計，可以通過採用包括V形截面輪廓的可程式化絕緣層來降低編程電壓。編程電壓的降低有助於防止可能由高編程電壓引起的對半導體元件的其他元件的潛在損壞。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。

「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。

為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。

在本揭露中，半導體元件一般是指能夠利用半導體特性發揮作用的元件，電光元件、發光顯示元件、半導體電路和電子元件都屬於半導體元件的範疇。

需要說明的是，在本揭露的描述中，上方（或上）對應於Z方向的箭頭方向，下方（或下）對應於Z方向箭頭的相反方向。

應當注意的是，在本揭露的描述中，術語「形成」、「形成的」和「形式」可以表示並包括創建、構建、圖案化、植入或沉積元素、摻雜劑或材料的任何方法。舉例來說包括原子層沈積、化學氣相沈積、物理氣相沈積、濺鍍、共濺鍍、旋轉塗布、擴散、沈積、長晶、植入、微影、乾式蝕刻與濕式蝕刻等方法，但不以此為限。

應當注意的是，在本揭露的描述中，此處所提及的功能或步驟可能以與附圖中所標註的順序不同的順序出現。例如，根據所涉及的功能或步驟，連續顯示的兩個圖示實際上可以基本上同時執行或者有時可以以相反的順序執行。

圖1為流程圖，例示本揭露一實施例的一種半導體元件1A的製備方法10。圖2至圖24為剖面圖，例示本揭露於一實施例中半導體元件1A的製備流程。

參照圖1至圖10，在步驟S11中，提供包括一陣列區AR和一外圍區PR的一基底101，並且在基底101的陣列區AR中形成多個字元線結構200。

參照圖2，基底101可以是塊狀半導體基底。塊狀半導體基底可以由例如諸如矽或鍺的單質半導體或諸如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦的化合物半導體，或其他III-V族化合物半導體或II-VI族化合物半導體形成。在一些實施例中，基底101的晶體取向(crystal orientation)為＜100＞、＜110＞或＜111＞。在一些實施例中，基底101的晶體取向為＜100＞或＜110＞。在一些實施例中，基底101的底部可以是非晶的(amorphous)，並且僅基底101的頂部是單晶的。基底101的頂部的晶體取向為＜100＞、＜110＞或＜111＞。

參照圖2，在基底101中形成一隔離層107。例如，隔離層107可以形成在基底101的陣列區AR中。執行一系列沉積製程以在基底101上沉積墊氧化物層(未示出)和墊氮化物層(未示出)。執行一微影製程和隨後的蝕刻製程，例如非等向性乾式蝕刻製程，以形成穿透墊氧化物層、墊氮化物層並延伸到基底101的多個溝槽。可以將絕緣材料沉積到溝槽中，並且隨後執行一平坦化製程，例如化學機械研磨，直到暴露基底101的頂面101TS，以去除多餘的填充材料，為後續處理步驟提供實質上平坦的表面，同時形成隔離層107。絕緣材料可以是例如氧化矽或其他適用的絕緣材料。

參照圖3，在基底101上形成一第一硬遮罩層511。在一些實施例中，第一硬遮罩層511可以由對基底101具有蝕刻選擇性的材料形成。在一些實施例中，第一硬遮罩層511可以由對基底101和隔離層107具有蝕刻選擇性的材料形成。在一些實施例中，第一硬遮罩層511可以由例如氮化矽、氮化硼、矽氮化硼、磷氮化硼或硼碳氮化矽形成。在一些實施例中，第一硬遮罩層511可以通過例如原子層沉積、化學氣相沉積或其他適用的沉積製程來形成。

在一些實施例中，第一硬遮罩層511可以通過成膜製程和處理製程形成。具體地，在成膜製程中，可以將第一前驅物（可以是基於硼的前驅物）引入到基底101之上，以形成一硼基層(boron-based layer)。隨後，在處理製程中，可以引入是氮基前驅物的第二前驅物，以與該硼基層反應，並將該硼基層轉變為第一硬遮罩層511。

在一些實施例中，第一前驅物可以是例如乙硼烷、環硼氮烷或環硼氮烷的烷基取代的衍生物。在一些實施例中，可以以約5標準立方公分每分鐘(standard cubic centimeters per minute，sccm)至約50每分鐘標準升(standard liter per minute，slm)或約10 sccm至約1 slm之間的流速引入第一前驅物。在一些實施例中，可以通過稀釋氣體例如氮氣、氫氣、氬氣或其組合來引入第一前驅物。稀釋氣體可以以約5 sccm至約50 slm之間或約1 slm至約10 slm之間的流速引入。

在一些實施例中，可以在沒有電漿輔助的情況下進行成膜製程。在這種情況下，成膜製程的基底溫度可以在約100℃至約1000℃之間。例如，成膜製程的基底溫度可以在約300℃至約500℃之間。成膜製程的製程壓力可以在約10毫托(mTorr)至約760托(Torr)之間。例如，成膜製程的製程壓力可以在約2托至約10托之間。

在一些實施例中，成膜製程可以在電漿存在下進行。在這種情況下，成膜製程的基底溫度可以在約100℃至約1000℃之間。例如，成膜製程的基底溫度可以在約300℃至約500℃之間。成膜製程的製程壓力可以在約10毫托至約760托之間。例如，成膜製程的製程壓力可以在約2托至約10托之間。電漿可以由2 W至5000 W之間的RF功率產生。例如，RF功率可以在30 W至1000 W之間。

在一些實施例中，第二前驅物可以是例如氨或肼。在一些實施例中，第二前驅物可以以約5 sccm至約50 slm之間或約10 sccm至約1 slm之間的流速引入。

在一些實施例中，在處理製程中可以將氧基前驅物與第二前驅物一起引入。氧基前驅物可以是例如氧氣、一氧化氮、一氧化二氮、二氧化碳或水。

在一些實施例中，矽基前驅物可以在處理製程中與第二前驅物一起引入。矽基前驅物可以是例如矽烷、三甲矽烷基胺、三甲基矽烷或矽氮烷(例如六甲基環三矽氮烷)。

在一些實施例中，磷基前驅物可以在處理製程中與第二前驅物一起引入。磷基前驅物可以是例如磷化氫。

在一些實施例中，在處理製程中，可以將氧基前驅物、矽基前驅物或磷基前驅物與第二前驅物一起引入。

在一些實施例中，處理製程可以在電漿製程、UV固化製程、熱退火製程或其組合的輔助下進行。

當處理製程是在電漿製程的輔助下進行時，電漿處理的電漿可以由RF功率產生。在一些實施例中，在約100千赫茲(kHz)至約1兆赫(MHz)之間的單個低頻下，RF功率可以在約2 W與約5000 W之間。在一些實施例中，在大於約13.6 MHz的單一高頻下，RF功率可以在約30 W與約1000 W之間。在這種情況下，處理製程的基底溫度可以在約20℃至約1000℃之間。處理製程的製程壓力可以在約10mTorr和約760Torr之間。

當借助UV固化製程進行處理時，在這種情況下，處理製程的基底溫度可以在約20℃至約1000℃之間。處理製程的製程壓力可以在約10 mTorr和約760 Torr之間。UV固化可以由任何UV源提供，例如汞微波弧光燈、脈衝氙閃光燈或高效UV發光二極管陣列。UV源可具有約170奈米(nanometer，nm)至約400 nm之間的波長。UV源可提供約0.5 eV與約10 eV之間、或約1 eV與約6 eV之間的光子能量。UV固化製程的輔助可以從第一硬遮罩層511去除氫。由於氫可能擴散到半導體元件1A的其他區域，並且可能降低半導體元件1A的可靠性，因此通過UV固化製程的輔助去除氫可以提高半導體元件1A的可靠性。另外，UV固化製程可以增加第一硬遮罩層511的密度。

當在熱退火製程的輔助下進行處理時，在這種情況下，處理製程的基底溫度可以在約20℃至約1000℃之間。處理製程的製程壓力可以在約10 mTorr和約760 Torr之間。

參照圖3，可以在第一硬遮罩層511上形成一第一硬遮罩層721。在一些實施例中，第一硬遮罩層721可以是光阻，並且可以包括多個字元線結構200的圖案。

參照圖4，執行蝕刻製程以去除第一硬遮罩層511的一部分。在一些實施例中，在蝕刻製程中，第一硬遮罩層511與基底101的蝕刻速率比可以在約100:1與約2:1之間、在約15:1與約2:1之間、或在約10:1與約為2:1之間。在一些實施例中，在蝕刻製程中，第一硬遮罩層511與隔離層107的蝕刻速率比可以在約100:1與約2:1之間、在約15:1與約2:1之間、或在約10:1與約2:1之間。第一硬遮罩層721的圖案可以被轉移到第一硬遮罩層511，並且可以視為第一圖案513。隔離層107的部分和基底101的部分可以通過第一圖案513暴露。在蝕刻製程之後，可以通過灰化或其他適用製程去除第一硬遮罩層721。

參照圖5，使用第一硬遮罩層511作為遮罩來執行溝槽蝕刻製程，以去除部分隔離層107和部分基底101，並同時形成多個字元線溝槽103-1、103-3。在一些實施例中，形成在基底101中的字元線溝槽103-1可以比形成在隔離層107中的字元線溝槽103-3淺。在一些實施例中，在溝槽蝕刻製程中，隔離層107與第一硬遮罩層511的蝕刻速率比可以在約100:1與約5:1之間、在約15:1與約5:1之間、或在約10:1與約5:1之間。在一些實施例中，在溝槽蝕刻製程中，基底101與第一硬遮罩層511的蝕刻速率比可以在約80:1與約5:1之間、在約10:1與約5:1之間、或在約8:1與約5:1之間。

參照圖6，一第一絕緣材料711的層可以共形地形成在第一硬遮罩層511上和字元線溝槽103-1、103-3中。第一絕緣材料711的層可以在字元線溝槽103-1、103-3中具有一U形橫截面輪廓。在一些實施例中，第一絕緣材料711的層可以具有在約1 nm至約7 nm範圍內的厚度，包括約1 nm、約2 nm、約3 nm、約4 nm、約5 nm、約6 nm、或約7 nm。

在一些實施例中，第一絕緣材料711的層可以通過熱氧化製程形成。例如，可以通過氧化字元線溝槽103-1、103-3的表面來形成第一絕緣材料711的層。在一些實施例中，第一絕緣材料711的層可以通過諸如化學氣相沉積或原子層沉積的沉積製程來形成。第一絕緣材料711可以包括高k介電材料、氧化物、氮化物、氮氧化物或其組合。在一些實施例中，在沉積襯墊多晶矽層(liner polysilicon layer，為了清楚起見未示出)之後，可以通過自由基氧化襯墊多晶矽層來形成第一絕緣材料711的層。在一些實施例中，在形成襯墊氮化矽層(liner silicon nitride layer，為了清楚起見未示出)之後，可以通過自由基氧化襯墊氮化矽層來形成第一絕緣材料711的層。

在一些實施例中，高k介電材料可以包括含鉿材料。含鉿材料可以是例如氧化鉿、氧化鉿矽、氮氧化鉿矽、或其組合。在一些實施例中，高k介電材料可以是例如氧化鑭、氧化鑭鋁、氧化鋯、氧化矽鋯、氮氧化鋯矽、氧化鋁或其組合。

參照圖7，多個字元線底部導電層203分別對應地形成在字元線溝槽103-1、103-3中。例如，可以形成導電材料(未示出)以填充字元線溝槽103-1、103-3。隨後執行回蝕製程，以部分地去除形成在字元線溝槽103-1、103-3中的導電材料，並同時形成字元線底部導電層203。在一些實施例中，導電材料可以是功函數材料，例如鈦、氮化鈦、矽、矽鍺或其組合。應當注意，術語「功函數」是指材料（例如金屬）相對於真空水平的整體化學勢。

例如，在本實施例中，導電材料為氮化鈦，並且可以通過化學氣相沉積的方式形成。在一些實施例中，導電材料的沉積可以包括一源氣體引入步驟、一第一吹掃步驟、一反應物流動步驟和一第二吹掃步驟。源氣體引入步驟、第一吹掃步驟、反應物流動步驟和第二吹掃步驟可以視為一個循環。執行多個循環來填充字元線溝槽103-1、103-3。

詳細地，圖6所示的中間半導體元件可以被裝載到一反應室中。在源氣體引入步驟中，可以將包含一前驅物和一反應物的一源氣體引入到包含中間半導體元件的反應室中。前驅物和反應物擴散穿過邊界層並到達中間半導體元件的表面。前驅物和反應物可以吸附在上述表面上，並隨後在上述表面上遷移。吸附的前驅物和吸附的反應物可以在上述表面上反應，並形成固體副產物。固體副產物可以在上述表面上形成核。核可以生長成多個島，並且這些島可以在上述表面上合併成連續的薄膜。在第一吹掃步驟中，可將諸如氬氣的吹掃氣體注入到反應室中以吹掃出氣態副產物、未反應的前驅物和未反應的反應物。

在反應物流動步驟中，可以僅將反應物引入到反應室中，以將連續薄膜轉變為一氮化鈦層。在第二吹掃步驟中，可將諸如氬氣的吹掃氣體注入到反應室中，以吹掃出氣態副產物和未反應的反應物。

在一些實施例中，可以在電漿的輔助下執行使用化學氣相沉積的導電材料的沉積。電漿源可以是例如氬氣、氫氣或其組合。

例如，前驅物可以是四氯化鈦。反應物可以是氨。由於四氯化鈦和氨之間的反應不完全，四氯化鈦和氨可能在表面上反應，並形成包含高氯化物污染的氮化鈦層。反應物流動步驟中的氨可以降低氮化鈦層的氯化物含量。

在一些實施例中，在回蝕製程中，字元線底部導電層203與第一絕緣材料711的蝕刻速率比可以在約100:1與約5:1之間、在約15:1與約5:1之間、或在約10:1與約 5:1間。

參照圖8，在多個字元線溝槽103-1、103-3中形成多個字元線頂部導電層205。在一些實施例中，字元線頂部導電層205可以由例如多晶矽、多晶鍺、多晶矽鍺、摻雜多晶矽、摻雜多晶鍺、摻雜多晶矽鍺或其組合形成。在一些實施例中，字元線頂部導電層205可以摻雜有p型摻雜劑或n型摻雜劑。在一些實施例中，諸如多晶矽、多晶鍺或多晶矽鍺的導電材料可以沉積到字元線溝槽103-1、103-3中。隨後可以執行一回蝕製程，以去除部分導電層以形成字元線頂部導電層205。在一些實施例中，摻雜劑可以併入導電材料的沉積製程中。在一些實施例中，在回蝕製程之後使用一植入製程來摻雜摻雜劑。

術語「p型摻雜劑」是指當添加到本質半導體材料中時產生價電子缺陷的雜質。在含矽半導體材料中，p型摻雜劑包括但不限於硼、鋁、鎵或銦。術語「n型摻雜劑」是指當添加到本質半導體材料時向本質半導體材料貢獻自由電子的雜質。在含矽材料中，n型摻雜劑包括但不限於銻、砷或磷。

參照圖9，一字元線覆蓋層207形成在第一硬遮罩層511上，以完全填充字元線溝槽103-1、103-3。在一些實施例中，字元線覆蓋層207可以由例如氮化矽、氮氧化矽、氧氮化矽或其他適用的介電材料形成。在一些實施例中，字元線覆蓋層207可以通過例如化學氣相沉積、電漿增強化學氣相沉積或其他適用的沉積製程來形成。執行一平坦化製程，例如化學機械研磨，以去除多餘的材料，並為後續處理步驟提供實質上平坦的表面。

需要說明的是，本發明中的氮氧化矽是指含有矽、氮和氧的物質，且其中氧的比例大於氮的比例。氧氮化矽是指含有矽、氧和氮的物質，其中氮的比例大於氧的比例。

參照圖10，一遮罩層(為了清楚起見未示出)可以形成在基底101的陣列區AR之上，以覆蓋形成在基底101的陣列區AR之上的字元線覆蓋層207。執行一蝕刻製程以去除形成在基底101的陣列區AR上方的字元線覆蓋層207、第一絕緣材料711的層和第一硬遮罩層511。剩餘的第一絕緣材料711可以視為字元線介電層201。字元線介電層201、字元線底部導電層203、字元線頂部導電層205和字元線覆蓋層207一起構成字元線結構200。

參照圖1及圖11至圖16，在步驟S13中，在基底101上方形成一底層531，在底層531上形成一第一保護層521，並且形成多個開口523以暴露基底101的部分外圍區PR。

參照圖11，底層531可以形成在字元線覆蓋層207上和基底101的外圍區PR上。在一些實施例中，執行一平坦化製程以去除多餘的材料，並為後續處理步驟提供實質上平坦的表面。在一些實施例中，底層531可以包括自平坦化材料，例如旋塗玻璃或旋塗低k介電材料。自平坦化介電材料的使用可以避免執行後續平坦化步驟的需要。在一些實施例中，底層531被配置為抗反射層。在一些實施例中，底層531由具有對比折射率的交替層的薄膜結構組成。底層531的厚度T1可以被選擇為在從界面反射的光束中產生相消干涉，並且在相應的透射光束中產生相長干涉。作為例示，但並不限制，底層531可以由例如氧化物、硫化物、氟化物、氮化物、硒化物或其組合形成。在一些實施例中，底層531可以提高微影製程的分辨率。在一些實施例中，底層531可以通過沉積製程形成，包括例如化學氣相沉積、電漿增強化學氣相沉積、蒸發、旋塗或其他適用的沉積製程。

參照圖12，一第二硬遮罩層723形成在底層531上。第二硬遮罩層723可以僅形成在基底101的外圍區PR上方。在一些實施例中，第二硬遮罩層723是一光阻層，並且包括稍後將示出的多個可程式化絕緣層401的圖案。

參照圖13，可以形成一第一保護層521，以覆蓋底層531和第二硬遮罩層723。在一些實施例中，第一保護層521由對底層531具有蝕刻選擇性的材料形成。在一些實施例中，第一保護層521被配置為用於後續半導體製程的底層531的一保護層。在一些實施例中，第一保護層521可以由例如氧化物形成。在一些實施例中，第一保護層521可以是碳膜。本文使用術語「碳膜」來描述其質量主要是碳、其結構主要由碳原子限定、或其物理和化學性質由其碳含量決定的材料。術語「碳膜」旨在排除簡單地包含碳的混合物或化合物的材料，例如介電材料，諸如碳摻雜的氮氧化矽、碳摻雜的氧化矽或碳摻雜的多晶矽。在一些實施例中，第一保護層521可以由碳和氫組成。在一些實施例中，第一保護層521可以由碳、氫和氧組成。在一些實施例中，第一保護層521可以由碳、氫和氟組成。

在一些實施例中，可以通過包括將由一種或多種碳氫化合物組成的處理氣體混合物引入到處理室中的製程來沉積碳膜。該烴化合物具有式C _xH _y，其中x的範圍為2至4，y的範圍為2至10。烴化合物可以是例如丙烯、丙炔、丙烷、丁烷、丁烯、丁二烯或乙炔、或其組合。

在一些實施例中，可以通過在高密度電漿化學氣相沉積製程期間添加氟源來形成具有氟摻雜的第一保護層521。氟源可以是例如八氟環丁烷、四氟甲烷、六氟乙烷、八氟丙烷、三氟甲烷、六氟苯或其組合。氟源的流速可以在稍大於0和約150 sccm之間。氟源與碳源的流量比對於第一保護層521的摻雜水平和熱穩定性很重要。對於無偏壓(unbiased)的製程情況，氟源與碳源的流速比可以在約0.2與約2之間。對於有偏壓(biased)的製程情況，氟源與碳源的流速比可以在約0.7與約1.3之間。

在一些實施例中，在高密度電漿化學氣相沉積製程之後執行一退火製程，以增強第一保護層521的熱穩定性。退火製程可以在真空中，或在由諸如氬氣或氮氣的氣體組成的惰性氣氛中，在約300℃至約450℃之間的溫度下進行約30分鐘。

通過高密度電漿化學氣相沉積製程形成的第一保護層521的厚度和均勻性可以得到很好的控制。例如，第一保護層521的厚度的標準偏差可以小於4%。另外，通過高密度電漿化學氣相沉積製程形成的第一保護層521可以在高達約400℃的高溫下熱穩定。熱穩定性表示第一保護層521不會遭受重量損失、變形、或者當暴露於溫度在約200℃與約400℃之間的蝕刻環境時發生化學反應。第一保護層521在高溫下的熱穩定性將允許其用作在高於200℃的溫度下執行的蝕刻操作的遮罩。此外，通過調節氟的摻雜水平來調節第一保護層521的抗蝕刻特性。第一保護層521的抗蝕刻特性會隨著氟的摻雜水平越高而降低。

參照圖14，執行一凹陷製程以減小第一保護層521的厚度。在一些實施例中，凹陷製程可以包括一蝕刻製程、一平坦化製程或其組合。在凹陷製程之後，第二硬遮罩層723將被暴露。

參照圖15，通過一灰化製程或其他適用的半導體製程來去除第二硬遮罩層723。覆蓋基底101的陣列區AR的遮罩層(未示出)也可以通過灰化製程去除。在去除第二硬遮罩層723之後，沿著第一保護層521形成開口523，以暴露基底101的外圍區PR上方的底層531的一部分。

參照圖16，使用第一保護層521作為遮罩層來執行一蝕刻製程，以去除底層531的部分。蝕刻製程可以將開口523延伸至底層531。基底101的外圍區PR的頂面101TS的多個部分可以通過開口523暴露。

參照圖1、圖17和圖18，在步驟S15中，執行一凹谷蝕刻製程以在基底101的外圍區PR上形成多個凹谷105。

參照圖17，在一些實施例中，凹谷蝕刻製程可以是濕式蝕刻製程。在一些實施例中，凹谷蝕刻製程可以包括諸如氫氧化鉀或氫氧化鈉的蝕刻劑。在一些實施例中，當基底101的晶體取向為＜110＞時，可以利用氫氧化鉀、異丙醇和水在約80℃至82℃之間的溫度下執行凹谷蝕刻製程。在一些實施例中，當基底101的晶體取向為＜110＞時，可以利用氫氧化鈉來執行凹谷蝕刻製程。在凹谷蝕刻製程之後，在基底101的外圍區PR的頂面101TS上形成凹谷105。凹谷105可包括V形橫截面輪廓。在一些實施例中，凹谷105可以視為凹谷形凹槽或凹谷形溝槽。在一些實施例中，凹谷105的晶體取向為＜111＞。

參照圖18，通過一移除製程去除第一保護層521和底層531。在一些實施例中，在移除製程中，第一保護層521與基底101的去除速率比可以在約100:1至約5:1之間、在約15:1至約5:1之間、或在約10:1至約5:1之間。在一些實施例中，在移除製程中，底層531與基底101的去除速率比可以在約100:1與約5:1之間、在約15:1與約5:1之間、或在約10:1與約5:1之間。

參照圖1及圖19至圖24，在步驟S17中，在凹谷105上形成多個可程式化絕緣層401，在可程式化絕緣層401上形成多個可程式化頂部電極403，及在基底101的外圍區PR上形成多個外圍閘極結構300。

參照圖19，一第二絕緣材料713的層共形地形成在基底101的外圍區PR的頂面101TS上和凹谷105上。在一些實施例中，第二絕緣材料713的層可以包括例如氧化物、氮化物、氮氧化物、矽酸鹽(例如，金屬矽酸鹽)、鋁酸鹽、鈦酸鹽、氮化物、高k介電材料或其組合。在一些實施例中，第二絕緣材料713的層可以通過合適的沉積製程形成，例如原子層沉積、化學氣相沉積、電漿增強化學氣相沉積、蒸發、化學溶液沉積或其他合適的沉積製程。在一些實施例中，第二絕緣材料713的層可以通過氧化基底101的頂面101TS和多個凹谷105來形成。在一些實施例中，凹谷105的厚度可以根據沉積製程以及所使用的材料的成分和數量而不同。例如，第二絕緣材料713的層的厚度可以在約10埃至約50埃之間。在一些實施例中，第二絕緣材料713的層可以包括一多層結構。例如，第二絕緣材料713的層可以是氧化物-氮化物-氧化物(ONO)結構。又例如，第二絕緣材料713的層可以包括由氧化矽形成的底層和由高k介電材料形成的頂層。

高k介電材料(介電常數大於7.0)的例示包括但不限於金屬氧化物，例如氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化矽鋯、氮氧化矽鋯、氧化鉭、氧化鈦、鈦酸鋇鍶、氧化鈦鋇、氧化鈦鍶、氧化釔、氧化鋁、氧化鉛鈧鉭和鈮酸鉛鋅。高k介電材料還可以包括摻雜劑，例如鑭和鋁。

在一些實施例中，可選地在基底101和第二絕緣材料713的層之間形成一界面層(未示出)。界面層可以由例如氧化矽、氮化矽、氮氧化矽、其他半導體氧化物或其組合形成。可以使用任何合適的製程將界面層形成為任何合適的厚度，包括熱生長、原子層沉積、化學氣相沉積、高密度電漿化學氣相沉積、旋塗沉積或其他合適的沉積製程。例如，界面層的厚度可以在約7埃和12埃之間或在約8埃和10埃之間。界面層可以促進第二絕緣材料713的層的形成。

參照圖19，形成在凹谷105上的第二絕緣材料713的層可以包括一V形橫截面輪廓。在一些實施例中，第二絕緣材料713的層的頂面713TS可以處在一垂直層級VL1，其低於第一硬遮罩層511的頂面511TS的垂直層級VL2或字元線介電層201的頂面201TS的垂直層級VL3。

參照圖20，在第二絕緣材料713的層上形成一第一導電材料715的層。在一些實施例中，第一導電材料715的層可以由例如多晶矽、多晶鍺、多晶矽鍺、摻雜多晶矽、摻雜多晶鍺、摻雜多晶矽鍺或其他合適的導電材料形成。在一些實施例中，第一導電材料715的層可以摻雜有p型摻雜劑或n型摻雜劑。在一些實施例中，形成在凹谷105中的第一導電材料715的層可以包括一三角形橫截面輪廓。

參照圖21，一第二導電材料717的層形成在第一導電材料715的層上。在一些實施例中，第二導電材料717可以是例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物（例如，碳化鉭、碳化鈦、碳化鉭鎂）、金屬氮化物（例如，氮化鈦）、過渡金屬鋁化物、或其組合。

參照圖21，執行一諸如化學機械研磨的平坦化製程，直到暴露字元線覆蓋層207的頂面207TS，以去除多餘的材料，為後續處理步驟提供實質上平坦的表面。也就是說，第二導電材料717的層的頂面717TS和字元線覆蓋層207的頂面207TS可以實質上共面。

參照圖22，一第三硬遮罩層725形成在第二導電材料717的層上和字元線覆蓋層207上。在一些實施例中，第三硬遮罩層725是光阻層，並且包括具有可程式化絕緣層401和外圍閘極結構300的圖案。第二導電材料717、第一導電材料715和第二絕緣材料713形成在凹谷105上方的部分可以被第三硬遮罩層725遮罩。

參照圖23，使用第三硬遮罩層725作為遮罩來執行一蝕刻製程，以去除第二導電材料717、第一導電材料715和第二絕緣材料713的未被第三硬遮罩層725遮罩的部分。在一些實施例中，蝕刻製程可以是多階段蝕刻製程。例如，蝕刻製程可以是兩階段非等向性乾式蝕刻製程。每個階段的蝕刻化學物質可以不同，以提供不同的蝕刻選擇性。在一些實施例中，在蝕刻過程的第一階段，第二導電材料717與第一導電材料715的蝕刻速率比可以在約100:1與約1.05:1之間、在約15:1與約2:1之間、或在約10:1與約2:1之間。在一些實施例中，在蝕刻過程的第二階段，第一導電材料715與第二絕緣材料713的蝕刻速率比可以在約100:1與約1.05:1之間、在約15:1與約2:1之間、或在約10:1約2:1之間。

參照圖23，剩餘的第二絕緣材料713可以轉變成可程式化絕緣層401和多個閘極介電層301。可程式化絕緣層401共形地形成在凹谷105上。可程式化絕緣層401可以包括一V形橫截面輪廓。閘極介電層301可以形成在基底101的外圍區PR上，並且與可程式化絕緣層401分離。閘極介電層301包括與可程式化絕緣層401不同的橫截面輪廓。在本實施例中，閘極介電層301可以包括一線形截面輪廓。在一些實施例中，可程式化絕緣層401的厚度T2和閘極介電層301的厚度T3可以實質上相同。在一些實施例中，可程式化絕緣層401的厚度T2和閘極介電層301的厚度T3可以彼此不同。在一些實施例中，可程式化絕緣層401的寬度W1可以大於或等於凹谷105的寬度W2。在一些實施例中，可程式化絕緣層401的寬度W1與可程式化絕緣層401的高度H1的比率可以在約3:1至約1:1之間。

參照圖23，剩餘的第一導電材料715可以轉變成多個底部403-1和多個閘極底部導電層303。為了描述的簡潔、清楚和方便，僅描述一個底部403-1和一個閘極底部導電層303。底部403-1形成在相應的可程式化絕緣層401上。在一些實施例中，底部403-1的寬度W3和可程式化絕緣層401的寬度W1可以實質上相同。在一些實施例中，底部403-1可以包括三角形橫截面輪廓。在一些實施例中，至少在底部403-1的底部部分接觸可程式化絕緣層401處包括三角形橫截面輪廓。閘極底部導電層303可以形成在對應的閘極介電層301上。在一些實施例中，閘極底部導電層303的頂面303TS和底部403-1的頂面403-1TS可以實質上共面。

參照圖23，剩餘的第二導電材料717可以轉變成多個頂部403-3和多個閘極頂部導電層305。為了描述的簡潔、清楚和方便，僅描述一個頂部403-3和一個閘極頂部導電層305。頂部403-3可以形成在對應的底部403-1上。頂部403-3可以具有與底部403-1相同的寬度W3。頂部403-3和底部403-1一起構成頂部電極403。頂部電極403和可程式化絕緣層401一起構成可程式化結構400。在一些實施例中，可程式化結構400可以用作反熔絲(anti-fuse)。

反熔絲在本機未編程狀態下是不導電的，而在編程時則變為導電。例如，反熔絲可以由夾在兩個導體之間的薄介電層構成。在一些實施例中，基底101可以充當可程式化結構400的下導體。頂部電極403可以用作可程式化結構400的上導體。可程式化絕緣層401可以用作夾在下導體和上導體之間的介電層。在本實施例中，可程式化絕緣層401包括V形橫截面輪廓，使得頂部電極403可以包括接觸可程式化絕緣層401的尖端部分。在編程製程中，電荷積累可能更容易發生在頂部電極403的尖端部分。因此，可降低對可程式化結構400進行編程所需的電壓(稱為編程電壓)。電壓的降低有助於防止可能由高編程電壓引起的對半導體元件1A的其他元件的潛在損壞。

參照圖23，閘極頂部導電層305可以形成在對應的閘極底部導電層303上。閘極介電層301、閘極底部導電層303、閘極頂部導電層305共同構成外圍閘極結構300。在一些實施例中，閘極頂部導電層305的頂面305TS(即，外圍閘極結構300的頂面)、頂部403-3的頂面403-3TS(即，頂部電極403的頂面)，和字元線覆蓋層207的頂面207TS(即，字元線結構200的頂面)可以實質上共面。

參照圖24，可以通過一灰化製程或其他適用的半導體製程來去除第三硬遮罩層725。當對可程式化結構400進行編程時，向頂部電極403施加一編程電壓，並且可以將基底101接地，使得夾在頂部電極403和基底101之間的可程式化絕緣層401可以在該編程電壓下受壓。結果，可程式化絕緣層401的尖端部分(以虛線圓圈示出)將破裂，以形成連接頂部電極403和基底101的連續路徑。換句話說，可程式化絕緣層401的尖端部分可以被燒斷，並且可程式化結構400被編程。由於採用包括V形截面輪廓的可程式化絕緣層401，可以降低編程電壓。例如，編程電壓可以在約+4.0伏特與約+5.5伏特之間、在約+4.0伏特與約+5.0伏特之間、或在約+4.0伏特與約+4.5伏特之間。編程電壓的降低有助於防止可能由高編程電壓引起的對半導體元件1A的其他元件的潛在損壞。

圖25至圖29為剖面圖，例示本揭露於一些實施例中的半導體元件1B、1C、1D 、1E和1F。

參照圖25，半導體元件1B可以具有與圖24所示的結構類似的結構。圖25中與圖24中相同或相似的元件已經被標記為相同或相似的標記，且省略重複的描述。

半導體元件1B可以包括多個底部導電層611。為了簡潔、清楚和方便的敘述，僅以一層底部導電層611為說明。底部導電層611可以設置在基底101的外圍區PR中，並且設置在對應的可程式化絕緣層401下方。在一些實施例中，底部導電層611被配置為可程式化結構400的下導體。在一些實施例中，底部導電層611可以由例如摻雜矽、摻雜鍺、摻雜矽鍺形成。在一些實施例中，底部導電層611可以摻雜有n型摻雜劑或p型摻雜劑，並且可以具有第一導電類型，諸如p型或n型。在一些實施例中，底部導電層611的寬度W4可以大於或等於可程式化絕緣層401的寬度W1。

當對可程式化結構400進行編程時，向頂部電極403施加一編程電壓，並且將底部導電層611接地，使得夾在頂部電極403和底部導電層611之間的可程式化絕緣層401可以在該編程電壓作用下受壓。因此，可程式化絕緣層401的尖端部分(以虛線圓圈示出)將破裂，以形成連接頂部電極403和底部導電層611的連續路徑。換句話說，可程式化絕緣層401的尖端部分可以被燒斷，並且可程式化結構400被編程。由於採用包括V形截面輪廓的可程式化絕緣層401，可以降低編程電壓。例如，編程電壓可以在約+4.0伏特與約+5.5伏特之間、在約+4.0伏特與約+5.0伏特之間、或在約+4.0伏特與約+4.5伏特之間。編程電壓的降低有助於防止可能由高編程電壓引起的對半導體元件1B的其他元件的潛在損壞。

參照圖26，半導體元件1C可以具有與圖25所示的結構類似的結構。圖26中與圖25中相同或相似的元件已經被標記為相似的標記，且省略重複的描述。

半導體元件1C可以包括多個包封絕緣層613。為了簡潔、清楚和方便的敘述，僅以一層包封絕緣層613為說明。在一些實施例中，包封絕緣層613設置在基底101的外圍區PR中，並且可以圍繞相應的底部導電層611。在一些實施例中，包封絕緣層613被配置為將底部導電層611與基底101電隔離。在一些實施例中，包封絕緣層613可以由例如氧化矽、氮化矽或其他適用的絕緣材料形成。

參照圖27，半導體元件1D可以具有與圖25所示的結構類似的結構。圖27中與圖25中相同或相似的元件已經被標記為相似的標記，且省略重複的描述。

半導體元件1D包括一井109。井109可以設置在基底101的外圍區PR中。底部導電層611形成在井109中。井109可以摻雜有n型摻雜劑或p型摻雜劑。井109具有與底部導電層611的第一導電類型不同的第二導電類型。底部導電層611和井109之間的界面可以被視為P-N結(P-N junctions)。

參照圖28，半導體元件1E可以具有與圖27所示的結構類似的結構。圖28中與圖27中相同或相似的元件已經被標記為相似的標記，且省略重複的描述。

半導體元件1E包括一偏壓導電層615。偏壓導電層615設置在井109中，並且與底部導電層611分離。在一些實施例中，偏壓導電層615摻雜有與底部導電層611相同類型的摻雜劑。也就是說，偏壓導電層615可以具有與底部導電層611相同的導電類型(即，第一導電類型)。偏壓導電層615可以被配置為施加一偏置電壓(biased voltage)。偏置電壓的值可以小於基線電壓的值(例如，底部導電層611的接地電壓)。例如，偏置電壓的值可以是例如-1伏特、-2伏特、-3伏特或-0.5伏特至-3伏特之間的任何數值。當偏置電壓被施加到偏壓導電層615，並且基線電壓被施加到底部導電層611時，可以在底部導電層611周圍形成耗盡區(depletion regions，未示出)。耗盡區可以用作底部導電層611的電隔離。

參照圖29，半導體元件1F可以具有與圖24所示的結構類似的結構。圖29中與圖24中相同或相似的元件已經被標記為相同或相似的標記，且省略重複的描述。

在半導體元件1F中，一凹部403R設置在底部403-1的頂面403-1TS上。頂部403-3還可以包括延伸至凹部403R的尖端部分(以虛線圓圈示出)。

本揭露的另一方面提供一種半導體元件，包括一基底，其包括一陣列區和一鄰近該陣列區的外圍區；一凹谷，其內凹地設置於該基底的外圍區的一頂面上；一可程式化絕緣層，共形地設置於該凹谷上，並包括一V形橫截面輪廓；一頂部電極，其設置於該可程式化絕緣層上；及一外圍閘極結構，其設置於該基底的外圍區的頂面上。該可程式化絕緣層被配置為在一編程電壓下被燒斷。

本揭露的另一個方面提供一種半導體元件的製備方法，包括提供一基底；形成一底層在該基底上；形成一遮罩層在該底層上；形成一第一保護層在該底層上，並覆蓋該遮罩層；去除部分該第一保護層，以暴露該遮罩層；去除該遮罩層，以露出部分該底層；以該第一保護層為遮罩，去除部分該底層，以形成暴露部分該基底的一開口；執行一凹谷蝕刻製程，以移除部分該基底，並形成一凹谷在該基底的一頂面上；共形地形成一可程式化絕緣層在該凹谷上；及形成一頂部電極在該可程式化絕緣層上。該可程式化絕緣層包括一V形橫截面輪廓，並且被配置為在一編程電壓下被燒斷。

由於本揭露的半導體元件的設計，可以通過採用包括V形截面輪廓的可程式化絕緣層401來降低編程電壓。編程電壓的降低有助於防止可能由高編程電壓引起的對半導體元件1A的其他元件的潛在損壞。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。

1A:半導體元件 1B:半導體元件 1C:半導體元件 1D:半導體元件 1E:半導體元件 1F:半導體元件 10:製備方法 101:基底 101TS:頂面 103-1:字元線溝槽 103-3:字元線溝槽 105:凹谷 107:隔離層 109:井 200:字元線結構 201:字元線介電層 201TS:頂面 203:字元線底部導電層 205:字元線頂部導電層 207:字元線覆蓋層 207TS:頂面 300:外圍閘極結構 301:閘極介電層 303:閘極底部導電層 303TS:頂面 305:閘極頂部導電層 305TS:頂面 400:可程式化結構 401:可程式化絕緣層 403:頂部電極 403-1:底部 403-1TS:頂面 403-3:頂部 403-3TS:頂面 403R:凹部 511:第一硬遮罩層 511TS:頂面 521:第一保護層 523:開口 531:底層 611:底部導電層 613:包封絕緣層 615:偏壓導電層 711:第一絕緣材料 713:第二絕緣材料 713TS:頂面 715:第一導電材料 717:第二導電材料 717TS:頂面 721:第一硬遮罩層 723:第二硬遮罩層 725:第三硬遮罩層 AR:陣列區 H1:高度 PR:外圍區 S11:步驟 S13:步驟 S15:步驟 S17:步驟 T1:厚度 T2:厚度 T3:厚度 VL1:垂直層級 VL2:垂直層級 VL3:垂直層級 W1:寬度 W2:寬度 W3:寬度 W4:寬度 Z:方向

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為流程圖，例示本揭露一實施例的一種半導體元件的製備方法； 圖2至圖24為剖面圖，例示本揭露於一實施例中半導體元件的製備流程；及 圖25至29為剖面圖，例示本揭露於另一些實施例中的半導體元件。

1A:半導體元件

101:基底

101TS:頂面

105:凹谷

107:隔離層

200:字元線結構

201:字元線介電層

203:字元線底部導電層

205:字元線頂部導電層

207:字元線覆蓋層

300:外圍閘極結構

301:閘極介電層

303:閘極底部導電層

305:閘極頂部導電層

400:可程式化結構

401:可程式化絕緣層

403:頂部電極

403-1:底部

403-3:頂部

511:第一硬遮罩層

AR:陣列區

PR:外圍區

Z:方向

Claims (19)

1. 一種半導體元件，包括： 一基底，其包括一陣列區和鄰近該陣列區的一外圍區； 一凹谷，其內凹地設置於該基底的該外圍區的一頂面上； 一可程式化絕緣層，其共形地設置於該凹谷上，並包括一V形橫截面輪廓； 一頂部電極，其設置於該可程式化絕緣層上；及 一外圍閘極結構，其設置於該基底的該外圍區的該頂面上， 其中該可程式化絕緣層被配置為在一編程電壓下被燒斷； 其中該頂部電極的一頂面與該外圍閘極結構的一頂面大致上共面。
2. 如請求項1所述的半導體元件，其中該頂部電極包括： 一底部，其設置於該可程式化絕緣層上；及 一頂部，其設置於該底部上。
3. 如請求項2所述的半導體元件，其中該外圍閘極結構包括： 一閘極介電層，設置於該基底的該外圍區的該頂面上； 一閘極底部導電層，設置於該閘極介電層上；以及 一閘極頂部導電層，設置於該閘極底部導電層上。
4. 如請求項3所述的半導體元件，其中該可程式化絕緣層包括氧化物、氮化物、氮氧化物、矽酸鹽、鋁酸鹽、鈦酸鹽、氮化物、高k介電材料或其組合。
5. 如請求項4所述的半導體元件，還包括一底部導電層，其設置於該基底中並接觸該可程式化絕緣層。
6. 如請求項5所述的半導體元件，其中該基底的晶體取向為＜110＞、＜100＞或＜111＞。
7. 如請求項6所述的半導體元件，其中該底部包括摻雜多晶矽、摻雜多晶鍺、或摻雜多晶矽鍺。
8. 如請求項7所述的半導體元件，其中該頂部包括鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物、金屬氮化物、過渡金屬鋁化物或其組合。
9. 如請求項8所述的半導體元件，其中該底部導電層的寬度大於或等於該可程式化絕緣層的寬度。
10. 如請求項9所述的半導體元件，其中該底部導電層包括一第一導電型的摻雜劑。
11. 如請求項10所述的半導體元件，更包括一井，位於該基底的該外圍區，其中該底部導電層位於該井中。
12. 如請求項11所述的半導體元件，其中該井具有一第二導電型，其中該第二導電型不同於該第一導電型。
13. 如請求項1所述的半導體元件，更包括： 一字元線結構，位於該基底的該陣列區中，其中該字元線結構的一頂面與該頂部電極的一頂面大致上共面。
14. 如請求項1所述的半導體元件，其中該可程式化絕緣層的寬度與該可程式化絕緣層的高度的比率在約3:1至約1:1之間。
15. 一種半導體元件的製備方法，包括： 提供一基底； 形成一底層在該基底上； 形成一遮罩層在該底層上； 形成一第一保護層在該底層上，並覆蓋該遮罩層； 去除部分該第一保護層，以暴露該遮罩層； 去除該遮罩層，以露出部分該底層； 以該第一保護層為遮罩，去除部分該底層，以形成暴露部分該基底的一開口； 執行一凹谷蝕刻製程，以移除部分該基底，並形成一凹谷在該基底的一頂面上； 共形地形成一可程式化絕緣層在該凹谷上；及 形成一頂部電極在該可程式化絕緣層上。
16. 如請求項15所述的半導體元件的製備方法，其中該可程式化絕緣層包括一V形橫截面輪廓，並且被配置為在一編程電壓下被燒斷。
17. 如請求項15所述的半導體元件的製備方法，其中該基底的晶體取向為＜110＞、＜100＞或＜111＞。
18. 如請求項16所述的半導體元件的製備方法，其中該凹谷蝕刻製程是濕式蝕刻製程。
19. 如請求項17所述的半導體元件的製備方法，其中該凹谷蝕刻製程包括氫氧化鉀或氫氧化鈉，其中該可程式化絕緣層包括氧化物、氮化物、氮氧化物、矽酸鹽、鋁酸鹽、鈦酸鹽、氮化物、高k介電材料或其組合。