TWI892205B - 一種適用於四方平面無引腳封裝的導線架及半導體裝置 - Google Patents
一種適用於四方平面無引腳封裝的導線架及半導體裝置Info
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Abstract
一種適用於四方平面無引腳封裝的導線架包含黏晶區及多個引腳。黏晶區用以供設置晶粒。多個引腳設置於黏晶區之周緣並包含至少一第一引腳及多個第二引腳。至少一第一引腳設置於黏晶區之一側並包含第一邊緣針腳、內部針腳及第一延伸部。內部針腳連接於第一延伸部之一端之下表面，第一邊緣針腳連接於第一延伸部之另一端之下表面，內部針腳相較於第一邊緣針腳更靠近黏晶區。各第二引腳包含第二邊緣針腳及第二延伸部。第二邊緣針腳連接於第二延伸部之一端之下表面，第二延伸部之另一端相較於第二邊緣針腳所連接之一端更靠近黏晶區。
Description
本案是關於一種增強電源完整性(power integrity)的導線架的設計，特别是一種適用於四方平面無引腳封裝的導線架及半導體裝置。
傳統的四方平面無引腳(QFN)封裝之導線架相較於球柵陣列BGA封裝或覆晶式封裝的方式，提供了低成本的優勢。且其散熱效果也因晶粒接合在配有金屬外露墊的導線架時，可以直接透過大面積的金屬外露墊將熱導出，而比其他封裝的方式之散熱效果佳。
然而，QFN封裝為打線式的導線架封裝，其信號與電源完整性(power integrity and signal integrity)的頻寬會因打線與內部引腳的阻抗而受到限制，當打線長度越長，阻抗就越大。因此，在信號與電源完整性要求高的高速信號的場合下，QFN封裝時常因打線長度過長而有設計困難的情形。進而導致目前包含高速信號的晶片封裝大多仍使用具有較良好的信號電源完整性但成本較高的BGA封裝或覆晶式封裝。
在一實施例中，一種適用於QFN封裝的導線架包含黏晶區及多個引腳。黏晶區用以供設置晶粒。多個引腳設置於黏晶區之周緣並包含至少一第一引腳及多個第二引腳。至少一第一引腳設置於黏晶區之一側並包含第一邊緣針腳、內部針腳及第一延伸部。內部針腳連接於第一延伸部之一端之下表面，第一邊緣針腳連接於第一延伸部之另一端之下表面，內部針腳相較於第一邊緣針腳更靠近黏晶區。各第二引腳包含第二邊緣針腳及第二延伸部。第二邊緣針腳連接於第二延伸部之一端之下表面，第二延伸部之另一端相較於第二邊緣針腳所連接之一端更靠近黏晶區。
在一實施例中，一種適用於QFN封裝的導線架包含黏晶區及多個引腳。黏晶區用以供設置晶粒。多個引腳設置於黏晶區之周緣並包含至少一第一引腳及多個第二引腳。至少一第一引腳設置於黏晶區之一側並包含第一邊緣針腳、內部針腳及第一延伸部。內部針腳連接於第一延伸部之一端之下表面，第一邊緣針腳連接於第一延伸部之另一端之下表面，內部針腳相較於第一邊緣針腳更靠近黏晶區。各第二引腳包含第二邊緣針腳及第二延伸部。第二邊緣針腳連接於第二延伸部之一端之下表面，第二延伸部之另一端相較於第二邊緣針腳所連接之一端更靠近黏晶區。其中第一延伸部連接於內部針腳之一端之上表面用以供打線連接於晶粒。
在一實施例中，一種適用於QFN封裝的導線架包含黏晶區及多個引腳。黏晶區用以供設置晶粒。多個引腳設置於黏晶區之周緣並包含至少一第一引腳及多個第二引腳。至少一第一引腳設置於黏晶區之一側並包含第一邊緣針腳、內部針腳及第一延伸部。內部針腳連接於第一延伸部之一端之下表面，第一邊緣針腳連接於第一延伸部之另一端之下表面，內部針腳相較於第一邊緣針腳更靠近黏晶區。各第二引腳包含第二邊緣針腳及第二延伸部。第二邊緣針腳連接於第二延伸部之一端之下表面，第二延伸部之另一端相較於第二邊緣針腳所連接之一端更靠近黏晶區。其中第一延伸部連接於內部針腳之一端之上表面用以供打線連接於晶粒。其中第一引腳用以傳送電源訊號。
在一實施例中，一種半導體裝置包含晶粒、適用於QFN封裝的導線架及封裝體。適用於QFN封裝的導線架包含黏晶區及多個引腳。黏晶區用以供設置晶粒。多個引腳設置於黏晶區之周緣並包含至少一第一引腳及多個第二引腳。至少一第一引腳設置於黏晶區之一側並包含第一邊緣針腳、內部針腳及第一延伸部。內部針腳連接於第一延伸部之一端之下表面，第一邊緣針腳連接於第一延伸部之另一端之下表面，內部針腳相較於第一邊緣針腳更靠近黏晶區。各第二引腳包含第二邊緣針腳及第二延伸部。第二邊緣針腳連接於第二延伸部之一端之下表面，第二延伸部之另一端相較於第二邊緣針腳所連接之一端更靠近黏晶區。封裝體用以包覆晶粒及部分的導線架。
在一實施例中，一種半導體裝置包含晶粒、適用於QFN封裝的導線架及封裝體。適用於QFN封裝的導線架包含黏晶區及多個引腳。黏晶區用以供設置晶粒。多個引腳設置於黏晶區之周緣並包含至少一第一引腳及多個第二引腳。至少一第一引腳設置於黏晶區之一側並包含第一邊緣針腳、內部針腳及第一延伸部。內部針腳連接於第一延伸部之一端之下表面，第一邊緣針腳連接於第一延伸部之另一端之下表面，內部針腳相較於第一邊緣針腳更靠近黏晶區。各第二引腳包含第二邊緣針腳及第二延伸部。第二邊緣針腳連接於第二延伸部之一端之下表面，第二延伸部之另一端相較於第二邊緣針腳所連接之一端更靠近黏晶區。封裝體用以包覆晶粒及部分的導線架。其中第一延伸部連接於內部針腳之一端之上表面用以供打線連接於晶粒。
在一實施例中，一種半導體裝置包含晶粒、適用於QFN封裝的導線架及封裝體。適用於QFN封裝的導線架包含黏晶區及多個引腳。黏晶區用以供設置晶粒。多個引腳設置於黏晶區之周緣並包含至少一第一引腳及多個第二引腳。至少一第一引腳設置於黏晶區之一側並包含第一邊緣針腳、內部針腳及第一延伸部。內部針腳連接於第一延伸部之一端之下表面，第一邊緣針腳連接於第一延伸部之另一端之下表面，內部針腳相較於第一邊緣針腳更靠近黏晶區。各第二引腳包含第二邊緣針腳及第二延伸部。第二邊緣針腳連接於第二延伸部之一端之下表面，第二延伸部之另一端相較於第二邊緣針腳所連接之一端更靠近黏晶區。封裝體用以包覆晶粒及部分的導線架。其中第一延伸部連接於內部針腳之一端之上表面用以供打線連接於晶粒。其中第一引腳用以傳送電源訊號。
以下在實施方式中詳細敘述本案之詳細特徵以及優點，其內容足以使任何熟習相關技藝者瞭解本案之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本案相關之目的及優點。
圖1為適用於QFN封裝的導線架1及晶粒2之一實施例的俯視圖。請參閱圖1，導線架1包含黏晶區11及多個引腳12。黏晶區11用以供設置晶粒2。多個引腳12設置於黏晶區11之周緣。多個引腳12包含一個第一引腳121及多個第二引腳122。於此為了方便說明，是以一個晶粒2設置於黏晶區11為例，但本案並不以此為限，黏晶區11可供設置多個晶粒2，也就是說，多個晶粒2可同時設置於黏晶區11。在一些實施例中，黏晶區11供晶粒2以膠(epoxy)(例如銀膠)或晶片黏結薄膜(Die attach film)黏著固定於黏晶區11，亦即黏晶製程(Die Bond)。
圖2為適用於QFN封裝的導線架1及晶粒2之另一實施例的俯視圖。請參閱圖2，在一些實施例中，導線架1包含多個第一引腳121，且多個第一引腳121設置於黏晶區11之一側。於圖2之實施例中，是以導線架1包含5個第一引腳121來進行說明，但第一引腳121的數量並非以此為限。
圖3為適用於QFN封裝的導線架1及晶粒2之另一實施例的仰視圖。圖4為圖3之適用於QFN封裝的導線架1及晶粒2沿剖面線4之剖面圖。圖5A為第一引腳121之一實施例的示意圖。請參閱圖3至圖5A。第一引腳121包含第一邊緣針腳1211、內部針腳1212及第一延伸部1213。內部針腳1212連接於第一延伸部1213之一端之下表面，第一邊緣針腳1211連接於第一延伸部1213之另一端之下表面，內部針腳1212相較於第一邊緣針腳1211更靠近黏晶區11。
圖5B為第二引腳122之一實施例的示意圖。請參閱圖3、圖4及圖5B。各第二引腳122包含第二邊緣針腳1221及第二延伸部1222。第二邊緣針腳1221連接於第二延伸部1222之一端之下表面，第二延伸部1222未連接第二邊緣針腳1221之一端相較第二延伸部1222連接於第二邊緣針腳1221之一端更靠近黏晶區11。
圖6A為第一引腳121透過打線連接晶粒2之接墊21之一實施例的示意圖。請參閱圖6A。第一引腳121之第一延伸部1213連接於內部針腳1212之一端之上表面經由導線31打線連接至晶粒2之接墊21。亦即，第一引腳121之第一延伸部1213連接於內部針腳1212之一端之上表面銲接於導線31之一端，而導線31之另一端銲接於晶粒2之接墊21。在一些實施例中，第一引腳121之第一延伸部1213連接於內部針腳1212之一端之上表面亦可經由導線31打線連接至黏晶區11之銲墊。亦即，第一引腳121之第一延伸部1213連接於內部針腳1212之一端之上表面銲接於導線31之一端，而導線31之另一端銲接於黏晶區11之銲墊。在一些實施例中，第一引腳121之第一延伸部1213連接於內部針腳1212之一端之上表面可以經由一個以上的導線31打線連接至晶粒2之接墊21或黏晶區11之銲墊，以使一個第一引腳121一次可以傳送一個或多個相同的訊號。在一些實施例中，黏晶區11之銲墊為金屬之外露墊(EPAD)。
圖6B為第二引腳122透過打線連接晶粒2之接墊21之一實施例的示意圖。請參閱圖6B。第二引腳122之第二延伸部1222未連接第二邊緣針腳1221之一端之上表面經由導線31打線連接至晶粒2之接墊21。第二引腳122之第二延伸部1222未連接於第二邊緣針腳1221之一端之上表面經由導線31打線連接至晶粒2之接墊21。亦即，第二引腳122之第二延伸部1222未連接於第二邊緣針腳1221之一端之上表面銲接於導線31之一端，而導線31之另一端銲接於晶粒2之接墊21。在一些實施例中，第二引腳122之第二延伸部1222未連接於第二邊緣針腳1221之一端之上表面亦可經由導線31打線連接至黏晶區11之銲墊。亦即，第二引腳122之第二延伸部1222未連接於第二邊緣針腳1221之一端之上表面銲接於導線31之一端，而導線31之另一端銲接於黏晶區11之銲墊。在一些實施例中，第二引腳122之第二延伸部1222未連接於第二邊緣針腳1221之一端之上表面可以經由一個以上的導線31打線連接至晶粒2之接墊21或黏晶區11之銲墊，以使一個第二引腳122一次可以傳送一個或多個相同的訊號。
在一些實施例中，第一引腳121及第二引腳122用以傳送高速訊號，但本案並不以此為限，第一引腳121及第二引腳122亦可用以傳送低速訊號。在一些實施例中，第一引腳121用以傳送電源訊號且第二引腳122用以傳送差動訊號，但本案並不以此為限，第一引腳121亦可用以傳送差動訊號或接地訊號且第二引腳122亦可用以傳送電源訊號或接地訊號。
圖7A為第二引腳122透過電路板101連接去耦電容131之一實施例的示意圖。圖7B為第一引腳121透過電路板101連接去耦電容131之一實施例的示意圖。請參閱圖7A及圖7B。第二引腳122及第一引腳121透過電路板101之走線102連接電源中之去耦電容131。走線102包含電源的火線與地線。為方便說明，圖7B之去耦電容131分別稱為去耦電容132及去耦電容133。假設圖7A及圖7B之接墊21為同一晶粒2之同一接墊21。圖7A及圖7B之電源完整性的評估條件之一為接墊21至去耦電容131路徑的等效電感值，等效電感值越大，路徑上的電壓抖動就容易越大，而等效電感值與其路徑之長度成正比。而由圖7A及圖7B可知，圖7A的接墊21至去耦電容131的路徑之長度明顯大於圖7B的接墊21至去耦電容133的路徑之長度。換言之，圖7A的接墊21至去耦電容131的路徑的等效電感值大於圖7B的接墊21至去耦電容133的路徑的等效電感值，即圖7B的實施例之電源完整性要好於圖7A的實施例之電源完整性。且因第一引腳121具有兩個針腳(第一邊緣針腳1211及內部針腳1212)，圖7B的實施例具有兩個電源路徑，若兩個電源路徑皆有使用，亦可以分散電源電流，進而增強電源完整性。
由圖3及圖6A至圖7B可知，連接第一引腳121之第一延伸部1213連接於內部針腳1212之一端之上表面及晶粒2之接墊21之導線31之長度一定程度的小於連接第二引腳122之第二延伸部1222未連接第二邊緣針腳1221之一端之上表面及晶粒2之接墊21之導線31之長度，因此，連接第一引腳121之第一延伸部1213連接於內部針腳1212之一端之上表面及晶粒2之接墊21之導線31相較於連接第二引腳122之第二延伸部1222未連接第二邊緣針腳1221之一端之上表面及晶粒2之接墊21之導線31具有較小的阻抗。而傳統的QFN封裝即為使用僅包含多個第二引腳122之導線架打線連接至晶粒2之封裝方式。因此，本案之導線架1中利用第一引腳121所傳送之信號因用以連接第一引腳121及晶粒2之導線31具有較小的阻抗且可透過電路板101之走線設計使晶粒2之接墊21至電源的路徑之長度更短，相較於先前技術具有更高的信號與電源完整性。進而使導線架1可應用於高速信號的晶片封裝。
請參閱圖3及圖4。在一些實施例中，多個引腳12更包含接地引腳123，接地引腳123包含接地中央針腳1231、多個接地延伸部1232及多個接地邊緣針腳1233。各接地延伸部1232之一端連接於多個接地邊緣針腳1233之一，各接地延伸部1232之另一端連接於接地中央針腳1231。各接地延伸部1232連接於接地中央針腳1231之一端相較於各接地延伸部1232連接於接地邊緣針腳1233之一端更靠近黏晶區11。在一些實施例中，接地中央針腳1231設置於黏晶區11之正下方，且接地中央針腳1231之上表面連接於黏晶區11之下表面。在一些實施例中，接地中央針腳1231可為但不限於黏晶區11之銲墊。
在一些實施例中，接地引腳123用以傳送高速訊號，但本案並不以此為限，接地引腳123亦可用以傳送低速訊號。在一些實施例中，接地引腳123可為但不限於用以傳送接地訊號。
在一些實施例中，接地引腳123設置於黏晶區11之四個角落，但本案並不以此為限。
請參閱圖2及圖3。在一些實施例中，部分的第二引腳122(即圖2及圖3所示之第二引腳1220)因與第一引腳121的長度不同或因第一引腳121壓縮其第二延伸部1222之空間，而有其第二延伸部1222略為內縮的情況。
在一些實施例中，多個第一引腳121設置於黏晶區11之同一側，但本案並不以此為限。多個第一引腳121亦可同時設置於黏晶區11之多側或對稱的兩側。
在一些實施例中，第一邊緣針腳1211及第二邊緣針腳1221之長度為400微米(μm)，第二引腳1220之長度為1000μm，非第二引腳1220之其他第二引腳122之長度為1700μm，第一引腳121之長度為2160μm，但本案並不以此為限。
圖8為半導體裝置10之一實施例的俯視圖。請參閱圖8。半導體裝置10包含晶粒2、適用於QFN封裝的導線架1及封裝體3。導線架1包含黏晶區11及多個引腳12。黏晶區11用以供設置晶粒2。多個引腳12設置於黏晶區11之周緣。多個引腳12包含多個第一引腳121及多個第二引腳122。多個第一引腳121設置於黏晶區11之一側。第一引腳121包含第一邊緣針腳1211、內部針腳1212及第一延伸部1213。內部針腳1212連接於第一延伸部1213之一端之下表面，第一邊緣針腳1211連接於第一延伸部1213之另一端之下表面，內部針腳1212相較於第一邊緣針腳1211更靠近黏晶區11。各第二引腳122包含第二邊緣針腳1221及第二延伸部1222。第二邊緣針腳1221連接於第二延伸部1222之一端之下表面，第二延伸部1222未連接第二邊緣針腳1221之一端相較第二延伸部1222連接於第二邊緣針腳1221之一端更靠近黏晶區11。封裝體3用以包覆晶粒2及部分的導線架1。
在一些實施例中，封裝體3的材質可依據半導體裝置10所應用的阻抗系統來選用。在一些實施例中，封裝體3的材質為普通環氧樹脂封裝材料或氧化鋁型的環氧樹脂封裝材料，但本案並不以此為限。
在一些實施例中，導線架1可以使其多個角落的其中之一的多個引腳12的分布位置或數量與其他角落的多個引腳12的分布位置或數量不同，以供使用者辨識導線架1及包含導線架1之半導體裝置10設置的方向。在一些實施例中，黏晶區11的多個角落的其中之一的形狀可以配置成與其他角落的多個引腳12的形狀不同，舉例而言，黏晶區11的多個角落的其中之一為一缺角，而其他角落不是缺角，以供使用者辨識導線架1及包含導線架1之半導體裝置10設置的方向。
綜上所述，在一些實施例中，導線架1中利用第一引腳121所傳送之信號因用以連接第一引腳121及晶粒2之導線31具有較小的阻抗且可透過電路板101之走線設計使晶粒2之接墊21至電源的路徑之長度更短，相較於先前技術具有更高的信號與電源完整性。因此，導線架1可應用於高速信號的晶片封裝。
雖然本案的技術內容已經以較佳實施例揭露如上，然其並非用以限定本案，任何熟習此技藝者，在不脫離本案之精神所作些許之更動與潤飾，皆應涵蓋於本案的範疇內，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。
1:導線架
2:晶粒
11:黏晶區
12:引腳
121:第一引腳
1211:第一邊緣針腳
1212:內部針腳
1213:第一延伸部
122,1220:第二引腳
1221:第二邊緣針腳
1222:第二延伸部
123:接地引腳
1231:接地中央針腳
1232:接地延伸部
1233:接地邊緣針腳
4:剖面線
21:接墊
31:導線
101:電路板
102:走線
131~133:去耦電容
10:半導體裝置
3:封裝體
圖1為適用於QFN封裝的導線架及晶粒之一實施例的俯視圖。
圖2為適用於QFN封裝的導線架及晶粒之另一實施例的俯視圖。
圖3為適用於QFN封裝的導線架及晶粒之另一實施例的仰視圖。
圖4為圖3之適用於QFN封裝的導線架及晶粒沿剖面線4之剖面圖。
圖5A為第一引腳之一實施例的示意圖。
圖5B為第二引腳之一實施例的示意圖。
圖6A為第一引腳透過打線連接晶粒之接墊之一實施例的示意圖。
圖6B為第二引腳透過打線連接晶粒之接墊之一實施例的示意圖。
圖7A為第二引腳透過電路板連接去耦電容之一實施例的示意圖。
圖7B為第一引腳透過電路板連接去耦電容之一實施例的示意圖。
圖8為半導體裝置之一實施例的俯視圖。
1:導線架
11:黏晶區
12:引腳
121:第一引腳
1211:第一邊緣針腳
1212:內部針腳
1213:第一延伸部
122,1220:第二引腳
1221:第二邊緣針腳
1222:第二延伸部
123:接地引腳
1231:接地中央針腳
1232:接地延伸部
1233:接地邊緣針腳
4:剖面線
Claims (4)
- 一種適用於四方平面無引腳(QFN)封裝的導線架，包含： 一黏晶區，用以供設置一晶粒；及 多個引腳，設置於該黏晶區之周緣，該些引腳包含： 至少一第一引腳，設置於該黏晶區之一側，該至少一第一引腳包含一第一邊緣針腳、一內部針腳及一第一延伸部，該內部針腳連接於該第一延伸部之一端之下表面，該第一邊緣針腳連接於該第一延伸部之另一端之下表面，該內部針腳相較於該第一邊緣針腳更靠近該黏晶區； 多個第二引腳，各該第二引腳包含一第二邊緣針腳及一第二延伸部，該第二邊緣針腳連接於該第二延伸部之一端之下表面，該第二延伸部之另一端相較於該第二邊緣針腳所連接之該端更靠近該黏晶區；及 一接地引腳，該接地引腳包含一接地中央針腳、多個接地延伸部及多個接地邊緣針腳，各該接地延伸部之一端連接於該些接地邊緣針腳之一，各該接地延伸部之另一端連接於該接地中央針腳，各該接地延伸部之該另一端相較於該接地邊緣針腳所連接之該端更靠近該黏晶區； 其中該第一延伸部連接於該內部針腳之該端之上表面用以經由複數個導線打線連接於該晶粒； 其中該第一引腳用以傳送一電源訊號。
- 如請求項1所述之導線架，其中該第二延伸部之該另一端之上表面用以供打線連接於該晶粒。
- 一種半導體裝置，包含: 一晶粒； 一適用於QFN封裝的導線架，包含： 一黏晶區，用以供設置一晶粒；及 多個引腳，設置於該黏晶區之周緣，該些引腳包含： 至少一第一引腳，設置於該黏晶區之一側，該至少一第一引腳包含一第一邊緣針腳、一內部針腳及一第一延伸部，該內部針腳連接於該第一延伸部之一端之下表面，該第一邊緣針腳連接於該第一延伸部之另一端之下表面，該內部針腳相較於該第一邊緣針腳更靠近該黏晶區； 多個第二引腳，各該第二引腳包含一第二邊緣針腳及一第二延伸部，該第二邊緣針腳連接於該第二延伸部之一端之下表面，該第二延伸部之另一端相較於該第二邊緣針腳所連接之該端更靠近該黏晶區；及 一接地引腳，該接地引腳包含一接地中央針腳、多個接地延伸部及多個接地邊緣針腳，各該接地延伸部之一端連接於該些接地邊緣針腳之一，各該接地延伸部之另一端連接於該接地中央針腳，各該接地延伸部之該另一端相較於該接地邊緣針腳所連接之該端更靠近該黏晶區；及 一封裝體，用以包覆該晶粒及部分的該導線架； 其中該第一延伸部連接於該內部針腳之該端之上表面用以經由複數個導線打線連接於該晶粒； 其中該第一引腳用以傳送一電源訊號。
- 如請求項3所述之半導體裝置，其中該第二延伸部之該另一端之上表面用以供打線連接於該晶粒。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW112130384A TWI892205B (zh) | 2023-08-11 | 2023-08-11 | 一種適用於四方平面無引腳封裝的導線架及半導體裝置 |
| US18/670,938 US20250054844A1 (en) | 2023-08-11 | 2024-05-22 | Lead frame adapted to be applied to a quad flat no-lead package structure and semiconductor device thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW112130384A TWI892205B (zh) | 2023-08-11 | 2023-08-11 | 一種適用於四方平面無引腳封裝的導線架及半導體裝置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202507948A TW202507948A (zh) | 2025-02-16 |
| TWI892205B true TWI892205B (zh) | 2025-08-01 |
Family
ID=94481275
Family Applications (1)
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|---|---|---|---|
| TW112130384A TWI892205B (zh) | 2023-08-11 | 2023-08-11 | 一種適用於四方平面無引腳封裝的導線架及半導體裝置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20250054844A1 (zh) |
| TW (1) | TWI892205B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201626515A (zh) * | 2015-01-14 | 2016-07-16 | 聯發科技股份有限公司 | 半導體封裝 |
| US9966652B2 (en) * | 2015-11-03 | 2018-05-08 | Amkor Technology, Inc. | Packaged electronic device having integrated antenna and locking structure |
| TW202129878A (zh) * | 2020-01-22 | 2021-08-01 | 日月光半導體製造股份有限公司 | 引線框架及總成結構 |
-
2023
- 2023-08-11 TW TW112130384A patent/TWI892205B/zh active
-
2024
- 2024-05-22 US US18/670,938 patent/US20250054844A1/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201626515A (zh) * | 2015-01-14 | 2016-07-16 | 聯發科技股份有限公司 | 半導體封裝 |
| US9966652B2 (en) * | 2015-11-03 | 2018-05-08 | Amkor Technology, Inc. | Packaged electronic device having integrated antenna and locking structure |
| TW202129878A (zh) * | 2020-01-22 | 2021-08-01 | 日月光半導體製造股份有限公司 | 引線框架及總成結構 |
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| Publication number | Publication date |
|---|---|
| TW202507948A (zh) | 2025-02-16 |
| US20250054844A1 (en) | 2025-02-13 |
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