TWI909312B - 半導體裝置及其製造方法 - Google Patents

Abstract

一種半導體裝置包含多個第一引腳、多個第二引腳、多個第三引腳、下層晶粒、多個覆晶焊墊、上層晶粒、金屬打線層及多個金屬連接柱。多個第一引腳的第一端定義為黏晶區，且第一至第三引腳以朝遠離黏晶區的方向延伸的方式分布。覆晶焊墊設置於第一引腳的第一端上。下層晶粒的活性表面具有多個凸塊，並且透過此些凸塊直接焊接於覆晶焊墊而電性連接第一引腳。金屬連接柱立於第二引腳的第一端上。金屬打線層設置於上層晶粒及下層晶粒之間且於此些金屬連接柱上。上層晶粒設置於下層晶粒上，並打線連接金屬打線層。

Description

半導體裝置及其製造方法

本案是關於一種可降低電源漣波(Power Ripple)及電磁干擾(EMI)的封裝結構，特别是一種半導體裝置及其製造方法。

傳統的打線封裝，其信號與電源完整性(power integrity and signal integrity)會因打線與內部引腳的阻抗而受到電源漣波的影響，當打線長度越長，阻抗就越大，電源漣波的影響也越大。因此，在信號與電源完整性要求高的場合下，打線封裝時常因打線長度過長而有設計困難的情形。進而導致目前在信號與電源完整性要求高的高速信號的晶片封裝大多會使用具有較良好的信號與電源完整性的覆晶(Flip Chip)封裝。

然而，覆晶封裝的導線架相較於打線封裝的導線架，價格較為昂貴，其散熱效果也不及打線封裝的導線架。且覆晶封裝的導線架於市場上時常有供不應求的情形。

在一些實施例中，一種半導體裝置包含多個引腳、下層晶粒、多個覆晶焊墊、上層晶粒、金屬打線層及多個金屬連接柱。多個引腳各具有第一端與第二端。其中多個引腳包含多個第一引腳、多個第二引腳與多個第三引腳。多個第一引腳的第一端定義為黏晶區。多個第一引腳、多個第二引腳與多個第三引腳以朝遠離黏晶區的方向延伸的方式分布。下層晶粒對應黏晶區設置並具有活性表面。多個凸塊設置在活性表面上。多個覆晶焊墊分別設置於多個第一引腳的第一端上，其中下層晶粒透過多個凸塊直接焊接於多個覆晶焊墊而電性連接多個第一引腳。上層晶粒對應黏晶區位於下層晶粒上，其中上層晶粒相對於下層晶粒的另一側具有多個第一接點與多個第二接點。多個第一接點打線連接於多個第三引腳的第一端。多個金屬連接柱分別立於多個第二引腳的第一端上。金屬打線層設置於上層晶粒及下層晶粒之間且設置於多個金屬連接柱上，其中多個第二接點打線連接於金屬打線層。

在一些實施例中，金屬打線層為金屬板。

在一些實施例中，金屬打線層包含絕緣層、第一導電走線、第二導電走線及多個導孔。第一導電走線位於絕緣層的上表面，多個第二接點打線連接於第一導電走線。第二導電走線位於絕緣層的下表面並耦接於多個金屬連接柱。多個導孔貫穿絕緣層並耦接於第一導電走線與第二導電走線之間。

在一些實施例中，多個第二接點為多個電源接點或多個接地接點。

在一些實施例中，半導體裝置更包含封裝體。封裝體包覆多個引腳、下層晶粒、多個凸塊、多個覆晶焊墊、上層晶粒、金屬打線層、及多個金屬連接柱。

在一些實施例中，多個覆晶焊墊包含多個第一焊墊及高度小於多個第一焊墊的多個第二焊墊。多個凸塊包含多個第一凸塊及高度高於多個第一凸塊的多個第二凸塊。多個第一焊墊分別直接焊接於多個第一凸塊，多個第二焊墊分別直接焊接於多個第二凸塊。

在一些實施例中，各第一引腳的長度及各第二引腳的長度大於各第三引腳的長度。

在一些實施例中，一種半導體裝置的製造方法包含提供導線架，其中導線架包含多個引腳，各引腳具有第一端與第二端，多個引腳包含多個第一引腳、多個第二引腳與多個第三引腳，其中多個第一引腳的第一端定義為黏晶區，多個引腳以朝遠離黏晶區的方向延伸的方式配置；分別在多個第一引腳的第一端上形成多個覆晶焊墊；分別形成多個金屬連接柱於多個第二引腳的第一端上，其中各金屬連接柱立於對應的第二引腳上；將多晶粒模組焊接在多個覆晶焊墊上，多晶粒模組包含下層晶粒、上層晶粒及金屬打線層，金屬打線層設置於下層晶粒與多個金屬連接柱上，上層晶粒設置於金屬打線層上，其中上層晶粒相對金屬打線層的另一側具有多個接點；打線連接多個接點中的多個第一接點至金屬打線層；及打線連接多個接點中的多個第二接點至多個第三引腳的第一端。

在一些實施例中，將多晶粒模組焊接在多個覆晶焊墊上的步驟包含對應多個覆晶焊墊的配置形成多個凸塊於下層晶粒的活性表面上；以下層晶粒上的多個凸塊分別直接接觸多個覆晶焊墊；及進行多個凸塊的迴焊，使各覆晶焊墊直接焊接對應的凸塊。

在一些實施例中，半導體裝置的製造方法更包含形成封裝體包覆導線架、多晶粒模組及多個金屬連接柱。

綜上，任一實施例的半導體裝置或半導體裝置的製造方法，其能降低電源-接地迴路(Power-Ground loop)上的雜訊(noise)，同時提供電磁干擾(EMI)的屏蔽效果，藉以具有較高的信號與電源完整性。

請參閱圖1及圖5至圖7。半導體裝置1包含導線架、多個晶粒20與金屬打線層23。導線架包括多個引腳10與多個金屬連接柱24。多個晶粒20包括一個或多個下層晶粒21與一個或多個上層晶粒22。各引腳10具有第一端11a/12a/13a與第二端11b/12b/13b。多個引腳10包含多個第一引腳11、多個第二引腳12與多個第三引腳13。多個第一引腳11的第一端11a定義一黏晶區2。金屬打線層23設置於上層晶粒22及下層晶粒21之間。換言之，下層晶粒21、金屬打線層23與上層晶粒22依序層疊設置在黏晶區2上。

於此，下層晶粒21的下表面(以下稱活性表面211)為晶粒活性面，並且多個凸塊212設置在此活性表面211上。多個覆晶焊墊112分別設置於多個第一引腳11的第一端11a上。其中，下層晶粒21透過多個凸塊212直接焊接於多個覆晶焊墊112而電性連接第一引腳11。

上層晶粒22相對於下層晶粒21的另一側具有多個第一接點221與多個第二接點222。換言之，上層晶粒22的下表面貼合(或黏貼至)金屬打線層23的上表面。並且，上層晶粒22的上表面具有第一接點221與多個第二接點222。其中，各第一接點221經由導線31打線連接於任一第三引腳13的第一端13a。各第二接點222經由導線32打線連接於金屬打線層23。換句話說，以俯視角度來看，上層晶粒22未完全覆蓋金屬打線層23，即金屬打線層23的分布範圍的邊緣略為超出上層晶粒22的分布範圍的邊緣。在一些實施例中，金屬打線層23的俯視輪廓的尺寸大於上層晶粒22的俯視輪廓的尺寸。在一些實施例中，若上層晶粒22為多個時，金屬打線層23的俯視輪廓的尺寸大於所有上層晶粒22所構成的俯視輪廓的尺寸。

多個金屬連接柱24分別立於多個第二引腳12的第一端12a上。各金屬連接柱24的第一端耦接金屬打線層23，並且其第二端耦接對應的第二引腳12。換言之，各金屬連接柱24夾設在金屬打線層23與對應的第二引腳12之間。因此，上層晶粒22經由導線32、金屬打線層23與多個金屬連接柱24電性連接第二引腳12。

應能明瞭的是，圖1僅示範性地繪示1個下層晶粒21及上層晶粒22，但本案並不以此為限；半導體裝置1可因應需求而設計成具有多個下層晶粒21及/或多個上層晶粒22，如圖2及圖3所示。

在一些實施例中，半導體裝置1更包含封裝體30。封裝體30包覆多個引腳10、下層晶粒21、多個凸塊212、多個覆晶焊墊112、上層晶粒22、金屬打線層23、及多個金屬連接柱24。

封裝體30包覆多個引腳10、下層晶粒21、多個凸塊212、多個覆晶焊墊112、上層晶粒22、金屬打線層23、及多個金屬連接柱24的目的為防止空氣及水氣進入半導體裝置1。在一些實施例中，封裝體30的材質可依據半導體裝置1所應用的阻抗系統來選用。在一些實施例中，封裝體30的材質可為但不限於普通環氧樹脂封裝材料或氧化鋁型的環氧樹脂封裝材料。

在一些實施例中，半導體裝置1可為QFN(Quad Flat No leads，四方平面無引腳)封裝結構(如圖4及圖5所示)，但不限於此。為清楚說明細部結構，以下以半導體裝置1為QFN封裝結構為例進行說明。

請參閱圖5、圖6及圖7，第一引腳11、第二引腳12與第三引腳13其中每一者是以朝遠離黏晶區2的方向延伸的方式分布。在一些實施例中，以俯視角度來看，導線架可分為引腳區3與黏晶區2。引腳區3環繞在黏晶區2的周邊。引腳10主要是設置在引腳區3。於此，引腳10可基於其與晶粒20的連接方式而分為3種，即分別為第一引腳11、第二引腳12與第三引腳13。其中，第一引腳11是從其第一端11a位在黏晶區2上向外延伸至其第二端11b位在引腳區3的外周邊。第二引腳12與第三引腳13則完全位在引腳區3，並且個別是從其靠近黏晶區2的第一端12a/13a向外延伸至其位在引腳區3的外周邊的第二端12b/13b。上層晶粒22與下層晶粒21對應黏晶區2設置。

在一些實施例中，為打線方便，第三引腳13的第一端13a需設置於金屬打線層23之外側以防導線31受到金屬打線層23的干擾。而第一引腳11的第一端11a及第二引腳12的第一端12a則設置於金屬打線層23的底下。換句話說，以俯視角度來看，金屬打線層23會遮蔽第一引腳11的第一端11a及第二引腳12的第一端12a，但暴露出第三引腳13的第一端13a。因此，各第一引腳11的長度及各第二引腳12的長度大於各第三引腳13的長度。

在一些實施例中，金屬打線層23為一個完整的金屬板(如圖1所示)或間隔配置的多個金屬板23A、23B(如圖8所示)。在一些實施例中，金屬板的材質可為但不限於銅、金或混合金屬。

在一些實施例中，當金屬打線層23為一個完整的金屬板時，由於多個第二接點222經由導線32打線連接於金屬打線層23且金屬連接柱24耦接在金屬打線層23與對應的第二引腳12之間，因此，多個第二接點222、金屬打線層23、多個金屬連接柱24及多個第二引腳12為同電位。

在一些實施例中，當金屬打線層23為間隔配置的多個金屬板23A、23B時，經由導線32打線連接於金屬板23A的多個第二接點222及經由導線32打線連接於金屬板23B的多個第二接點222為不同電位。但本案並不以此為限，經由導線32打線連接於金屬板23A的多個第二接點222及經由導線32打線連接於金屬板23B的多個第二接點222亦可為同電位。在一些實施例中，多個第二接點222為多個電源接點、多個接地接點、或其組合。在一些實施例中，經由導線32打線連接於金屬板23A的多個第二接點222為多個電源接點且經由導線32打線連接於金屬板23B的多個第二接點222為多個接地接點。但本案並不以此為限，經由導線32打線連接於金屬板23A的多個第二接點222及經由導線32打線連接於金屬板23B的多個第二接點222亦可皆為多個電源接點或多個接地接點。

請參閱圖1及圖9。在另一些實施例中，金屬打線層23亦可為表面圖案化的電路板。具體而言，金屬打線層23包含絕緣層231、第一導電走線232、第二導電走線233及多個導孔234。第一導電走線232位於絕緣層231的上表面。其中，上層晶粒22的第二接點222經由導線32打線連接於第一導電走線232。第二導電走線233位於絕緣層231的下表面並耦接於多個金屬連接柱24。多個導孔234貫穿絕緣層231並耦接於第一導電走線232與第二導電走線233之間。在一些實施例中，第一導電走線232及第二導電走線233亦可為一金屬板。

在一些實施例中，金屬連接柱24的材質可為但不限於銅、金或混合金屬。在一些實施例中，金屬連接柱24的高度可依據金屬打線層23與第二引腳12之間欲設置的距離而動態調整。在一些實施例中，各金屬連接柱24的寬度可依使用者需求而動態調整且各金屬連接柱24的寬度可不相同，而多個第二引腳12的寬度也可依據多個金屬連接柱24的寬度動態調整。在一些實施例中，多個金屬連接柱24設置於金屬打線層23的邊緣，但本案並不以此為限，多個金屬連接柱24可設置於金屬打線層23不與下層晶粒21的位置衝突的任意位置。

在一些實施例中，各覆晶焊墊112是依垂直方向直接焊接於各凸塊212，但本案並不以此為限。在一些實施例中，覆晶焊墊112可為但不限於一焊球(Solder Ball)。在一些實施例中，覆晶焊墊112可為但不限於以電鍍的方式設置於第一引腳11的第一端11a上且覆晶焊墊112之材質可為但不限於銅、鋁或錫。在一些實施例中，覆晶焊墊112可為但不限於透過自動光學檢查(AOI)例如3D AOI或2D AOI來決定設置於各第一引腳11的第一端11a上的位置。在一些實施例中，各覆晶焊墊112之大小為相同。

在一些實施例中，凸塊212可為但不限於一錫球或銅柱。在一些實施例中，凸塊212可為但不限於以植球、錫膏印刷或電鍍的方式設置於下層晶粒21之活性表面211。在一些實施例中，凸塊212可為但不限於共晶接合於覆晶焊墊112。在一些實施例中，各凸塊212之大小為相同。在一些實施例中，多個凸塊212用以傳送高速訊號，但本案並不以此為限，多個凸塊212亦可用以傳送低速訊號。

請參閱圖10至圖11B。在一些實施例中，多個覆晶焊墊112包含多個第一焊墊1121及多個第二焊墊1122且多個凸塊212包含多個第一凸塊2121及多個第二凸塊2122。多個第一焊墊1121之大小大於多個第二焊墊1122之大小，多個第一凸塊2121之大小小於多個第二凸塊2122之大小。亦即，多個第一焊墊1121之寬度及高度大於多個第二焊墊1122之寬度及高度且多個第一凸塊2121之寬度及高度小於多個第二凸塊2122之寬度及高度。為了保證全部的凸塊212皆能於同時間成功焊接於對應的覆晶焊墊112，及考量到多個凸塊212與多個覆晶焊墊112焊接後，各引腳與下層晶粒21之平衡問題。因此，各第一焊墊1121用以直接焊接於各第一凸塊2121且各第二焊墊1122用以直接焊接於各第二凸塊2122。

請參閱圖12。在一些實施例中，因第一凸塊2121之大小與第二凸塊2122之大小不同，於相同的下層晶粒21之邊長h之長度下，能設置於活性表面211的多個第一凸塊2121的數量也會不同於能設置於活性表面211的多個第二凸塊2122的數量。請參閱圖10及圖12。舉例而言，假設圖12所示之下層晶粒21之左右兩邊之邊長h之長度相等，但因第一凸塊2121之大小小於多個第二凸塊2122之大小，使得下層晶粒21之右側邊能設置5個第一凸塊2121但下層晶粒21之左側邊僅能設置3個第二凸塊2122。而與圖12所示之下層晶粒21接合之多個第一引腳11即為如圖10所示之多個第一引腳11。對應於圖12所示之下層晶粒21之多個第二凸塊2122的位置，位於左側之多個第一引腳11僅有3個第一引腳11設置有第二焊墊1122，即位於左側之多個第一引腳11中有2個第一引腳11並未設置有覆晶焊墊112。也就是說，在一些實施例中，並非所有的第一引腳11都設置有覆晶焊墊112。

在一些實施例中，由於第二凸塊2122之大小較第一凸塊2121為大，較有利於下層晶粒21之電流流出，因此，多個第二凸塊2122用以傳送電源訊號，但本案並不以此為限，多個第二凸塊2122亦可用以傳送差動訊號或接地訊號。在一些實施例中，多個第一凸塊2121可為但不限於用以傳送差動訊號或接地訊號。

綜上可知，半導體裝置1之多個第一引腳11因不需要像傳統的打線封裝透過打線來與下層晶粒21連接，而是透過多個覆晶焊墊112與下層晶粒21之多個凸塊212連接，下層晶粒21的信號與電源完整性不會因打線的阻抗而受到限制。且連接上層晶粒22及金屬打線層23之導線32之長度小於連接上層晶粒22及第三引腳13之導線31之長度，因此，導線32相較於導線31具有較小的阻抗，也較不容易受到電源漣波的影響。而傳統的打線封裝為將晶粒直接打線連接於引腳(即如同上層晶粒22直接經由導線31打線連接於第三引腳13之方式)。因此，上層晶粒22也因受到的電源漣波的影響小，而相較於先前技術具有較高的信號與電源完整性。

此外，金屬打線層23對於下層晶粒21可視為一金屬遮罩，進而對於下層晶粒21有電磁屏蔽的功能。因此，金屬打線層23的設置可降低下層晶粒21受到的電磁干擾。

圖13為半導體裝置1的製造方法之一實施例的流程圖。圖14A至圖14F為半導體裝置1之製造方法之一實施例的步驟示意圖。請參閱圖1、圖6及圖13至圖14F。首先，提供一導線架(步驟S01)(如圖14A所示)。其中導線架包含多個引腳，各引腳具有第一端11a/12a/13a與第二端11b/12b/13b。多個引腳包含多個第一引腳11、多個第二引腳12與多個第三引腳13。其中多個第一引腳11的第一端11a定義為黏晶區2，多個引腳以朝遠離黏晶區2的方向延伸的方式配置。其次，分別在多個第一引腳11的第一端11a上形成多個覆晶焊墊112(步驟S02)(如圖14B所示)。接著，分別形成多個金屬連接柱24於多個第二引腳12的第一端12a上(步驟S03)(如圖14C所示)。其中各金屬連接柱24立於對應的第二引腳12上。然後，將多晶粒模組40焊接在多個覆晶焊墊112上(步驟S04)(如圖14D所示)。多晶粒模組40包含下層晶粒21、上層晶粒22及金屬打線層23。金屬打線層23設置於下層晶粒21與多個金屬連接柱24上，上層晶粒22設置於金屬打線層23上。其中上層晶粒22相對金屬打線層23的另一側具有多個接點。最後，經由導線32打線連接多個接點中的多個第二接點222至金屬打線層23(步驟S05)(如圖14E所示)及經由導線31打線連接多個接點中的多個第一接點221至多個第三引腳13的第一端13a(步驟S06)(如圖14F所示)。

在一些實施例中，將多晶粒模組40焊接在多個覆晶焊墊112上的步驟(步驟S04)包含對應多個覆晶焊墊112的配置形成多個凸塊212於下層晶粒21的活性表面211上；以下層晶粒21上的多個凸塊212分別直接接觸多個覆晶焊墊112及進行多個凸塊212的迴焊(Reflow)，使各覆晶焊墊112直接焊接對應的凸塊212。

在一些實施例中，半導體裝置1的製造方法更包含於步驟S06後，形成封裝體30包覆導線架、多晶粒模組40及多個金屬連接柱24。

在一些實施例中，半導體裝置1的製造方法更包含形成多個凸塊212於下層晶粒21的活性表面211上後，將多個凸塊212之頂端浸入一助焊劑中，使多個凸塊212沾附助焊劑。

在一些實施例中，多個覆晶焊墊112包含多個第一焊墊1121及多個第二焊墊1122且多個凸塊212包含多個第一凸塊2121及多個第二凸塊2122。多個第一焊墊1121之大小大於多個第二焊墊1122之大小，多個第一凸塊2121之大小小於多個第二凸塊2122之大小。在一些實施例中，於各覆晶焊墊112直接焊接對應的凸塊212時，各第一凸塊2121對應於各第一焊墊1121，各第二凸塊2122對應於各第二焊墊1122。

在一些實施例中，形成多個凸塊212於下層晶粒21的活性表面211上步驟包含形成光阻層於下層晶粒21之活性表面211；形成多個第一開口及多個第二開口於光阻層上，其中多個第一開口之開口面積小於多個第二開口之開口面積；填入金屬至多個第一開口及多個第二開口中；移除光阻層及進行迴焊，使各第一開口內之金屬形成第一凸塊2121，且各第二開口內之金屬形成第二凸塊2122。

在一些實施例中，導線架之多個角落的其中之一的多個引腳的分布位置或數量與其他角落的多個引腳的分布位置或數量不同，以供使用者辨識導線架及包含導線架之半導體裝置1設置的方向。

綜上所述，任一實施例的半導體裝置1或半導體裝置1的製造方法，其能降低電源-接地迴路(Power-Ground loop)上的雜訊(noise)，同時提供電磁干擾(EMI)的屏蔽效果。換言之，在一些實施例中，半導體裝置1之下層晶粒21的信號與電源完整性不會因打線的阻抗而受到限制且其上層晶粒22也因受到的電源漣波的影響比先前技術小而相較於先前技術具有較高的信號與電源完整性。因此，半導體裝置1可應用於信號與電源完整性要求高的高速信號的晶片封裝。

雖然本案的技術內容已經以較佳實施例揭露如上，然其並非用以限定本案，任何熟習此技藝者，在不脫離本案之精神所作些許之更動與潤飾，皆應涵蓋於本案的範疇內，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。

1:半導體裝置 10:引腳 11:第一引腳 12:第二引腳 13:第三引腳 20:晶粒 21:下層晶粒 22:上層晶粒 23:金屬打線層 24:金屬連接柱 31~32:導線 112:覆晶焊墊 211:活性表面 212:凸塊 30:封裝體 11a,12a,13a:第一端 2:黏晶區 3:引腳區 11b,12b,13b:第二端 221:第一接點 222:第二接點 23A,23B:金屬板 231:絕緣層 232:第一導電走線 233:第二導電走線 234:導孔 1121:第一焊墊 1122:第二焊墊 2121:第一凸塊 2122:第二凸塊 h:邊長 S01~S06:步驟 40:多晶粒模組

圖1為半導體裝置之一實施例的剖面示意圖。 圖2為半導體裝置之另一實施例的剖面示意圖。 圖3為半導體裝置之又一實施例的剖面示意圖。 圖4為半導體裝置之一實施例的示意圖。 圖5為半導體裝置之一實施例的俯視圖。 圖6為圖5之導線架的俯視圖。 圖7為圖5之導線架及下層晶粒的俯視圖。 圖8為半導體裝置之再一實施例的剖面示意圖。 圖9為金屬打線層之一實施例的示意圖。 圖10為導線架之另一實施例的俯視圖。 圖11A為覆晶焊墊與凸塊之一實施例之剖面示意圖。 圖11B為覆晶焊墊與凸塊之另一實施例之剖面示意圖。 圖12為下層晶粒之一實施例的仰視圖。 圖13為半導體裝置的製造方法之一實施例的流程圖。 圖14A至圖14F為半導體裝置之製造方法之一實施例的步驟示意圖。

1:半導體裝置

10:引腳

11:第一引腳

12:第二引腳

13:第三引腳

20:晶粒

21:下層晶粒

22:上層晶粒

23:金屬打線層

24:金屬連接柱

31~32:導線

112:覆晶焊墊

211:活性表面

212:凸塊

30:封裝體

11a,12a,13a:第一端

Claims (9)

1. 一種半導體裝置，包含： 多個引腳，各具有一第一端與一第二端，其中該些引腳包含多個第一引腳、多個第二引腳與多個第三引腳，該些第一引腳的該第一端定義為一黏晶區，以及該些第一引腳、該些第二引腳與該些第三引腳以朝遠離該黏晶區的方向延伸的方式分布； 一下層晶粒，對應該黏晶區設置，具有一活性表面； 多個凸塊，設置在該活性表面上； 多個覆晶焊墊，分別設置於該些第一引腳的該第一端上，其中該下層晶粒透過該些凸塊直接焊接於該些覆晶焊墊而電性連接該些第一引腳； 一上層晶粒，對應該黏晶區位於該下層晶粒上，其中該上層晶粒相對於該下層晶粒的另一側具有多個第一接點與多個第二接點，以及該些第一接點打線連接於該些第三引腳的該第一端； 多個金屬連接柱，分別立於該些第二引腳的該第一端上；及 一金屬打線層，設置於該上層晶粒及該下層晶粒之間且設置於該些金屬連接柱上，其中該些第二接點打線連接於該金屬打線層； 其中該金屬打線層為一金屬板。
2. 如請求項1所述的半導體裝置，其中該金屬打線層包含： 一絕緣層； 一第一導電走線，位於該絕緣層的上表面，其中該些第二接點打線連接於該第一導電走線； 一第二導電走線，位於該絕緣層的下表面，耦接於該些金屬連接柱；及 多個導孔，貫穿該絕緣層，耦接於該第一導電走線與該第二導電走線之間。
3. 如請求項1所述的半導體裝置，其中該些第二接點為多個電源接點、多個接地接點、或其組合。
4. 如請求項1所述的半導體裝置，更包含： 一封裝體，包覆該些引腳、該下層晶粒、該些凸塊、該些覆晶焊墊、該上層晶粒、該金屬打線層、及該些金屬連接柱。
5. 如請求項1所述的半導體裝置，其中該些覆晶焊墊包含多個第一焊墊及高度小於該些第一焊墊的多個第二焊墊，該些凸塊包含多個第一凸塊及高度高於該些第一凸塊的多個第二凸塊，該些第一焊墊分別直接焊接於該些第一凸塊，以及該些第二焊墊分別直接焊接於該些第二凸塊。
6. 如請求項1所述的半導體裝置，其中各該第一引腳的長度及各該第二引腳的長度大於各該第三引腳的長度。
7. 一種半導體裝置的製造方法，包含： 提供一導線架，其中該導線架包含多個引腳，各該引腳具有一第一端與一第二端，該些引腳包含多個第一引腳、多個第二引腳與多個第三引腳，其中該些第一引腳的該第一端定義為一黏晶區，以及該些引腳以朝遠離該黏晶區的方向延伸的方式配置； 分別在該些第一引腳的該第一端上形成多個覆晶焊墊； 分別形成多個金屬連接柱於該些第二引腳的該第一端上，其中各該金屬連接柱立於對應的該第二引腳上； 將一多晶粒模組焊接在該些覆晶焊墊上，該多晶粒模組包含一下層晶粒、一上層晶粒及一金屬打線層，該金屬打線層設置於該下層晶粒與該些金屬連接柱上，該上層晶粒設置於該金屬打線層上，其中該上層晶粒相對該金屬打線層的另一側具有多個接點； 打線連接該些接點中的多個第一接點至該金屬打線層；及 打線連接該些接點中的多個第二接點至該些第三引腳的該第一端； 其中該金屬打線層為一金屬板。
8. 如請求項7所述的製造方法，其中將該多晶粒模組焊接在該些覆晶焊墊上的步驟包含： 對應該些覆晶焊墊的配置形成多個凸塊於該下層晶粒的一活性表面上； 以該下層晶粒上的該些凸塊分別直接接觸該些覆晶焊墊；及 進行該些凸塊的迴焊，使各該覆晶焊墊直接焊接對應的該凸塊。
9. 如請求項7所述的製造方法，其中該些第二接點為多個電源接點、多個接地接點、或其組合。