TWI890603B - 半導體元件及其製作方法 - Google Patents

Abstract

本發明揭露一種製作半導體元件的方法，其主要先提供一基底包含一平面元件區以及一非平面元件區，然後形成複數個鰭狀結構於非平面元件區，形成第一淺溝隔離環繞平面元件區之基底，形成第二淺溝隔離環繞該等鰭狀結構，形成複數個第一閘極結構於平面元件區之基底上，形成複數個第二閘極結構於該等鰭狀結構上，形成第一電阻於第一淺溝隔離上，再形成第二電阻於第二淺溝隔離上。

Description

半導體元件及其製作方法

本發明是關於一種製作半導體元件的方法，尤指一種將電阻整合至高壓元件與低壓元件的方法。

以目前的半導體技術水準，業界已能將控制電路、記憶體、低壓操作電路以及高壓操作電路及元件同時整合製作在單一晶片上，藉此降低成本，同時提高操作效能，其中如垂直擴散金氧半導體(vertical double-diffusion metal-oxide-semiconductor,VDMOS)、絕緣閘極雙載子電晶體(insulated gate bipolar transistor,IGBT)以及橫向擴散金氧半導體(lateral-diffusion metal-oxide-semiconductor,LDMOS)等製作在晶片內的高壓元件，由於具有較佳的切換效率(power switching efficiency)，因此又較常被應用。如熟習該項技藝者所知，前述的高壓元件往往被要求能夠承受較高的崩潰電壓，並且能在較低的阻值下操作。

另外隨著元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之場效電晶體元件，例如鰭狀場效電晶體(fin field effect transistor,Fin FET)元件來取代平面電晶體元件已成為目前之主流發展趨勢。由於鰭狀場效電晶體元件的立體結構可增加閘極與鰭狀結構的接觸面積，因此，可進一步增加閘極對於載子通道區域的控制，從而降低小尺寸元件面臨的汲極引發能帶降低(drain induced barrier lowering,DIBL)效應，並可以抑制短通道效應(short channel effect,SCE)。再者，由於鰭狀場效電晶體元件在同樣的閘極長度下會具有更寬的通道寬度，因而可獲得加倍的汲極驅動電流。甚而，電晶體元件的臨界電壓(threshold voltage)亦可藉由調整閘極的功函數而加以調控。

然而隨著元件尺寸持續縮小下現行高壓元件與低壓元件如鰭狀結構場效電晶體的整合上仍存在許多挑戰，例如漏電流以及崩潰電壓的控制等等。因此，如何改良現有高壓元件與低壓元件的架構即為現今一重要課題。

本發明一實施例揭露一種製作半導體元件的方法，其主要先提供一基底包含一平面元件區以及一非平面元件區，然後形成複數個鰭狀結構於非平面元件區，形成第一淺溝隔離環繞平面元件區之基底，形成第二淺溝隔離環繞該等鰭狀結構，形成複數個第一閘極結構 於平面元件區之基底上，形成複數個第二閘極結構於該等鰭狀結構上，形成第一電阻於第一淺溝隔離上，再形成第二電阻於第二淺溝隔離上。

本發明另一實施例揭露一種半導體元件，其主要包含一基底包含一平面元件區以及一非平面元件區，一第一電阻設於該平面元件區，一第二電阻設於該非平面元件區，複數個第一閘極結構環繞該第一電阻以及複數個第二閘極結構環繞該第二電阻。

12:基底

14:平面元件區

16:非平面元件區

18:基座

20:鰭狀結構

22:淺溝隔離

24:淺溝隔離

26:閘極介電層

28:閘極材料層

32:閘極結構

34:閘極結構

36:側壁子

40:層間介電層

42:高介電常數介電層

44:功函數金屬層44與

46:低阻抗金屬層

48:硬遮罩

52:高阻值金屬層

54:保護層

56:電阻

58:電阻

60:層間介電層

第1圖至第3圖為本發明一實施例製作半導體元件之方法示意圖。

第4圖為本發明一實施例之半導體元件之上視圖。

請參照第1圖至第3圖，第1圖至第3圖為本發明一實施例製作半導體元件之方法示意圖。如第1圖所示，首先提供一基底12，例如一矽基底或矽覆絕緣(silicon-on-insulator,SOI)基板，其上定義有至少一平面元件區14以及一非平面元件區16，其中平面元件區14可包括後續用來製備高壓元件的高壓區而非平面元件區16則包括用來製備低壓元件的低壓區。在本實施例中，平面元件區14與非平面元件區16可包含相同導電型式或不同導電型式之電晶體區，例如各為PMOS電晶體區以及/或NMOS電晶體區，且兩個區域分別預定為後續製作不同臨界電 壓(threshold voltage)之閘極結構。在本實施例中可先選擇於平面元件區14利用離子佈植製程形成P型深井區並於非平面元件區16中形成N型深井區，但各區域的導電型式均不侷限於此。

然後於平面元件區14的基底12上形成基座18以及於非平面元件區16的基底12上形成複數個鰭狀結構20。依據本發明之較佳實施例，鰭狀結構20較佳透過側壁圖案轉移(sidewall image transfer,SIT)技術製得，其程序大致包括：提供一佈局圖案至電腦系統，並經過適當地運算以將相對應之圖案定義於光罩中。後續可透過光微影及蝕刻製程，以形成多個等距且等寬之圖案化犧牲層或軸心體(mandrel)於基底上，使其個別外觀呈現條狀。之後依序施行沉積及蝕刻製程，以於圖案化犧牲層的各側壁形成側壁子。繼以去除圖案化犧牲層，並在側壁子的覆蓋下施行蝕刻製程，使得側壁子所構成之圖案被轉移至基底內，再伴隨鰭狀結構切割製程(fin cut)而獲得所需的圖案化結構，例如條狀圖案化鰭狀結構。

除此之外，基座18與鰭狀結構20的形成方式又可包含先形成一圖案化遮罩(圖未示)於基底12上，再經過一蝕刻製程，將圖案化遮罩之圖案轉移至基底12中以形成基座18與鰭狀結構20。另外，基座18與鰭狀結構20的形成方式另也可以是先製作一圖案化硬遮罩層(圖未示)於基底12上，並利用磊晶製程於暴露出於圖案化硬遮罩層之基底12上成長出例如包含矽鍺的半導體層，而此半導體層即可作為相對應的基座18與鰭狀結構20。這些形成基座18與鰭狀結構20的實施例均屬本發明所涵蓋的範圍。在一實施例中，基座18與鰭狀結構20頂表面可於 上述圖案化過中設有一層或多層襯墊層以及/或硬遮罩，其中襯墊層與硬遮罩可包含氧化矽或氮化矽，但均不侷限於此。

然後可分別於平面元件區14的基座18內以及非平面元件區16的鰭狀結構20周圍形成淺溝隔離22、24。例如，可進行一可流動式化學氣相沉積(flowable chemical vapor deposition,FCVD)製程形成一由氧化矽所構成的絕緣層(圖未示)於基座18與鰭狀結構20上並填滿鰭狀結構20之間的凹槽，再進行一平坦化製程例如利用化學機械研磨(chemical mechanical polishing,CMP)去除部分絕緣層使絕緣層頂表面切齊鰭狀結構頂表面。在此階段非平面元件區16中鰭狀結構20周圍所剩餘的絕緣層較佳形成淺溝隔離22。

接著可進行一微影暨蝕刻製程去除平面元件區14的部分基座18甚至非平面元件區16的部分鰭狀結構20與部分基底12形成複數個凹槽(圖未示)，進行一次大氣壓化學氣相沉積(sub-atmospheric chemical vapor deposition,SACVD)製程以形成另一絕緣層於平面元件區14與非平面元件區16並填滿凹槽，再進行一平坦化製程，例如利用化學機械研磨(CMP)去除部分絕緣層。在此階段平面元件區14中基座18周圍以及非平面元件區16鰭狀結構20旁所剩餘的絕緣層較佳形成淺溝隔離24且淺溝隔離24頂表面可切齊或不切齊非平面元件區16的淺溝隔離22頂表面。

之後可先去除平面元件區14與非平面元件區16的部分淺溝隔離22、24，其中平面元件區14剩餘的淺溝隔離24頂表面較佳切齊或 略高於周圍的基座18頂表面，非平面元件區16的淺溝隔離22頂表面較佳略低於鰭狀結構20頂表面，而非平面元件區16較深的淺溝隔離24頂表面可切齊或略高於非平面元件區16較淺的淺溝隔離22頂表面。在本實施例中，非平面元件區16的淺溝隔離22深度較佳小於平面元件區14的淺溝隔離24深度，其中非平面元件區16的淺溝隔離22深度較佳介於1200-1400埃或最佳1300埃而平面元件區14的淺溝隔離24深度則較佳介於2200-2800埃或最佳2500埃。

然後進行一道或以上氧化製程例如現場蒸氣成長製程(in-situ steam generation,ISSG)製程形成一由氧化矽所構成的閘極介電層26於平面元件區14的基座18與非平面元件區16的鰭狀結構20上，並可於平面元件區14與非平面元件區16的基座18與鰭狀結構20上分別形成閘極結構32、34或虛置閘極。

在本實施例中，閘極結構32、34的製作方式則可依據製程需求以先閘極(gate first)製程、後閘極(gate last)製程之先高介電常數介電層(high-k first)製程或後閘極製程之後高介電常數介電層(high-k last)製程等方式製作完成。以本實施例之後高介電常數介電層製程為例，可先依序形成一由多晶矽所構成之閘極材料層28以及一選擇性硬遮罩(圖未示)於基底12或閘極介電層26上，並利用一圖案化光阻(圖未示)當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟，去除部分閘極材料層28與部分閘極介電層26，然後剝除圖案化光阻，以形成由圖案化之閘極介電層26與圖案化之閘極材料層28所構成的閘極結構32、34，其中圖案化之閘極材料層28可作為各區域的閘極電極。

然後在各閘極結構32、34側壁形成至少一側壁子36，並於閘極結構32、34兩側的基底12內中形成摻雜區(圖未示)或源極/汲極區域。在本實施例中，側壁子36可為單一側壁子或複合式側壁子，例如可細部包含一偏位側壁子與一主側壁子。其中偏位側壁子與主側壁子可包含相同或不同材料，且兩者均可選自由氧化矽、氮化矽、氮氧化矽以及氮碳化矽所構成的群組，而摻雜區或源極/汲極區域可依據所置備電晶體的導電型式而包含不同摻質。

接著可形成一由氧化矽所構成的層間介電層40於閘極結構32、34與淺溝隔離22、24上，並進行一平坦化製程，例如利用化學機械研磨(CMP)去除部分層間介電層40並暴露出閘極材料層28，使各閘極材料層28頂表面與層間介電層40頂表面齊平。

隨後如第2圖所示，進行一金屬閘極置換(replacement metal gate,RMG)製程將閘極結構32、34轉換為金屬閘極。例如可先進行一選擇性之乾蝕刻或濕蝕刻製程，例如利用氨水(ammonium hydroxide,NH₄OH)或氫氧化四甲銨(Tetramethylammonium Hydroxide,TMAH)等蝕刻溶液來去除閘極結構32、34中的閘極材料層28甚至閘極介電層26以於層間介電層40中形成凹槽(圖未示)。之後依序形成一高介電常數介電層42以及至少包含功函數金屬層44與低阻抗金屬層46的導電層於凹槽內，並再搭配進行一平坦化製程使U型高介電常數介電層42、U型功函數金屬層44與低阻抗金屬層46的表面與層間介電層40表面齊平，其中高介電常數介電層42、功函數金屬層44與低阻抗金屬層46較佳一 同各電晶體或各元件的閘極電極。

在本實施例中，高介電常數介電層42包含介電常數大於4的介電材料，例如選自氧化鉿(hafnium oxide,HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al₂O₃)、氧化鑭(lanthanum oxide,La₂O₃)、氧化鉭(tantalum oxide,Ta₂O₅)、氧化釔(yttrium oxide,Y₂O₃)、氧化鋯(zirconium oxide,ZrO₂)、鈦酸鍶(strontium titanate oxide,SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide,HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)、鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)、或其組合所組成之群組。

功函數金屬層44較佳用以調整形成金屬閘極之功函數，使其適用於N型電晶體(NMOS)或P型電晶體(PMOS)。若電晶體為N型電晶體，功函數金屬層44可選用功函數為3.9電子伏特(eV)~4.3eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC(碳化鈦鋁)等，但不以此為限；若電晶體為P型電晶體，功函數金屬層44可選用功函數為4.8eV~5.2eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。功函數金屬層44與低阻抗金屬層46之間可包含另一阻障層(圖未示)，其中阻障層的材料可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料。低阻抗金屬層46則可選自銅(Cu)、鋁(Al)、鎢(W)、鈦鋁合金(TiAl)、 鈷鎢磷化物(cobalt tungsten phosphide,CoWP)等低電阻材料或其組合。由於依據金屬閘極置換製程將虛置閘極轉換為金屬閘極乃此領域者所熟知技藝，在此不另加贅述。接著可去除部分高介電常數介電層42、部分功函數金屬層44與部分低阻抗金屬層46形成凹槽(圖未示)，然後再填入一硬遮罩48於凹槽內並使硬遮罩48與層間介電層40表面齊平，其中硬遮罩48可選自由氧化矽、氮化矽、氮氧化矽以及氮碳化矽所構成的群組。

如第3圖所示，接著可先依序形成一高阻值金屬層52與一保護層54於平面元件區14與非平面元件區16的層間介電層40上，再進行一微影暨蝕刻製程去除部分保護層54及部分高阻值金屬層52，以於平面元件區14與非平面元件區16的淺溝隔離22、24上方分別形成一電阻56、58。在本實施例中，高阻值金屬層52較佳包含氮化鈦而保護層54則可包含氧化矽或氮化矽。

之後可形成另一層間介電層60於平面元件區14與非平面元件區16的層間介電層40上並覆蓋各電阻56、58，然後於層間介電層60內形成接觸插塞62電連接下方的電阻56、58。在本實施例中，形成接觸插塞62的方法可先利用微影暨蝕刻製程去除部分層間介電層60與部分保護層54甚至部分高阻值金屬層52，以於層間介電層60及保護層54中形成複數個接觸洞(圖未示)暴露高阻值金屬層52，然後依序形成一阻障/黏著層(圖未示)、一晶種層(圖未示)以及一導電層(圖未示)覆蓋並填入接觸洞，其中阻障/黏著層係共形地(conformally)填入接觸洞中而導電層則完全填滿接觸洞。阻障/黏著層的材料例如是鉭(Ta)、鈦(Ti)、 氮化鈦(TiN)、鉭化鈦(TaN)、氮化鎢(WN)或是其任意組合例如鈦/氮化鈦所構成，但並不以此為限。晶種層之材料較佳與導電層的材料相同，導電層的材料包含各種低電阻金屬材料，例如是鋁(Al)、鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、銅(Cu)等材料，較佳是鎢或銅，最佳是鎢。最後進行一平坦化製程例如化學機械研磨(CMP)製程、蝕刻製程或是兩者的結合，去除部分阻障/黏著層、晶種層與導電層，使剩餘的導電層上表面與層間介電層60上表面齊平以形成接觸插塞62，至此完成本發明一實施例之半導體元件的製作。

請繼續參照第4圖，第4圖為本發明一實施例之半導體元件之上視圖。如第4圖所示，本發明的半導體元件上主要包含一平面元件區14以及一非平面元件區16定義於基底12上，一電阻56設於平面元件區14，一電阻58設於非平面元件區16，複數個閘極結構32環繞平面元件區14的電阻56以及複數個閘極結構34環繞非平面元件區16的電阻58。如前所述平面元件區14內設有基座18用來製備如高壓元件而非平面元件區16內則設有複數個鰭狀結構20用來製備如低壓元件。

從細部來看，平面元件區14與非平面元件區16中的電阻56、58均沿著一方向如X方向延伸而閘極結構32、34則沿著第二方向如Y方向延伸並環繞於各區的電阻56、58周圍，其中閘極結構32、34之間可具有相同或不同大小，各閘極結構32、34於上視角度下可呈現矩形如正方形或長方形，且平面元件區14的閘極結構32較佳設於基座18上而非平面元件區16的閘極結構34則設於鰭狀結構20上。

另需注意的是，本實施例設於平面元件區14與非平面元件區16的所有閘極結構32、34均較佳為虛置閘極結構，亦即各閘極結構32、34雖與各區域中的主動閘極結構依據相同製程製備或本質上與各區域中的主動閘極結構具有相同元件組成，但平面元件區14與非平面元件區16的閘極結構32、34本身或閘極結構32、34旁的源極/汲極區域較佳不藉由接觸插塞連接至外部元件或電路。

綜上所述，本發明主要揭露一種嵌入式(embedded)元件，其主要將電阻元件分別整合至平面元件區的高壓元件以及非平面元件區的低壓元件，例如可於平面元件區14的淺溝隔離上設置一電阻56且電阻56周圍環繞複數個設於基座18上的虛置閘極結構32。類似地，非平面元件區16的淺溝隔離上可設置一電阻58且電阻58周圍環繞複數個設於鰭狀結構20上的虛置閘極結構34。相較於現行製程中僅利用單一電阻同時量測不同區域上的阻值容易造成布林運算上的混亂，本發明利用上述將不同電阻分別設於不同區域的設計可降低整體運算上的錯誤。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

12:基底

14:平面元件區

16:非平面元件區

22:淺溝隔離

24:淺溝隔離

32:閘極結構

34:閘極結構

56:電阻

58:電阻

Claims (8)

1. 一種製作半導體元件的方法，其特徵在於，包含： 提供一基底包含一平面元件區以及一非平面元件區，其中該平面元件區包含一高壓區，該非平面元件區包含一低壓區； 形成一第一電阻於該平面元件區的該高壓區； 形成一第二電阻於該非平面元件區的該低壓區； 形成複數個第一閘極結構環繞該第一電阻；以及 形成複數個第二閘極結構環繞該第二電阻。
2. 如申請專利範圍第1項所述之方法，另包含： 形成複數個鰭狀結構於該非平面元件區； 形成一第一淺溝隔離環繞該平面元件區之該基底； 形成一第二淺溝隔離環繞該等鰭狀結構； 形成該等第一閘極結構於該平面元件區之該基底上； 形成該等第二閘極結構於該等鰭狀結構上； 形成該第一電阻於該第一淺溝隔離上；以及 形成該第二電阻於該第二淺溝隔離上。
3. 如申請專利範圍第1項所述之方法，其中該等第一閘極結構包含虛置閘極結構。
4. 如申請專利範圍第1項所述之方法，其中該等第二閘極結構包含虛置閘極結構。
5. 一種半導體元件，其特徵在於，包含： 一基底包含一平面元件區以及一非平面元件區，其中該平面元件區包含一高壓區，該非平面元件區包含一低壓區； 一第一電阻設於該平面元件區的該高壓區； 一第二電阻設於該非平面元件區的該低壓區； 複數個第一閘極結構環繞該第一電阻；以及 複數個第二閘極結構環繞該第二電阻。
6. 如申請專利範圍第5項所述之半導體元件，另包含： 複數個鰭狀結構設於該非平面元件區； 一第一淺溝隔離環繞該平面元件區之該基底； 一第二淺溝隔離環繞該等鰭狀結構； 該等第一閘極結構設於該平面元件區之該基底上； 該等第二閘極結構設於該等鰭狀結構上； 該第一電阻設於該第一淺溝隔離上；以及 該第二電阻設於該第二淺溝隔離上。
7. 如申請專利範圍第5項所述之半導體元件，其中該等第一閘極結構包含虛置閘極結構。
8. 如申請專利範圍第5項所述之半導體元件，其中該等第二閘極結構包含虛置閘極結構。