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TWI890365B - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法

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TWI890365B
TWI890365B TW113109792A TW113109792A TWI890365B TW I890365 B TWI890365 B TW I890365B TW 113109792 A TW113109792 A TW 113109792A TW 113109792 A TW113109792 A TW 113109792A TW I890365 B TWI890365 B TW I890365B
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gate
gate electrode
electrode layer
layer
semiconductor device
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TW113109792A
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廖學駿
林柏亨
李家豪
張哲華
羅宗仁
廖志成
劉醇明
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世界先進積體電路股份有限公司
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Abstract

半導體裝置包括一基底、位於基底內且彼此鄰接的第一井區和第二井區，第一井區和第二井區分別具有第一導電類型和第二導電類型。半導體裝置還包括汲極區、源極區和閘極結構。汲極區位於第一井區內且具有第一導電類型。源極區位於第二井區內且具有第一導電類型。閘極結構位於基底上方且位於源極區和汲極區之間。閘極結構包括鄰近源極區的第一閘極堆疊以及鄰近汲極區的第二閘極堆疊。第一閘極堆疊包括第一閘極介電層和第一閘極電極層。第二閘極堆疊包括第二閘極介電層和第二閘極電極層。第一閘極介電層的厚度不同於第二閘極介電層的厚度。

Description

半導體裝置及其形成方法
本發明是關於半導體裝置及其形成方法，特別是關於可有效改善品質因素的半導體裝置及其形成方法。
近年來，半導體裝置結構在電腦、消費電子等領域中發展快速。目前，半導體裝置技術在金屬氧化物半導體(MOS)電晶體的產品市場中已被廣泛接受，具有很高的市場佔有率。半導體裝置被用於各種電子應用中，例如高功率裝置、個人電腦、手機、數位相機及其他電子裝置。這些半導體裝置一般係藉由在半導體基底上沉積絕緣材料或介電材料、導電材料和半導體材料，隨後藉由使用微影製程和蝕刻製程將各種材料層圖案化以製造而成。因此，在半導體基底上形成電路裝置和組件。
以橫向擴散金屬氧化物半導體(LDMOS)裝置為例，由於其適合用於傳輸高頻和高功率電性信號，因此被廣泛使用於高壓功率的應用。而LDMOS裝置在電子特性上有幾項重要的指標，例如導通電阻(on-state resistance；Ron)、電容充電電荷、品質因素(figure of merit；FOM)、崩潰電壓(breakdown voltage)和漏電流。而其中一些特性之間存在著性能權衡取捨(trade off)的關係。因此，雖然現有的半導體裝置和其特性通常足以滿足它們的預期目的，但是它們在所有方面並不是完全令人滿意的。研發者則不斷持續尋求在不同電子特性上都有良好表現的半導體裝置。
本揭露的一些實施例提供一種半導體裝置，包括一基底、位於基底內且具有第一導電類型的一第一井區以及位於基底內且鄰接第一井區的一第二井區，且第二井區具有第二導電類型。半導體裝置還包括一汲極區、一源極區和一閘極結構。汲極區位於第一井區內且自第一井區的頂表面向下延伸，且汲極區具有第一導電類型。源極區位於第二井區內且自第二井區的頂表面向下延伸，且源極區具有第一導電類型。閘極結構位於基底上方且位於源極區和汲極區之間。閘極結構包括鄰近源極區的第一閘極堆疊以及鄰近汲極區的第二閘極堆疊。第一閘極堆疊包括位於基底上的一第一閘極介電層和位於第一閘極介電層上的一第一閘極電極層。第二閘極堆疊包括位於基底上的一第二閘極介電層和位於第二閘極介電層上的一第二閘極電極層。再者，第一閘極介電層的厚度不同於第二閘極介電層的厚度。
本揭露的一些實施例提供一種半導體裝置的形成方法，包括提供一基底；在基底內形成具有一第一導電類型的一第一井區和具有一第二導電類型的一第二井區；在第一井區內形成一汲極區和在第二井區內形成一源極區，其中汲極區和源極區具有第一導電類型；在基底上方形成一閘極結構，且閘極結構位於源極區和汲極區之間。所形成的閘極結構位於基底上方且位於源極區和汲極區之間。閘極結構包括鄰近源極區的第一閘極堆疊以及鄰近汲極區的第二閘極堆疊。第一閘極堆疊包括位於基底上的一第一閘極介電層和位於第一閘極介電層上的一第一閘極電極層。第二閘極堆疊包括位於基底上的一第二閘極介電層和位於第二閘極介電層上的一第二閘極電極層。再者，第一閘極介電層的厚度不同於第二閘極介電層的厚度。
以下揭露提供了許多的實施例或範例，用於實施所提供的半導體裝置之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例之間的關係。
再者，在以下敘述中可使用空間上相關措辭，例如「在……下方」、「下方的」、「在……上方」、「上方的」和其他類似的用語，以簡化一元件或部件與其他元件或其他部件之間如圖所示之關係的陳述。此空間相關措辭除了包含圖式所描繪之方向，還包含半導體裝置在使用或操作中的不同方位。半導體裝置可以朝其他方向定位，且在此使用的空間相關描述可依此相應地解讀。
以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的元件符號被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的步驟，且一些敘述的步驟可為了該方法的其他實施例被取代或刪除。
本揭露內容的實施例係提供了半導體裝置及其形成方法，其中閘極結構包含不同厚度的兩個閘極介電層。實施例的半導體裝置可以在不影響崩潰電壓和漏電流的情況下，有效改善半導體裝置的品質因素(figure of merit；FOM)。實施例的內容可應用於金屬氧化物半導體(metal-oxide-semiconductor；MOS)裝置，例如橫向擴散金屬氧化物半導體(laterally diffused MOS；LDMOS)裝置。再者，實施例可應用於N型LDMOS裝置或是P型LDMOS裝置，本揭露並不特別限制。
第1圖是根據本揭露的一些實施例的一種半導體裝置在一中間製造階段的剖面示意圖。在如第1圖所示的實施例中，是以分離式閘極橫向擴散金屬氧化物半導體(split-gate LDMOS)結構為示例做半導體裝置的相關說明。但本揭露並不限制於此示例結構。
根據一些實施例，如第1圖所示，半導體裝置10包括一基底100。基底100內具有多個摻雜區，例如多個井區和重摻雜區(做為汲極和源極)。再者，基底100內還可以(但不限於)具有埋層(buried layer)(未示出)。在一些實施例中，基底100為矽基底、磊晶矽基底、矽鍺基底、碳化矽基底、絕緣層上覆矽(silicon-on-insulator；SOI)基底、或其他合適的基底。
在一些實施例中，基底100內包括第一井區110和鄰接第一井區110設置的第二井區120，其中第一井區110具有第一導電類型，第二井區120具有第二導電類型。第二導電類型係與第一導電類型互補。在此實施例中，第一導電類型為n型，第二導電類型為p型。但本揭露並不限定於此，在一些其他實施例中，第一導電類型也可以是p型，第二導電類型也可以是n型。再者，第二井區120在基底100內的深度例如略深於第一井區110在基底100內的深度。在一些實施例中，自基底100上方俯視，第二井區120例如是(但不限於)環繞第一井區110的外圍設置。
根據一些實施例，半導體裝置10的第一井區110中還形成有一汲極區160，且汲極區160自第一井區110的頂表面向下延伸。汲極區160例如是具有第一導電類型(例如n型)的第一重摻雜區。在此示例中，汲極區160的摻雜濃度大於第一井區110的摻雜濃度。
根據一些實施例，半導體裝置10的基底100內還形成有一源極區170。半導體裝置10還可選擇性的包括一第三井區130形成於第二井區120內，且第三井區130和第二井區120具有相同的第二導電類型(例如p型)。在一些實施例中，源極區170位於第三井區130中，且源極區170自第三井區130的頂表面向下延伸，但源極區170在基底100內的深度不超過第三井區130在基底100內的深度。較佳的，第三井區130的摻雜濃度係大於第二井區120的摻雜濃度。第三井區130可做為半導體裝置10的一基體區(body region)。較佳的，源極區170的摻雜濃度係大於第三井區130的摻雜濃度。
再者，在一些實施例中，在第三井區130中的源極區170包括兩個相鄰接的摻雜區，例如第二重摻雜區171和第三重摻雜區172相鄰設置。第二重摻雜區171鄰近第一井區110和第三井區130的鄰接面(例如第一井區110的側壁110s)，且第二重摻雜區171與此鄰接面在第一方向D1上相隔適當的一橫向距離，而不接觸第一井區110。第二重摻雜區171和第三重摻雜區172例如在第二方向D2上延伸。再者，第二重摻雜區171具有與第一井區110的導電類型相同的第一導電類型(例如n型)，第三重摻雜區172具有與第三井區130的導電類型相同的第二導電類型(例如p型)。在一些實施例中，第二重摻雜區171的摻雜濃度係大於第一井區110的摻雜濃度，且第三重摻雜區172的摻雜濃度係大於第三井區130的摻雜濃度。
根據一些實施例，半導體裝置10還包括多個隔離結構(isolation structure)140。隔離結構140例如是可通過蝕刻製程和沉積製程所形成的多個淺溝槽隔離(shallow trench isolation；STI)，或是可通過局部矽氧化(local oxidation of silicon；LOCOS)方式而形成的場氧化物(field oxide；FOX)。第1圖係示出其中1個隔離結構140的部分做示例說明。
根據一些實施例，半導體裝置10還包括一閘極結構GS在基底100的上方，且位於汲極區160和源極區170之間。閘極結構GS包括一第一閘極堆疊(first gate stack)210和一第二閘極堆疊(second gate stack)230。兩閘極結構分別包括在第三方向D3上堆疊的介電層和導電層。在此示例中，第一閘極堆疊210和第二閘極堆疊230係為兩個電性獨立的閘極堆疊。在進行半導體裝置的操作時，第一閘極堆疊210和第二閘極堆疊230可分別連接至兩個獨立的電壓源，以獨立地給予第一閘極堆疊210和第二閘極堆疊230適當的電壓，而改善半導體裝置10的裝置效能。例如，分別對第一閘極堆疊210和第二閘極堆疊230提供不同電壓，通過調整提供於第二閘極堆疊230的電壓可降低半導體裝置10的導通電阻以及提高崩潰電壓。
在一些實施例中，第一閘極堆疊210跨設於第一井區110和第三井區130上方，並且鄰近於源極區170設置，例如鄰近於第二重摻雜區(n型)171設置。第一閘極堆疊210包括位於基底100上的第一閘極介電層(first gate dielectric layer)211和位於第一閘極介電層211上的一第一閘極電極層(first gate electrode layer)212。
在一些實施例中，第二閘極堆疊230位於第一井區110上，且第二閘極堆疊230鄰近於汲極區160設置。第二閘極堆疊230包括位於基底100上的第二閘極介電層(second gate dielectric layer)231和位於第二閘極介電層231上的一第二閘極電極層(second gate electrode layer)232。根據本揭露，第一閘極堆疊210的第一閘極介電層211的厚度t1不同於第二閘極堆疊230的第二閘極介電層231的厚度t2。
另外，在如第1圖所示的實施例中，第一閘極堆疊210的第一閘極電極層212係延伸至第二閘極堆疊230的上方，而與第二閘極堆疊230有部分重疊。例如，第一閘極電極層212包括一主體部212M和一延伸部212E，延伸部212E係位於第二閘極電極層232的上方而與第二閘極堆疊230有部分重疊，但延伸部212E不與第二閘極電極層232直接接觸。
再者，在如第1圖所示的實施例中，第一閘極堆疊210與第二閘極堆疊230係通過隔絕結構或層的設置而電性隔絕。例如，第一閘極電極層212與第二閘極電極層232相隔設置，且第一閘極電極層212與第二閘極電極層232之間填充有絕緣材料，以電性隔絕第一閘極電極層212與第二閘極電極層232。具體而言，如第1圖所示，第一閘極電極層212的底部(例如主體部212M)與第二閘極電極層232的底部(例如主體部232M)彼此側向地相隔一間距(gap)240，此間距240係對應於第一井區110並填充有絕緣材料。
另外，在如第1圖所示的實施例中，半導體裝置10還包括一絕緣層202設置於基底100上，例如設置於第一井區110上。在一些實施例中，第二閘極介電層231連接絕緣層202，且絕緣層202的厚度t0大於第二閘極介電層231的厚度t2。再者，第二閘極電極層232的一部分係跨設於絕緣層202上，以增加部分的第二閘極電極層232到基底100之間的垂直距離。絕緣層202例如是單層或多層結構，可包括氧化物層或其他合適的絕緣材料。具體而言，如第1圖所示，第二閘極電極層232包括一主體部232M和一延伸部232E，延伸部232E位於絕緣層202上並與絕緣層202有部分重疊，且延伸部232E與絕緣層202直接接觸。
之後，可進行後續部件之製作，例如形成層間介電層(未示出)以覆蓋閘極結構GS、去除部分的層間介電層113以形成接觸孔(未示出)、以及在接觸孔中沉積導電材料以形成接觸件310，以完成半導體裝置10之製作。如第1圖所示，接觸件310例如包括電性連接第一閘極堆疊210的接觸件311、電性連接第二閘極堆疊230的接觸件312、電性連接汲極區160的接觸件313、電性連接源極區170的接觸件314。在此示例中，接觸件314例如包括與第二重摻雜區171接觸的第一部分3141、與第三重摻雜區172接觸的第二部分3142以及連接第一部分3141和第二部分3142的第三部分3143。為簡化說明，接觸件311、312、313和314可併稱為接觸件310。
在一些實施例中，接觸件310可以是單層或多層結構，其導電材料可以包括鎢(W)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、矽化鎳(NiSi)、矽化鈷(CoSi)、碳化鉭(TaC)、矽氮化鉭(TaSiN)、碳氮化鉭(TaCN)、鋁化鈦(TiAl)，鋁氮化鈦(TiAlN)、其他合適的金屬、或前述材料之組合。再者，在一些實施例中，可藉由化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、其他合適的製程、或前述製程之組合而形成此導電材料。
根據上述，實施例的閘極結構GS中通過設置兩個不同厚度的閘極介電層以有效改善半導體裝置的品質因素(FOM)，並且可降低開關損耗(switching loss)，也不會明顯影響裝置關閉狀態時的崩潰電壓(BVoff)和漏電流(Ioff)。
第2圖係示出根據本揭露的一些實施例的一種半導體裝置的閘極結構GS的剖面示意圖。第2圖中與第1圖相同或相似的部件係使用相同或相似之參考號碼，且可參照上述實施例中關於該些部件之內容，在此不多贅述。
根據一些實施例，半導體裝置10包括設置隔絕結構220，以使第一閘極堆疊210與第二閘極堆疊230。如第2圖所示，隔絕結構220可包括一絕緣蓋層(insulating cap layer)221和間隔件(spacer)222。其中，絕緣蓋層221位於第二閘極堆疊230上並覆蓋第二閘極電極層232。間隔件222位於第二閘極電極層232的側壁和絕緣蓋層221的側壁上。而第一閘極電極層212的主體部212M則與間隔件222接觸，且延伸部212E則位於間隔件222和絕緣蓋層221上。在此示例中，第一閘極電極層212除了覆蓋間隔件222，還與下方的第二閘極電極層232有部分重疊。第一閘極電極層212的延伸部212E與絕緣蓋層221直接接觸，但不與第二閘極電極層232直接接觸。因此，如第1圖所示的實施例，第二閘極電極層232以間隔件222和絕緣蓋層221而與第一閘極電極層212電性隔絕。
另外，在一些實施例中，於形成第一閘極堆疊210後，亦在第一閘極電極層212的側壁上形成間隔件250。例如，分別覆蓋間隔材料於主體部212M的一側壁上和延伸部212E的一側壁上，以形成間隔件250。再者，間隔件250亦覆蓋部分的絕緣蓋層221。間隔件250例如是單層或多層結構，可包括氧化層、氮化層、其他合適的絕緣材料層、或前述之組合。
根據一些實施例，絕緣蓋層221的厚度ts(例如在第1圖的第三方向D3上的厚度)大於間隔件222的底部寬度Ws(例如在第1圖的第一方向D1上的寬度)。根據上述，間隔件222的底部寬度Ws即與第一閘極電極層212的底部(例如主體部212M)和第二閘極電極層232的底部(例如主體部232M)之間的間距240相等。實施例的間隔件222的底部寬度Ws盡可能的減少，以降低導通電阻。絕緣蓋層221具有足夠的厚度ts(例如大於間隔件222的厚度)，可以增加第一閘極電極層212的延伸部212E與第二閘極電極層232之間的距離，以減少延伸部212E與第二閘極電極層232之間的寄生電容。
具體而言，在一些實施例中，間隔件222的頂部具有較窄的寬度，而越往基底100則寬度增加。第2圖示出一種示例性(但非限制性)的間隔件222。如第2圖所示，間隔件222的中間高度的位置具有寬度As1，間隔件222在對應第二閘極電極層232的頂部邊緣處且與其頂表面232a夾角45度的部份具有寬度As2。在一些實施例中，絕緣蓋層221的厚度ts大於間隔件222的寬度As2，也大於間隔件222的寬度As1。再者，在一些實施例中，間隔件222的寬度As1可與底部寬度Ws大致相等，寬度As2可與寬度As1大致相等。
在一些實施例中，間隔件222的底部寬度Ws例如(但不限制)在大約0.02微米(µm)至大約0.1微米(µm)的範圍之間，或在其他合適的範圍之間。間隔件222的寬度As1例如(但不限制)在大約0.02微米至大約0.1微米的範圍之間，或在其他合適的範圍之間。在一些實施例中，間隔件222的寬度As2例如(但不限制)在大約0.02微米至大約0.1微米的範圍之間，或在其他合適的範圍之間。在一些實施例中，絕緣蓋層221的厚度ts例如(但不限制)在0.2微米至大約2微米的範圍之間，或在其他合適的範圍之間。
另外，根據一些實施例，第一閘極堆疊210的第一閘極介電層211的厚度t1不同於第二閘極堆疊230的第二閘極介電層231的厚度t2。例如，第一閘極介電層211的厚度t1可大於第二閘極介電層231的厚度t2。在一些實施例中，第一閘極介電層的厚度和該第二閘極介電層的厚度例如(但不限制)在相差至少20埃(angstrom)或以上。但前述數值僅為示例之用，並非用以限制本揭露的閘極介電層的厚度範圍。
再者，根據一些實施例，第一閘極堆疊210的第一閘極電極層212的厚度t3可不同於第二閘極堆疊230的第二閘極電極層232的厚度t4。例如，第一閘極電極層212的厚度t3可大於第二閘極電極層232的厚度t4。在一些實施例中，第一閘極電極層212的厚度t3例如大約0.2微米，第二閘極電極層232的厚度t4例如大約0.1微米。但前述數值僅為示例之用，並非用以限制本揭露的閘極電極層的厚度範圍。
第3A~3L圖是根據本揭露的一些實施例，一種半導體裝置的閘極結構GS在各個中間製造階段的剖面示意圖。請同時參照第2圖。第3A~3L圖中與第2圖相同或相似的部件係使用相同或相似之參考號碼，且可參照上述實施例中關於該些部件之內容。再者，第3A~3L圖中係省略示出基底100內的區域(例如第一井區110、第二井區120、第三井區130、汲極區160和源極區170等)，其位置可參考第1圖與上述基底100的相關內容)，並統稱為基底S，以簡化圖式和說明。注意的是，此製程僅為示例之用，並非用以限制本揭露可應用之製程。
參照第3A圖，在一些實施例中，可通過沉積製程、微影圖案化製程和蝕刻製程於基底S上形成一絕緣層2020。並且在基底S和絕緣層2020上沉積一閘極介電材料層1231。且絕緣層2020的厚度大於閘極介電材料層1231的厚度。在此示例中，絕緣層2020與閘極介電材料層1231包括相同材料，例如皆為氧化矽，因此圖示中省略示出兩者之間的界面。
參照第3B圖，在一些實施例中，在閘極介電材料層1231上方沉積一閘極電極材料層1232，以覆蓋閘極介電材料層1231和絕緣層2020的頂表面202a。在一些實施例中，閘極電極材料層1232例如包含多晶矽或其他合適的材料，並且可通過物理氣相沉積(physical vapor deposition；PVD)製程、化學氣相沉積(chemical vapor deposition；CVD)製程、或其他合適的製程進行沉積。在一些實施例中，閘極電極材料層1232的厚度例如(但不限制)是在400埃~1800埃的範圍之間。
之後，參照第3C圖，在一些實施例中，在閘極電極材料層1232上方沉積一覆蓋材料層(capping material layer)1221。覆蓋材料層1221例如包含氧化物或其他合適的絕緣材料，且可通過化學氣相沉積(CVD)、原子層沉積(atomic layer deposition；ALD)、物理氣相沉積(PVD)、其他合適的製程、或前述製程之組合而形成。再者，覆蓋材料層1221的厚度例如(但不限制)小於閘極電極材料層1232的厚度。在一些實施例中，覆蓋材料層1221的厚度例如(但不限制)是在200埃~1200埃的範圍之間。
之後，參照第3D圖，在一些實施例中，通過適當的微影製程及蝕刻製程，以圖案化上述覆蓋材料層1221和閘極電極材料層1232。參照上述實施例以及第1、2圖的說明，此處對覆蓋材料層1221和閘極電極材料層1232進行圖案化後，可分別形成如第1、2圖所示的絕緣蓋層221和第二閘極電極層232。其中第二閘極電極層232包括主體部232M以及位於絕緣層2020上方的延伸部232E。
接著，參照第3E~3G圖在絕緣蓋層221和第二閘極電極層232的側壁上形成間隔件(如第1、2圖和上述實施例提出的間隔件222)。
如第3E圖所示，在一些實施例中，沉積一間隔材料層1222於絕緣蓋層221和第二閘極電極層232上，以覆蓋絕緣蓋層221、第二閘極電極層232、閘極介電材料層1231的露出部分和絕緣層2020的露出部分。間隔材料層1222例如包含氧化物或其他合適的絕緣材料，且可通過化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、其他合適的製程或前述製程之組合而形成。間隔材料層1222和下方的絕緣蓋層221可以包括相同或不同材料。再者，間隔材料層1222的厚度可以(但不限制)大致等於絕緣蓋層221的厚度。在一些實施例中，間隔材料層1222的厚度例如(但不限制)是在200埃~1200埃的範圍之間。
之後，參照第3F圖，在一些實施例中，去除部分的間隔材料層1222，以在絕緣蓋層221和第二閘極電極層232的側壁上形成間隔件222。去除製程中係一併去除間隔件222以外的閘極介電材料層1231的部分，閘極介電材料層1231的留下部分則可做為如上述第1、2圖之實施例所示的第二閘極介電層231。去除製程後，係暴露出絕緣蓋層221的頂表面和基底100的部分頂表面。再者，前述去除製程例如可包括乾式蝕刻製程、濕式蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程、其他合適的製程、或前述製程的組合。
在一些實施例中，可通過乾式蝕刻製程(例如設定合適的蝕刻時間)和濕式蝕刻製程(例如設定合適的蝕刻厚度)的配合，以去除部分的間隔材料層1222。值得注意的是，去除製程後，絕緣蓋層221具有均勻厚度，且間隔件222的頂部與絕緣蓋層221的交接處(如第3F圖中圈選區域C1)仍具有足夠厚度，而覆蓋第二閘極電極層232的側壁。再者，通過蝕刻以去除間隔件222以外的閘極介電材料層1231的部分時，避免對基底100(例如包含矽材)產生過度損傷(如第3F圖中圈選區域C2)。另外，在一些實施例中，可能會對有過蝕刻(over etching)(如第3F圖中圈選區域C3)，而使絕緣層2020的一部分減薄(以下敘述中，絕緣層2020的留下部分以絕緣層202表示)。
之後，參照第3G圖，在一些實施例中，在基底S上沉積另一閘極介電材料層2211。此閘極介電材料層2211可做為如上述第1、2圖之實施例所示的第一閘極介電層211。根據實施例，閘極介電材料層2211的厚度t1係大於第二閘極介電層231的厚度t2。閘極介電材料層2211的相關材料和製法可參照上述閘極介電材料層1231(第3A圖)的材料和製法，在此不再重述。
之後，參照第3H圖，在一些實施例中，在閘極介電材料層2211上方沉積另一閘極電極材料層2212，以覆蓋第3G圖所示之結構，例如覆蓋閘極介電材料層2211、間隔件222、絕緣蓋層221與絕緣層202。此閘極電極材料層2212在後續製作後可形成如上述第1、2圖之實施例所示的第一閘極電極層212。再者，在一些實施例中，閘極電極材料層2212的厚度t3可大於第二閘極電極層232的厚度t4。閘極電極材料層2212的相關材料和製法可參照上述閘極電極材料層1232(第3B圖)的材料和製法，在此不再重述。
之後，參照第3I圖，在一些實施例中，通過適當的微影製程及蝕刻製程，以圖案化閘極電極材料層2212。參照上述實施例以及第1、2圖的說明，圖案化後可形成如第1、2圖所示的第一閘極電極層212，包括位於閘極介電材料層2211上的主體部212M和位於間隔件222與絕緣蓋層221上的延伸部212E。
如第3I圖所示，在一些實施例中，第一閘極電極層212的延伸部212E係與在絕緣蓋層221下方的第二閘極電極層232有一重疊區域Ao。換言之，第一閘極電極層212在基底S上的一垂直投影區域與第二閘極電極層232在基底S上的一垂直投影區域有部分重疊。較佳的，延伸部212E不與絕緣層202重疊。
再者，如第3I圖所示，在一些實施例中，形成第一閘極電極層212後，其底表面與第二閘極電極層232的底表面之間的間距(亦即，與間隔件222的底部寬度Ws相等)，係小於第一閘極電極層212的延伸部212E的底表面與第二閘極電極層232的主體部232M的頂表面之間的間距(亦即，與絕緣蓋層221的厚度ts相等)。再者，如第3I圖所示，在一些實施例中，第一閘極電極層212的延伸部212E的側壁與絕緣蓋層221之間可能形成一凹部212R。
之後，參照第3J~3L圖，在一些實施例中，在第一閘極電極層212的側壁上形成間隔件250。
在一些實施例中，如第3J圖所示，可共形沉積第一氧化矽層2510於如第3I圖所示的結構上，以覆蓋下方結構，且第一氧化矽層2510填入凹部212R。之後，參照第3K圖，可共形沉積一氮化矽層2520於第一氧化矽層2510上，以及共形沉積第二氧化矽層2530於氮化矽層2520上。接著，參照第3L圖，在一些實施例中，通過合適的微影製程和蝕刻製程，對第二氧化矽層2530、氮化矽層2520和第一氧化矽層2510進行圖案化。而留下的第二氧化矽層253、氮化矽層252和第一氧化矽層251可共同稱為間隔件250。間隔件250覆蓋第一閘極電極層212的側壁，並且填滿凹部212R和覆蓋絕緣蓋層221的部分的頂表面。
本揭露亦對多個具有不同閘極結構配置的半導體裝置進行電性模擬。表1係列出其中幾組模擬實驗結果，以利說明實施例。根據模擬結果可以證明實施例提出的閘極結構確實可有效改善半導體裝置的電性表現，特別是可以改善半導體裝置的品質因素(FOM)。說明如下。
表1中係例舉四種不同的半導體裝置進行電性模擬，且閘極電壓(Vg)為3.3V。以下分別稱為比較例1、比較例2、比較例3、實施例1的半導體裝置，且其結構簡述如下。
比較例1的半導體裝置：為一般傳統LDMOS元件，其閘極結構包括閘極介電層和閘極電極層，且閘極介電層厚度表示為T GOX埃，元件節距(pitch)表示為P微米。
比較例2的半導體裝置：為一般傳統LDMOS元件，其閘極結構包括閘極介電層和閘極電極層，且閘極介電層厚度表示為T GOX埃。且相較於比較例1，比較例2的元件節距(pitch)縮減了25%而表示為75%*P微米。
比較例3的半導體裝置：為一般傳統分離式閘極(split-gate)LDMOS元件，其兩個閘極堆疊的閘極介電層的厚度相同，皆表示為T GOX-20Å埃。且相較於比較例1，比較例3的元件節距(pitch)縮減了40%而表示為60%*P微米。且兩個閘極堆疊之間的絕緣間距表示為Ws微米，50%*Ws＜Ws＜150%*Ws。
實施例1的半導體裝置：如第1圖所示，兩個閘極堆疊的閘極介電層具有不同厚度，第一閘極介電層211的厚度表示為T GOX埃，和第二閘極介電層231的厚度表示為T GOX-20Å埃。且相較於比較例1，實施例1的元件節距(pitch)縮減了40%而表示為60%*P微米。且兩個閘極堆疊之間的絕緣間距(例如第2圖所示之間隔件222的寬度As1和/或底部寬度Ws)表示為Ws微米，50%*Ws＜Ws＜150%*Ws。
在此模擬實驗中，以上述比較例和如第1圖所示之實施例的半導體裝置，進行多項相關電性模擬測試。表1列出使此些半導體裝置在相同的閘極電壓(Vg)3.3V下，半導體裝置的相關尺寸和電性模擬結果。
表1
參數條件 比較例1 比較例2 比較例3 實施例1
額外光罩 不需要 需要 需要 需要
閘極電壓(Vg)(V) 3.3V 3.3V 3.3V 3.3V
閘極介電層厚度(Å) T GOX T GOX T GOX-20Å T GOX, (T GOX-20Å)
節距(pitch；µm) P 75%*P 60%*P 60%*P
絕緣間距或間隔物底部寬度(µm) NA NA Ws Ws
數據 矽基底 模擬 模擬 差值(%) 模擬 差值(%) 模擬 差值(%)
臨界電壓(Vth)(V) 1.05 1.06 1.04 -1.9% 1.08 1.9% 1.08 1.9%
特性導通電阻 (Ron,sp)(mΩ-mm 2) 5.20 5.3 3.22 39.2% 2.59 -51.1% 2.81 -47.0%
導通電阻 (Ron)(mΩ) 145.3 131.8 119.7 -9.2% 117.6 -10.8% 128 -2.8%
崩潰電壓(BVoff)(V) 22 21.4 21.3 -0.5% 21.4 0.0% 20.9 -2.3%
漏電流(Ioff)(pA) -- -- 0.11 -- 0.4 -- 0.5 --
閘極電荷(Qg)(nC) 0.214 0.173 0.142 -18.2% 0.101 -41.8% 0.092 -46.7%
閘極汲極間電荷(Qgd)(nC) 0.110 0.050 0.056 12.5% 0.021 -58% 0.016 -66.8%
品質因素 (FOM)(mΩ-nC) *(1) 31.1 22.8 17 -25.4% 11.88 -47.9% 11.78 -48.3%
*(2) 16.0 7.3 6.7 -9.1% 2.5 -66.6% 2.1 -71.4%
[註] *(1)為Ron*Qg；*(2)為Ron*Qgd。
根據模擬結果，相較於比較例1的傳統LDMOS元件的節距，實施例的分離式閘極半導體裝置的元件節距縮減約40%，因此在相同單位面積下可以設置更多實施例的半導體單元。
根據模擬結果，雖然相較於比較例3的導通電阻，實施例1的導通電阻有微幅增加，但相較於比較例1和比較例2的傳統LDMOS元件，實施例1的導通電阻仍明顯下降。
再者，可用於評估裝置性能的品質因素(FOM)，其為電荷(Qg)與導通電阻(Ron)的乘積。實施例1的半導體裝置的FOM(Ron*Qg=11.78 mΩ-nC)相較於比較例1的傳統LDMOS元件的FOM大幅改善了約48.3%，且相較於比較例3的FOM(Ron*Qg=11.88 mΩ-nC)，亦有改善。
另外，表1中也列出Qgd(閘極汲極間電荷)與導通電阻(Ron)的乘積。Qgd越小，代表元件的閘極汲極間電容的充放電速度越快。相較於比較例1的傳統LDMOS元件，實施例1之半導體裝置的Qgd與導通電阻(Ron)乘積的FOM值(2.1 mΩ-nC)，可大幅改善約71.4%。而相較於比較例3，實施例1的半導體裝置(閘極介電層不同厚度)的Qgd與導通電阻(Ron)乘積的FOM值也更為下降，明顯給改善了半導體裝置的元件特性。
再者，比較例3的半導體裝置為分離式閘極半導體裝置，可以通過對第二閘極電極提供不同於第一閘極電極的電壓，使其和比較例2的半導體裝置達到非常接近的崩潰電壓(BVoff)。雖然相較於比較例3的半導體裝置，實施例1的半導體裝置的崩潰電壓(BVoff)略微下降，但下降幅度甚小。而實施例1的半導體裝置的FOM相較於比較例1和比較例2的半導體裝置的FOM可大幅改善，相比于比較例3的半導體裝置的FOM也有明顯改善。
因此，根據模擬實驗結果，對於傳統LDMOS元件來說，FOM值可能達到某種程度的改善，例如相較於比較例1，比較例2的與Qg有關的FOM值改善約25.4%，與Qgd有關的FOM值改善約9.1%。而比較例3的分離式閘極LDMOS元件的與Qg有關的FOM值可進一步改善約47.9%，與Qgd有關的FOM值可進一步改善約66.6%。但是通過在不同的閘極堆疊設置不同厚度的閘極介電層，實施例1的半導體裝置的與Qg有關的FOM可大幅改善約48.3%，與Qgd有關的FOM值更可進一步改善至約71.4%。
第4圖為開啟比較例1、比較例3和實施例1的半導體裝置時，其閘極電壓(Vg;V)隨閘極充電之單位面積電荷(nC/mm 2)變化的模擬結果。其中曲線(I)、曲線(II)和曲線(III)分別為比較例1、比較例3和實施例1的半導體裝置的模擬結果。各曲線表示欲開啟半導體裝置時，閘極介電層被完整充電時充電電荷的分配狀況。其中曲線的中段為緩升區，是對應閘極汲極間電容充電時的單位面積電荷。如表1，相較於比較例1的傳統LDMOS元件，比較例3之半導體裝置的閘極汲極間電荷可以大幅減少58%，而實施例1之半導體裝置的閘極汲極間電荷更可達到減少66.8%。並且如第4圖所示，實施例1之半導體裝置的曲線(III)的中段緩升區(Qgd區)最短，表示閘極汲極間電容充電更快完成。因此，實施例1的半導體裝置有更快的開關速度，可減少開關功率的消耗。
根據上述，實施例提出的閘極結構GS可通過設置兩個不同厚度的閘極介電層，以有效改善半導體裝置的品質因素(FOM)，並且可降低半導體裝置的開關損耗(switching loss)，也不會明顯影響半導體裝置在關閉狀態時的崩潰電壓(BVoff)和漏電流(Ioff)。
值得注意的是，本揭露的閘極結構GS並不侷限於上述如第1、2圖所示閘極結構的部件配置。以下係提出其中一些實施例(但並非所有的實施例)可應用的閘極結構的部件配置。
第5圖係示出根據本揭露的一些實施例的一種半導體裝置的剖面示意圖。第5圖中與第1圖相同或相似的部件係使用相同或相似之參考號碼，且可參照上述實施例中關於該些部件之內容，在此不多贅述。第5圖的半導體裝置50與第1圖的半導體裝置10的區別在於第一閘極電極層212的延伸部212E的位置。
如第5圖所示的半導體裝置50，基底100內同樣具有第一井區110(例如n型)、第二井區120(例如p型)、第三井區130(例如p型)、隔離結構140、汲極區160(例如n型)和源極區170(例如n型)。半導體裝置50還包括一閘極結構GS位於基底100上方，且位於汲極區160和源極區170之間。閘極結構GS包括電性獨立的第一閘極堆疊210和第二閘極堆疊230。第一閘極堆疊210跨設於第一井區110和第三井區130上方，且鄰近於源極區170設置。第二閘極堆疊230位於第一井區110上，且鄰近於汲極區160設置。第一閘極堆疊210包括第一閘極介電層211和第一閘極電極層212，其中第一閘極電極層212同樣具有主體部212M和延伸部212E。再者，第二閘極堆疊230包括第二閘極介電層231和第二閘極電極層232，其中第二閘極電極層232亦具有主體部232M和延伸部232E，其中延伸部232E延伸至絕緣層202上。再者，第一閘極介電層211的厚度t1係不同於第二閘極介電層231的厚度t2，例如厚度t1大於厚度t2。通過設置不同厚度的閘極介電層，可以有效改善半導體裝置50的品質因素(FOM)，並且降低半導體裝置50的開關損耗，也不影響裝置關閉狀態時的崩潰電壓和漏電流。
再者，第一閘極電極層212與第二閘極電極層232之間的間距240亦填充有絕緣材料，例如間隔物(未於第5圖示出，可參照第1、2圖的間隔件222)，以使第一閘極堆疊210和第二閘極堆疊230電性隔絕。在此示例中，第一閘極電極層212的延伸部212E延伸至間距240中的絕緣材料的上方，例如位於第1、2圖的間隔件222的上方，但並未延伸至第二閘極電極層232的上方。具體而言，第一閘極電極層212的延伸部212E的邊緣212S係與第二閘極電極層232的主體部232M的邊緣232S大致齊平。
第5圖中的部件的配置、材料和製法的細節，可參照上述第1、2和3A~3L圖的內容說明，在此不再重述。另外，值得注意的是，雖然上述如第3A~3L圖所示之示例製程是先形成第二閘極堆疊230，再形成第一閘極堆疊210，但本揭露並不以此為限制。在一些實施例的半導體裝置製程中，例如第5圖或其他半導體裝置(例如第6圖)也可以先形成第一閘極堆疊210，再形成第二閘極堆疊230。本揭露對閘極堆疊的製程順序並不多做限制。
綜合來說，如第5圖所示的實施例的半導體裝置50，其第一閘極堆疊210的第一閘極電極層212具有延伸部212E，但第一閘極電極層212與第二閘極堆疊230的第二閘極電極層232沒有重疊。
第6圖係示出根據本揭露的一些實施例的一種半導體裝置的剖面示意圖。第6圖中與第1圖相同或相似的部件係使用相同或相似之參考號碼，且可參照上述實施例中關於該些部件之內容，在此不多贅述。第6圖的半導體裝置60與第1圖的半導體裝置10的區別在於第一閘極堆疊210與第二閘極堆疊230之間的配置。
如第6圖所示的半導體裝置60，基底100內同樣具有第一井區110(例如n型)、第二井區120(例如p型)、第三井區130(例如p型)、隔離結構140、汲極區160(例如n型)和源極區170(例如n型)。半導體裝置60還包括一閘極結構GS位於基底100上方，且位於汲極區160和源極區170之間。閘極結構GS包括電性獨立的第一閘極堆疊210和第二閘極堆疊230。第一閘極堆疊210跨設於第一井區110和第三井區130上方，且鄰近於源極區170設置。第二閘極堆疊230位於第一井區110上，且鄰近於汲極區160設置。第一閘極堆疊210包括第一閘極介電層211和第一閘極電極層212。與前述實施例不同的是，如第6圖所示的第一閘極電極層212沒有高起的延伸部分。再者，第二閘極堆疊230包括第二閘極介電層231和第二閘極電極層232，其中第二閘極電極層232具有主體部232M和延伸部232E，其中延伸部232E延伸至絕緣層202上。再者，此實施例中，第一閘極介電層211的厚度t1係不同於第二閘極介電層231的厚度t2，例如厚度t1大於厚度t2。通過設置不同厚度的閘極介電層，可以有效改善半導體裝置60的品質因素(FOM)，並且降低半導體裝置60的開關損耗，也不影響裝置關閉狀態時的崩潰電壓和漏電流。
再者，第一閘極電極層212的邊緣212S與第二閘極電極層232的邊緣232S之間具有一間距240，間距240內亦填充有絕緣材料，例如間隔物(未於第6圖示出，可參照第1、2圖的間隔件222)，以使第一閘極堆疊210和第二閘極堆疊230電性隔絕。第6圖中的部件的配置、材料和製法的細節，可參照上述第1、2和3A~3L圖的內容說明，在此不再重述。
綜合來說，如第6圖所示的實施例的半導體裝置60，其第一閘極堆疊210的第一閘極電極層212不具有延伸部，因此第一閘極電極層212不與第二閘極電極層232重疊。
第7圖係示出根據本揭露的一些實施例的一種半導體裝置的剖面示意圖。第7圖中與第1、5圖相同或相似的部件係使用相同或相似之參考號碼，且可參照上述實施例中關於該些部件之內容，在此不多贅述。第7圖的半導體裝置70與第1圖的半導體裝置10的區別在於第二閘極堆疊230的構型與配置。
如第7圖所示的半導體裝置70，基底100內同樣具有第一井區110(例如n型)、第二井區120(例如p型)、第三井區130(例如p型)、隔離結構140、汲極區160(例如n型)和源極區170(例如n型)。半導體裝置70還包括一閘極結構GS位於基底100上方，且位於汲極區160和源極區170之間。閘極結構GS包括電性獨立的第一閘極堆疊210和第二閘極堆疊230。第一閘極堆疊210跨設於第一井區110和第三井區130上方，且鄰近於源極區170設置。第二閘極堆疊230位於第一井區110上，且鄰近於汲極區160設置。第一閘極堆疊210包括第一閘極介電層211和第一閘極電極層212，其中第一閘極電極層212具有主體部212M和延伸部212E。再者，第二閘極堆疊230包括第二閘極介電層231和第二閘極電極層232，但第二閘極電極層232不具有延伸部。再者，在此示例中，半導體裝置70的基底100上也沒有設置如第1、2圖所示的絕緣層202。在此示例中，第一閘極介電層211的厚度t1亦不同於第二閘極介電層231的厚度t2，例如厚度t1大於厚度t2。通過設置不同厚度的閘極介電層，可以有效改善半導體裝置70的品質因素(FOM)，並且降低半導體裝置70的開關損耗，也不會明顯影響裝置關閉狀態時的崩潰電壓和漏電流。
再者，第一閘極電極層212與第二閘極電極層232之間的間距240亦填充有絕緣材料例如間隔物(未於第7圖示出，可參照第1、2圖的間隔件222)，並且在第二閘極電極層232上方亦具有絕緣蓋層(未於第7圖示出，可參照第1、2圖的絕緣蓋層221)，以使第一閘極堆疊210和第二閘極堆疊230電性隔絕。在此示例中，第一閘極電極層212的延伸部212E延伸至間距240中的絕緣材料的上方，例如位於第1、2圖的間隔件222的上方，並且延伸至第二閘極電極層232的上方。第7圖中的部件的配置、材料和製法的細節，可參照上述第1、2和3A~3L圖的內容說明，在此不再重述。
綜合來說，如第7圖所示的實施例的半導體裝置70，第一閘極堆疊210的第一閘極電極層212具有延伸部212E，且第一閘極電極層212的垂直投影區域A1與第二閘極電極層232的垂直投影區域A2有部分重疊，例如重疊區域Ao。再者，基底100上沒有設置如第1、2圖所示的絕緣層202，第二閘極堆疊230的第二閘極電極層232亦不具有延伸部延伸至絕緣層上。
第8圖係示出根據本揭露的一些實施例的一種半導體裝置的剖面示意圖。第8圖中與第1圖相同或相似的部件係使用相同或相似之參考號碼，且可參照上述實施例中關於該些部件之內容，在此不多贅述。
第8圖的半導體裝置80中，閘極結構GS包括相鄰設置的第一閘極堆疊210和第二閘極堆疊230。第一閘極堆疊210跨設於第一井區110和第三井區130上方，且鄰近於源極區170設置。第二閘極堆疊230位於第一井區110上，且鄰近於汲極區160設置。第一閘極堆疊210包括第一閘極介電層211和第一閘極電極層212，其中第一閘極電極層212具有主體部212M和延伸部212E。第二閘極堆疊230包括第二閘極介電層231和第二閘極電極層232，但第二閘極電極層232不具有延伸部。而第一閘極電極層212的延伸部212E係延伸至第二閘極電極層232上，並覆蓋第二閘極電極層232的頂表面的一部份。再者，在此示例中，半導體裝置80的基底100上也沒有設置如第1、2圖所示的絕緣層202。在此示例中，第一閘極介電層211的厚度t1亦不同於第二閘極介電層231的厚度t2，例如厚度t1大於厚度t2。第8圖中的部件的配置、材料和製法的細節，可參照上述第1、2和3A~3L圖的內容說明，在此不再重述。
綜合上述，實施例提出的半導體裝置及其形成方法，其中閘極結構包含不同厚度的兩個閘極介電層，可以有效改善半導體裝置的品質因素(FOM)，並且也不會明顯影響裝置關閉狀態時的崩潰電壓和漏電流。再者，根據實施例的半導體裝置的閘極結構，其閘極汲極間電容的充電電荷(即Qgd)可大幅減少，而使半導體裝置有更快的開關速度，進而降低半導體裝置的開關損耗(switching loss)。再者，實施例所提出的半導體裝置的形成方法，雖然需要額外光罩以定義出具有不同厚度之閘極介電層的閘極堆疊，但可通過不複雜的製程工序，且與現有製程相容，即可製得品質因素(FOM)大幅改善的半導體裝置。
10,50,60,70,80:半導體裝置 100,S:基底 110:第一井區 110s:側壁 120:第二井區 130:第三井區 140:隔離結構 160:汲極區 170:源極區 171:第二重摻雜區 172:第三重摻雜區 202,2020:絕緣層 GS:閘極結構 210:第一閘極堆疊 211:第一閘極介電層 212:第一閘極電極層 212M,232M:主體部 212E,232E:延伸部 212R:凹部 212S,232S:邊緣 220:隔絕結構 221:絕緣蓋層 222,250:間隔件 230:第二閘極堆疊 231:第二閘極介電層 232:第二閘極電極層 202a,232a:頂表面 240:間距 1221:覆蓋材料層 1222:間隔材料層 1231,2211:閘極介電材料層 1232,2212:閘極電極材料層 2510,251:第一氧化矽層 2520,252:氮化矽層 2530,253:第二氧化矽層 310,311,312,313,314:接觸件 3141:第一部分 3142:第二部分 3143:第三部分 t0,t1,t2,t3,t4,ts:厚度 Ws,As1,As2:寬度 C1,C2,C3:圈選區域 Ao:重疊區域 A1,A2:垂直投影區域 D1:第一方向 D2:第二方向 D3:第三方向
第1圖是根據本揭露的一些實施例的一種半導體裝置在一中間製造階段的剖面示意圖。 第2圖係示出根據本揭露的一些實施例的一種半導體裝置的閘極結構的剖面示意圖。 第3A~3L圖是本揭露的一些實施例的半導體裝置的一種閘極結構在各個中間製造階段的剖面示意圖。 第4圖為開啟比較例1、比較例3和實施例1的半導體裝置時，其閘極電壓隨閘極充電之單位面積電荷變化的模擬結果。 第5圖係示出根據本揭露的一些實施例的一種半導體裝置的剖面示意圖。 第6圖係示出根據本揭露的一些實施例的一種半導體裝置的剖面示意圖。 第7圖係示出根據本揭露的一些實施例的一種半導體裝置的剖面示意圖。 第8圖係示出根據本揭露的一些實施例的一種半導體裝置的剖面示意圖。
10:半導體裝置
100:基底
110s:側壁
110:第一井區
120:第二井區
130:第三井區
140:隔離結構
160:汲極區
170:源極區
171:第二重摻雜區
172:第三重摻雜區
202:絕緣層
GS:閘極結構
210:第一閘極堆疊
211:第一閘極介電層
212:第一閘極電極層
212M,232M:主體部
212E,232E:延伸部
230:第二閘極堆疊
231:第二閘極介電層
232:第二閘極電極層
240:間距
310,311,312,313,314:接觸件
3141:第一部分
3142:第二部分
3143:第三部分
t0,t1,t2:厚度
D1:第一方向
D2:第二方向
D3:第三方向

Claims (26)

  1. 一種半導體裝置，包括：一基底；一第一井區，位於該基底內且具有一第一導電類型；一第二井區，位於該基底內且鄰接該第一井區，該第二井區具有一第二導電類型；一汲極區，位於該第一井區內且自該第一井區的頂表面向下延伸，該汲極區具有該第一導電類型；一源極區，位於該第二井區內且自該第二井區的頂表面向下延伸，該源極區具有該第一導電類型；以及一閘極結構，位於該基底上方且位於該源極區和該汲極區之間，該閘極結構包括：一第一閘極堆疊，鄰近該源極區，且該第一閘極堆疊包括位於該基底上的一第一閘極介電層和位於該第一閘極介電層上的一第一閘極電極層；以及一第二閘極堆疊，鄰近該汲極區，且該第二閘極堆疊包括位於該基底上的一第二閘極介電層和位於該第二閘極介電層上的一第二閘極電極層，其中該第一閘極介電層的厚度不同於該第二閘極介電層的厚度，其中該第一閘極介電層的該厚度大於該第二閘極介電層的該厚度，其中該第一閘極電極層與該第二閘極電極層部分重疊，且該第一閘極電極層不與該第二閘極電極層直接接觸。
  2. 如請求項1之半導體裝置，其中該第一閘極電極層的厚度不同於該第二閘極電極層的厚度。
  3. 如請求項1之半導體裝置，其中該第一閘極電極層的厚度大於於該第二閘極電極層的厚度。
  4. 如請求項1之半導體裝置，其中該第一閘極電極層與該第二閘極電極層彼此側向地相隔一間距(gap)，該間距係對應於該第一井區。
  5. 如請求項1之半導體裝置，其中該第一閘極堆疊和該第二閘極堆疊係為兩個電性獨立的閘極堆疊。
  6. 如請求項1之半導體裝置，還包括：一絕緣蓋層(insulating cap layer)，位於該第二閘極堆疊上以覆蓋該第二閘極電極層；一間隔件(spacer)，位於該第二閘極電極層和該絕緣蓋層的側壁上。
  7. 如請求項6之半導體裝置，其中該第二閘極電極層以該間隔件而與該第一閘極電極層電性隔絕。
  8. 如請求項6之半導體裝置，其中該第一閘極電極層的一延伸部係位於該間隔件上方並覆蓋該間隔件。
  9. 如請求項6之半導體裝置，其中該第一閘極電極層的一延伸部係位於該間隔件與該絕緣蓋層上方，並覆蓋該間隔件與部分的該絕緣蓋層。
  10. 如請求項6之半導體裝置，其中該絕緣蓋層的厚度大於該間隔件的底部寬度。
  11. 如請求項1之半導體裝置，其中該第一閘極電極層的底表面與該第二閘極電極層的底表面之間具有第一間距，該第一閘極電極層的一延伸部係高於該第二閘極電極層的頂表面，該延伸部的底表面與該第二閘極電極層的一主體部的頂表面之間具有第二間距，該第一間距小於該第二間距。
  12. 如請求項1之半導體裝置，其中該第一閘極電極層的一延伸部係位於該第二閘極電極層的上方，而與該第二閘極電極層形成一重疊區域。
  13. 如請求項1之半導體裝置，還包括：一絕緣層，位於該第一井區上，且該第二閘極電極層係跨設於該絕緣層上，其中，該第二閘極介電層鄰接該絕緣層，該絕緣層的厚度大於該第二閘極介電層的厚度。
  14. 如請求項1之半導體裝置，其中該第一閘極介電層的厚度和該第二閘極介電層的厚度相差至少20埃(angstrom)或以上。
  15. 一種半導體裝置的形成方法，包括：提供一基底；在該基底內形成具有一第一導電類型的一第一井區和具有一第二導電類型的一第二井區；在該第一井區內形成一汲極區和在該第二井區內形成一源極區，其中該汲極區和該源極區具有該第一導電類型；在該基底上方形成一閘極結構，且該閘極結構位於該源極區和該汲極區之間，該閘極結構包括：一第一閘極堆疊，鄰近該源極區，且該第一閘極堆疊包括位於該基底上的一第一閘極介電層和位於該第一閘極介電層上的一第一閘極電極層；以及一第二閘極堆疊，鄰近該汲極區，且該第二閘極堆疊包括位於該基底上的一第二閘極介電層和位於該第二閘極介電層上的一第二閘極電極層，其中該第一閘極介電層的厚度不同於該第二閘極介電層的厚度，其中所形成的該第一閘極介電層的該厚度大於該第二閘極介電層的該厚度，其中該第一閘極電極層與該第二閘極電極層部分重疊，且該第一閘極電極層不與該第二閘極電極層直接接觸。
  16. 如請求項15之半導體裝置的形成方法，其中所形成的該第一閘極電極層的厚度不同於該第二閘極電極層的厚度。
  17. 如請求項15之半導體裝置的形成方法，其中所形成的該第一閘極電極層的厚度大於於該第二閘極電極層的厚度。
  18. 如請求項15之半導體裝置的形成方法，其中所形成的該第一閘極電極層與該第二閘極電極層彼此側向地相隔一間距，且該間距係對應於該第一井區。
  19. 如請求項15之半導體裝置的形成方法，其中所形成的該第一閘極堆疊和該第二閘極堆疊係為兩個電性獨立的閘極堆疊。
  20. 如請求項15之半導體裝置的形成方法，還包括：形成一絕緣蓋層於該第二閘極堆疊上，並覆蓋該第二閘極電極層的頂表面；形成一間隔件於該第二閘極電極層和該絕緣蓋層的側壁上，其中該第二閘極電極層與該第一閘極電極層以該間隔件電性隔絕。
  21. 如請求項20之半導體裝置的形成方法，其中該絕緣蓋層的厚度大於該間隔件的底部寬度。
  22. 如請求項15之半導體裝置的形成方法，其中該第一閘極電極層的底表面與該第二閘極電極層的底表面之間具有第一間距，該第一閘極電極層的一延伸部係高於該第二閘極電極層的頂表面，該延伸部的底表面與該第二閘極電極層的該頂表面之間具有第二間距，該第一間距小於該第二間距。
  23. 如請求項15之半導體裝置的形成方法，其中該第一閘極電極層具有一延伸部，該延伸部位於該第二閘極電極層的上方，而與該第二閘極電極層形成一重疊區域。
  24. 如請求項15之半導體裝置的形成方法，還包括：形成一絕緣層於該第一井區上，且該第二閘極電極層係跨設於該絕緣層上，其中，該第二閘極介電層鄰接該絕緣層，該絕緣層的厚度大於該第二閘極介電層的厚度。
  25. 如請求項15之半導體裝置的形成方法，其中先形成該第二閘極堆疊之後，再形成該第一閘極堆疊。
  26. 如請求項25之半導體裝置的形成方法，其中在形成該第二閘極堆疊之後，還包括形成一絕緣層以覆蓋該第二閘極堆疊的頂表面和側面，再形成該第一閘極堆疊，其中該第一閘極堆疊接觸該絕緣層的一部份。
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