TWI889398B

TWI889398B - 半導體結構的製作方法

Info

Publication number: TWI889398B
Application number: TW113122639A
Authority: TW
Inventors: 賴碧萱; 李國萍; 張智偉; 蔡濱祥; 吳姿錦
Original assignee: 聯華電子股份有限公司
Priority date: 2024-06-19
Filing date: 2024-06-19
Publication date: 2025-07-01
Also published as: US20250391661A1

Abstract

一種半導體結構的製作方法包括下列步驟。在半導體基底上形成氧化物層以及虛置閘極，且氧化物層在垂直方向上位於虛置閘極與半導體基底之間。在虛置閘極的側壁與氧化物層的側壁上形成間隙子。在半導體基底上形成層間介電層，且層間介電層在水平方向上圍繞間隙子、虛置閘極以及氧化物層。在層間介電層與間隙子上形成圖案化氮碳氧化矽(silicon oxycarbonitride)遮罩層。進行移除製程，用以移除虛置閘極與氧化物層而形成溝槽，且溝槽被間隙子與層間介電層圍繞。圖案化氮碳氧化矽遮罩層在移除製程中覆蓋層間介電層與間隙子。

Description

半導體結構的製作方法

本發明係關於一種半導體結構的製作方法，尤指一種包括閘極結構的半導體結構的製作方法。

半導體積體電路技術的發展不斷進步，新一代產品的電路設計比上一代產品變得更小、更複雜。隨著產品要求變化，各個晶片區域中的功能元件的數量和密度不斷增加，各個元件的尺寸也相應變小。在傳統製程中，通常使用多晶矽當作半導體元件(例如金屬氧化物半導體)中的閘極電極。然而，隨著半導體裝置尺寸縮小的趨勢，傳統的多晶矽閘極面臨硼滲透導致性能較差和不可避免的空乏效應等問題，此狀況導致閘極介電層的等效厚度增加而減少了閘極電容並使元件的驅動力變差。因此，適合搭配高介電常數閘極介電層的功函數金屬已用來取代傳統多晶矽閘極。一般來說，包括功函數金屬和高介電常數閘極介電層的金屬閘極堆疊結構是通過替代金屬閘極(replacement metal gate，RMG)製程形成的。然而，當在同一晶圓或晶片上通過RMG製程形成不同類型或/及結構的電晶體的閘極時，不同電晶體結構之間的對應製程常會互相影響而導致缺陷產生並影響製造良率。

本發明提供了一種半導體結構的製作方法，利用圖案化氮碳氧化矽遮罩層在移除虛置閘極與氧化物層的製程中覆蓋層間介電層與間隙子，藉此保護層間介電層而提升製造良率。

本發明之一實施例提供一種半導體結構的製作方法，包括下列步驟。在一半導體基底上形成一氧化物層以及一虛置閘極，且氧化物層在一垂直方向上位於虛置閘極與半導體基底之間。在虛置閘極的側壁與氧化物層的側壁上形成一間隙子。在半導體基底上形成一層間介電層，且層間介電層在一水平方向上圍繞間隙子、虛置閘極以及氧化物層。在層間介電層與間隙子上形成一圖案化氮碳氧化矽(silicon oxycarbonitride)遮罩層。進行一移除製程，用以移除虛置閘極與氧化物層而形成一溝槽被間隙子與層間介電層圍繞，且圖案化氮碳氧化矽遮罩層在移除製程中覆蓋層間介電層與間隙子。

10:半導體基底

10BS:底表面

10F:鰭狀結構

22:氧化物層

24:虛置閘極

26:間隙子

28:蝕刻停止層

30:層間介電層

40:圖案化氮碳氧化矽遮罩層

42:閘極介電層

42M:介電材料

44:閘極結構

44M:導電材料

91:移除製程

92:平坦化製程

100:半導體結構

D1:垂直方向

D2:水平方向

D3:水平方向

TR:溝槽

第1圖至第5圖所繪示為本發明一實施例之半導體結構的製作方法示意圖，其中第2圖繪示了第1圖之後的狀況示意圖；第3圖繪示了第2圖之後的狀況示意圖；第4圖繪示了第3圖之後的狀況示意圖；第5圖繪示了第4圖之後的狀況示意圖。

以下本發明的詳細描述已披露足夠的細節以使本領域的技術人員能夠實踐本發明。以下闡述的實施例應被認為是說明性的而非限制性的。對於本領域的一般技術人員而言顯而易見的是，在不脫離本發明的精神和範圍的情況下，可以進行形式及細節上的各種改變與修改。

在進一步的描述各實施例之前，以下先針對全文中使用的特定用語進行說明。

用語“在...上”、“在...上方”和“在...之上”的含義應當以最寬方式被解讀，以使得“在...上”不僅表示“直接在”某物上而且還包括在某物上且其間有其他居間特徵或層的含義，並且“在...上方”或“在...之上”不僅表示在某物“上方”或“之上”的含義，而且還可以包括其在某物“上方”或“之上”且其間沒有其他居間特徵或層(即，直接在某物上)的含義。

用語“蝕刻”在本文中通常用來描述用以圖案化材料的製程，使得在蝕刻完成後的材料的至少一部分能被留下。當“蝕刻”一材料時，該材料的至少一部分在蝕刻結束後可被保留。與此相反的是，當“移除”材料時，基本上所有的材料可在過程中被除去。然而，在一些實施例中，“移除”可被認為是一個廣義的用語而包括蝕刻。

在下文中使用術語“形成”或“設置”來描述將材料層施加到基底的行為。這些術語旨在描述任何可行的層形成技術，包括但不限於熱生長、濺射、蒸發、化學氣相沉積、磊晶生長、電鍍等。

請參閱第1圖至第5圖。第1圖至第5圖所繪示為本發明一實施例之半導體結構的製作方法示意圖，其中第2圖繪示了第1圖之後的狀況示意圖，第3圖繪示了第2圖之後的狀況示意圖，第4圖繪示了第3圖之後的狀況示意圖，而第5圖繪示了第4圖之後的狀況示意圖。本實施例的半導體結構的製作方法包括下列步驟。如第1圖所示，在一半導體基底10上形成一氧化物層22以及一虛置閘極24，且氧化物層22在一垂直方向D1上位於虛置閘極24與半導體基底10之間。在虛置閘極24的側壁與氧化物層22的側壁上形成一間隙子26。在半導體基底10上形成一層間介電層30，且層間介電層30在一水平方向D2上圍繞間隙子26、虛置閘極24以及氧化物層22。然後，如第2圖與第3圖所示，在層間介電層30與間隙子26上形成一圖案化氮碳氧化矽(silicon oxycarbonitride，SiOCN)遮罩層40，並進行一移除製程91，用以移除虛置閘極24與氧化物層22而形成被間隙子26與層間介電層30圍繞的一溝槽TR，且圖案化氮碳氧化矽遮罩層40在移除製程91中覆蓋層間介電層30與間隙子26。

在一些實施例中，半導體基底10可包括矽基底、矽覆絕緣(silicon-on-insulator，SOI)基底或其他適合材料所形成的半導體基底，且可通過對半導體基底10進行圖案化製程而形成鰭狀結構10F，故鰭狀結構10F可包括半導體基底10中的半導體材料(例如但並不限於矽)。在一些實施例中，鰭狀結構10F可沿垂直方向D1向上凸起且可沿一水平方向(例如但並不限於水平方向D2)延伸，而氧化物層22與虛置閘極24可沿另一水平方向(例如但並不限於與水平方向D2正交的水平方向D3)延伸而跨過鰭狀結構10F，但並不以此為限。在一些實施例中，垂直方向D1可被視為半導體基底10的厚度方向，半導體基底10可在垂直方向D1上具有相對的上表面與底表面10BS，而上述的氧化物層22、虛置閘極24、間隙子26以及層間介電層30可形成在上表面的一側。與垂直方向D1大體上正交的水平方向(例如水平方向D2、水平方向D3以及其他與垂直方向D1正交的方向)可大體上與半導體基底10的底表面10BS平行，但並不以此為限。此外，在本文中所述某個部件的上表面可包括但並不限於此部件在垂直方向D1上的最上(topmost)表面，而某個部件的底表面可包括但並不限於此部件在垂直方向D1上的最底(bottommost)表面。在本文中所述特定部件在某方向上設置在另外兩個物件之間的狀況可包括但並不限於此部件在此方向上被夾設(sandwiched)在此兩個物件之間的狀況。

本實施例的製作方法可包括但並不限於下列步驟。如第1圖所示，在一些實施例中，可在間隙子26形成之後以及層間介電層30形成之前，在半導體基底10上形成一蝕刻停止層28。蝕刻停止層28可形成在間隙子26的側壁上以及半導體基底10的上表面上，且層間介電層30可形成在蝕刻停止層28上。在一些實施例中，可在間隙子26形成之後依序形成一蝕刻停止材料與一層間介電材料覆蓋虛置閘極24與間隙子26，然後可進行一平坦化製程(例如但並不限於化學機械研磨製程)將在垂直方向D1上覆蓋虛置閘極24的層間介電材料與蝕刻停止材料移除而暴露出虛置閘極24的上表面並形成蝕刻停止層28與層間介電層30。因此，層間介電層30的上表面、蝕刻停止層28的上表面、間隙子26的上表面以及虛置閘極24的上表面可大體上共平面，但並不以此為限。此外，在一些實施例中，可在蝕刻停止層28形成之前，在半導體基底10中形成對應的源極/汲極結構或/及摻雜區，但並不以此為限。在一些實施例中，氧化物層22可包括氧化矽或其他適合的氧化物介電材料，虛置閘極24可包括多晶矽或其他適合的材料，間隙子26可包括單層或多層的介電材料(例如氮碳氧化矽、氮化矽或其他適合的介電材料)，蝕刻停止層28可包括氮摻雜碳化物(nitrogen doped carbide，NDC，例如氮摻雜碳化矽)、氮化矽、碳氧化矽(SiOC)或其他適合的介電材料，而層間介電層30可包括氧化矽或其他適合的介電材料。

如第2圖所示，可在層間介電層30、蝕刻停止層28以及間隙子26的上表面上形成圖案化氮碳氧化矽遮罩層40。在一些實施例中，圖案化氮碳氧化矽遮罩層40的形成方法可包括原子層沉積(atomic layer deposition，ALD)製程或其他適合的方法。舉例來說，可通過ALD製程在層間介電層30、蝕刻停止層28、間隙子26以及虛置閘極24的上表面上形成一氮碳氧化矽遮罩層，然後可對此氮碳氧化矽遮罩層進行圖案化製程而使氮碳氧化矽遮罩層被圖案化而成為圖案化氮碳氧化矽遮罩層40。上述的圖案化製程可包括微影蝕刻製程或其他適合的圖案化方法，用以將形成在虛置閘極24之上的氮碳氧化矽遮罩層的至少一部分移除而暴露出虛置閘極24。值得說明的是，在本發明中，可通過調整形成氮碳氧化矽遮罩層的製程(例如但並不限於ALD製程)的製程參數控制圖案化氮碳氧化矽遮罩層40中各元素的原子百分比，使圖案化氮碳氧化矽遮罩層40可具有所需的材料特性，故圖案化氮碳氧化矽遮罩層40可被視為可調整的(tunable)的遮罩層。

舉例來說，圖案化氮碳氧化矽遮罩層40可在後續移除虛置閘極24與氧化物層22的移除製程中保護層間介電層30，故圖案化氮碳氧化矽遮罩層40必須在移除製程中具有較低的被蝕刻率，而相對降低圖案化氮碳氧化矽遮罩層40中的氧元素含量或/及相對提高圖案化氮碳氧化矽遮罩層40中的氮元素與碳元素的含量可降低在移除製程中的被蝕刻率，但並不以此為限。此外，在一些實施例中，圖案化氮碳氧化矽遮罩層40可於後續對用以形成金屬閘極的材料進行的平坦化製程(例如但並不限於化學機械研磨製程)中被一併移除以簡化相關製程步驟，故圖案化氮碳氧化矽遮罩層40的材料需不會對此平坦化製程造成負面影響。在一些實施例中，圖案化氮碳氧化矽遮罩層40中的矽原子百分比可分別高於圖案化氮碳氧化矽遮罩層40中的氧原子百分比、碳原子百分比以及氮原子百分比。舉例來說，圖案化氮碳氧化矽遮罩層40中的矽原子百分比、氧原子百分比、碳原子百分比以及氮原子百分比可分別為37.2%、32.2%、8.5%以及22.1%，而此成分的圖案化氮碳氧化矽遮罩層40在移除氧化物的濕式蝕刻或/及濕式清洗製程(例如但並不限於使用NF₃與HF且製程溫度約為攝氏60度的濕式製程)中可具有相對較低的被蝕刻率(例如在製程時間為31.1秒的狀況下被蝕刻的厚度約為3.2埃)，但並不以此為限。

在一些實施例中，圖案化氮碳氧化矽遮罩層40中的碳原子百分比與圖案化氮碳氧化矽遮罩層40在上述濕式製程中的被蝕刻率大體上負相關，也就是較高的碳原子百分比可得到較低的被蝕刻率。此外，在碳原子百分比約等於9%時已可具有極低的被蝕刻率且在碳原子百分比介於0.6%至9%的狀況下對上述的平坦化製程不會造成負面影響。因此，圖案化氮碳氧化矽遮罩層40中的碳原子百分比可低於或等於9%，且圖案化氮碳氧化矽遮罩層40中的該碳原子百分比較佳可介於8%至9%之間，用以使圖案化氮碳氧化矽遮罩層40具有所需的保護效果，但並不以此為限。相對來說，圖案化氮碳氧化矽遮罩層40中的氧原子百分比可低於40%，而圖案化氮碳氧化矽遮罩層40中的氮原子百分比可高於20%，但並不以此為限。此外，在一些實施例中，可通過在形成上述的氮碳氧化矽遮罩層的ALD製程中相對縮短導入氧化劑的時間以降低氮碳氧化矽遮罩層中的氧原子百分比，但並不以此為限。

如第2圖與第3圖所示，在圖案化氮碳氧化矽遮罩層40形成之後，可進行移除製程91，用以移除虛置閘極24與氧化物層22而形成溝槽TR，且圖案化氮碳氧化矽遮罩層40可在移除製程91中以及移除製程91之後覆蓋層間介電層 30、蝕刻停止層28以及間隙子26。在一些實施例中，移除製程可包括一個或複數個蝕刻製程用以將虛置閘極24與氧化物層22完全移除，而用以移除氧化物層22的蝕刻製程對圖案化氮碳氧化矽遮罩層40的蝕刻率低於此蝕刻製程對氧化物層22的蝕刻率，用以達到保護效果。然後，如第3圖至第5圖所示，可在溝槽TR中形成一閘極介電層42以及一閘極結構44，且形成閘極介電層42與閘極結構44的方法可包括但並不限於下列步驟。如第4圖所示，可形成一介電材料42M並在介電材料42M上形成一導電材料44M，且介電材料42M是在導電材料44M之前形成。在一些實施例中，介電材料42M可包括高介電常數(high-k)介電材料或其他適合的介電材料，而high-k介電材料可包括但並不限於氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)或氧化鋯(zirconium oxide，ZrO₂)。導電材料44M可包括導電金屬堆疊結構，例如可包括單層或多層的功函數層(未繪示)以及設置在功函數層上的低電阻層(未繪示)，功函數層可包括氮化鈦、碳化鈦、氮化鉭、碳化鉭、碳化鎢、三鋁化鈦、氮化鋁鈦或其他適合的導電功函數材料，而低電阻層可包括例如鎢、鋁、銅、鋁化鈦、鈦或其他適合之低電阻率材料。

如第4圖與第5圖所示，介電材料42M與導電材料44M可部分形成在溝槽TR中且部分形成在溝槽TR之外，且在介電材料42M與導電材料44M形成之後可進行一平坦化製程92，用以移除形成在溝槽TR之外的介電材料42M與導電材料44M，而在平坦化製程92之後保留在溝槽TR中的介電材料42M與導電材料44M可分別成為閘極介電層42與閘極結構44。在一些實施例中，平坦化製程92可包括化學機械研磨製程或其他適合的平坦化方法，平坦化製程92可還移除層間介電層30的一部分、蝕刻停止層28的一部分以及間隙子26的一部分，且圖案化氮碳氧化矽遮罩層40可被平坦化製程92完全移除。在平坦化製程92之後，層間介電層30的上表面、蝕刻停止層28的上表面、間隙子26的上表面以及閘極結構44的上表面可大體上共平面，但並不以此為限。此外，閘極結構44可為金屬閘極結構，而上述第2圖至第5圖的製作方法可被視為替代金屬閘極(replacement metal gate，RMG)製程。通過利用圖案化氮碳氧化矽遮罩層40在移除虛置閘極24與氧化物層22的步驟中保護層間介電層30，可避免層間介電層30被部分蝕刻而在後續的製程中產生金屬殘留(例如上述的導電材料44M殘留在層間介電層30上)等問題，故可相對提升對閘極結構44的高度控制狀況或/及改善相關製造良率。此外，額外形成的圖案化氮碳氧化矽遮罩層40可通過製程狀況調整其材料特性，故可當作有效的蝕刻遮罩且不會在後續製程中造成負面影響。

通過上述的製作方法，可形成如第5圖中所示的半導體結構100。在一些實施例中，半導體結構100可包括形成在一第一區(例如但並不限於核心區)上的半導體場效電晶體的至少一部分，而上述的氧化物層還可形成在一第二區(例如但並不限於IO區)上並當作另一電晶體結構中的閘極氧化物層的至少一部分，故在第2圖所示的移除製程91中，圖案化氮碳氧化矽遮罩層40可還覆蓋第二區以在移除製程91之後保留位於第二區上的氧化物層，且第2圖中所示的氧化物層22可被視為IO氧化物層，但並不以此為限。

綜上所述，在本發明的半導體結構的製作方法中，可利用圖案化氮碳氧化矽遮罩層在移除虛置閘極與氧化物層的步驟中保護層間介電層，且可通過調整圖案化氮碳氧化矽遮罩層中各元素的成分比使圖案化氮碳氧化矽遮罩層在具有所需保護效果的狀況下避免對其他後續製程造成負面影響。因此，可相對提升對閘極結構的高度控制狀況或/及改善相關製造良率。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。