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TWI397951B - 製造半導體裝置的方法 - Google Patents

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TWI397951B
TWI397951B TW098133799A TW98133799A TWI397951B TW I397951 B TWI397951 B TW I397951B TW 098133799 A TW098133799 A TW 098133799A TW 98133799 A TW98133799 A TW 98133799A TW I397951 B TWI397951 B TW I397951B
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gate
interlayer dielectric
top surface
semiconductor device
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TW098133799A
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TW201015625A (en
Inventor
鍾昇鎮
鄭光茗
莊學理
Original Assignee
台灣積體電路製造股份有限公司
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Description

製造半導體裝置的方法
本發明是有關於在基底上形成積體電路裝置的方法，特別是有關於製造積體電路中的閘極結構的方法。
隨著技術節點的微縮化，在一些IC設計中，已期望以金屬閘極電極取代一般的多晶矽閘極電極，以增進具有縮小的元件尺寸的裝置效能。使用金屬閘極結構(例如，其包括金屬閘極電極，而非多晶矽)提供了一個解答。 一個用以形成金屬閘極堆疊的方法是被稱作為“閘極最後”製程，於其中是在“最後”製造最終的閘極堆疊。使用閘極最後製程能夠減少後續製程的數目，包括在形成閘極之後所必須進行的高溫製程。此外，當電晶體的尺寸縮小時，閘極氧化物的厚度必須隨著縮小的閘極長度而變小，以維持裝置的效能。為了降低閘極漏電流，也使用高介電常數閘極絕緣層，其允許在較大的技術節點中所使用的一般閘極氧化物能有較大的物理厚度(physical thickness)，而維持相同的有效厚度。
然而，在CMOS製造中使用這樣的元件以及製程具有挑戰性。隨著閘極長度縮小，這些問題會更嚴重。舉例來說，在“閘極最後”製造過程中，會發生控制閘極高度、層間介電質不預期的移除、以及化學機械研磨製程不均勻(non-uniformity)的問題。
本發明提供一種製造半導體裝置的方法，包括：提供一半導體基底；於該基底中形成一電晶體，該電晶體具有一閘極結構，其包括一虛置閘極；於該基底及該電晶體上形成一層間介電質；於該層間介電質上進行一第一化學機械研磨，以露出該虛置閘極的一頂表面；移除該層間介電質的一部分，使該層間介電質的一頂表面位於該虛置閘極的該頂表面下方一距離；於該層間介電質及該虛置閘極上形成一材料層；於該材料層上進行一第二化學機械研磨，以露出該虛置閘極的該頂表面；移除該虛置閘極，藉此形成一溝槽；形成一金屬層以填充該溝槽；以及進行一第三化學機械研磨，其實質上停止於該層間介電質的該頂表面。
本發明也提供一種製造半導體裝置的方法，包括：提供一半導體基底；於該基底上形成一閘極堆疊，該閘極堆疊包括一虛置閘極；於該基底及該閘極堆疊上形成一層間介電質；進行一第一化學機械研磨，使該層間介電質的一第一頂表面與該虛置閘極的一頂表面實質上為共平面；移除該層間介電質的一部分，其造成該層間介電質的一第二頂表面，該層間介電質的該第二頂表面與該虛置閘極的該頂表面實質上為非共平面；於該層間介電質及該虛置閘極上形成一硬罩幕層；於該硬罩幕層上進行一第二化學機械研磨，以露出該虛置閘極；從該閘極堆疊移除該虛置閘極，藉此形成一溝槽；形成一金屬層以填充該溝槽；以及進行一第三化學機械研磨，其實 質上停止於該層間介電質的該第二頂表面。
本發明還提供一種製造半導體裝置的方法，包括：提供一半導體基底；形成一電晶體，其具有設置於該基底上的一閘極堆疊，該閘極堆疊包括一界面層、一高介電常數介電層、一虛置多晶閘極；於該基底及該電晶體上形成一層間介電質；平坦化該層間介電質，以露出該虛置多晶閘極的一頂表面；移除該層間介電質的一部分，使該層間介電質的一頂表面位於該虛置多晶閘極的該頂表面下方一距離；於該層間介電質及該虛置多晶閘極上形成一第一金屬層；平坦化該第一金屬層，以露出該虛置多晶閘極的該頂表面；從該閘極堆疊移除該虛置多晶閘極，藉此形成一溝槽；形成一第二金屬層以填充該溝槽；以及平坦化該基底，直至露出該層間介電質的該頂表面。
本發明是有關於在基底上形成積體電路裝置的方法，特別是有關於製造積體電路(其包括場效應電晶體(FET)裝置)中的閘極結構的方法。有關各實施例之製造和使用方式是如以下所詳述。然而，值得注意的是，本發明所提供之各種可應用的發明概念是依具體內文的各種變化據以實施，且在此所討論的具體實施例僅是用來顯示具體使用和製造本發明的方法，而不用以限制本發明的範圍。以下是透過各種圖示及例式說明本發明較佳實施例的製造過程。在本發明各種不同之各種實施例和圖 示中，相同的符號代表相同或類似的元件。此外，當一層材料層是位於另一材料層或基底之上時，其可以是直接位於其表面上或另外插入有其他中介層。
第1圖為在“閘極最後”製程中製造半導體裝置的方法100流程圖。第2A圖至第2F圖為根據第1圖的方法100，在閘極最後製程中製造半導體裝置200的製程剖面圖。半導體裝置200可為積體電路或積體電路中的一部分，其可包括靜態隨機存取記憶體(static random access memory；SRAM)及/或其他邏輯電路；被動元件，例如電阻、電容、以及誘導器；以及主動元件，例如P型通道場效應電晶體(P-channel field effect transistors；pFET)、N型通道場效應電晶體(N-channel FET；nFET)、金屬氧化半導體場效應電晶體(metal-oxide semiconductor field effect transistor；MOSEET)、互補式金屬氧化半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極電晶體(bipolar transistor)、高壓電晶體、高頻電晶體、其他記憶體單元、以及上述之組合。要了解在第2A圖至第2F圖中所示的半導體裝置200可包括各種以CMOS製程流程所形成的其他元件，然而為了使本發明的概念更容易的被了解，已將其簡化。因此，要了解可在第1圖的方法100之前、期間、以及之後提供額外的製程，且在此可以僅簡單的說明某些其他的製程。
方法100起始於步驟102，提供半導體基底。在第2A圖中，半導體裝置200可包括基底202。於一實施例中，基底202包括結晶結構的矽基底(例如晶片)。基底 202可包括各種摻雜結構，其取決於習知的設計需求(例如p型基底或n型基底)。再者，基底202可包括各種摻雜區域，例如p型井或n型井。於其他實施例中，基底202也可包括其他元素半導體，例如鍺及鑽石。或者，基底202可包括化合物半導體，例如碳化矽、砷化鎵(gallium arsenide)、砷化銦(indium arsenide)、或磷化銦(indium phosphide)。再者，基底202可任選的包括磊晶層；可為應變的(strained)以增強效能；及/或可包括絕緣層上覆矽結構。
半導體裝置200可包括隔離結構，例如形成於基底202中的淺溝槽隔離元件，以使一或更多個裝置互相隔離。淺溝槽隔離元件可包括氧化矽、氮化矽、氮氧化矽、氟摻雜的矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、及/或低介電常數材料。可在淺溝槽隔離元件的位置使用其他的隔離方法及/或元件，或將其他的隔離方法及/或元件附加在淺溝槽隔離元件。舉例來說，淺溝槽隔離元件可利用下述製程形成：利用反應性離子蝕刻(reactive ion etch；RIE)製程於基底202中形成溝槽，然後利用沉積製程將絕緣材料填充至溝槽中，接著進行化學機械研磨製程。
方法100進行至步驟104，於基底上形成閘極堆疊，上述閘極堆疊包括虛置閘極。舉例來說，閘極堆疊的形成包括形成各種材料層，並圖案化上述各種材料層，以形成n型場效電晶體(nFET)或p型場效電晶體(pFET)裝置的閘極堆疊。閘極堆疊可包括虛置閘極，其將在下述 閘極最後製程中移除，並以金屬材料取代。
半導體裝置200可包括閘極介電質210，其形成於基底上。閘極介電質210可包括界面層。界面層可包括氧化矽層(例如，以熱或化學氧化製程所形成)，其厚度介於約5埃至約10埃。閘極介電質210可更包括高介電常數材料層，其形成於界面層上。於一實施例中。高介電常數介電質包括氧化鉿(hafnium oxide；HfO2 )。高介電常數介電質的其他例子包括氧化矽鉿(hafnium silicon oxide；HfSiO)、氮氧化矽鉿(hafnium silicon oxynitride；HfSiON)、氧化鉿鉭(hafnium tantalum oxide；HfTaO)、氧化鉿鈦(hafnium titanium oxide；HfTiO)、氧化鉿鋯(hafnium zirconium oxide；HfZrO)、上述之組合、及/或其他合適的材料。高介電常數介電層可藉由原子層沉積法(ALD)或其他合適的方法而形成。高介電常數介電層的厚度可介於約10埃至約30埃。
於一些實施例中，可於高介電常數介電層上形成覆蓋層，以調變閘極電極的有效功函數，而適當的作用為n型場效應電晶體或p型場效應電晶體裝置。舉例來說，覆蓋層可包括Al2 O3 、La2 O3 、或其他合適的材料。於其他實施例中，可於高介電常數介電層上形成阻障層211。阻障層211可包括TiN、TaN、或其他合適的材料。阻障層211可藉由各種沉積技術而形成，例如原子層沉積、物理氣相沉積(PVD或濺鍍)、化學氣相沉積、或其他合適的製程。
半導體裝置200可更包括藉由化學氣相沉積或其他 合適的沉積製程，而於閘極介電質210上所形成的虛置多晶矽(或多晶)閘極212。舉例來說，可在化學氣相沉積製程中使用矽烷(silane；；SiH4 )作為化學氣體，以形成虛置多晶閘極212。虛置多晶閘極212的厚度可介於約400埃至約800埃。半導體層也可包括非晶矽(amorphous silicon)層。可於虛置多晶閘極212上形成硬罩幕層。硬罩幕層可包括氧化矽、氮化矽、氮氧化矽、及/或其他合適的材料。硬罩幕層可利用例如化學氣相沉積法、物理氣相沉積法或原子層沉積法的方法而形成。此外，可於硬罩幕層上形成抗反射塗佈(anti-reflective coating；ARC)層或底部抗反射塗佈(bottom anti-reflective coating；BARC)層，以強化之後要進行的習知圖案化製程。
可於硬罩幕層上形成圖案化光阻層。圖案化的光阻層可包括n型場效應電晶體或p型場效應電晶體裝置的閘極圖案。閘極圖案可以光微影(photolithography)、浸潤式微影(immersion lithography)、離子束刻寫(ion-beam writing)、或其他合適的製程而形成。可使用圖案化的光阻作為罩幕，藉由乾或溼蝕刻製程圖案化硬罩幕層，並可使用圖案化的硬罩幕層圖案化閘極結構220。閘極結構220可藉由乾或溼蝕刻製程(例如，閘極蝕刻或圖案化)而形成。舉例來說，乾蝕刻製程可使用含氟的電漿(例如包括CF4 的蝕刻氣體)。或者，蝕刻製程可包括多個蝕刻步驟，以蝕刻各種閘極材料層。圖案化的光阻層可藉由剝離(stripping)或灰化(ashing)製程而移除。閘極結構220可包括硬罩幕層、虛置多晶閘極212、阻障層211、及閘 極介電層210(其包括界面層以及高介電常數介電層)。
在圖案化閘極之後，要了解半導體裝置200可進行在CMOS製造流程中的其他製程，以形成習知的各種元件。舉例來說，可於閘極結構220的側壁上形成閘極或側壁間隙壁222。間隙壁222可由氧化矽、氮化矽、氮氧化矽、碳化矽、摻雜氟的矽酸鹽玻璃(fluorine-doped silicate glass；FSG)、低介電常數介電材料、上述之組合、及/或其他合適的材料所形成。間隙壁222可具有多層結構，舉例來說，其包括一或更多個襯墊層。襯墊層可包括介電材料，例如氧化矽、氮化矽、及/或其他合適的材料。形成間隙壁222的方法可包括沉積合適的介電材料，並非等向性的蝕刻上述材料，以形成間隙壁222輪廓。
另外，也可於基底202中形成源極/汲極區域。源極/汲極區域可包括輕摻雜源極/汲極(lightly doped source/drain；LDD)區域以及重摻雜源極/汲極區域。應要注意輕摻雜源極/汲極區域可在形成間隙壁222之前形成。源極/汲極區域可根據期望的電晶體結構(例如n型場效應電晶體或p型場效應電晶體)，藉由佈植p型或n型摻雜物或雜質至基底202中而形成。形成源極/汲極區域的方法可包括光微影、離子佈植、擴散、及/或其他合適的製程。此外，p型場效應電晶體裝置的源極/汲極區域可包括凸起的(raised)源極/汲極區域及/或SiGe元件。舉例來說，SiGe元件可藉由磊晶製程而形成，使得形成於基底202中的SiGe元件具有結晶態。因此，應變通道(strained channel)可到達至p型金屬氧化半導體裝置中， 以提高載子遷移率並增強裝置效能。
再者，可形成接觸窗元件(contact feature)，例如金屬矽化物，且其耦合至源極/汲極區域。接觸窗元件可藉由金屬矽化(自對準的金屬矽化)製程而形成於源極/汲極區域上。舉例來說，可形成金屬材料鄰接於矽結構，然後提高溫度以進行退火，且造成金屬材料與其下方的矽反應而形成金屬矽化物，並可將未反應的金屬蝕刻掉。接觸窗可包括鎳化矽(nickel silicide)、鈷化矽(cobalt silicide)、鎢化矽(tungsten silicide)、鉭化矽(tantalum silicide)、鈦化矽(titanium silicide)、鉑化矽(platinum silicide)、鉺化矽(erbium silicide)、鈀化矽(palladium silicide)、或上述之組合。可於基底202以及閘極堆疊220上形成接觸蝕刻停止層(contact etch stop layer；CESL)。接觸蝕刻停止層可由氮化矽、氮氧化矽、及/或其他合適的材料所形成。接觸蝕刻停止層的組成可根據對於半導體裝置200一或更多個額外的元件的蝕刻選擇比作而選擇。再者，根據所期望的電晶體結構，接觸蝕刻停止層可作為拉伸接觸蝕刻停止層(tensile-CESL)或壓縮接觸蝕刻停止層(compressive-CESL)。
方法100進行至步驟106，可於基底及閘極堆疊上形成層間介電質(inter-layer dielectric；ILD)。介電層，例如層間介電層230，其可藉由化學氣相沉積法、高密度電漿化學氣相沉積法、旋轉塗佈法、濺鍍法、或其他合適的方法而形成於接觸蝕刻停止層上。層間介電層230可包括氧化矽、氮氧化矽、或低介電常數材料。於一實施例 中，層間介電層230可包括高密度電漿介電質與高深寬比製程所形成之介電質，其能用以填溝(gap filling)。
方法100進行至步驟108，可於層間介電質上進行第一化學機械研磨製程，以露出虛置閘極的頂表面。在閘極最後製程中，可移除虛置多晶閘極212，因此所形成的最終金屬閘極結構能取代虛置多晶閘極212。因此，層間介電層230可藉進行化學機械研磨製程235，直到露出或到達虛置多晶閘極212的頂表面而平坦化。應要注意在進行化學機械研磨製程235之後，虛置多晶閘極212的頂表面與層間介電質230的頂表面實質上可為共平面。或者，可進行化學機械研磨製程以露出硬罩幕層，且然後可進行蝕刻製程，例如濕蝕刻浸泡(wet etch dip)，以移除硬罩幕層，藉此露出虛置多晶閘極212。
方法100進行至步驟110，可移除部分層間介電質，使層間介電質的頂表面位於虛置閘極的頂表面下方一距離。在第2B圖中，可對半導體裝置200進行濕蝕刻製程(例如濕蝕刻浸泡)，其選擇性的移除部分層間介電層230，而未移除虛置多晶閘極212。舉例來說，濕蝕刻浸泡可包括稀釋氫氟酸(HF)溶液及/或其他合適的蝕刻劑溶液，其在多晶矽(虛置多晶閘極)/氧化矽(層間介電層)之間具有高選擇比。層間介電層230的厚度可縮減介於約50埃至約150埃。換句話說，在進行濕蝕刻浸泡製程後，層間介電層230的頂表面可位於虛置多晶閘極212的頂表面下方一距離240，其介於約50埃至約150埃。層間介電層230預期移除的厚度可藉由精確的控制濕蝕刻浸 泡製程的蝕刻時間而達到。
方法100進行至步驟112，可於層間介電質及虛置閘極上形成材料層。在第2C圖中，材料層245可形成在層間介電質230及虛置多晶閘極212上。材料層245可由不同於層間介電層230的材料以及不同於虛置多晶閘極212的材料所形成。材料層245可用作硬罩幕層，以保護其下方的層間介電層230。於一實施例中，材料層245可包括金屬材料，其藉由物理氣相沉積、化學氣相沉積、或其他合適的製程而形成。舉例來說，金屬材料可包括TiN、TaN、Al、上述之組合、或其他合適的金屬材料。金屬材料245可相同於之後為取代虛置多晶閘極212而形成的金屬閘極，上述取代製程將於下面說明。方法100進行至步驟114，可於材料層上進行第二化學機械研磨製程，以露出虛置閘極。可於材料層245上進行化學機械研磨製程250，以平坦化並移除多餘的材料層，使虛置多晶閘極212的頂表面露出。應要注意在化學機械研磨製程250之後，虛置多晶閘極的頂表面與材料層的頂表面實質上為共平面。
方法100進行至步驟116，可從閘極堆疊移除虛置閘極，藉此形成溝槽。在第2D圖中，在化學機械研磨製程250之後，可從閘極堆疊220移除虛置多晶閘極212。舉例來說，多晶矽被選擇性的蝕刻掉，因而移除了虛置多晶閘極212。選擇性的移除虛置多晶閘極212提供了溝槽252，而溝槽252中可形成金屬閘極。虛置多晶閘極212可利用濕蝕刻及/或乾蝕刻製程而移除。阻障層211可用 作蝕刻製程中的蝕刻阻障物。於一實施例中，濕蝕刻製程包括暴露在含氫氧化物之溶液(例如氫氧化銨(ammonium hydroxide))、去離子水、及/或其他適合的蝕刻劑溶液中。應要注意材料層245可保護層間介電層230，並避免層間介電層230在濕蝕刻製程中被移除。
方法100進行至步驟118，可形成金屬層以填充溝槽。在第2E圖中，可沉積金屬層260以實質上填充溝槽252。所沉積的金屬層260可為任何金屬材料，其適合用以形成金屬閘極或金屬閘極的一部分，其包括功函數(work function；WF)層、填充層、襯墊層、界面層、晶種層、黏合層、阻障層等。金屬層260可包括一或更多個層膜，其包括TiN、TaN、TaC、TaSiN、WN、TiAl、TiAlN、上述之組合、及/或其他合適的材料。金屬層260可藉由物理氣相沉積或其他合適的製程而形成。可沉積的金屬例子包括p型場效應電晶體裝置的P型功函數金屬(P-type work function metals；P-metals)以及n型場效應電晶體裝置的N型功函數金屬(N-type work function metals；N-metals)。金屬層260可更包括形成於功函數金屬上的填充金屬層。填充金屬層可包括鋁、鎢、或其他合適的材料。於一實施例中，填充金屬可包括鈦層，其用作濕潤層(wetting layer)，以及鋁層，其用以填充溝槽252的剩餘部分。填充金屬層可藉由使用化學氣相沉積、物理氣相沉積、電鍍、或其他適合的製程而沉積。
方法100進行至步驟120，可進行第三化學機械研磨製程，其實質上停止於層間介電質的頂表面。在第2F圖 中，可進行化學機械研磨製程270以平坦化半導體裝置200。化學機械研磨製程270可移除所有的材料層245以及部分金屬層260，直到到達層間介電層230的頂表面。化學機械研磨製程270提供具有金屬閘極結構275的半導體裝置200。已發現位於層間介電層230上的材料層245(以金屬材料所形成)可提升化學機械研磨製程270的均勻度(uniformity)，並可在閘極最後製程中對閘極高度提供更好的控制。此外，如先前所述，材料層245可由與金屬層260相同的材料所形成。於一實施例中，材料層245可由與金屬層260相同的功函數金屬所形成。因此，化學機械研磨製程270可移除材料層以及部分金屬層。
於一些實施例中，可進行方法100而包括額外的製程步驟，例如沉積保護層、形成接觸窗、內連線結構(例如，線(line)及介層窗(via)、金屬層、以及層間介電質，其提供電性內連線至包括所形成之金屬閘極的裝置)。舉例來說，多層內連線包括垂直內連線，例如習知之介層窗(via)或接觸窗(contacts)，以及水平內連線，例如金屬線。不同的內連線元件可使用不同的導電材料，其包括銅、鎢、以及金屬矽化物。於一實施例中，是使用鑲嵌製程(damascene process)以形成與銅有關的多層內連線結構。
總之，在高介電常數金屬閘極(high-k metal gate)技術中，可使用閘極最後製程以形成金屬閘極結構。然而，已發現閘極最後製程有各種問題，例如控制閘極高度、 層間介電層不期望的移除、以及化學機械研磨製程不均勻的問題。因此，損害了裝置效能及可靠度。於此所述的方法及裝置提供了以金屬材料所形成的硬罩幕層，其解決了上述在閘極最後製程中的問題。硬罩幕層可在移除虛置多晶閘極之前形成於層間介電質上。於一些實施例中，硬罩幕層可包括用以形成金屬閘極的相同材料。於其他實施例中，硬罩幕層可包括不同的材料。硬罩幕層可最小化閘極高度的損失，且因此在之後的化學機械研磨製程中提供了更好的閘極高度的控制。另外，硬罩幕層的金屬材料提供了平坦化金屬閘極的化學機械研磨更佳的均勻度。再者，在此所述的方法及裝置是適合目前的CMOS技術製造流程，且是輕易的與目前的製造設備及裝置技術整合。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾。舉例來說，雖然在此所述的方法是使用“閘極最後”作說明，然而在此所述的方法亦可使用於混合製程中，於其中是在“閘極最先(gate first)”製造流程中形成一類型的金屬閘極，並在“閘極最後”製造流程中形成另一類型的金屬閘極。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧半導體裝置
202‧‧‧基底
210‧‧‧閘極介電質(或閘極介電層)
211‧‧‧阻障層
212‧‧‧虛置多晶矽(或多晶)閘極
220‧‧‧閘極結構(或閘極堆疊)
222‧‧‧間隙壁
230‧‧‧閘極介電質(或閘極介電層)
235‧‧‧化學機械研磨製程
240‧‧‧距離
245‧‧‧材料層
250‧‧‧化學機械研磨製程
252‧‧‧溝槽
260‧‧‧金屬層
270‧‧‧化學機械研磨製程
275‧‧‧金屬閘極結構
第1圖為根據本發明的各種概念，在閘極最後製程中製造半導體裝置的方法流程圖。
第2A圖至第2F圖為根據一實施例之方法中的半導體裝置的製程剖面圖。
200‧‧‧半導體裝置
202‧‧‧基底
210‧‧‧閘極介電質(或閘極介電層)
211‧‧‧阻障層
222‧‧‧間隙壁
230‧‧‧閘極介電質(或閘極介電層)
260‧‧‧金屬層
270‧‧‧化學機械研磨製程
275‧‧‧金屬閘極結構

Claims (20)

  1. 一種製造半導體裝置的方法，包括：提供一半導體基底；於該基底中形成一電晶體，該電晶體具有一閘極結構，其包括一虛置閘極；於該基底及該電晶體上形成一層間介電質；於該層間介電質上進行一第一化學機械研磨，以露出該虛置閘極的一頂表面；移除該層間介電質的一部分，使該層間介電質的一頂表面位於該虛置閘極的該頂表面下方一距離；於該層間介電質及該虛置閘極上形成一材料層；於該材料層上進行一第二化學機械研磨，以露出該虛置閘極的該頂表面；移除該虛置閘極，藉此形成一溝槽；形成一金屬層以填充該溝槽；以及進行一第三化學機械研磨，其實質上停止於該層間介電質的該頂表面。
  2. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中該移除該層間介電質的一部分包括移除該層間介電質的一部分，使該層間介電質的該頂表面位於該虛置閘極的該頂表面下方約50埃至約150埃。
  3. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中該金屬層包括一多金屬(multi-metal)層，其包括一功函數金屬以及一填充金屬。
  4. 如申請專利範圍第3項所述之製造半導體裝置的 方法，其中該金屬層包括該功函數金屬。
  5. 如申請專利範圍第3項所述之製造半導體裝置的方法，其中該功函數金屬包括一N型功函數金屬或P型功函數金屬。
  6. 如申請專利範圍第3項所述之製造半導體裝置的方法，其中該填充金屬包括鋁。
  7. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中該虛置閘極包括多晶矽，且其中該層間介電質包括氧化矽。
  8. 如申請專利範圍第7項所述之製造半導體裝置的方法，其中該材料層包括一金屬材料。
  9. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中該移除該層間介電質的一部分包括藉由一濕蝕刻浸泡製程移除該層間介電質的一部分。
  10. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中該閘極結構更包括形成於該基底上的一界面層、形成於該界面層上的一高介電常數介電層、以及形成於該高介電常數介電層上的一阻障層；以及其中該虛置閘極形成於該阻障層上。
  11. 一種製造半導體裝置的方法，包括：提供一半導體基底；於該基底上形成一閘極堆疊，該閘極堆疊包括一虛置閘極；於該基底及該閘極堆疊上形成一層間介電質；進行一第一化學機械研磨，使該層間介電質的一第 一頂表面與該虛置閘極的一頂表面實質上為共平面；移除該層間介電質的一部分，其造成該層間介電質的一第二頂表面，該層間介電質的該第二頂表面與該虛置閘極的該頂表面實質上為非共平面(non-planar)；於該層間介電質及該虛置閘極上形成一硬罩幕層；於該硬罩幕層上進行一第二化學機械研磨，以露出該虛置閘極；從該閘極堆疊移除該虛置閘極，藉此形成一溝槽；形成一金屬層以填充該溝槽；以及進行一第三化學機械研磨，其實質上停止於該層間介電質的該第二頂表面。
  12. 如申請專利範圍第11項所述之製造半導體裝置的方法，其中該形成該金屬層包括：形成一功函數金屬層以部分填充該溝槽；以及於該功函數金屬層上形成一填充金屬層，以填充該溝槽的剩餘部分。
  13. 如申請專利範圍第12項所述之製造半導體裝置的方法，其中該硬罩幕層由相同於該功函數金屬層的材料所形成。
  14. 如申請專利範圍第11項所述之製造半導體裝置的方法，其中該硬罩幕層由不同於該金屬層的材料所形成。
  15. 如申請專利範圍第11項所述之製造半導體裝置的方法，其中該層間介電質的該第二頂表面位於該虛置閘極的該頂表面下方約50埃至約150埃。
  16. 如申請專利範圍第11項所述之製造半導體裝置的方法，其中該虛置閘極包括多晶矽。
  17. 如申請專利範圍第16項所述之製造半導體裝置的方法，其中該閘極堆疊更包括形成於該基底上的一界面層、形成於該界面層上的一高介電常數介電層、以及形成於該高介電常數介電層上的一阻障層；以及其中該虛置閘極形成於該阻障層上。
  18. 一種製造半導體裝置的方法，包括：提供一半導體基底；形成一電晶體，其具有設置於該基底上的一閘極堆疊，該閘極堆疊包括一界面層、一高介電常數介電層、一虛置多晶閘極；於該基底及該電晶體上形成一層間介電質；平坦化該層間介電質，以露出該虛置多晶閘極的一頂表面；移除該層間介電質的一部分，使該層間介電質的一頂表面位於該虛置多晶閘極的該頂表面下方一距離；於該層間介電質及該虛置多晶閘極上形成一第一金屬層；平坦化該第一金屬層，以露出該虛置多晶閘極的該頂表面；從該閘極堆疊移除該虛置多晶閘極，藉此形成一溝槽；形成一第二金屬層以填充該溝槽；以及平坦化該基底，直至露出該層間介電質的該頂表面。
  19. 如申請專利範圍第18項所述之製造半導體裝置的方法，其中該距離為約50埃至約150埃。
  20. 如申請專利範圍第19項所述之製造半導體裝置的方法，其中該第一金屬層及該第二金屬層包括相同的金屬。
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