TWI889161B

TWI889161B - 像素感測器陣列和其形成方法

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Publication number: TWI889161B
Application number: TW113102544A
Authority: TW
Inventors: 楊明憲; 林昆輝; 周俊豪; 李國政
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2023-10-05
Filing date: 2024-01-23
Publication date: 2025-07-01
Also published as: CN223125221U; US20250120197A1; TW202516762A

Abstract

一種像素感測器陣列可包含用以產生與入射光相關聯的顏色資訊的複數個像素感測器及用以產生與入射光相關聯的距離資訊的飛行時間(time of flight，ToF)感測器電路。顏色資訊及距離資訊可用於產生三維飛行時間彩色影像。ToF感測器電路可被包含於深溝槽隔離(deep trench isolation，DTI)結構下方，DTI結構在像素感測器陣列的俯視圖中環繞像素感測器。

Description

像素感測器陣列和其形成方法

本揭示內容是關於一種像素感測器陣列和其形成方法。

互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)影像感測器可包含複數個像素感測器。CMOS影像感測器的像素感測器可包含轉移電晶體，此轉移電晶體可包含用以將入射光的光子轉換成電子的光電流的光二極體及用以控制光二極體與汲極區之間的光電流的流動的轉移閘。汲極區可用以接收光電流，使得光電流可經量測及/或轉移至CMOS影像感測器的其他區域。

本揭示內容提供一種像素感測器陣列。此像素感測器陣列包括排列成網格狀的複數個像素感測器、在像素感測器陣列的俯視圖中環繞像素感測器的深溝槽隔離結構及位於深溝槽隔離結構下方的飛行時間感測器電路。

本揭示內容提供一種像素感測器陣列。此像素感測器陣列包括排列成網格狀的複數個像素感測器、在像素感測器陣列的俯視圖中環繞像素感測器的深溝槽隔離結構及位於深溝槽隔離結構下方的飛行時間感測器電路。飛行時間感測器電路包括控制閘極及汲閘。汲閘的俯視圖區域大於控制閘極的俯視圖區域。

本揭示內容提供一種形成像素感測器陣列的方法。方法包括以下步驟。在影像感測器晶粒上的像素感測器陣列中形成複數個像素感測器。在影像感測器晶粒上的像素感測器周圍形成複數個飛行時間感測器電路。在形成像素感測器及飛行時間感測器電路之後將影像感測器晶粒與電路系統晶粒接合。在將影像感測器晶粒與電路系統晶粒接合之後，在像素感測器周圍及飛行時間感測器電路上方形成深溝槽隔離結構。

100:ToF感測器電路

102:孔

104:控制閘極

106:控制閘極

108:汲閘

110:p型部分

112:n型部分

114:浮動擴散區

116:浮動擴散區

118:汲極區

414:汲極區

120:基板

410:基板

122:深井

124:第一摻雜區

126:摻雜井

128:第二摻雜區

130:摻雜防護環

132:第三摻雜區

134:觸點

136:觸點

138:介電層

434:介電層

720:介電層

200:實例實施方式

300:實例實施方式

700:實例實施方式

202:發射光

204:接收光

206:感測視窗

208:感測視窗

210:泄流視窗

400:像素感測器陣列

500:像素感測器陣列

600:像素感測器陣列

800:像素感測器陣列

402:像素感測器

404:子區

406:微透鏡

408:DTI結構

412:光二極體

416:轉移閘

418:氧化物層

420:高k介電襯裡

422:緩衝層

424:網格結構

426:濾色器區

428:下層

430:入射光

432:BEOL區

714:BEOL區

436:金屬化層

722:金屬化層

438:互連件

502:四單元像素感測器

702:第一晶圓

704:第二晶圓

706:影像感測器晶粒

708:電路系統晶粒

710:影像感測器裝置

712:裝置區

716:接合介面

718:半導體裝置

724:接合襯墊

726:接合襯墊

728:凹槽

900:製程

910:方塊

920:方塊

930:方塊

940:方塊

A-A、B-B、C-C:線

D-D、E-E:線

D1~D9:尺寸

T_P:持續時間

t_ToF:TOF持續時間

在結合隨附圖式閱讀以下詳細描述時可最佳地理解本揭示內容的各個態樣。應當注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為了論述清楚，各種特徵的尺寸可任意地增大或減小。

第1A圖至第1F圖係本文中所描述的ToF感測器電路的實例實施方式的圖。

第2圖係由本文中所描述的ToF感測器電路進行的ToF感測操作的實例實施方式的圖。

第3A圖及第3B圖係本文中所描述的ToF感測器電路的實例實施方式的圖。

第4A圖至第4F圖係本文中所描述的像素感測器陣列的實例實施方式的圖。

第5A圖至第5F圖係本文中所描述的像素感測器陣列的實例實施方式的圖。

第6A圖至第6F圖係本文中所描述的像素感測器陣列的實例實施方式的圖。

第7A圖至第7K圖係形成本文中所描述的影像感測器裝置的實例實施方式的圖。

第8A圖及第8B圖係本文中所描述的像素感測器陣列的實例實施方式的圖。

第9圖係關聯於形成本文中所描述的像素感測器陣列的實例製程的流程圖。

以下揭示內容提供了用於實現所提供主題的不同特徵的許多不同實施例或實例。下面描述元件及配置的具體實例係為了簡化本揭示內容。當然，這些僅為實例且不意欲作為限制。舉例而言，在以下描述中，在第二特徵上方或第二特徵上形成第一特徵可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成有附加特徵以使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭示內容可在各種實例中重複附圖標記及/或字母。此重複係出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。

另外，為易於描述，在本文中可使用諸如「在......之下」、「下方」、「下部」、「上方」、「上部」及類似者的空間相對術語來描述如圖中所說明的一個部件或特徵與另一部件或特徵的關係。除了圖中所描繪的取向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同取向。設備可以其他方式定向(旋轉90度或處於其他取向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。

飛行時間(Time-of-flight，ToF)感測器(例如使用矽上鍺技術來實現深度感測的感測器)可用於經設計成偵測至區域中的物件的距離的系統中。一般而言，給定ToF感測器偵測由系統傳輸的訊號與由給定ToF感測器接收到的對應訊號之間的相位差(在訊號被區域中的物件反射之後)。此相位差可用於判定至反射訊號的物件的距離。在一些情況下，來自ToF感測器陣列的輸出可用於產生距離資訊，此距離資訊指示至區域中的物件的距離。

本文中所描述的實施方式提供了影像感測器，其包含雙抽頭鎖定(two-tap lock-in)ToF感測器電路及相關聯的像素感測器陣列。本文中所描述的ToF感測器電路用以使用橫向電場電荷調變(lateral electric field charge modulation，LEFM)及兩階段電荷轉移技術來產生距離資訊。ToF感測器電路可產生感測電流，藉由操作及重複複數個時間視窗(例如用於雙抽頭鎖定ToF感測器電路的兩個時間視窗)來對此感測電流進行調變，且來自時間視窗的調變訊號在積分器或低通濾波器中被積分，此積分器或低通濾波器可被實現為感測電流的電荷積聚。感測電流的積分可對應於感測電流與時間視窗函數之間的相關性差異，此使得能夠產生時間相關分量作為ToF感測器電路中的每一者的距離資訊。每一ToF感測器電路可用以產生相對較小的感測區域(例如亞微米區域，sub-micron area)的距離資訊，從而使得能夠針對影像感測器實現高速調變並且使得能夠快速地產生距離資訊(例如亞奈秒距離感測，sub-nanosecond distance sensing)。

此外，如本文中所描述，本文中所描述的雙抽頭鎖定ToF感測器電路可使用CMOS處理技術來進行製造且可經整合至像素感測器陣列中，以使得能夠使用由ToF感測器電路產生的距離資訊來產生三維彩色影像(或三維夜視影像)。ToF像素感測器可包含複數個控制閘極及一或多個汲閘。控制閘極及汲閘可位於環繞像素感測器陣列的像素感測器的深溝槽隔離(deep trench isolation，DTI)結構下方。控制閘極可用於施加橫向電場且用於將感測電流自像素感測器轉移至各別浮動擴散區。在產生感測電流之前，一或多個泄流閘可用以從來自像素感測器的環境光中排空非所需電荷。

控制閘極可在不同時間視窗期間被啟動以積聚與感測電流相關聯的電荷。可藉由操作及重複時間視窗來對時間視窗中的感測電流進行調變，且來自時間視窗的調變訊號可在積分器或低通濾波器中被積分，此積分器或低通濾波器可被實現為感測電流的電荷積聚以產生ToF像素感測器的距離資訊。

以此方式，本文中所描述的ToF感測器電路可被包含於CMOS影像感測器(CMOS image sensor，CIS)中以實現時間解析CIS。時間解析CIS可包含ToF感測器電路及複數個可見光像素感測器(例如複數個紅-綠-藍(red-green-blue，RGB)像素感測器)及/或紅外(infrared，IR)像素感測器(例如近紅外(near infrared，NIR)像素感測器)以及其他實例。ToF像素感測器的輸出(例如距離資訊)及可見光像素感測器的輸出(例如影像資訊)可用於產生指示至區域中的物件的距離及區域中的物件的顏色兩者的影像(在本文中被稱為三維(three-dimensional，3D)ToF彩色影像)。亦即，本文中所描述的時間解析CIS使得由ToF像素感測器判定的距離資訊及由影像像素感測器判定的顏色資訊能夠被組合，以使得能夠產生指示至區域中的物件的距離及區域中的物件的顏色兩者的3D ToF彩色影像。

第1A圖至第1F圖係本文中所描述的ToF感測器電路100的實例實施方式的圖。ToF感測器電路100可用以產生與入射光相關聯的距離資訊，諸如指示入射光的往返時間或飛行時間的感測電流。

第1A圖說明ToF感測器電路100的實例實施方式的自上而下視圖。如第1A圖中所示，ToF感測器電路100包含孔102，ToF感測器電路100經由此孔感測到入射光。ToF感測器電路100可包含一或多個控制閘極104、一或多個控制閘極106及一或多個汲閘108。在一些實施方式中，複數個汲閘108位於孔102的相對側上。控制閘極104可位於汲閘108的第一側上，而控制閘極106可位於汲閘108的第二側上。第一側及第二側可為汲閘108的相對側。

如第1A圖中進一步所示，控制閘極104、控制閘極106及汲閘108可各自包含p型部分110及n型部分112。p型部分110可包含摻雜有諸如磷(P)及/或砷(As)以及其他實例的一或多種p型摻雜劑的半導體材料(例如矽(Si)、多晶矽)。n型部分112可包含摻雜有諸如硼(B)及/或銦(In)以及其他實例的一或多種n型摻雜劑的半導體材料。控制閘極104、控制閘極106及/或汲閘108可由場效電晶體(field effect transistor，FET)諸如平面FET、finFET、奈米結構FET(例如全環繞閘極(gate all around，GAA)FET)及/或另一種類型的FET實現。

控制閘極104可用以控制感測電流朝向鄰近於控制閘極104的浮動擴散區114的流動。可由ToF感測器電路100基於入射光的光子吸收來產生感測電流。控制閘極106可用以控制感測電流朝向鄰近於控制閘極106的浮動擴散區116的流動。汲閘108可用以在感測入射光之前排空ToF感測器電路100。

ToF感測器電路100可用以使用LEFM及兩階段電荷轉移技術來產生距離資訊。可藉由控制浮動擴散區114與浮動擴散區116之間的橫向電場來對由ToF感測器電路100產生的感測電流進行調變。特定而言，控制閘極104及控制閘極106可充當用於控制橫向電場的抽頭(tap)，因此ToF感測器電路100可被稱為雙抽頭鎖定ToF感測器電路。舉例而言，在一個時間視窗期間，可藉由啟動控制閘極104，同時停用控制閘極106來將感測電流轉移至浮動擴散區114，使橫向電場朝向浮動擴散區114傾斜。在另一時間視窗期間，可藉由啟動控制閘極106同時停用控制閘極104來將感測電流轉移至浮動擴散區116，此使橫向電場朝向浮動擴散區116傾斜。在時間視窗之前，可啟動汲閘108，同時停用控制閘極104及控制閘極106，以經由鄰近於汲閘108的汲極區118排空ToF感測器電路100的下伏感測區，從而自環境光中移除任何殘留電荷。

控制閘極104的p型部分110的寬度(對應於第1A圖中的尺寸D1)及控制閘極106的p型部分110的寬度(對應於第1A圖中的尺寸D2)可為大致相同的寬度以有利於ToF感測器電路100中的均勻感測電流調變。此外，控制閘極104的p型部分110的寬度及控制閘極106的 p型部分110的寬度可小於汲閘108的p型部分110的寬度(對應於第1A圖中的尺寸D3)以有利於由ToF感測器電路100產生的感測電流的高速及無損電荷調變。舉例而言，控制閘極104及控制閘極106的p型部分110的寬度與汲閘108的p型部分110的寬度的比率(D1：D3及D2：D3)可被包含於大於1：1至約1：1000的範圍內，以實現在ToF感測器電路100中產生的橫向電場的低斜率，此有利於由ToF感測器電路100產生的感測電流的高速及低洩漏電荷調變。然而，此範圍的其他值亦在本揭示內容的範疇內。

控制閘極104的n型部分112的寬度(對應於第1A圖中的尺寸D4)及控制閘極106的n型部分112的寬度(對應於第1A圖中的尺寸D5)可為大致相同的寬度以有利於ToF感測器電路100中的均勻感測電流調變。此外，控制閘極104的p型部分110的寬度及/或控制閘極106的n型部分112的寬度可小於汲閘108的n型部分112的寬度(對應於第1A圖中的尺寸D6)以有利於由ToF感測器電路100產生的感測電流的高速及低洩漏電荷調變。舉例而言，控制閘極104及控制閘極106的n型部分112的寬度與汲閘108的n型部分112的寬度的比率(D4：D6及D5：D6)可被包含於大於1：1至約1：1000的範圍內，以實現在ToF感測器電路100中產生的橫向電場的低斜率，此有利於由ToF感測器電路100產生的感測電流的高速及無損電荷調變。然而，此範圍的其他值亦在本揭示內容的範疇內。

控制閘極104的p型部分110的寬度與控制閘極104的n型部分112的寬度的比率(D1：D4)可在約1：1至約1：1000的範圍內，以實現在ToF感測器電路100中產生的橫向電場的低斜率，此有利於由ToF感測器電路100產生的感測電流的高速及低洩漏電荷調變。然而，此範圍的其他值亦在本揭示內容的範疇內。控制閘極106的p型部分110的寬度與控制閘極106的n型部分112的寬度的比率(D2：D5)可在約1：1至約1：1000的範圍內，以實現在ToF感測器電路100中產生的橫向電場的低斜率，此有利於由ToF感測器電路100產生的感測電流的高速及低洩漏電荷調變。然而，此範圍的其他值亦在本揭示內容的範疇內。汲閘108的p型部分110的寬度與汲閘108的n型部分112的寬度的比率(D3：D6)可在約1：1至約1：1000的範圍內，以實現在ToF感測器電路100中產生的橫向電場的低斜率，此有利於由ToF感測器電路100產生的感測電流的高速及低洩漏電荷調變。然而，此範圍的其他值亦在本揭示內容的範疇內。

控制閘極104的長度(對應於第1A圖中的尺寸D7)及控制閘極106的長度(對應於第1A圖中的尺寸D8)可為大致相同的長度以有利於ToF感測器電路100中的均勻感測電流調變。此外，控制閘極104的長度及控制閘極106的長度可小於汲閘108的長度(對應於第1A圖中的尺寸D9)以有利於由ToF感測器電路100產生的感測電流的高速及低洩漏電荷調變。舉例而言，控制閘極104及控制閘極106的長度與汲閘108的長度的比率(D7：D9及D8：D9)可被包含於大於1：1至約1：1000的範圍內，以實現在ToF感測器電路100中產生的橫向電場的低斜率，此有利於由ToF感測器電路100產生的感測電流的高速及無損電荷調變。然而，此範圍的其他值亦在本揭示內容的範疇內。

控制閘極104的p型部分110的長度與控制閘極104的n型部分112的長度的比率可在約1：1至約1：1000的範圍內，以實現在ToF感測器電路100中產生的橫向電場的低斜率，此有利於由ToF感測器電路100產生的感測電流的高速及低洩漏電荷調變。然而，此範圍的其他值亦在本揭示內容的範疇內。控制閘極106的p型部分110的長度與控制閘極106的n型部分112的長度的比率可在約1：1至約1：1000的範圍內，以實現在ToF感測器電路100中產生的橫向電場的低斜率，此有利於由ToF感測器電路100產生的感測電流的高速及低洩漏電荷調變。然而，此範圍的其他值亦在本揭示內容的範疇內。汲閘108的p型部分110的長度與汲閘108的n型部分112的寬度的比率可在約1：1至約1：1000的範圍內，以實現在ToF感測器電路100中產生的橫向電場的低斜率，此有利於由ToF感測器電路100產生的感測電流的高速及低洩漏電荷調變。然而，此範圍的其他值亦在本揭示內容的範疇內。

第1B圖說明控制閘極104及控制閘極106在ToF感測器電路100中成角度的替代實施方式。此減小了浮動擴散區114與浮動擴散區116之間的距離，此可進一步有利於由ToF感測器電路100產生的感測電流的高速及低洩漏電荷調變。

第1C圖說明ToF感測器電路100沿著第1A圖及第1B圖中的線A-A的橫截面圖。如第1C圖中所示，ToF感測器電路100可包含基板120、位於基板120中的深井122、位於深井122中的第一摻雜區124、位於深井122中的摻雜井126、位於摻雜井126上方的第二摻雜區128、位於深井122中及第一摻雜區124周圍的摻雜防護環130及位於摻雜防護環130上方的第三摻雜區132。第三摻雜區132可包含具有與摻雜防護環130的形狀類似的形狀的環形區。

第一摻雜區124、摻雜井126及第二摻雜區128可為ToF感測器電路100的單光子崩潰二極體(single-photon avalanche diode，SPAD)單元。特定而言，在第1C圖中所說明的實例中，SPAD單元可為P⁺N高壓輸入/輸出(input/output，I/O)SPAD單元，其中基板120係p型基板，深井122係深n型井，第一摻雜區124係n型摻雜區，摻雜井126係p型摻雜井，第二摻雜區128係p型摻雜區，摻雜防護環130係深n型針筒光二極體區(deepn-type pinned photodiode，DNPPD)，且第三摻雜區132係n型摻雜區。孔102可被包含於第一摻雜區124及第二摻雜區128上方，且浮動擴散區114及浮動擴散區116可被包含於摻雜井126中。

如第1C圖中進一步所示，第三摻雜區132可與觸點134耦接，而第二摻雜區128可與觸點136耦接。觸點134及觸點136可延伸穿過基板120上的介電層138。觸點134及觸點136可包含鎢(W)、鈷(Co)、鈦(Ti)、銅(Cu)、金(Au)、銀(Ag)、鉬(Mo)、釕(Ru)、金屬合金及/或另一種類型的導電材料以及其他實例。介電層138可包含氧化矽(SiO_x)、氮化矽(Si_xN_y)、碳化矽(SiC_x)或它們的混合物，諸如碳氮化矽(SiCN)或氧氮化矽(SiON)以及其他實例。

第1D圖說明ToF感測器電路100沿著第1A圖及第1B圖中的線B-B的橫截面圖。如第1D圖中所示，汲極區118可被包含於摻雜井126中，且汲閘108可被包含於摻雜井126上方及介電層138上方。

第1E圖及第1F圖說明ToF感測器電路100對結合第1C圖及第1D圖說明及描述的實施方式的替代實施方式。在第1E圖及第1F圖中的ToF感測器電路100的實施方式中，SPAD單元可為N⁺P高壓I/OSPAD單元，其中基板120係p型基板，省略了深井122，第一摻雜區124係p型摻雜區，摻雜井126係n型摻雜井，第二摻雜區128係n型摻雜區，摻雜防護環130係深p井全域防護環，且第三摻雜區132係p型摻雜區。

如上文所指示，第1A圖至第1F圖被提供為實例。其他實例可不同於關於第1A圖至第1F圖所描述的內容。

第2圖係由本文中所描述的ToF感測器電路100進行的ToF感測操作的實例實施方式200的圖。如第2圖中所示，發射光202在持續時間T_P內自ToF感測器電路100發射。在ToF持續時間t_ToF之後，在ToF感測器電路100處接收到接收光204(其為自物件反射的發射光202的至少一部分)。ToF感測器電路100與物件之間的距離L可經判定為：

其中S _FD1係在感測視窗206期間基於接收光204的一部分而產生的感測電流，且S _FD2係在另一感測視窗208期間基於接收光204的另一部分而產生的感測電流。在感測視窗206期間，控制閘極106可被啟動，且控制閘極104及汲閘108均可被停用。此致使橫向電場朝向浮動擴散區114傾斜，此使得感測電流能夠積聚於感測視窗206的浮動擴散區114中。在感測視窗208期間，控制閘極104可被啟動，且控制閘極106及汲閘108均可被停用。此致使橫向電場朝向浮動擴散區116傾斜，此使得感測電流能夠積聚於感測視窗208的浮動擴散區116中。在感測視窗206及感測視窗208之前，對於泄流視窗210，汲閘108可被啟動(而控制閘極104及控制閘極106可被停用)，在此泄流視窗210中，將殘留電荷排出至汲極區118。

如上文所指示，第2圖被提供為實例。其他實例可不同於關於第2圖所描述的內容。

第3A圖及第3B圖係本文中所描述的ToF感測器電路100的實例實施方式300的圖。除了自控制閘極104及控制閘極106中省略了n型部分112之外，第3A圖說明與第1A圖中的實例實施方式類似的實例實施方式，此降低了製造ToF感測器電路100的複雜性，同時仍實現了對ToF感測器電路的足夠的橫向電場控制。除了自控制閘極104及控制閘極106中省略了n型部分112之外，第3B圖說明與第1B圖中的實例實施方式類似的實例實施方式，此降低了製造ToF感測器電路100的複雜性，同時仍實現了對ToF感測器電路的足夠的橫向電場控制。

如上文所指示，第3A圖及第3B圖被提供為實例。其他實例可不同於關於第3A圖及第3B圖所描述的內容。

第4A圖至第4F圖係本文中所描述的像素感測器陣列400的實例實施方式的圖。像素感測器陣列400可被包含於諸如CIS裝置或時間解析CIS裝置的影像感測器裝置的感測器晶粒上。

第4A圖說明像素感測器陣列400的自上而下視圖。如第4A圖中所示，像素感測器陣列400包含用以產生用於產生影像及/或視訊的光電流的複數個像素感測器402。像素感測器402可排列成網格狀。在一些實施方式中，像素感測器402的至少一個子集用以吸收可見光(例如紅光、藍光或綠光)的特定波長範圍內的光的光子且用以產生顏色資訊(例如與對應於特定顏色的入射光的相關聯的波長的強度對應的光電流)。舉例而言，一或多個第一像素感測器402可用以吸收對應於綠光的可見光的特定波長範圍內的光的光子，一或多個第二像素感測器402可用以吸收對應於紅光的可見光的特定波長範圍內的光的光子，一或多個第三像素感測器402可用以吸收對應於藍光的可見光的特定波長範圍內的光的光子，依此類推。在一些實施方式中，一或多個像素感測器402可用以吸收不可見光的光子，諸如對應於IR或NIR的波長範圍內的光的光子。

在一些實施方式中，像素感測器陣列400可包含經組態用於二次光偵測的像素感測器402的組或區。作為實例，第4A圖中所說明的像素感測器陣列400的部分可被稱為四單元(4-cell，4C)二次相位偵測器(quadratic phase detector，QPD)區，且QPD區中的像素感測器402可為QPD像素感測器。像素感測器陣列400可包含第4A圖中所說明的四單元QPD區中的一或多者。四單元QPD區中的像素感測器402可包含複數個子區404及位於複數個子區404上方的微透鏡(例如單個微透鏡406)。像素感測器402的每一子區404可包含用以基於光二極體中的光子吸收來產生光電流的光二極體。由像素感測器402的子區404中的光二極體產生的光電流可被揀選成使得單個統一光電流自像素感測器402被提供至影像感測器裝置的相關聯的電路系統晶粒上的電路系統。

像素感測器402可由包含於像素感測器陣列400中的深溝槽隔離(deep trench isolation，DTI)結構 408進行電隔離及光隔離。DTI結構408可包含複數個互連及交叉溝槽，這些溝槽填充有一或多種類型的材料，諸如介電材料(例如含氧化物的材料、高介電常數(高k)介電材料)、多晶矽材料及/或另一種類型的材料。DTI結構408可被包含於像素感測器402的周邊周圍，使得DTI結構408以網格形狀環繞像素感測器402。此外，如第4A圖中所示，DTI結構408可環繞像素感測器402的子區404(以及包含於其中的光二極體及汲極區)。DTI結構408可延伸至像素感測器陣列400的基板中且可沿著包含於像素感測器陣列400中的像素感測器402的光二極體的至少一部分向下延伸至基板中。

第4B圖說明微透鏡406相對於像素感測器402的其他結構偏移(或偏離中心)的替代實施方式的自上而下視圖。偏移微透鏡406使得像素感測器陣列400能夠用於以增加像素感測器402的光子吸收、量子效率(quantum efficiency，QE)及/或滿井轉換(full well conversion，FWC)的方式將入射光以一定角度(例如離軸接收入射光)導向像素感測器402的實施方式中。

如第4C圖及第4D圖中的自上而下視圖中所示，像素感測器陣列400可包含用以產生與入射光相關聯的距離資訊(例如指示入射光傳播的往返時間的感測電流)的一或多個ToF感測器電路100。由像素感測器402產生的顏色資訊與由ToF感測器電路100產生的距離資訊的組合可用於產生3D ToF彩色影像。在一些實施方式中，複數個ToF感測器電路100可被包含於DTI結構408下方及像素感測器402的周邊周圍。舉例而言，ToF感測器電路100可被包含於像素感測器402的每一子區404周圍。此使得ToF感測器電路100能夠產生像素感測器402的每一子區404的距離資訊。

如第4C圖及第4D圖中所示，ToF感測器電路100的控制閘極104及控制閘極106可位於像素感測器402的子區404的相對側上。ToF感測器電路100的孔102可對應於穿過DTI結構408的開口。ToF感測器電路100的汲閘108可位於像素感測器402的子區404的相對側上，使得控制閘極104及汲閘108位於像素感測器402的子區404的鄰近側上，且控制閘極106及汲閘108位於像素感測器402的子區404的鄰近側上。在第4C圖中的實例實施方式中，ToF感測器電路100的控制閘極104及控制閘極106以及汲閘108包含p型部分110及n型部分112兩者。在第4D圖中的實例實施方式中，自控制閘極104及控制閘極106中省略n型部分112，且n型部分112僅被包含於汲閘108中。

如第4C圖及第4D圖中進一步所示，環繞像素感測器402的子區404的ToF感測器電路100的浮動擴散區114及浮動擴散區116可被兩個或更多個ToF感測器電路100共用。舉例而言，浮動擴散區114可被共用且被包含於環繞像素感測器402的鄰近子區404的ToF感測器電路100中。作為另一實例，浮動擴散區116可被共用且被包含於環繞像素感測器402的鄰近子區404的ToF感測器電路100中。在一些實施方式中，像素感測器402的子區404可與第一鄰近子區共用浮動擴散區114，且可與同第一鄰近子區不同的第二鄰近子區共用浮動擴散區116。

ToF感測器電路100的浮動擴散區114可位於像素感測器402的子區404的在控制閘極104與汲閘108之間的第一拐角處，而ToF感測器電路100的浮動擴散區116可位於子區404的與第一拐角相對的且在控制閘極106與另一汲閘108之間的第二拐角處。環繞像素感測器402的子區404的ToF感測器電路100的浮動擴散區114可位於像素感測器402的相對側上。浮動擴散區114可位於環繞像素感測器402的子區404的鄰近ToF感測器電路100的控制閘極104之間，且可位於鄰近ToF感測器電路100的汲閘108的端部旁邊。環繞像素感測器402的子區404的ToF感測器電路100的浮動擴散區116可位於像素感測器402的相對側上。浮動擴散區116可位於環繞像素感測器402的子區404的鄰近ToF感測器電路100的汲閘108之間，且可位於鄰近ToF感測器電路100的控制閘極106的端部旁邊。浮動擴散區114及浮動擴散區116可位於像素感測器402的鄰近側上。

如第4C圖及第4D圖中進一步所示，環繞像素感測器402的子區404的ToF感測器電路100可全部共用相同汲極區118。因此，單個汲極區118可與像素感測器 402相關聯。汲極區118可位於像素感測器402的十字路口區，在此十字路口區中，子區404的四個拐角相接。汲極區118可位於ToF感測器電路100的控制閘極106的端部旁邊及ToF感測器電路100的汲閘108的子集的端部旁邊。

第4E圖說明第4A圖中所說明的像素感測器陣列400的四單元QPD區中的實例像素感測器402沿著第4A圖、第4C圖及第4D圖中所說明的線C-C的橫截面圖。如第4E圖中所示，像素感測器402可包含複數個子區404。子區404可在像素感測器陣列400的基板410中以水平鄰近或並排組態進行配置。基板410可包含半導體晶粒基板、半導體晶圓、堆疊半導體晶圓或可形成半導體像素於其中的另一種類型的基板。在一些實施方式中，基板410由矽(Si)(例如矽基板)、包含矽的材料、諸如砷化鎵(GaAs)的III-V族化合物半導體材料、絕緣體上矽(silicon on insulator，SOI)或能夠由入射光的光子產生電荷的另一種類型的半導體材料形成。在一些實施方式中，基板410由諸如摻雜矽的摻雜材料(例如p型摻雜材料或n型摻雜材料)形成。

子區404中的每一者可包含各別光二極體412，各別光二極體412被包含於基板410中。光二極體412可包含摻雜有各種類型的離子以形成p-n接合區或PIN接合區(例如p型部分、本征(或未摻雜)型部分及n型部分之間的接合區)的複數個區。舉例而言，基板410可摻雜有n 型摻雜劑以形成光二極體412的一或多個n型區，且基板410可摻雜有p型摻雜劑以形成光二極體412的p型區。光二極體412可用以吸收入射光的經由孔102進入基板410的光子。光子的吸收致使光二極體412因光電效應而積聚電荷(被稱為光電流)。光子可轟擊光二極體412，此引起光二極體412中的電子的發射。由光二極體412產生的光電流可被轉移及/或儲存於基板410中的相關聯的汲極區414中。汲極區414可包含基板410的摻雜部分(例如n型摻雜部分、p型摻雜部分)。

包含於光二極體412中的區可經堆疊及/或垂直配置。舉例而言，p型區可被包含於一或多個n型區上方。p型區可為一或多個n型區提供雜訊隔離且可有利於光二極體412中的光電流產生。在一些實施方式中，p型區(及因此光二極體412)與基板410的前側表面間隔開，以提供與像素感測器陣列400的一或多個金屬化層的雜訊隔離及/或光洩漏隔離。

如第4E圖中進一步所示，子區404中的每一者可包含轉移閘416。轉移閘416可位於基板410的前側表面處。像素感測器402的子區404中的轉移閘416可用以將由子區404的光二極體412產生的光電流轉移至子區404的汲極區414。轉移閘416可由FET實現，此FET諸如為平面FET、finFET、奈米結構FET(例如GAA FET)及/或另一種類型的FET。

像素感測器陣列400可包含複數個區及/或結構，複數個區及/或結構用以提供像素感測器陣列400中的像素感測器402的子區404的光二極體412之間及/或像素感測器402與鄰近像素感測器402之間的電隔離及/或光隔離。舉例而言，像素感測器陣列400可包含DTI結構408，DTI結構408包含網格狀結構，此網格狀結構延伸至基板410中且圍繞包含於像素感測器陣列400中的像素感測器402的子區404的光二極體412。

DTI結構408可包含向下延伸至基板410中的一或多個溝槽。溝槽可自基板410的與前側表面相對的背側表面延伸至基板410中。因此，像素感測器陣列400可被稱為背照式(backside illuminated，BSI)像素感測器陣列，此係因為光子自基板410的背側表面進入光二極體412。因此，DTI結構408可被稱為背側DTI(backside DTI，BDTI)結構。替代地，DTI結構408可包含自基板410的前表面延伸至基板中的前側DTI(frontside DTI，FDTI)結構。DTI結構408可自背側表面至前側表面完全延伸穿過基板410，以提供鄰近像素感測器402之間的完全隔離。然而，基板410的一部分被包含於像素感測器402的子區404之間的DTI結構408下方，以使得由子區404的光二極體412產生的光電流能夠被混合及/或組合成統一光電流，此統一光電流可用於包含像素感測器陣列400的影像感測器裝置的基於QPD的自動聚焦操作。

DTI結構408可包含一或多個層。一或多個層可包含氧化物層418及高介電常數(高k)介電襯裡420以及其他實例。氧化物層418的一部分可作為緩衝層422而沿著基板410的背側表面的頂部延伸。氧化物層418可用於將入射光朝向光二極體412反射，以增加像素感測器402的量子效率且減少像素感測器402與一或多個鄰近像素感測器402之間的光學串音(optical crosstalk)。在一些實施方式中，氧化物層418包含諸如氧化矽(SiO_x)的氧化物材料。在一些實施方式中，使用氮化矽(Si_xN_y)、碳化矽(SiC_x)或它們的混合物(諸如碳氮化矽(SiCN)、氧氮化矽(SiON)或另一種類型的介電材料)來代替氧化物層418。高k介電襯裡420可包含氮化矽(Si_xN_y)、碳化矽(SiC_x)、氧化鋁(Al_xO_y，諸如Al₂O₃)、氧化鉭(Ta_xO_y，諸如Ta₂O₅)、氧化鉿(HfO_x，諸如HfO₂)及/或另一種高k介電材料。

如第4E圖中進一步所示，與像素感測器402相關聯的ToF感測器電路100的汲閘108可位於DTI結構408下方。在像素感測器402的其他橫截面圖(例如沿著像素感測器402的周邊的橫截面圖)中，控制閘極104、控制閘極106、浮動擴散區114、浮動擴散區116及/或汲極區118可位於DTI結構408下方。控制閘極104及控制閘極106以及汲閘108可位於基板410的前側表面下方的介電層中。浮動擴散區114、浮動擴散區116及/或汲極區118可位於DTI結構408下方的基板410中。浮動擴散區114、浮動擴散區116及/或汲極區118可包含DTI結構408下方的基板410的摻雜部分。

網格結構424可被包含於基板410的背側表面上方的緩衝層422上方及/或上。網格結構424可包含由一或多個層形成的複數個互連結構，此一或多個層經蝕刻以形成互連結構。在網格結構424的俯視圖中，網格結構424具有與DTI結構408類似的網格狀組態。特定而言，除了網格結構424可自像素感測器402的子區404之間省略且可相反地僅被包含於像素感測器402的周邊周圍之外，網格結構424可位於DTI結構408上方且符合DTI結構408的形狀及/或配置。網格結構424可用以與DTI結構408結合來為像素感測器陣列400中的像素感測器402提供增強的光學串音減少。

網格結構424可包含氧化物網格、介電網格、盒中濾色器(color filter in a box，CIAB)網格及/或複合金屬網格(composite metal grid，CMG)以及其他實例。在一些實施方式中，網格結構424包含金屬層及位於金屬層上方及/或上的介電層。金屬層可包含鎢(W)、鈷(Co)及/或另一種類型的金屬或含金屬的材料。介電層可包含有機材料、氧化物、氮化物及/或另一種類型的介電材料，諸如氧化矽(SiO_x)(例如二氧化矽(SiO₂))、氧化鉿(HfO_x)、氧化鉿矽(HfSiO_x)、氧化鋁(Al_xO_y)、氮化矽(Si_xN_y)、氧化鋯(ZrO_x)、氧化鎂(MgO_x)、氧化釔(Y_xO_y)、氧化鉭(Ta_xO_y)、氧化鈦(TiO_x)、氧化鑭(La_xO_y)、氧化鋇(BaO_x)、碳化矽(SiC)、氧化鑭鋁 (LaAlO_x)、氧化鍶(SrO)、氧化鋯矽(ZrSiO_x)及/或氧化鈣(CaO)以及其他實例。

濾色器區426可被包含於網格結構424的柱之間的區域中。舉例而言，可在像素感測器402的光二極體412上方的網格結構424的柱之間形成濾色器區426。以此方式，與在子區404中的每一者上方具有個別濾色器區426相反，單個濾色器區426被包含於像素感測器402的子區404的光二極體412上方。像素感測器陣列400中的每一像素感測器402可包含單個濾色器區426。濾色器區426的折射率可相對於網格結構424的折射率更大，以增加在濾色器區426的側壁與網格結構424的側壁之間的介面處的濾色器區426中的全內反射的可能性，此可增加像素感測器402的量子效率。

濾色器區426可用以過濾入射光，以允許特定波長的入射光傳遞至像素感測器402的光二極體412。舉例而言，濾色器區426可為像素感測器402過濾紅光。作為另一實例，濾色器區426可為像素感測器402過濾綠光。作為另一實例，濾色器區426可為像素感測器402過濾藍光。

藍色濾光器區可允許450奈米波長附近的入射光的分量穿過濾色器區426且阻止其他波長經過。綠色濾光器區可允許550奈米波長附近的入射光的分量穿過濾色器區426且阻止其他波長經過。紅色濾光器區可允許650奈米波長附近的入射光的分量穿過濾色器區426且阻止其他波長經過。黃色濾光器區可允許580奈米波長附近的入射光的分量穿過濾色器區426且阻止其他波長經過。

在一些實施方式中，濾色器區426可為無辨別力的或非過濾的，此可界定白色像素感測器。無辨別力的或非過濾的濾色器區426可包含允許所有波長的光傳入相關聯的光二極體412中的材料。在一些實施方式中，濾色器區426可為NIR帶通濾色器區，其可界定NIR像素感測器。NIR帶通(bandpass)濾色器區426可包含允許NIR波長範圍內的部分入射光傳遞至相關聯的光二極體412，同時阻止可見光經過的材料。

下層428可被包含於濾色器區426上方及/或上。下層428可包含大致平坦的層，此大致平坦的層提供大致平坦的介電基板，在此大致平坦的介電基板上可形成微透鏡406。微透鏡406可被包含於像素感測器402的濾色器區426上方。以此方式，單個微透鏡406被包含於像素感測器402的單個濾色器區426上方及光二極體412上方(例如與像素感測器402的光二極體412中的每一者的個別微透鏡相反)。微透鏡406可經形成為將入射光430朝向像素感測器402的子區404的光二極體412聚焦。

如第4E圖中進一步所示，後段製程(back end of line，BEOL)區432可被包含於基板410的前側上。BEOL區432可包含一或多個介電層434及一或多個金屬化層436，此一或多個金屬化層436被包含於一或多個介電層434中以電連接像素感測器陣列400的部分。一或多個介電層434可包含氧化矽(SiO_x)、氮化矽(Si_xN_y)、碳化矽(SiC_x)或它們的混合物，諸如碳氮化矽(SiCN)或氧氮化矽(SiON)以及其他實例。一或多個金屬化層436可包含溝槽、通孔、互連件、柱、柱狀物、單鑲嵌結構及/或雙鑲嵌結構以及其他實例。一或多個金屬化層436可包含鎢(W)、鈷(Co)、鈦(Ti)、銅(Cu)、金(Au)、銀(Ag)、鉬(Mo)、釕(Ru)、金屬合金及/或另一種類型的導電材料以及其他實例。控制閘極104、控制閘極106、汲閘108、浮動擴散區114、浮動擴散區116及/或汲極區118可經由互連件438與一或多個金屬化層436電連接。互連件438可包含鎢(W)、鈷(Co)、鈦(Ti)、銅(Cu)、金(Au)、銀(Ag)、鉬(Mo)、釕(Ru)、金屬合金及/或另一種類型的導電材料以及其他實例。

第4F圖說明第4B圖中所說明的像素感測器陣列400的四單元QPD區中的實例像素感測器402沿著第4B圖、第4C圖及第4D圖中所說明的線C-C的另一橫截面圖。第4F圖說明對應於第4B圖中的像素感測器陣列400的自上而下視圖的替代實施方式，其中微透鏡406相對於像素感測器402的其他結構偏移(或偏離中心)。此外，網格結構424、濾色器區426及/或下層428亦可相對於像素感測器402的其他結構偏移(或偏離中心)。

如上文所指示，第4A圖至第4F圖被提供為實例。其他實例可不同於關於第4A圖至第4F圖所描述的內容。

第5A圖至第5F圖係本文中所描述的像素感測器陣列500的實例實施方式的圖。像素感測器陣列500可被包含於諸如CIS裝置或時間解析CIS裝置的影像感測器裝置的感測器晶粒上。

如第5A圖至第5F圖中所示，像素感測器陣列500的實例實施方式可包含與結合第4A圖至第4F圖說明及描述的像素感測器陣列400的實例實施方式類似的層及/或結構的組合及/或配置。舉例而言，像素感測器陣列500的實例實施方式可包含部件402~438。然而，如第5A圖及第5B圖中所示，像素感測器陣列500的實例實施方式可包含四單元(4-cell，4C)像素感測器502，四單元像素感測器502各自包含排列成網格狀的四個像素感測器402，其中四單元像素感測器502的每一像素感測器402包含各別微透鏡406。四單元像素感測器502的像素感測器402中的每一者可用以吸收入射光430的相同特定波長範圍內的光的光子。

如第5C圖及第5D圖中的自上而下視圖中所示，像素感測器陣列500可包含用以產生與入射光相關聯的距離資訊(例如指示入射光傳播的往返距離的感測電流)的一或多個ToF感測器電路100。由四單元像素感測器502產生的顏色資訊與由ToF感測器電路100產生的距離資訊的組合可用於產生3D ToF彩色影像。在一些實施方式中，複數個ToF感測器電路100可被包含於DTI結構408下方及四單元像素感測器502的周邊周圍。舉例而言，ToF感測器電路100可被包含於四單元像素感測器502的每一像素感測器402周圍。此使得ToF感測器電路100能夠產生四單元像素感測器502的像素感測器402中的每一者的距離資訊。

如第5C圖及第5D圖中所示，ToF感測器電路100的控制閘極104及控制閘極106可位於四單元像素感測器502的像素感測器402的相對側上。ToF感測器電路100的孔102可對應於穿過DTI結構408的開口。ToF感測器電路100的汲閘108可位於四單元像素感測器502的像素感測器402的相對側上，使得控制閘極104及汲閘108位於四單元像素感測器502的像素感測器402的鄰近側上，且控制閘極106及汲閘108位於四單元像素感測器502的像素感測器402的鄰近側上。在第5C圖中的實例實施方式中，ToF感測器電路100的控制閘極104及控制閘極106以及汲閘108包含p型部分110及n型部分112兩者。在第5D圖中的實例實施方式中，自控制閘極104及控制閘極106中省略n型部分112，且n型部分112僅被包含於汲閘108中。

如第5C圖及第5D圖中進一步所示，環繞四單元像素感測器502的像素感測器402的ToF感測器電路100的浮動擴散區114及浮動擴散區116可被兩個或更多個ToF感測器電路100共用。舉例而言，浮動擴散區114可被共用且被包含於環繞四單元像素感測器502的鄰近像素感測器402的ToF感測器電路100中。作為另一實例，浮動擴散區116可被共用且被包含於環繞四單元像素感測器502的鄰近像素感測器402的ToF感測器電路100中。在一些實施方式中，四單元像素感測器502的像素感測器402可與第一鄰近像素感測器共用浮動擴散區114，且可與同第一鄰近像素感測器不同的第二鄰近像素感測器共用浮動擴散區116。

ToF感測器電路100的浮動擴散區114可位於四單元像素感測器502的像素感測器402的在控制閘極104與汲閘108之間的第一拐角處，而ToF感測器電路100的浮動擴散區116可位於像素感測器402的與第一拐角相對的且在控制閘極106與另一汲閘108之間的第二拐角處。環繞四單元像素感測器502的ToF感測器電路100的浮動擴散區114可位於四單元像素感測器502的相對側上。浮動擴散區114可位於環繞四單元像素感測器502的像素感測器402的鄰近ToF感測器電路100的控制閘極104之間，且可位於鄰近ToF感測器電路100的汲閘108的端部旁邊。環繞四單元像素感測器502的像素感測器402的ToF感測器電路100的浮動擴散區116可位於四單元像素感測器502的相對側上。浮動擴散區116可位於環繞四單元像素感測器502的像素感測器402的鄰近ToF感測器電路100的汲閘108之間，且可位於鄰近ToF感測器電路100的控制閘極106的端部旁邊。浮動擴散區114及浮動擴散區116可位於四單元像素感測器502的鄰近側上。

如第5C圖及第5D圖中進一步所示，環繞四單元像素感測器502的像素感測器402的ToF感測器電路100可全部共用相同汲極區118。因此，單個汲極區118可與四單元像素感測器502相關聯。汲極區118可位於四單元像素感測器502的十字路口區，在此十字路口區中，像素感測器402的四個拐角相接。汲極區118可位於ToF感測器電路100的控制閘極106的端部旁邊及ToF感測器電路100的汲閘108的子集的端部旁邊。

第5E圖說明第5A圖中所說明的像素感測器陣列500的四單元QPD區中的實例四單元像素感測器502沿著第5C圖及第5D圖中所說明的線D-D的橫截面圖。第5F圖說明第5B圖中所說明的像素感測器陣列500的四單元QPD區中的實例四單元像素感測器502沿著第5C圖及第5D圖中所說明的線D-D的另一橫截面圖。如第5E圖及第5F圖中所示，四單元像素感測器502的像素感測器402可被包含於像素感測器陣列500的基板410中。四單元像素感測器502的像素感測器402中的每一者可包含光二極體412、汲極區414、轉移閘416、濾色器區426及微透鏡406的各別集合。DTI結構408可環繞四單元像素感測器502的像素感測器402中的每一者。網格結構424可位於DTI結構408上方且符合DTI結構408的形狀及/或配置，使得網格結構424環繞四單元像素感測器502的像素感測器402中的每一者。

如第5E圖及第5F圖中進一步所示，與四單元像素感測器502相關聯的ToF感測器電路100的汲閘108 可位於DTI結構408下方。在四單元像素感測器502的其他橫截面圖(例如沿著四單元像素感測器502的周邊的橫截面圖)中，控制閘極104、控制閘極106、浮動擴散區114、浮動擴散區116及/或汲極區118可位於DTI結構408下方。控制閘極104及控制閘極106以及汲閘108可位於基板410的前側表面下方的介電層中。浮動擴散區114、浮動擴散區116及/或汲極區118可位於DTI結構408下方的基板410中。浮動擴散區114、浮動擴散區116及/或汲極區118可包含DTI結構408下方的基板410的摻雜部分。

如上文所指示，第5A圖至第5F圖被提供為實例。其他實例可不同於關於第5A圖至第5F圖所描述的內容。

第6A圖至第6F圖係本文中所描述的像素感測器陣列600的實例實施方式的圖。像素感測器陣列600可被包含於諸如CIS裝置或時間解析CIS裝置的影像感測器裝置的感測器晶粒上。

如第6A圖至第6F圖中所示，像素感測器陣列600的實例實施方式可包含與結合第4A圖至第4F圖說明及描述的像素感測器陣列400的實例實施方式類似的層及/或結構的組合及/或配置。舉例而言，像素感測器陣列600的實例實施方式可包含部件402~438。然而，如第6A圖及第6B圖中所示，像素感測器陣列600的實例實施方式可包含分佈於整個像素感測器陣列600中的一單元(1-cell，1C)像素感測器402。

如第6C圖及第6D圖中的自上而下視圖中所示，像素感測器陣列600可包含用以產生與入射光相關聯的距離資訊(例如指示入射光傳播的往返距離的感測電流)的一或多個ToF感測器電路100。由像素感測器402產生的顏色資訊與由ToF感測器電路100產生的距離資訊的組合可用於產生3D ToF彩色影像。在一些實施方式中，ToF感測器電路100可被包含於DTI結構408下方及像素感測器402中的一或多者的周邊周圍。此使得ToF感測器電路100能夠產生一或多個像素感測器402中的每一者的距離資訊。

如第6C圖及第6D圖中所示，ToF感測器電路100的控制閘極104及控制閘極106可位於像素感測器402的相對側上。ToF感測器電路100的孔102可對應於穿過DTI結構408的開口。ToF感測器電路100的汲閘108可位於像素感測器402的相對側上，使得控制閘極104及汲閘108位於像素感測器402的鄰近側上，且控制閘極106及汲閘108位於像素感測器402的鄰近側上。在第6C圖中的實例實施方式中，ToF感測器電路100的控制閘極104及控制閘極106以及汲閘108包含p型部分110及n型部分112兩者。在第6D圖中的實例實施方式中，自控制閘極104及控制閘極106中省略n型部分112，且n型部分112僅被包含於汲閘108中。

如第6C圖及第6D圖中進一步所示，環繞像素感測器402的ToF感測器電路100的浮動擴散區114及浮動擴散區116可被兩個或更多個ToF感測器電路100共用。舉例而言，浮動擴散區114可被共用且被包含於環繞鄰近像素感測器402的ToF感測器電路100中。作為另一實例，浮動擴散區116可被共用且被包含於環繞鄰近像素感測器402的ToF感測器電路100中。在一些實施方式中，像素感測器402可與第一鄰近像素感測器共用浮動擴散區114，且可與同第一鄰近像素感測器不同的第二鄰近像素感測器共用浮動擴散區116。

ToF感測器電路100的浮動擴散區114可位於像素感測器402的在控制閘極104與汲閘108之間的第一拐角處，而ToF感測器電路100的浮動擴散區116可位於像素感測器402的與第一拐角相對的且在控制閘極106與另一汲閘108之間的第二拐角處。環繞複數個像素感測器402的ToF感測器電路100可全部共用相同汲極區118。因此，單個汲極區118可與複數個ToF感測器電路100及複數個像素感測器402相關聯。汲極區118可位於複數個像素感測器402的十字路口區，在此十字路口區中，像素感測器402的四個拐角相接。汲極區118可位於ToF感測器電路100的控制閘極106的端部旁邊及ToF感測器電路100的汲閘108的子集的端部旁邊。

第6E圖說明第6A圖中所說明的像素感測器陣列600的四單元QPD區中的實例像素感測器402沿著第6C圖及第6D圖中所說明的線E-E的橫截面圖。第6F圖說明第6B圖中所說明的像素感測器陣列600的四單元QPD 區中的實例像素感測器402沿著第6C圖及第6D圖中所說明的線E-E的另一橫截面圖。如第6E圖及第6F圖中所示，像素感測器402可被包含於像素感測器陣列600的基板410中。像素感測器402中的每一者可包含光二極體412、汲極區414、轉移閘416、濾色器區426及微透鏡406的各別集合。DTI結構408可環繞像素感測器402中的每一者。網格結構424可位於DTI結構408上方且符合DTI結構408的形狀及/或配置，使得網格結構424環繞像素感測器402中的每一者。

如第6E圖及第6F圖中進一步所示，與像素感測器402相關聯的ToF感測器電路100的汲閘108可位於DTI結構408下方。在像素感測器402的其他橫截面圖(例如沿著像素感測器402的周邊的橫截面圖)中，控制閘極104、控制閘極106、浮動擴散區114、浮動擴散區116及/或汲極區118可位於DTI結構408下方。控制閘極104及控制閘極106以及汲閘108可位於基板410的前側表面下方的介電層中。浮動擴散區114、浮動擴散區116及/或汲極區118可位於DTI結構408下方的基板410中。浮動擴散區114、浮動擴散區116及/或汲極區118可包含DTI結構408下方的基板410的摻雜部分。

如上文所指示，第6A圖至第6F圖被提供為實例。其他實例可不同於關於第6A圖至第6F圖所描述的內容。

第7A圖至第7K圖係形成本文中所描述的影像感測器裝置的實例實施方式700的圖。雖然實例實施方式 700包含在影像感測器裝置中形成像素感測器陣列600，但半導體處理技術可用於形成像素感測器陣列400的一或多種實施方式、像素感測器陣列500的一或多種實施方式及/或像素感測器陣列800的一或多種實施方式(結合第8A圖及/或第8B圖描述的)。在一些實施方式中，結合第7A圖至第7K圖描述的半導體處理操作中的一或多者可使用諸如沈積工具、曝光工具、顯影劑工具、蝕刻工具、平坦化工具、電鍍工具、離子佈植工具及/或接合工具以及其他實例的一或多個半導體處理工具來進行。

轉向第7A圖，可結合基板410來進行實例實施方式700中的半導體處理操作中的一或多者。基板410可被提供為半導體晶圓或另一種類型的半導體工件。

如第7B圖中所示，基板410的複數個區可經摻雜以形成用於一或多個像素感測器402的光二極體412。離子佈植工具可用於摻雜基板410以形成光二極體412的一或多個n型區及/或一或多個p型區。離子佈植工具可用於在基板410中佈植p⁺離子以形成p型區及/或可在基板410中佈植n⁺離子以形成n型區。

如第7B圖中進一步所示，基板410的一或多個區可經摻雜以形成一或多個像素感測器402的汲極區414。在一些實施方式中，離子佈植工具可用於藉由在基板410中佈植n⁺離子來進行摻雜以形成汲極區414。

如第7C圖中所示，可形成一或多個ToF感測器電路100。ToF感測器電路100的基板120可為基板410 的一部分或可被包含於基板410中。基板120的一或多個部分可經摻雜(例如使用離子佈植工具)以形成深井122(在一些實施方式中，其可被省略)。基板120的一或多個部分可經摻雜以在深井122中形成第一摻雜區124。基板120的一或多個部分可經摻雜以在第一摻雜區124上方及深井122中形成摻雜井126。摻雜井126可包含浮動擴散區114及浮動擴散區116以及汲極區118。基板120的一或多個部分可經摻雜以在深井122中以及第一摻雜區124及摻雜井126周圍形成摻雜防護環130。基板120的一或多個部分可經摻雜以在第一摻雜區124及摻雜井126上方形成第二摻雜區128。基板120的一或多個部分可經摻雜以在摻雜防護環130上方形成第三摻雜區132。

如第7D圖中所示，可在基板410的前側表面上方形成轉移閘416。此外，在基板410的前側表面上方形成汲閘108、控制閘極106(未示出)及控制閘極104(未示出)。在一些實施方式中，可在基板410的前側表面上形成閘極介電層，且可在閘極介電層上方及/或上形成控制閘極104及控制閘極106、汲閘108及轉移閘416。在一些實施方式中，沈積工具用於沈積控制閘極104及控制閘極106、汲閘108及轉移閘416。在一些實施方式中，控制閘極104及控制閘極106、汲閘108及/或轉移閘416可包含摻雜有一或多種類型的摻雜劑的多晶矽以形成p型部分110及n型部分112或僅形成p型部分110，而不形成n型部分(例如在一些實施方式中，用於控制閘極104 及控制閘極106)。在一些實施方式中，控制閘極104及控制閘極106、汲閘108及/或轉移閘416可包含高k介電質及金屬材料(例如金屬閘極或MG)。

如第7D圖中進一步所示，可在基板410的前側上形成一或多個介電層434。沈積工具可用於在物理氣相沈積(physical vapor deposition，PVD)操作、原子層沈積(atomic layer deposition，ALD)操作、化學氣相沈積(chemical vapor deposition，CVD)操作、氧化操作或另一種類型的沈積操作中沈積一或多個介電層434。在一些實施方式中，平坦化工具可用於在沈積一或多個介電層434之後使一或多個介電層434平坦化。可在控制閘極104及控制閘極106、汲閘108及/或轉移閘416上方形成一或多個介電層434。

如第7D圖中進一步所示，可在一或多個介電層434中形成互連件438。互連件438可經形成為與控制閘極104及控制閘極106、汲閘108、浮動擴散區114及浮動擴散區116(未示出)、汲極區118(未示出)、汲極區414及/或轉移閘416電耦合及/或實體耦接。沈積工具、曝光工具及/或顯影劑工具可用於使掩蔽層圖案化，且蝕刻工具可用於基於圖案來在一或多個介電層434中形成凹槽或開口。一或多個沈積工具可用於在凹槽或開口中沈積互連件438以將控制閘極104及控制閘極106、汲閘108、浮動擴散區114及浮動擴散區116(未示出)、汲極區118(未示出)、汲極區414及/或轉移閘416與互連件438 電耦合及/或實體耦接。

如第7E圖中所示，可在基板410的前側表面上方形成BEOL區432。金屬化層436可與互連件438電耦合及/或實體耦接。沈積工具可用於在PVD操作、ALD操作、CVD操作、氧化操作或另一種類型的沈積操作中沈積一或多個介電層434。在一些實施方式中，平坦化工具可用於在沈積一或多個介電層434之後使一或多個介電層434平坦化。在一些實施方式中，可在複數個層中形成BEOL區432。舉例而言，可沈積第一介電層，且可在第一介電層中形成第一金屬化層(M1金屬化層)；可沈積第二介電層，且可在第二介電層中形成第二金屬化層(M2金屬化層)；依此類推。

如第7F圖中所示，可在第一晶圓702上形成像素感測器陣列600，此第一晶圓702使用接合工具接合至第二晶圓704。可在第一晶圓702上形成複數個影像感測器晶粒706(例如系統晶片(system on chip，SoC)晶粒)，且像素感測器陣列600可被包含於影像感測器晶粒706上，此影像感測器晶粒706與來自第二晶圓704的電路系統晶粒708(例如特殊應用積體電路(application specific integrated circuit，ASIC)晶粒)接合以形成影像感測器裝置710。電路系統晶粒708可包含裝置區712及BEOL區714，裝置區712包含用於像素感測器陣列600的相關聯的控制電路系統。影像感測器晶粒706(包含像素感測器陣列600)及電路系統晶粒708可在BEOL區432 與BEOL區714之間的接合介面716處接合。

如第7G圖中所示，電路系統晶粒708可包含裝置區712中的一或多個半導體裝置718(例如電晶體、電容器、電阻器、記憶體單元)。可在裝置區712上方形成BEOL區714。沈積工具可用於在PVD操作、ALD操作、CVD操作、氧化操作或另一種類型的沈積操作中沈積BEOL區714的一或多個介電層720。沈積可用於在PVD操作、ALD操作、CVD操作、電鍍操作(例如電鍍術操作)及/或另一種類型的沈積操作中沈積BEOL區714的一或多個金屬化層722。在一些實施方式中，平坦化工具可用於在沈積一或多個介電層之後使一或多個介電層平坦化。在一些實施方式中，可在複數個層中形成BEOL區714。舉例而言，可沈積第一介電層，且可在第一介電層中形成第一金屬化層(M1金屬化層)；可沈積第二介電層，且可在第二介電層中形成第二金屬化層(M2金屬化層)；依此類推。

如第7G圖中進一步所示，接合介面716可包含介電質對介電質接合介面(其中一或多個介電層434與一或多個介電層720接合)及/或金屬對金屬接合介面，其中影像感測器晶粒706的接合襯墊724與電路系統晶粒708的接合襯墊726接合。接合襯墊724及接合襯墊726可各自包含鎢(W)、鈷(Co)、鈦(Ti)、銅(Cu)、金(Au)、銀(Ag)、鉬(Mo)、釕(Ru)、金屬合金及/或另一種類型的導電材料以及其他實例。

如第7H圖中所示，凹槽728可自基板410的背側表面形成於基板410中。在一些實施方式中，光阻劑層中的圖案用於使凹槽728圖案化。可在控制閘極104及控制閘極106(未示出)及汲閘108上方形成凹槽728。此外，可在浮動擴散區114及浮動擴散區116(未示出)及汲極區118(未示出)上方形成凹槽728。

沈積工具可用於在基板410的背側表面上形成光阻劑層。曝光工具可用於將光阻劑層曝光於輻射源以使光阻劑層圖案化。顯影劑工具可用於使光阻劑層的部分顯影且移除這些部分以曝露圖案。蝕刻工具可用於基於圖案來蝕刻基板410以形成凹槽728。在一些實施方式中，蝕刻操作包含電漿蝕刻操作、濕式化學蝕刻操作及/或另一種類型的蝕刻操作。在一些實施方式中，光阻劑移除工具可用於移除光阻劑層的剩餘部分(例如使用化學剝離劑、電漿灰化及/或另一種技術)。替代地，光阻劑層中的圖案可用於將圖案轉移至用於形成凹槽728的硬遮罩層。

如第7I圖中所示，可在凹槽728的側壁及底表面上形成高k介電襯裡420。沈積工具可用於在PVD操作、ALD操作、CVD操作及/或另一種類型的沈積操作中保形地沈積高k介電襯裡420。高k介電襯裡420可進一步沈積於基板410的背側表面上。在一些實施方式中，隨後自基板410的背側表面移除高k介電襯裡420。在一些實施方式中，高k介電襯裡420保留於基板410的背側表面上(例如作為抗反射塗層)。

如第7I圖中進一步所示，凹槽728可填充有高k介電襯裡420上方的氧化物層418以在凹槽728中形成DTI結構408。DTI結構408可延伸至像素感測器陣列600的像素感測器402周圍的基板410中。如第7I圖中進一步所示，氧化物層418的材料可沈積於基板410的背側表面上方以形成緩衝層422。沈積工具可用於在PVD操作、ALD操作、CVD操作、氧化操作或另一種類型的沈積操作中在凹槽中沈積氧化物層418以形成DTI結構408。沈積工具可用於在PVD操作、ALD操作、CVD操作、氧化操作及/或另一種類型的沈積操作中沈積緩衝層422。在一些實施方式中，平坦化工具可用於在沈積緩衝層422之後使緩衝層422平坦化。

如第7J圖中所示，可在DTI結構408上方形成網格結構424。在PVD操作、ALD操作、CVD操作、氧化操作、電鍍操作及/或另一種合適的沈積操作中，沈積工具可在緩衝層422上方及/或上沈積網格結構424的層。可用蝕刻工具移除部分的層以形成網格結構424。

如第7K圖中所示，可在網格結構424之間形成濾色器區426，可在濾色器區426及網格結構424上方形成下層428，且可在下層428上方及/或上形成微透鏡406。

如上文所指示，第7A圖至第7K圖被提供為實例。其他實例可不同於關於第7A圖至第7K圖所描述的內容。

第8A圖及第8B圖係本文中所描述的像素感測器陣列800的實例實施方式的圖。像素感測器陣列800可被包含於諸如CIS裝置或時間解析CIS裝置的影像感測器裝置的感測器晶粒上。像素感測器陣列800可包含像素感測器402的配置，諸如本文中所描述的像素感測器402的4C QPD配置、本文中所描述的像素感測器402的四單元像素感測器配置、本文中所描述的像素感測器402的1C配置及/或像素感測器402的另一種配置。

如第8A圖及第8B圖中所示，浮動擴散區116可位於鄰近ToF感測器電路100的控制閘極106之間及鄰近ToF感測器電路100的汲閘108的端部旁邊。由ToF感測器電路100共用的汲極區118可位於ToF感測器電路100的所有汲閘108的端部旁邊。

在第8A圖中的實例實施方式中，ToF感測器電路100的控制閘極104及控制閘極106以及汲閘108包含p型部分110及n型部分112兩者。在第8B圖中的實例實施方式中，自控制閘極104及控制閘極106中省略n型部分112，且n型部分112僅被包含於汲閘108中。

如上文所指示，第8A圖及第8B圖被提供為實例。其他實例可不同於關於第8A圖及第8B圖所描述的內容。

第9圖係關聯於形成本文中所描述的像素感測器陣列的製程900的流程圖。在一些實施方式中，第9圖的一或多個製程方塊使用諸如沈積工具、曝光工具、顯影劑工具、蝕刻工具、平坦化工具、電鍍工具、離子佈植及/或接合工具以及其他實例的一或多個半導體處理工具來進行。

如第9圖中所示，製程900可包含在影像感測器晶粒上的像素感測器陣列中形成複數個像素感測器(方塊910)。舉例而言，如本文中所描述，一或多個半導體處理工具可用於在影像感測器晶粒706上的像素感測器陣列(例如像素感測器陣列400、像素感測器陣列500、像素感測器陣列600)中形成複數個像素感測器402。

如第9圖中進一步所示，製程900可包含在影像感測器晶粒上的複數個像素感測器周圍形成複數個ToF感測器電路(方塊920)。舉例而言，如本文中所描述，一或多個半導體處理工具可用於在影像感測器晶粒706上的複數個像素感測器402周圍形成複數個ToF感測器電路100。

如第9圖中進一步所示，製程900可包含在形成複數個像素感測器及複數個ToF感測器電路之後將影像感測器晶粒與電路系統晶粒接合(方塊930)。舉例而言，如本文中所描述，一或多個半導體處理工具可用於在形成複數個像素感測器402及複數個ToF感測器電路100之後將影像感測器晶粒706與電路系統晶粒708接合。

如第9圖中進一步所示，製程900可包含在將影像感測器晶粒與電路系統晶粒接合之後，在複數個像素感測器周圍及複數個ToF感測器電路上方形成DTI結構(方塊940)。舉例而言，如本文中所描述，一或多個半導體處理工具可用於在將影像感測器晶粒與電路系統晶粒接合之後，在複數個像素感測器402周圍及複數個ToF感測器電路100上方形成DTI結構408。

製程900可包含附加實施方式，諸如下面描述的及/或結合本文的其他地方描述的一或多個其他製程而描述的任何單種實施方式或實施方式的任何組合。

在第一實施方式中，形成複數個ToF感測器電路100中的ToF感測器電路100包含：在影像感測器晶粒706的基板(例如基板120、基板410)中形成第一摻雜區124；在第一摻雜區124上方形成摻雜井126；在第一摻雜區124及摻雜井126周圍形成摻雜防護環130；在摻雜井126上方形成第二摻雜區128；及在摻雜防護環130上方形成第三摻雜區132。

在第二實施方式中，單獨地或與第一實施方式結合，第一摻雜區包括第一p型摻雜區，其中摻雜井包括n型摻雜井，其中摻雜防護環包括p型摻雜防護環，其中第二摻雜區包括n型摻雜區，且其中第三摻雜區包括第二p型摻雜區。

在第三實施方式中，單獨地或與第一實施方式及第二實施方式中的一或多者結合，第一摻雜區124包含第一n型摻雜區，摻雜井126包含p型摻雜井，摻雜防護環包含n型摻雜防護環，第二摻雜區128包含p型摻雜區，且第三摻雜區132包含第二n型摻雜區。

在第四實施方式中，單獨地或與第一實施方式至第三實施方式中的一或多者結合，形成ToF感測器電路100 進一步包含在基板中形成深n型井(例如深井122)，且第一n型摻雜區、p型摻雜井及n型摻雜防護環形成於深n型井中。

儘管第9圖示出了製程900的實例方塊，但在一些實施方式中，製程900包含比第9圖中所描繪的方塊更多的方塊、更少的方塊、與其不同的方塊或與其以不同方式配置的方塊。另外或替代地，製程900的方塊中的兩者或更多者可並行進行。

以此方式，像素感測器陣列可包含用以產生與入射光相關聯的顏色資訊的複數個像素感測器及用以產生與入射光相關聯的距離資訊的ToF感測器電路。顏色資訊及距離資訊可用於產生3D ToF彩色影像。ToF感測器電路可被包含於DTI結構下方，此DTI結構在像素感測器陣列的俯視圖中環繞複數個像素感測器。

如上文更詳細地描述的，本文中所描述的一些實施方式提供了一種像素感測器陣列。此像素感測器陣列包含排列成網格狀的複數個像素感測器。此像素感測器陣列包含在像素感測器陣列的俯視圖中環繞複數個像素感測器的DTI結構。此像素感測器陣列包含位於DTI結構下方的飛行時間感測器電路。

在一些實施方式中，飛行時間感測器電路包括第一控制閘極、第二控制閘極、第一汲閘及第二汲閘。第一控制閘極位於複數個像素感測器中的像素感測器的第一側上。第二控制閘極位於像素感測器的第二側上。第一汲閘位於像素感測器的第三側上。第二汲閘位於像素感測器的第四側上。

在一些實施方式中，第一側及第二側係像素感測器的多個第一相對側，且第三側及第四側係像素感測器的多個第二相對側。

在一些實施方式中，第一側及第二側係像素感測器的多個第一鄰近側，且第三側及第四側係像素感測器的多個第二鄰近側。

在一些實施方式中，飛行時間感測器電路進一步包括第一浮動擴散區、第二浮動擴散區及汲極區。第一浮動擴散區位於像素感測器的第一拐角處。第二浮動擴散區，位於像素感測器的第二拐角處。汲極區位於像素感測器的第三拐角處。

在一些實施方式中，深溝槽隔離結構環繞複數個像素感測器中的每一者的多個子區，且飛行時間感測器電路包括第一控制閘極、第二控制閘極、第一汲閘及第二汲閘。第一控制閘極位於複數個像素感測器中的像素感測器的子區的第一側上。第二控制閘極位於像素感測器的子區的第二側上。第一汲閘位於像素感測器的子區的第三側上。第二汲閘位於像素感測器的子區的第四側上。

在一些實施方式中，飛行時間感測器電路進一步包括第一浮動擴散區、第二浮動擴散區及汲極區。第一浮動擴散區位於像素感測器的子區的第一拐角處。第二浮動擴散區位於像素感測器的子區的第二拐角處。汲極區位於像素感測器的子區的第三拐角處。

如上文更詳細地描述的，本文中所描述的一些實施方式提供了一種像素感測器陣列。此像素感測器陣列包含排列成網格狀的複數個像素感測器。此像素感測器陣列包含在像素感測器陣列的俯視圖中環繞複數個像素感測器的DTI結構。此像素感測器陣列包含位於DTI結構下方的ToF感測器電路。此ToF感測器電路包含控制閘極及汲閘，其中汲閘的俯視圖區域大於控制閘極的俯視圖區域。

在一些實施方式中，控制閘極位於複數個像素感測器中的像素感測器的第一側處。汲閘位於複數個像素感測器的第二側處。第一側及第二側係像素感測器的多個鄰近側。

在一些實施方式中，控制閘極位於複數個像素感測器中的像素感測器的第一側處。汲閘位於複數個像素感測器的第二側處。第一側及第二側係像素感測器的多個相對側。

在一些實施方式中，飛行時間感測器電路被包含於複數個像素感測器中的四單元像素感測器的周邊周圍。

在一些實施方式中，複數個像素感測器包括四單元二次相位偵測器像素感測器。深溝槽隔離結構環繞四單元二次相位偵測器像素感測器的複數個子區。飛行時間感測器電路被包含於四單元二次相位偵測器像素感測器的複數個子區中的子區的周邊周圍。

在一些實施方式中，飛行時間感測器電路進一步包括位於四單元二次相位偵測器像素感測器的複數個子區中的四者之間的拐角處的汲極區。

在一些實施方式中，飛行時間感測器電路進一步包括第一擴散區，位於四單元二次相位偵測器像素感測器的複數個子區中的兩者之間的拐角處。

在一些實施方式中，汲閘包括第一p型部分及n型部分。控制閘極僅包括第二p型部分。

如上文更詳細地描述的，本文中所描述的一些實施方式提供了一種形成像素感測器陣列的方法。此方法包含在影像感測器晶粒上的像素感測器陣列中形成複數個像素感測器。此方法包含在影像感測器晶粒上的複數個像素感測器周圍形成複數個ToF感測器電路。此方法包含在形成複數個像素感測器及複數個ToF感測器電路之後將影像感測器晶粒與電路系統晶粒接合。此方法包含在將影像感測器晶粒與電路系統晶粒接合之後，在複數個像素感測器周圍及複數個ToF感測器電路上方形成DTI結構。

在一些實施方式中，形成複數個飛行時間感測器電路中的飛行時間感測器電路包括以下步驟。在影像感測器晶粒的基板中形成第一摻雜區。在第一摻雜區上方形成摻雜井。在第一摻雜區及摻雜井周圍形成摻雜防護環。在摻雜井上方形成第二摻雜區。在摻雜防護環上方形成第三摻雜區。

在一些實施方式中，第一摻雜區包括第一p型摻雜區。摻雜井包括n型摻雜井。摻雜防護環包括p型摻雜防護環。第二摻雜區包括n型摻雜區。第三摻雜區包括第二p型摻雜區。

在一些實施方式中，第一摻雜區包括第一n型摻雜區。摻雜井包括p型摻雜井。摻雜防護環包括n型摻雜防護環。第二摻雜區包括p型摻雜區。第三摻雜區包括第二n型摻雜區。

在一些實施方式中，形成飛行時間感測器電路進一步包括以下步驟。在基板中形成深n型井。第一n型摻雜區、p型摻雜井及n型摻雜防護環形成於深n型井中。

如本文中所使用，根據上下文，「滿足臨限值」可指大於臨限值、大於或等於臨限值、小於臨限值、小於或等於臨限值、等於臨限值、不等於臨限值或類似者的值。

前述內容概述了若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭示內容的各個態樣。熟習此項技術者應當瞭解，他們可容易地使用本揭示內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭示內容的精神及範疇，且在不脫離本揭示內容的精神及範疇的情況下可在本文中進行各種改變、替換及變更。

400:像素感測器陣列

402:像素感測器

404:子區

406:微透鏡

408:DTI結構

C-C:線

Claims

一種像素感測器陣列，包括：複數個像素感測器，排列成一網格狀；一深溝槽隔離結構，在該像素感測器陣列的一俯視圖中環繞該些像素感測器；及一飛行時間感測器電路，位於該深溝槽隔離結構下方，其中該飛行時間感測器電路包括：一第一控制閘極，位於該些像素感測器中的一像素感測器的一第一側上；一第二控制閘極，位於該像素感測器的一第二側上；一第一汲閘，位於該像素感測器的一第三側上；及一第二汲閘，位於該像素感測器的一第四側上。
如請求項1所述之像素感測器陣列，其中該深溝槽隔離結構環繞該些像素感測器中的每一者的多個子區。
如請求項1所述之像素感測器陣列，其中該第一側及該第二側係該像素感測器的多個第一相對側；且其中該第三側及該第四側係該像素感測器的多個第二相對側。
如請求項1所述之像素感測器陣列，其中該第一側及該第二側係該像素感測器的多個第一鄰近側；且其中該第三側及該第四側係該像素感測器的多個第二鄰近側。
一種像素感測器陣列，包括：複數個像素感測器，排列成一網格狀；一深溝槽隔離結構，在該像素感測器陣列的一俯視圖中環繞該些像素感測器；及一飛行時間感測器電路，位於該深溝槽隔離結構下方，其中該飛行時間感測器電路包括：一控制閘極；及一汲閘，其中該汲閘的一俯視圖區域大於該控制閘極的一俯視圖區域。
如請求項5所述之像素感測器陣列，其中該飛行時間感測器電路被包含於該些像素感測器中的一四單元像素感測器的一周邊周圍。
如請求項5所述之像素感測器陣列，其中該些像素感測器包括一四單元二次相位偵測器像素感測器；其中該深溝槽隔離結構環繞該四單元二次相位偵測器像素感測器的複數個子區；且其中該飛行時間感測器電路被包含於該四單元二次相位偵測器像素感測器的該些子區中的一子區的一周邊周圍。
一種形成像素感測器陣列的方法，包括以下步驟：在一影像感測器晶粒上的一像素感測器陣列中形成複數個像素感測器；在該影像感測器晶粒上的該些像素感測器周圍形成複數個飛行時間感測器電路；在形成該些像素感測器及該些飛行時間感測器電路之後將該影像感測器晶粒與一電路系統晶粒接合；及在將該影像感測器晶粒與該電路系統晶粒接合之後，在該些像素感測器周圍及該些飛行時間感測器電路上方形成一深溝槽隔離結構。
如請求項8所述之方法，其中形成該些飛行時間感測器電路中的一飛行時間感測器電路包括以下步驟：在該影像感測器晶粒的一基板中形成一第一摻雜區；在該第一摻雜區上方形成一摻雜井；在該第一摻雜區及該摻雜井周圍形成一摻雜防護環；在該摻雜井上方形成一第二摻雜區；及在該摻雜防護環上方形成一第三摻雜區。
如請求項9所述之方法，其中該第一摻雜區包括一第一p型摻雜區；其中該摻雜井包括一n型摻雜井；其中該摻雜防護環包括一p型摻雜防護環；其中該第二摻雜區包括一n型摻雜區；且其中該第三摻雜區包括一第二p型摻雜區。