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TWI880331B - 像素感測器陣列、其製造方法及影像感測器裝置 - Google Patents

像素感測器陣列、其製造方法及影像感測器裝置 Download PDF

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TWI880331B
TWI880331B TW112133999A TW112133999A TWI880331B TW I880331 B TWI880331 B TW I880331B TW 112133999 A TW112133999 A TW 112133999A TW 112133999 A TW112133999 A TW 112133999A TW I880331 B TWI880331 B TW I880331B
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TW
Taiwan
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trench isolation
substrate
deep trench
pixel sensor
region
Prior art date
Application number
TW112133999A
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English (en)
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TW202435439A (zh
Inventor
楊明憲
周俊豪
李國政
杜建男
賈鈞偉
杜澤宇
洪雅敏
邱鉦皓
盧俊良
Original Assignee
台灣積體電路製造股份有限公司
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Publication date
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Abstract

本揭露所述之影像感測器裝置的像素感測器陣列可包含深溝渠隔離結構，其包含延伸至影像感測器裝置之基材中的多個深溝渠隔離部分。深溝渠隔離部分的兩個或多個次組合可延伸在像素感測器陣列之像素感測器的光電二極體周圍，且可延伸不同的深度至基材中。不同的深度可使藉由光電二極體產生的光電流被合併，並用來產生聯合光電流。不同的深度可使光子在光電二極體中混合，其可使四象限光感測器合併以提升相位檢測自動對焦的效能。提升的相位檢測自動對焦效能可包含增加自動對焦速度、增加高動態範圍、增加量子效率及/或增加滿井轉換。

Description

像素感測器陣列、其製造方法及影像感測器裝置
本揭露是關於一種像素感測器陣列及其製造方法，特別是關於一種像素感測器陣列、其製造方法及影像感測器裝置。
一個互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)影像感測器可包括多個像素感測器。CMOS影像感測器的像素感測器可包括傳輸電晶體，傳輸電晶體可包括光電二極體以及傳輸閘，光電二極體係配置為將入射光子轉換為電子的光電流，而傳輸閘係配置為控制光電流在光電二極體及汲極區之間的流動。汲極區係配置為接收光電流，以使光電流可被測量及/或轉移到CMOS影像感測器的其他區域。
本揭露之一態樣係提供一種像素感測器陣列。像素感測器陣列包含排列在網格中的複數個像素感測器，其中 複數個像素感測器對應至像素感測器陣列的四象限光感測區域，且複數個像素感測器的一個像素感測器包含：在像素感測器陣列的基材中的第一光電二極體，水平地相鄰在像素感測器陣列的基材中之第一光電二極體的第二光電二極體，以及在第一光電二極體及第二光電二極體上的彩色濾光片區域。像素感測器陣列包含深溝渠隔離結構，其包含自基材之頂表面沿著第一光電二極體的外側延伸至基材中的第一深溝渠隔離部分，自基材之頂表面沿著第二光電二極體的外側延伸至基材中的第二深溝渠隔離部分，以及自基材之頂表面延伸至基材中且在第一光電二極體與第二光電二極體之間的第三深溝渠隔離部分。第三深溝渠隔離部分相對於基材之頂表面的深度係小於第一深溝渠隔離部分相對於基材之頂表面的深度。第三深溝渠隔離部分的深度係小於第二深溝渠隔離部分相對於基材之該頂表面的深度。
本揭露之另一態樣係提供一種像素感測器陣列的製造方法。方法包含形成複數個光電二極體在像素感測器陣列的基材中。方法包含進行複數次蝕刻-沉積-蝕刻循環，以形成複數個溝渠在基材中的複數個光電二極體周圍，其中複數個溝渠係自基材之頂表面形成。方法包含以一或多個介電層填充複數個溝渠，以形成包圍複數個光電二極體的深溝渠隔離結構，其中深溝渠隔離結構的兩個或多個深溝渠隔離部分自基材之頂表面延伸至基材中的不同深度。方法包含形成網格結構在基材之上且在深溝渠隔離結構上 方。方法包含形成彩色濾光片區域在網格結構之間且在光電二極體之上。方法包含形成微透鏡在彩色濾光片區域上方。
本揭露之再一態樣係提供一種影像感測器裝置。影像感測器裝置包含感測器晶粒，其包含複數個四象限光感測區域以及圍繞複數個四象限光感測區域之一個四象限光感測區域的複數個光電二極體的深溝渠隔離結構，以使光電二極體係配置以產生聯合光電流。影像感測器裝置包含連接感測器晶粒的積體電路晶粒，且積體電路係配置以接收聯合光電流，並基於聯合光電流，進行影像感測器裝置的相位檢測自動對焦。
100:環境
102:半導體製程工具/沉積工具
104:半導體製程工具/曝光工具
106:半導體製程工具/顯影工具
108:半導體製程工具/蝕刻工具
110:半導體製程工具/平坦化工具
112:半導體製程工具/電鍍工具
114:半導體製程工具/離子佈植工具
116:半導體製程工具/接合工具
118:晶圓/晶粒轉移工具
200,200a,200b:像素感測器
202:供應電壓
204:電性接地
206:感測區域
208:控制電路區域
210:光電流
212:光電二極體
214:傳輸電晶體
216:傳輸電壓
218:重置電晶體
220:重置電壓
222:浮動擴散節點
224:源極追隨器電晶體
226:列選擇電晶體
228:選擇電壓
230:輸出端
300:例示
302:感測器晶圓
304:電路晶圓
306:感測器晶粒
308:電路晶粒
310:影像感測器裝置
312a,312b:後端製程區域
314:接合區域
316:像素感測器陣列
400:例示實施例
402,402a,402b,402c,402d:次區域
404:微透鏡
406:基材
408:光電二極體
410,410a,410b,410c:深溝渠隔離結構
412:高k介電質襯墊
414:氧化層
416:深p阱(DPW)區域
418:淺溝渠隔離區域
420:網格結構
422:金屬層
424:介電層
426:彩色濾光片區域
428:下層
500:例示實施例
502,502a,502b,502c,502d:QPD區域
504a:喇叭狀部分
504b:錐形部分
506a,506b,506c,506d,506e:階梯部分
600:例示實施例
700:例示實施例
702,704:步驟
800:例示實施例
802:蝕刻-沉積-蝕刻循環
804:第一蝕刻操作
806:沉積操作
808:第二蝕刻操作
810:光阻層
812,812a,812b,812c:溝渠
814:蝕刻劑
816:側壁保護層
900,1000,1100,1200:例示實施例
902,1002,1102:離子
904,1004,1104:交叉點
906,1006,1106:過渡區
1300,1400,1500,1600:例示實施例
1302,1304:深溝渠隔離部分
1402,1404:溝渠部分
1502,1504,1506:深溝渠隔離部分
1602,1604,1606:溝渠部分
1700,1800,1900:例示實施例
1702:陶瓷層
2000:裝置
2010:匯流排
2020:處理器
2030:記憶體
2040:輸入組件
2050:輸出組件
2060:通訊組件
2100:製程
2110,2120,2130,2140,2150,2160:方塊
A-A,B-B,C-C,D-D,E-E,F-F:線
G-G,H-H,L-L:線
D1,D2,D3:深度
W1,W2,W3:寬度
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。
[圖1]係繪示可實施本揭露所述之系統及/或方法的例示環境示意圖。
[圖2]係繪示本揭露所述之例示像素感測器的示意圖。
[圖3A]及[圖3B]係繪示本揭露所述之例示堆疊影像感測器裝置的示意圖。
[圖4A]及[圖4B]係繪示本揭露所述之像素感測器陣列之例示實施例的示意圖。
[圖5A]至[圖5D]係繪示本揭露所述之像素感測器陣列之例示實施例的示意圖。
[圖6A]至[圖6D]係繪示本揭露所述之形成感測器晶粒的像素感測器陣列之例示實施例的示意圖。
[圖7]係繪示本揭露所述之半導體基材接合之例示實施例的示意圖。
[圖8]係繪示本揭露所述之形成溝渠之例示實施例的示意圖。
[圖9A]及[圖9B]係繪示本揭露所述之形成溝渠之例示實施例的示意圖。
[圖10A]及[圖10B]係繪示本揭露所述之形成溝渠之例示實施例的示意圖。
[圖11A]及[圖11B]係繪示本揭露所述之形成溝渠之例示實施例的示意圖。
[圖12A]至[圖12F]係繪示本揭露所述之形成感測器晶粒的像素感測器陣列之例示實施例的示意圖。
[圖13A]至[圖13C]係繪示本揭露所述之像素感測器陣列之例示實施例的示意圖。
[圖14A]至[圖14C]係繪示本揭露所述之形成溝渠之例示實施例的示意圖。
[圖15A]至[圖15C]係繪示本揭露所述之像素感測器陣列之例示實施例的示意圖。
[圖16A]至[圖16C]係繪示本揭露所述之形成溝渠之例示實施例的示意圖。
[圖17]係繪示本揭露所述之像素感測器之例示實施例的示意圖。
[圖18A]至[圖18D]係繪示本揭露所述之像素感測器陣列之例示實施例的示意圖。
[圖19A]至[圖19D]係繪示本揭露所述之像素感測器陣列之例示實施例的示意圖。
[圖20]係繪示本揭露所述之裝置之例示元件的示意圖。
[圖21]係繪示本揭露所述之關於形成像素感測器陣列之例示製程的流程圖。
以下揭露提供許多不同實施例或例示，以實施發明的不同特徵。以下敘述之組件和配置方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。除此之外，本揭露在各種具體例中重覆元件符號及/或字母。此重覆的目的是為了使說明簡化且清晰，並不表示各種討論的實施例及/或配置之間有關係。
再者，空間相對性用語，例如「下方(beneath)」、「在…之下(below)」、「低於(lower)」、「在…之上(above)」、「高於(upper)」等，是為了易於描述圖式 中所繪示的零件或特徵和其他零件或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本揭露所用的空間相對性描述也可以如此解讀。
影像感測器裝置(例如互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)影像感測器裝置或其他類型的影像感測器裝置)是一種使用像素感測器根據像素感測器接收到的光來產生光電流的電子半導體裝置。光電流的大小係基於光的強度、光的波長及/或光的其他屬性。然後，將光電流進行處理以生成電子圖像、電子影像及/或其他類型的電子信號。
一般而言，包括影像感測器裝置的相機裝置也可包括單獨的相位檢測自動對焦(phase detection autofocus，PDAF)裝置。透過相機裝置的鏡頭接收的部分入射光會被導向到相位檢測自動對焦裝置，以便執行相機裝置的自動對焦功能，而將視野對焦到影像感測器裝置上。在相機裝置中具有單獨的影像感測器裝置及單獨的相位檢測自動對焦裝置會增加相機裝置的複雜性及成本，因為需要額外的電路來連接相機裝置中的單獨影像感測器裝置及單獨相位檢測自動對焦裝置。再者，在相機裝置中具有單獨的影像感測器裝置及單獨的相位檢測自動對焦裝置可禁止縮小相機裝置的尺寸或面積(formfactor)，因為單獨的影像感測器裝置及單獨的相位檢測自動對焦裝置可佔 據相機裝置中相對較大的面積。除此之外，在相機裝置中具有單獨的影像感測器裝置及單獨的相位檢測自動對焦裝置也會增加相機裝置的製造複雜性，因為需要使用單獨的半導體製程來製造單獨的影像感測器裝置及單獨的相位檢測自動對焦裝置。
本揭露所述的一些實施例提供影像感測器裝置及其相關的製造方法，其中相位檢測自動對焦的功能係整合至影像感測器裝置的像素感測器陣列中。如此，可使本揭露所述之影像感測器裝置在相同的像素感測器陣列中進行自動對焦及影像擷取。如此一來，整合自動對焦及影像擷取功能至單一影像感測器裝置可減少包含影像感測器裝置之相機裝置的複雜度及成本，因為相機裝置內的電路複雜度可被減少。再者，整合自動對焦及影像擷取功能至單一影像感測器裝置可減少包含影像感測器裝置之相機裝置的尺寸或面積，因為相較於單獨的影像感測器裝置及單獨的相位檢測自動對焦裝置，影像感測器裝置會佔據相機裝置中較小的面積。除此之外，整合自動對焦及影像擷取功能至單一影像感測器裝置可減少包含影像感測器裝置之相機裝置的製程複雜性，因為影像感測器裝置可以單一組半導體製程來製造。
再者，如本揭露所述，本揭露所述之影像感測器裝置的像素感測器陣列可包含深溝渠隔離(deep trench isolation，DTI)結構，其中深溝渠隔離結構包含延伸至影像感測器裝置之基材中的複數個深溝渠隔離部分。深溝 渠隔離部分的兩個次組合或多個次組合可延伸在像素感測器陣列之像素感測器的光電二極體周圍，且可延伸不同的深度至基材中。不同的深度可使藉由光電二極體產生的光電流被合併，並用來產生聯合光電流。特別地，不同的深度可使光子在光電二極體中混合，其可使四象限光感測器(quadratic photo detector，QPD)合併以提升相位檢測自動對焦的效能。提升的相位檢測自動對焦效能可包含增加自動對焦速度、增加高動態範圍(high dynamic range)、增加量子效率(quantum efficiency，QE)及/或增加滿井轉換(full well conversion，FWC)及其他的例子。
圖1係本文所述之系統及/或方法實施的例示環境100的示意圖。如圖1所示，環境100可包含複數個半導體製程工具102至半導體製程工具116及晶圓/晶粒轉移工具118。複數個半導體製程工具102至半導體製程工具116可包含沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、電鍍工具112、離子佈植工具114、接合工具116及/或其他型式的半導體製程工具。包含於例示環境100的工具可包含於半導體清洗室、半導體晶圓代工廠、半導體製程設施及/或製造設施等例示。
沉積工具102係半導體製程工具，其係包含半導體製程腔室及一或多個可用來沉積各種材料在基材上的裝置。在一些實施例中，沉積工具102包含旋塗工具，其係 可用以沉積光阻層在例如晶圓的基材上。在一些實施例中，沉積工具102包含化學氣相沉積(chemical vapor deposition，CVD)工具，例如電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD)工具、低壓化學氣相沉積工具(low pressure CVD，LPCVD)、高密度電漿化學氣相沉積(high-density plasma CVD，HDP-CVD)工具、次大氣壓化學氣相沉積(sub-atmospheric CVD，SACVD)工具、原子層沉積(atomic layer deposition，ALD)工具、電漿輔助原子層沉積(plasma enhanced atomic layer deposition，PEALD)工具或其他類型的化學氣相沉積工具。在一些實施例中，沉積工具102包含物理氣相沉積(physical vapor deposition，PVD)工具，例如濺鍍工具或其他的物理氣相沉積工具。在一些實施例中，例示環境100包含複數種沉積工具102。
曝光工具104係半導體製程工具，其可使光阻層暴露至輻射光源，例如紫外光源[例如深紫外(deep UV)光源、極紫外(extreme UV，EUV)光源及/或相似者]、X射線光源、電子束(electron beam，e-beam)源及/或相似者。曝光工具104可暴露光阻層至輻射光源，以將圖案自光罩轉移至光阻層。圖案可包含用以形成一或多個半導體裝置的一或多個半導體裝置層圖案，可包含用以形成一或多個半導體裝置之結構的圖案，可包含用以蝕刻半導體裝置之各種部分的圖案及/或相似者。在一些實施例中， 曝光工具104包含掃描器、曝光機或相似類型的曝光工具。
顯影工具106係半導體製程工具，其可顯影已暴露至輻射光源的光阻層，以顯影自曝光工具104轉移至光阻層的圖案。在一些實施例中，顯影工具106藉由移除光阻層之未曝光部分來顯影圖案。在一些實施例中，顯影工具106藉由移除光阻層之曝光部分來顯影圖案。在一些實施例中，顯影工具106藉由化學顯影劑的使用來溶解光阻層之曝光部分或未曝光部分，以顯影圖案。
蝕刻工具108係半導體製程工具，其可蝕刻各種類型的基材、晶圓或半導體裝置之材料。舉例而言，蝕刻工具108可包含溼式蝕刻工具、乾式蝕刻工具及/或相似者。在一些實施例中，蝕刻工具108包含裝填蝕刻劑的腔室，且基材係放置於腔室中一段特定時長，以移除特定份量之基材的一或多個部分。在一些實施例中，蝕刻工具108可利用電漿蝕刻或電漿輔助蝕刻來蝕刻基材的一或多個部分，其係包含利用離子化氣體以等向性地或有方向性地蝕刻一或多個部分。
平坦化工具110係半導體製程工具，其可研磨或平坦化晶圓或半導體裝置的各層。舉例而言，平坦化工具110可包含化學機械平坦化(chemical mechanical planarization，CMP)工具及/或其他類型可研磨或平坦化被沉積或鍍覆材料之層或表面的平坦化工具。平坦化工具110可結合化學及機械力(例如化學蝕刻及無磨料研磨) 來研磨或平坦化半導體裝置表面。平坦化工具110可利用磨料及腐蝕性化學研磨液結合研磨墊及固定環(例如典型地是具有大於半導體裝置的直徑)。研磨墊及半導體裝置可藉由動力研磨頭而被壓製在一起，並藉由固定環而保持在原處。動力研磨頭可以不同的旋轉軸旋轉，以移除材料及使半導體裝置之不規則表面形貌均等，使半導體裝置平坦或平面化。
電鍍工具112係半導體製程工具，其可以一或多種材料電鍍基材(例如晶圓、半導體裝置及/或相似者)或其中一部分。舉例而言，電鍍工具112可包含銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、化合物材料或合金(例如錫-銀、錫-鉛及/或相似者)電鍍裝置及/或一種或更多種其他類型的導電材料、金屬及/或相似類型之材料的電鍍裝置。
離子佈植工具114係半導體製程工具，其係可佈植離子至基材中。離子佈植工具114可在電弧室中自源材料(例如氣體或固體)產生離子。源材料可被提供至電弧室，且電弧電壓係在陰極及電極之間釋放以產生含有源材料之離子的電漿。一或多個引出電極可被用以自電弧室內的電漿中引出離子，並加速離子以形成離子束。離子束可被朝向基材，以使離子佈植在基材之表面下。
接合工具116係半導體製程工具，其可將兩個或多個晶圓(或兩個或多個半導體基材，或兩個或多個半導體裝置)接合在一起。舉例而言，接合工具116可包含共晶 接合(eutectic bonding)，其係可在兩個或多個晶圓之間形成共晶鍵結。在前述具體例中，接合工具可加熱兩個或多個晶圓，以在兩個或多個晶圓的材料之間形成共晶系統。以另一具體例而言，接合工具116可包含混合接合工具、直接接合工具及/或其他類型的接合工具。
晶圓/晶粒轉移工具118可包含於集束型設備或包含複數個製程腔室之其他類型的工具內，且係配置以在複數個製程腔室之間輸送基材及/或半導體裝置、在製程腔室與緩衝區域之間輸送基材及/或半導體裝置、在製程腔室與介面工具(例如設備前端模組(equipment front end module，EFEM))之間輸送基材及/或半導體裝置及/或在製程腔室與運輸載體(例如前開式晶圓傳送盒(front opening unified pod，FOUP))之間輸送基材及/或半導體裝置，及其他的例子。在一些實施例中，晶圓/晶粒轉移工具118可包含於多腔室(或集束型)沉積工具102中，其可包含預清洗製程工具(例如用來清洗或移除來自基材及/或半導體裝置的氧化物、氧化及/或其他類型的汙染或副產物)及複數種類型的沉積製程腔室(例如用來沉積不同類型之材料的製程腔室、用來進行不同類型之沉積操作的製程腔室)。
在一些實施例中，一或多個半導體製程工具(例如沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、電鍍工具112、離子佈植工具114、接合工具116)及/或晶圓/晶粒轉移工具118可進行本揭 露所述之一或多個半導體製程操作。舉例而言，一或多個半導體製程工具及/或晶圓/晶粒轉移工具118可在像素感測器陣列的基材中形成複數個光電二極體；可進行複數次蝕刻-沉積-蝕刻循環，以形成複數個溝渠在基材中的複數個光電二極體周圍，其中複數個溝渠係自基材之頂表面形成；可以一或多個介電層填充複數個溝渠，以形成包圍複數個光電二極體的深溝渠隔離結構，其中深溝渠隔離結構的兩個或多個深溝渠隔離部分自基材之頂表面延伸至基材中的不同深度；可形成網格結構在基材之上且在深溝渠隔離結構上方；可形成彩色濾光片區域在網格結構之間且在複數個光電二極體之上；及/或可形成微透鏡在彩色濾光片區域上方。一或多個半導體製程工具及/或晶圓/晶粒轉移工具118可進行本揭露所述之其他半導體製程操作，例如關於圖3A、圖6A至圖6D、圖7、圖8、圖9A、圖10A、圖12A至圖12F、圖14A至圖14C、圖16A至圖16C及/或圖21及其他的例子。
圖1所示之裝置的數量及排列係提供為一或多個具體例。實際上，可以有額外的裝置、較少的裝置、不同的裝置或不同於圖1所示的裝置配置。再者，圖1所示之兩個或更多的裝置可在單一裝置中使用，或圖1所示之單一裝置可在多種分散的裝置中使用。此外或取而代之地，例示環境100的一組裝置(例如一或多個裝置)可執行以例示環境100的另一組裝置來執行的一或多種功能。
圖2係繪示本揭露所述之例示像素感測器200的 示意圖。像素感測器200可包含前側像素感測器(例如配置以接收來自感測器晶粒之前側之光線的光子的像素感測器)、後側像素感測器(例如配置以接收來自感測器晶粒之後側之光線的光子的像素感測器)及/或其他類型的像素感測器。像素感測器200可電性連接至供應電壓(Vdd)202及電性接地204。
像素感測器200包含感測區域206，其係配置以感測及/或累積入射光(例如指向像素感測器200的光線)。像素感測器200亦包含控制電路區域208。控制電路區域208係與感測區域206電性連接且係配置以接收由感測區域206所產生的光電流210。再者，控制電路區域208係配置以自感測區域206傳輸光電流210至下游電路，例如放大器或類比數位(analog-to-digital，AD)轉換器及其他具體例。
感測區域206包含光電二極體212。光電二極體212可吸收及累積入射光光子，且可基於所吸收的光子來產生光電流210。光電流210的大小係基於光電二極體212所收集的光量。因此，光電二極體212內的光子累積量產生積聚的電量，其代表入射光的強度或亮度(例如較大量的電荷可對應較大的強度或亮度，且較少量的電荷會對應較低的強度或亮度)。
光電二極體212係在控制電路區域208中與傳輸電晶體214電性連接。傳輸電晶體214係配置以控制光電流210自光電二極體212的釋放。光電流210係根據選 擇性地轉換傳輸電晶體214的閘極而自傳輸電晶體214的源極提供至傳輸電晶體214的汲極。傳輸電晶體214的閘極可藉由施加傳輸電壓(Vtx)216至傳輸電晶體214的閘極來選擇性地轉換。在一些實施例中，被施加至傳輸電晶體214之閘極的傳輸電壓216使導電通道形成在傳輸電晶體214的源極與汲極之間，其可使光電流210沿著導電通道而穿過源極至汲極。在一些實施例中，將傳輸電壓216自閘極移除(或不存在傳輸電壓216)使導電通道被移除，而使光電流210無法穿過源極至汲極。
控制電路區域208更包含重置電晶體218。重置電晶體218係電性連接至供應電壓202及至傳輸電晶體214的汲極。重置電晶體218係配置以上拉傳輸電晶體214的汲極至高電壓(例如至供應電壓202)，以在傳輸電晶體214活化之前「重置」控制電路區域208，進而讀取光電二極體212的光電流210。重置電晶體218可藉由重置電壓(Vrst)220來控制。
傳輸電晶體214之汲極的輸出係藉由浮動擴散節點(floating diffusion node)222而與源極追隨器電晶體(source follower transistor)224電性連接。傳輸電晶體214的輸出係藉由浮動擴散節點222提供至源極追隨器電晶體224的閘極，其中浮動擴散節點222施加浮動擴散電壓(Vfd)至源極追隨器電晶體224的閘極。前述允許光電流210被觀察到而不自浮動擴散節點222移除或釋放光電流210。重置電晶體218反而被用以自浮動擴散 節點222移除或釋放光電流210。
源極追隨器電晶體224做為像素感測器200的高阻抗放大器。源極追隨器電晶體224提供電壓至浮動擴散電壓的電流轉換。源極追隨器電晶體224的輸出與列選擇電晶體226電性連接，其中列選擇電晶體226係配置以控制光電流210流動至外部電路。列選擇電晶體226係藉由選擇性地施加選擇電壓(Vdi)228至列選擇電晶體226的閘極。前述允許光電流210流動至像素感測器200的輸出端230。
如本揭露所述，像素感測器200之控制電路區域208的一或多個電晶體可包含於例如3D互補金屬氧化物半導體影像感測器(3D CMOS image sensor，3DCIS)的堆疊影像感測器之個別晶粒中。特別地，列選擇電晶體226及/或源極追隨器電晶體224可包含在與光電二極體212、傳輸電晶體214及重置電晶體218不同的晶粒中，以提供光電二極體212較大的空間或面積。如此，可使光電二極體212的尺寸增加，以提升像素感測器像素感測器200的靈敏度及/或光感測效能的整體效能，且/或可使像素感測器200的尺寸減少，而保持與光電二極體212相同的尺寸。
如上所述，圖2係提供為一具體例。關於圖2的其他具體例可與所述者不同。
圖3A及圖3B係繪示本揭露所述之堆疊影像感測器裝置之例示300的示意圖。如圖3A所示，堆疊影像感 測器裝置可藉由接合感測器晶圓302及電路晶圓304來形成。舉例而言，接合工具116可進行接合操作，以利用混合接合技術、直接接合技術、共晶接合技術及/或其他接合技術來接合感測器晶圓302及電路晶圓304。在接合操作中，在感測器晶圓302上的感測器晶粒306係與在電路晶圓304上的相關電路晶粒308接合，以形成堆疊影像感測器裝置310。然後，影像感測器裝置310係被分割及封裝。可進行其他製程步驟以形成影像感測器裝置310。
每一個影像感測器裝置310包含感測器晶粒306及電路晶粒308。感測器晶粒306包含像素感測器陣列，其中像素感測器陣列包含複數個像素感測器200或複數個像素感測器200的部分。特別地，像素感測器陣列至少包含像素感測器200的感測區域206(及光電二極體212)。因此，感測器晶粒306主要係配置以感測入射光光子並轉換光子成光電流210。
電路晶粒308包含配置以測量、操縱及/或另外使用光電流210的電路。再者，電路晶粒308包含像素感測器200之控制電路區域208的至少一個次組合的電晶體。舉例而言，電路晶粒308可包含像素感測器200的列選擇電晶體226、像素感測器200的源極追隨器電晶體224及/或其組合。前述提供光電二極體212在感測器晶粒306上增加的面積，其可使光電二極體212的尺寸增加，以提升像素感測器200之光感測效能的靈敏度及/或整體效能，且/或可使像素感測器200的尺寸減少，而保持與光電二極 體212相同的尺寸。
進一步如圖3A所示，感測器晶粒306可包含後端製程(back end of line，BEOL)區域312a且電路晶粒308可包含後端製程區域312b。後端製程區域312a及後端製程區域312b之每一者可包含一或多個金屬化層，其係以一或多個介電層而絕緣。後端製程區域312a及後端製程區域312b可電性連接感測器晶粒306及電路晶粒308，且可電性連接感測器晶粒306及電路晶粒308的一或多個元件至封裝及/或其他結構或其他的具體例。感測器晶粒306及電路晶粒308可在接合區域314中接合，其中接合區域314可包含在後端製程區域312a及後端製程區域312b之間或可包含於後端製程區域312a之部分及/或後端製程區域312b之部分中。
圖3B係包含在感測器晶粒306上之例示像素感測器陣列316的示意圖。圖3B係繪示像素感測器陣列316的俯視圖。像素感測器陣列316可包含在影像感測器裝置310的感測器晶粒306上。如圖3B所示，像素感測器陣列316可包含複數個像素感測器200(或複數個像素感測器200之部分)。進一步如圖3B所示，像素感測器200可排列在網格中。在一些實施例中，像素感測器200為正方形(如圖3B的具體例所示)。在一些實施例中，像素感測器200包含其他形狀，例如矩形、圓形、八角形、菱形及/或其他形狀。
在一些實施例中，像素感測器200的尺寸(例如寬 度或直徑)為約1微米。在一些實施例中，像素感測器200的尺寸(例如寬度或直徑)係小於約1微米。舉例而言，一或多個像素感測器200的寬度可包含在約0.6微米至約0.7微米的範圍內。在前述具體例中，像素感測器200可當作次微米像素感測器。次微米像素感測器可減少像素感測器陣列316中的像素感測器間距(例如在相鄰像素感測器之間的距離)，其可增加像素感測器陣列316中的像素感測器密度(其可增加像素感測器陣列316的效能)。然而，像素感測器200之尺寸的其他數值範圍係在本揭露的範圍內。
在一些實施例中，像素感測器陣列316可包含複數種類型的像素感測器。舉例而言，像素感測器陣列316可包含複數種第一像素感測器200a，其係配置以支持影像感測器裝置310的自動對焦操作。像素感測器200a可被當作相位檢測自動對焦(PDAF)像素感測器的四象限光感測器(QPD)像素感測器。在電路晶粒308上的電路可接收像素感測器200a所產生的光電流，且可根據光電流進行影像感測器裝置310的相位檢測自動對焦。
以另一具體例而言，像素感測器陣列316可包含複數個第二像素感測器200b，其係配置以支持影像感測器裝置310的影像產生操作。像素感測器200b係配置以產生與顏色、光線密度、對比度及/或與利用影像感測器裝置310產生之影像相關的其他類型之資訊相關的資訊。
如上所述，圖3A及圖3B係提供為具體例。關於 圖3A及圖3B的其他具體例可與所述者不同。
圖4A及圖4B係繪示本揭露所述之像素感測器陣列316之例示實施例400的示意圖。像素感測器陣列316可包含在影像感測器裝置310的感測器晶粒306上。在例示實施例400中，像素感測器陣列316包含複數個像素感測器200a(例如PDAF像素感測器、QPD像素感測器)，其係配置以為了影像感測器裝置310進行自動對焦及影像擷取的目的而產生光電流。
圖4A係繪示像素感測器陣列316之部分的俯視圖。如圖4A所示，像素感測器陣列316可包含排列在網格中的複數個像素感測器200a。至少一個次組合的像素感測器200a係配置以吸收在可見光(例如紅光、藍光或綠光)之特定波長範圍的光線之光子。舉例而言，一或多個像素感測器200a係配置以吸收對應綠光之可見光的特定波長範圍之光線的光子，一或多個像素感測器200a係配置以吸收對應紅光之可見光的特定波長範圍之光線的光子，一或多個像素感測器200a係配置以吸收對應藍光之可見光的特定波長範圍之光線的光子等。
在一些實施例中，像素感測器陣列316可包含配置為四象限光感測之多組或多個區域的像素感測器200a。以一具體例而言，繪示於圖4A中的像素感測器陣列316之部分係被當作4單元(4-cell，4C)QPD區域，且可包含兩個綠色像素感測器200a、一個藍色像素感測器200a及一個紅色像素感測器200a。像素感測器陣列316可包 含一個或多個圖4A所繪示的4單元QPD區域。在4單元QPD區域中的像素感測器200a可包含複數個次區域402及在複數個次區域402上的微透鏡(例如單一微透鏡)404。像素感測器200a的每一個次區域402可包含光電二極體，其係基於光電二極體中的光子吸收來產生光電流。藉由在像素感測器200a的次區域402中的光電二極體所產生的光電流可被合併，以自像素感測器200a提供單獨的聯合光電流(unified photocurrent)至電路晶粒308上的電路，而進行影像感測器裝置310的自動對焦。
圖4B係繪示沿著圖4A的線A-A的圖4A所繪示之4單元QPD區域中的例示像素感測器200a的剖面視圖。如圖4B所示，像素感測器200a可包含複數個次區域402，例如次區域402a及次區域402b。次區域402a及次區域402b可水平地相鄰或並排排列而配置在感測器晶粒306的基材406中。
基材406可包含半導體晶粒基材、半導體晶圓、堆疊半導體晶圓或可形成半導體像素於其內的其他類型的基材。在一些實施例中，基材406係由矽(Si)(例如矽基材)、包含矽的材料、例如砷化鎵(GaAs)的III-V族化合物半導體材料、絕緣層上半導體(semiconductor-on-insulator，SOI)或可自入射光的光子產生電荷之其他類型的半導體材料所組成。在一些實施例中，基材406係由摻雜材料(例如p型摻雜材料或n型摻雜材料)所組成，例如被摻雜的矽。
每一個次區域402可包含各別包含於基材406中的光電二極體408。光電二極體408可包含以各種類型的離子摻雜的複數個區域，以形成p-n接面或PIN接面(例如在p型部分、本質(或未摻雜)型部分及n型部分之間的接面)。舉例而言，基材406可以n型摻質摻雜，以形成光電二極體408的一或多個n型區域，且基材406可以p型摻質摻雜，以形成光電二極體408的一或多個p型區域。光電二極體408可配置以吸收入射光光子。光子的吸收使得光電二極體408因為光電效應而累積電荷(稱為光電流)。光子可撞擊光電二極體408，其造成光電二極體408中的電子放射。
包含於光電二極體408中的區域可被堆疊及/或垂直地排列。舉例而言，p型區域可包含在一或多個n型區域上。p型區域可提供一或多個n型區域的雜訊隔離，且可促進光電二極體408中的光電流生成。在一些實施例中，p型區域(及光電二極體408)係自基材406的頂表面(例如第一表面)分開(例如向下)，以提供與像素感測器200a的一或多個金屬化層的雜訊隔離及/或漏光隔離。在基材406之表面與p型區域之間的間隙可減少像素感測器200a的充電，可減少光電二極體408之電漿破壞的可能性，且/或可降低像素感測器200a的暗電流及/或200a的白色畫素(white pixel)效能及其他的例子。
進一步如圖4B所示，每一個次區域402可包含傳輸電晶體214。傳輸電晶體214可位於基材406的底表 面(例如相對於第一表面的第二表面)。在像素感測器200a之次區域402中的傳輸電晶體214可配置來接收次區域402之光電二極體408所產生的光電流，並傳輸光電流至電路晶粒308上的電路。傳輸電晶體214可包含汲極區域及傳輸閘極，其選擇性地控制對應的光電二極體408的光電流流動至汲極區域。傳輸電晶體214可藉由場效電晶體(field effect transistor，FET)來實施，例如平面式場效電晶體、鰭式場效電晶體、奈米結構場效電晶體(例如環繞式閘極場效電晶體)及/或其他類型的場效電晶體。
像素感測器200a可包含複數個區域及/或結構，其係配置以提供像素感測器200a的光電二極體408之間及/或在像素感測器陣列316中的像素感測器200a與相鄰像素感測器200a之間的電性隔離及/或光學隔離。舉例而言，像素感測器200a可包含深溝渠隔離結構410，其包含延伸至基材406中且包圍包含於像素感測器陣列316中的像素感測器200a之光電二極體408的網格狀結構。
深溝渠隔離結構410可包含一或多個向下延伸至基材406中的溝渠。溝渠可自基材406的頂表面延伸至基材406中。影像感測器裝置310可當作背面照射(backside illuminated，BSI)影像感測器裝置，因為光子自像素感測器200a的背面進入光電二極體408。因此，基材406的頂表面(例如第一表面)可稱為基材406的背面。深溝渠隔離結構410的溝渠可自基材406的背面延伸至基材406中。因此，深溝渠隔離結構410可當作背面 深溝渠隔離(backside DTI，BDTI)結構。取而代之地，深溝渠隔離結構410可包含自基材406之底表面(例如第二表面)延伸至基材406中的正面深溝渠隔離(frontside DTI，FDTI)結構。
請參閱圖4A中的像素感測器陣列316之部分的俯視圖，深溝渠隔離結構410可在像素感測器200a的次區域之間及在網格狀方式中的像素感測器陣列316之像素感測器200a之間延伸。深溝渠隔離結構410可提供像素感測器200a與光電二極體408之間的光學隔離，以減少像素感測器200a之間的光學串擾量。特別地，深溝渠隔離結構410可吸收、折射及/或反射入射光光子，其可減少穿過像素感測器200a至相鄰的像素感測器中的入射光量，且係被相鄰的像素感測器200a所吸收。
深溝渠隔離結構410可包含一或多層。一或多層可包含高介電常數(高k，high-k)介電質襯墊412及氧化層414及其他的例子。在一些實施例中，高k介電質襯墊412及/或氧化層414沿著基材406的頂表面(例如第一表面)延伸，如圖4B中的具體例所示。
高k介電質襯墊412可包含氮化矽(SiNx)、碳化矽(SiCx)、氧化鋁(AlxOy，例如Al2O3)、氧化鉭(TaxOy，例如Ta2O5)、氧化鉿(HfOx，例如HfO2)及/或其他高k介電材料。氧化層414可作用以朝光電二極體408反射入射光，以增加像素感測器200a的量子效率及減少像素感測器200a與一或多個相鄰的像素感測器200a之間的光 學串擾。在一些實施例中，氧化層414包含例如氧化矽(SiOx)的氧化物材料。在一些實施例中，氮化矽(SiNx)、碳化矽(SiCx)或其混合物(例如碳氧化矽(SiCN)、氮氧化矽(SiON))或其他類型的介電材料係用來取代氧化層414。
進一步如圖4B所示，像素感測器200a可包含在基材406中的深溝渠隔離結構410之溝渠下方的深p阱(deep p-well，DPW)區域416。再者，像素感測器200a可包含在基材406中的DPW區域416下方的淺溝渠隔離(shallow trench isolation，STI)區域418。深溝渠隔離結構410、DPW區域416及淺溝渠隔離區域418的組合可提供像素感測器200a的光電二極體408之頂表面(例如第一表面)及底表面(例如第二表面)之間連續的電性隔離及/或光學隔離。
相似於深溝渠隔離結構410，DPW區域416及淺溝渠隔離區域418的每一者在基材406的俯視圖中可包含網格狀區域。DPW區域416可包含p+摻雜矽材料，例如硼摻雜矽或其他的p+摻雜材料。淺溝渠隔離區域418可包含氧化物材料，例如氧化矽(SiOx)。在一些實施例中，氮化矽(SiNx)、碳化矽(SiCx)或其混合物(例如碳氧化矽(SiCN)、氮氧化矽(SiON))或其他類型的介電材料係用作淺溝渠隔離區域418。
網格結構420可包含在基材406之頂表面(例如第一表面)之上的氧化層414上方及/或氧化層414上。網 格結構420可包含複數個內連結的列，其係由一或多層被蝕刻而形成。網格結構420可被排列為相似於深溝渠隔離結構410的網格狀配置。特別地，網格結構420可在深溝渠隔離結構410上方，且共形於深溝渠隔離結構410的形成及/或配置。網格結構420係配置以結合深溝渠隔離結構410來提供光學隔離及額外的串擾減少。
網格結構420可包含氧化物網格、介電質網格、盒裝彩色濾光片(color filter in a box，CIAB)網格及/或複合金屬網格(composite metal grid，CMG)及其他的例子。在一些實施例中，網格結構420包含金屬層422及在金屬層422上及/或上方的介電層424。金屬層422可包含鎢(W)、鈷(Co)及/或其他類型的金屬或含金屬材料。介電層424可包含有機材料、氧化物、氮化物及/或其他類型的介電材料，例如氧化矽(SiOx)(例如二氧化矽(SiO2))、氧化鉿(HfOx)、矽氧化鉿(HfSiOx)、氧化鋁(AlxOy)、氮化矽(SiNx)、氧化鋯(ZrOx)、氧化鎂(MgOx)、氧化釔(YxOy)、氧化鉭(TaxOy)、氧化鈦(TiOx)、氧化鑭(LaxOy)、氧化鋇(BaOx)、碳化矽(SiC)、氧化鑭鋁(LaAlOx)、氧化鍶(SrO)、氧化矽鋯(ZrSiOx)及/或氧化鈣(CaO)及其他例子。
彩色濾光片區域426可包含於網格結構420之間的區域內。舉例而言，彩色濾光片區域426可形成在像素感測器200a之光電二極體408上的網格結構420之列之間內。如此一來，單一彩色濾光片區域426係包含在像素 感測器200a的光電二極體408上，而不具有獨立的彩色濾光片區域426在每一個光電二極體408上。在像素感測器陣列316中的每一個像素感測器200a可包含單一彩色濾光片區域426。彩色濾光片區域426的折射率係大於網格結構420的折射率，以增加在彩色濾光片區域426之側壁與網格結構420之側壁之間的界面的彩色濾光片區域426內的總內部反射的可能性，其可增加像素感測器200a的量子效率。
彩色濾光片區域426係配置以過濾入射光，以使特定波長的入射光穿過像素感測器200a的光電二極體408。舉例而言，彩色濾光片區域426可過濾像素感測器200a的紅光。以另一具體例而言，彩色濾光片區域426可過濾像素感測器200a的綠光。以另一具體例而言，彩色濾光片區域426可過濾像素感測器200a的藍光。
藍光過濾區域可允許入射光之波長接近450奈米的組成通過彩色濾光片區域426，並阻擋其他波長通過。綠光過濾區域可允許入射光之波長接近550奈米的組成通過彩色濾光片區域426，並阻擋其他波長通過。紅光過濾區域可允許入射光之波長接近650奈米的組成通過彩色濾光片區域426，並阻擋其他波長通過。黃光過濾區域可允許入射光之波長接近580奈米的組成通過彩色濾光片區域426，並阻擋其他波長通過。
在一些實施例中，彩色濾光片區域426可為非區別性或非過濾性，其可定義一種白色畫素感測器。非區別 性或非過濾性的彩色濾光片區域426可包含允許所有波長的光通過至相關光電二極體408中的材料。在一些實施例中，彩色濾光片區域426可為近紅外光(near infrared，NIR)帶通彩色濾光片區域，其可定義NIR畫素感測器。NIR帶通彩色濾光片區域426可包含允許NIR波長範圍的入射光部分通過至相關光電二極體408中的材料，而阻擋可見光通過。
下層428可包含在彩色濾光片區域426之上及/或上方。下層428可包含幾乎平坦的層，其係提供微透鏡404形成在幾乎平坦的介電基材上。微透鏡404可包含在像素感測器200a的彩色濾光片區域426上。如此，單一微透鏡404係包含在像素感測器200a的單一彩色濾光片區域426上且在光電二極體408上(例如不是像素感測器200a之每一個光電二極體408的獨立微透鏡)。可形成微透鏡404，以朝像素感測器200a的光電二極體408聚焦可見光。
如上所述，圖4A及圖4B係提供為一具體例。其他具體例可不同於參照圖4A及圖4B所述者。
圖5A至圖5D係本揭露所述之像素感測器陣列316之例示實施例500的示意圖。像素感測器陣列316可包含在影像感測器裝置310的感測器晶粒306上。例示實施例500包含像素感測器陣列316對圖4A及圖4B之例示實施例400的取代實施例。在例示實施例500中，像素感測器陣列316包含排列在QPD區域(例如QPD區域 502a至QPD區域502d)內之像素感測器200a的複數個族群或組合(例如PDAF像素感測器、QPD像素感測器)。QPD區域係配置以為了影像感測器裝置310進行自動對焦及影像擷取的目的而產生光電流。相對於例示實施例400，在像素感測器陣列316之例示實施例500中增加數量的像素感測器200a可提供增進自動對焦靈敏度及增進自動對焦效能。然而，相對於例示實施例500，例示實施例400可提供減少的製程複雜度。
圖5A係繪示像素感測器陣列316之例示實施例500的俯視圖。如圖5A所示，QPD區域502a至QPD區域502d係排列在網格配置中。相似地，在每一個QPD區域中的像素感測器200a可排列在網格配置中(例如在感測器晶粒306上的2×2網格，如圖5A所示，或其他的網格配置)，且像素感測器200a的次區域402可排列在網格配置中。
在特定QPD區域中的每一個像素感測器200a可配置以吸收特定波長範圍中之可見光(例如紅光、藍光或綠光)的光子。舉例而言，在QPD區域502a中的像素感測器200a可配置以吸收特定波長範圍中之對應綠光之可見光的光子，在QPD區域502b中的像素感測器200a可配置以吸收特定波長範圍中之對應藍光之可見光的光子，在QPD區域502c中的像素感測器200a可配置以吸收特定波長範圍中之對應紅光之可見光的光子等。
QPD區域502a至QPD區域502d的每一者可 配置為四象限光感測，以支持並使影像感測器裝置310可進行自動對焦操作。圖5A所繪示之像素感測器陣列316之部分係被當作16單元(16-cell，16C)QPD區域，且可包含兩個綠色QPD區域502a及QPD區域502d、一個QPD區域502b及一個QPD區域502c。QPD區域502a至QPD區域502d的每一者可包含四個像素感測器200a，故總共為十六個像素感測器200a。像素感測器陣列316可包含一或多個圖5A所繪示的16單元QPD區域。在16單元QPD區域中的像素感測器200a可包含複數個次區域402及在複數個次區域402上的微透鏡(例如單一微透鏡)404。像素感測器200a的每一個次區域402可包含光電二極體，其係基於光電二極體中的光子吸收來產生光電流。藉由在像素感測器200a的次區域402中的光電二極體所產生的光電流可被合併，以自像素感測器200a提供單獨的聯合光電流至電路晶粒308上的電路，而進行影像感測器裝置310的自動對焦。
圖5B係繪示沿著圖5A所繪示的線B-B的剖面視圖。圖5B包含深溝渠隔離結構410a的例示配置，其中深溝渠隔離結構410a係包含在QPD區域502的像素感測器200a中。如圖5B所示，像素感測器200a可水平地相鄰或並排排列。進一步如圖5B所示，像素感測器200a的配置係相似於參照圖4B所繪示及說明的配置。深溝渠隔離結構410a提供QPD區域502中的相鄰像素感測器200a之間的電性隔離及/或光學隔離，並提供相鄰QPD 區域502之間的電性隔離及/或光學隔離。
進一步如圖4B所示，深溝渠隔離結構410a包含自基材406之頂表面(例如第一表面)並沿著像素感測器200a的光電二極體408之側邊延伸至基材406中的深溝渠隔離部分(例如溝渠)。再者，在圖5B所繪示之例示配置中，深溝渠隔離結構410a包含錐形輪廓，由於深溝渠隔離結構410a包含寬度自基材406之頂表面(例如第一表面)至基材406中朝基材406之底表面(例如第二表面)改變的錐形側壁。取代地，深溝渠隔離結構410a可自基材406之底表面(例如第二表面)延伸至基材406中，且側壁可漸縮，而使深溝渠隔離結構410a的溝渠之寬度自基材406之底表面(例如第二表面)至基材406中朝基材406之頂表面(例如第一表面)以均勻的方式持續地減少。深溝渠隔離結構410a之均勻且連續的錐形可減少在像素感測器陣列316中的光學散射及/或可增加在像素感測器陣列316中的滿井轉換，及其他的例子。
圖5C係繪示沿著圖5A所繪示的線B-B的剖面視圖。圖5C包含深溝渠隔離結構410b的例示配置，其中深溝渠隔離結構410b係包含在QPD區域502的像素感測器200a中。如圖5C所示，深溝渠隔離結構410b包含自基材406之頂表面(例如第一表面)並沿著像素感測器200a的光電二極體408之側邊延伸至基材406中的深溝渠隔離部分(例如溝渠)。
再者，在圖5C所繪示之例示配置中，深溝渠隔離 結構410b包含近似於保齡球瓶的剖面輪廓。特別地，深溝渠隔離結構410b的深溝渠隔離部分(例如溝渠)可包含喇叭狀部分504a及錐形部分504b。喇叭狀部分504a可朝向基材406的頂表面(例如第一表面)，而錐形部分504b可朝向基材406的底表面(例如第二表面)，以使錐形部分504b在喇叭狀部分504a之下。取代地，喇叭狀部分504a可朝向基材406的底表面(例如第二表面)，而錐形部分504b可朝向基材406的頂表面(例如第一表面)，以使錐形部分504b在喇叭狀部分504a之上。深溝渠隔離結構410b的保齡球瓶剖面輪廓可導致在感測器晶粒306的製造過程中降低對基材406之電漿破壞的可能性，及/或降低在像素感測器陣列316中白色畫素形成的可能性，及其他的例子。
在喇叭狀部分504a中，深溝渠隔離結構410b之深溝渠隔離部分的側壁可自基材406之頂表面(例如第一表面)朝著錐形部分504b向外呈喇叭狀展開。換言之，深溝渠隔離結構410b之深溝渠隔離部分的寬度在喇叭狀部分504a中可以非線性的方式或非均勻的方式增加。
錐形部分504b可包含寬度自基材406之頂表面(例如第一表面)至基材406中朝基材406之底表面(例如第二表面)改變的錐形側壁。在錐形部分504b中的側壁可漸縮，以使深溝渠隔離結構410b的溝渠之寬度自基材406之頂表面(例如第一表面)至基材406中朝基材406之底表面(例如第二表面)持續地以均勻的方式減少。取代地，深 溝渠隔離結構410b可自基材406之底表面(例如第二表面)延伸至基材406中，且在錐形部分504b中的側壁可漸縮，以使深溝渠隔離結構410b的溝渠之寬度自基材406之底表面(例如第二表面)至基材406中朝基材406之頂表面(例如第一表面)持續地以均勻的方式減少。
圖5D係繪示沿著圖5A所繪示的線B-B的剖面視圖。圖5D包含深溝渠隔離結構410c的例示配置，其中深溝渠隔離結構410c係包含在QPD區域502的像素感測器200a中。如圖5D所示，深溝渠隔離結構410c包含自基材406之頂表面(例如第一表面)並沿著像素感測器200a的光電二極體408之側邊延伸至基材406中的深溝渠隔離部分(例如溝渠)。
再者，在圖5D所繪示之例示配置中，深溝渠隔離結構410c包含階梯狀剖面輪廓，其具有以階梯方式(例如非線性及/或非均勻的方式)改變寬度的複數個階梯部分506a至階梯部分506e。舉例而言，深溝渠隔離結構410c的深溝渠隔離部分可包含具有第一寬度的階梯部分506a、在階梯部分506a之下且具有小於第一寬度之第二寬度的階梯部分506b、在階梯部分506b之下且具有小於第二寬度之第三寬度的階梯部分506c等。繪示於圖5D中的階梯部分506a至階梯部分506e為一具體例，且其他數量的階梯部分係在本揭露的範圍內。深溝渠隔離結構410c的階梯狀剖面輪廓可減少像素感測器陣列316中的光學散射、可增加在像素感測器陣列316中的滿井轉換、導致在感測 器晶粒306的製造過程中降低對基材406之電漿破壞的可能性，及/或降低在像素感測器陣列316中白色畫素形成的可能性，及其他的例子。
階梯部分506a至階梯部分506e的寬度可自基材406之頂表面(例如第一表面)至基材406中朝基材406之底表面(例如第二表面)改變(例如減少)。取代地，深溝渠隔離結構410c自基材406之底表面(例如第二表面)延伸至基材406中，且階梯部分506a至階梯部分506e的寬度可自基材406之底表面(例如第二表面)至基材406中朝基材406之頂表面(例如第一表面)改變(例如減少)。
須注意的是，在像素感測器陣列316中的QPD區域502a、QPD區域502b、QPD區域502c、QPD區域502d及/或其他QPD區域中的像素感測器200a之一或多個次組合可包含一或多個如圖5A至圖5D所繪示的深溝渠隔離結構配置。舉例而言，在QPD區域502a中的一或多個像素感測器200a可包含深溝渠隔離結構410a之部分(例如具有幾乎連續且均勻的錐狀溝渠)、深溝渠隔離結構410b之部分(例如具有喇叭狀部分504a及錐形部分504b的溝渠)及/或深溝渠隔離結構410c之部分(例如具有階梯部分506a至階梯部分506e的溝渠)。以另一具體例而言，在QPD區域502b中的一或多個像素感測器200a可包含深溝渠隔離結構410a之部分(例如具有幾乎連續且均勻的錐狀溝渠)、深溝渠隔離結構410b之部分(例如具有喇叭狀部分504a及錐形部分504b的溝渠)及/或 深溝渠隔離結構410c之部分(例如具有階梯部分506a至階梯部分506e的溝渠)。以另一具體例而言，在QPD區域502c中的一或多個像素感測器200a可包含深溝渠隔離結構410a之部分(例如具有幾乎連續且均勻的錐狀溝渠)、深溝渠隔離結構410b之部分(例如具有喇叭狀部分504a及錐形部分504b的溝渠)及/或深溝渠隔離結構410c之部分(例如具有階梯部分506a至階梯部分506e的溝渠)。以另一具體例而言，在QPD區域502d中的一或多個像素感測器200a可包含深溝渠隔離結構410a之部分(例如具有幾乎連續且均勻的錐狀溝渠)、深溝渠隔離結構410b之部分(例如具有喇叭狀部分504a及錐形部分504b的溝渠)及/或深溝渠隔離結構410c之部分(例如具有階梯部分506a至階梯部分506e的溝渠)。
在一些實施例中，特定的深溝渠隔離結構配置可為QPD區域中的像素感測器200a選擇，以滿足像素感測器陣列316的QE參數、滿足像素感測器陣列316的FWC參數及/或滿足像素感測器陣列316的其他參數。
如上所述，圖5A至圖5D係提供為具體例。其他具體例可不同於參照圖5A至圖5D所述者。
圖5A至圖5D係本揭露所述之形成感測器晶粒306的像素感測器陣列316之例示實施例600的示意圖。在一些實施例中，參照圖6A至圖6D所述之一或多個半導體製程操作可在感測器晶粒306與電路晶粒308接合以形成影像感測器裝置310之前進行。在一些實施例中，參照 圖6A至圖6D所述之一或多個半導體製程操作可以半導體製程工具102至半導體製程工具116之一或多者來進行。在一些實施例中，參照圖6A至圖6D所述之一或多個半導體製程操作可以其他半導體製程工具來進行。圖6A至圖6D係沿著圖5A中的像素感測器陣列316之QPD區域502的剖面線B-B所繪示。
請參閱圖6A，一或多個半導體製程操作可針對感測器晶粒306的基材406來進行。基材406可包含半導體晶圓、半導體晶粒及/或其他類型的半導體工件。
如圖6B所示，DPW區域416可形成在基材406中。舉例而言，DPW區域416可形成(例如在俯視圖中為圓形或環形)在基材406中，以提供在QPD區域502中的像素感測器200a及/或像素感測器200a的次區域402a至次區域402d電性隔離及/或光學隔離。在一些實施例中，離子佈植工具114藉由離子佈植來摻雜基材406，以形成DPW區域416。舉例而言，離子佈植工具114可植入p+離子至基材406的第一區域中，以形成DPW區域416。在一些實施例中，基材406可利用其他摻雜技術(例如擴散)來摻雜，以形成DPW區域416。
進一步如圖6B所示，淺溝渠隔離區域418可形成在基材406中的DPW區域416之上及/或上方。為了形成淺溝渠隔離區域418，在DPW區域416之上的基材406係被蝕刻以形成溝渠(或其他類型的凹槽)在DPW區域416之上的基材406中。溝渠可自底表面(例如第二表 面)被蝕刻至基材406中。然後，溝渠可以一或多種介電材料填充，以形成在溝渠中的淺溝渠隔離區域418。
為了形成溝渠，沉積工具102可形成光阻層在基材406上。曝光工具104可暴露光阻層至輻射光源，以圖案化光阻層，顯影工具106可顯影及移除光阻層之部分，以暴露圖案，而蝕刻工具108可蝕刻基材406之部分，以形成溝渠。在一些實施例中，在蝕刻工具108蝕刻基材406以形成溝渠之後，光阻移除工具移除光阻層之剩餘部分(例如利用化學剝離劑、電漿灰化及/或其他技術)。
沉積工具102可沉積一或多種介電材料在溝渠內。沉積工具102可利用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術或其他類型的沉積技術來沉積一或多種介電材料。在一或多種介電材料被沉積在溝渠內之後，平坦化工具110可平坦化淺溝渠隔離區域418，以使淺溝渠隔離區域418之頂表面與基材406之底表面幾乎為相同高度(或共平面)。
如圖6C所示，可摻雜基材406以形成在QPD區域502中的像素感測器200a的光電二極體408。在一些實施例中，離子佈植工具114以不同類型的摻質及/或以不同濃度的摻質來摻雜基材406的複數個區域。舉例而言，離子佈植工具114可在基材406中佈植p+離子以形成p型區域，及/或可在基材中佈植n+離子以形成n型區域，以形成光電二極體408。離子佈植工具114可形成n型區域/p型區域在DPW區域416及淺溝渠隔離區域418之 間。在一些實施例中，基材406的複數個區域可利用其他摻雜技術(例如擴散)來摻雜，以形成光電二極體408。
如圖6D所示，傳輸電晶體214可形成在基材406中及/或上方。在一些實施例中，各別的傳輸電晶體214可形成在像素感測器200a的次區域402a至次區域402d之每一者內。舉例而言，第一傳輸電晶體214可形成在次區域402a的DPW區域416及淺溝渠隔離區域418(且在光電二極體408之上)，第二傳輸電晶體214可形成在次區域402b的DPW區域416及淺溝渠隔離區域418(且在光電二極體408之上)，第三傳輸電晶體214可形成在次區域402c的DPW區域416及淺溝渠隔離區域418(且在光電二極體408之上)，第四傳輸電晶體214可形成在次區域402d的DPW區域416及淺溝渠隔離區域418(且在光電二極體408之上)等。
半導體製程工具102至半導體製程工具116之一或多者可利用各種半導體製程技術來形成傳輸電晶體214，例如光微影、蝕刻、沉積、電鍍、摻雜、磊晶、離子佈植及/或其他合適的半導體製程技術。在一些實施例中，半導體製程工具102至半導體製程工具116之一或多者可形成一或多層及/或結構在感測器晶粒306(例如後端製程區域312a)上，及一或多層及/或結構在後端製程區域312a內。
如上所述，圖6A至圖6D係提供為具體例。關於圖6A至圖6D的其他具體例可與所述者不同。
圖7係繪示本揭露所述之半導體基材接合之例示實施例700的示意圖。如圖7所示，可進行接合操作，以接合感測器晶圓302及電路晶圓304而形成影像感測器裝置310(例如堆疊影像感測器裝置)。在一些實施例中，參照圖7所述的一或多個操作可在參照圖6A至圖6D所述的一或多個操作之後進行。在一些實施例中，參照圖7所述之一或多個半導體製程操作可以半導體製程工具102至半導體製程工具116之一或多者來進行。在一些實施例中，參照圖7所述之一或多個半導體製程操作可以其他半導體製程工具來進行。
在步驟702中，影像感測器裝置310可藉由接合感測器晶圓302及電路晶圓304而形成。舉例而言，接合工具116可進行接合操作，以利用混合接合技術、直接接合技術、共晶接合技術及/或其他接合技術來接合感測器晶圓302及電路晶圓304。在接合操作中，在感測器晶圓302上的感測器晶粒306係與在電路晶圓304上的相關電路晶粒308接合，以形成影像感測器裝置310(例如堆疊影像感測器裝置)。
在步驟704中，於步驟702中接合感測器晶圓302及電路晶圓304之後，感測器晶圓302的基材406可被向下研磨，以減少在感測器晶圓302上的感測器晶粒306的基材406之厚度。在一些實施例中，平坦化工具110進行化學機械平坦化操作或其他平坦化操作，以為了感測器晶粒306的後側製程做準備而減少基材406之厚度。在 一些實施例中，感測器晶粒306的基材406之厚度係減少至約3微米至約10微米的範圍，以促進感測器晶粒306的後側製程，而使得感測器晶粒306的像素感測器200可達到足夠高的量子效率。然而，其他數值範圍仍在本揭露的範圍內。
如上所述，圖7係提供為具體例。其他具體例可不同於參照圖7所述者。
圖8係繪示本揭露所述之形成溝渠之例示實施例800的示意圖。如圖8所示，可進行蝕刻-沉積-蝕刻循環802，以形成溝渠在包含於影像感測器裝置310內的感測器晶粒306的基材406中。溝渠可用以形成深溝渠隔離結構410在感測器晶粒306的像素感測器陣列316中。在一些實施例中，參照圖8所述的一或多個操作可在參照圖7所述的一或多個操作之後(例如在感測器晶圓302與電路晶圓304的接合以形成影像感測器裝置310之後)進行。在一些實施例中，參照圖8所述之一或多個半導體製程操作可以半導體製程工具102至半導體製程工具116之一或多者來進行。在一些實施例中，參照圖8所述之一或多個半導體製程操作可以其他半導體製程工具來進行。
如圖8所示，第一蝕刻-沉積-蝕刻循環802可包含第一蝕刻操作804、沉積操作806及第二蝕刻操作808。在第一蝕刻操作804中，沉積工具102可形成光阻層810在基材406上。曝光工具104可暴露光阻層810至輻射光源，以圖案化光阻層810，顯影工具106可顯影及移除 光阻層810之部分，以暴露圖案。蝕刻工具108可蝕刻基材406之部分，以形成溝渠812至第一深度。蝕刻工具108可利用蝕刻劑814，以進行異向性蝕刻操作，以形成溝渠812，其中基材406係基於光阻層810中的圖案，以約全方向的方式被蝕刻。蝕刻劑814可六氟化硫(SF6)及/或其他合適的蝕刻劑。
在沉積操作806中，沉積工具102可沉積側壁保護層816在溝渠812中及在光阻層810上。沉積工具102可利用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術或其他類型的沉積技術來沉積側壁保護層816。在一些實施例中，沉積工具102可利用沉積氣體(例如全氟環丁烷(C4H8))來沉積側壁保護層816的材料。側壁保護層816可包含介電材料、聚合物材料及/或其他合適的材料。
在第二蝕刻操作808中，蝕刻工具108可自溝渠812的底表面及自光阻層810移除側壁保護層816。第二蝕刻操作808可包含蝕刻工具108進行異向性蝕刻操作(例如方向性蝕刻)，以自溝渠812的底表面及自光阻層810移除側壁保護層816。異向性蝕刻操作的高度方向性特性可使側壁保護層816自溝渠812的底表面被移除，而使側壁保護層816保留在溝渠812的側壁上。蝕刻工具108可利用蝕刻劑814，以進行異向性蝕刻操作。蝕刻劑814可包含六氟化硫(SF6)及/或其他合適的蝕刻劑。
接著，可進行第二蝕刻-沉積-蝕刻循環802，以 使複數個溝渠的深度自第一深度增加至第二深度。在第二蝕刻-沉積-蝕刻循環802中，側壁保護層816在第二蝕刻-沉積-蝕刻循環802的第一蝕刻操作804過程中保護溝渠812的側壁。這可使複數個溝渠的深度自第一深度變成第二深度，而最小化溝渠812之寬度的成長或增加。這可使溝渠812利用複數次蝕刻-沉積-蝕刻循環802而形成為相對高深寬比(例如溝渠812之深度對溝渠812之寬度的比例)。溝渠812的相對高深寬比可減少在像素感測器陣列316中的相鄰像素感測器200a之間的空間，並增加在像素感測器陣列316中的像素感測器密度。
在一些實施例中，可進行參照圖8所繪示及所述之複數次蝕刻-沉積-蝕刻循環802，以形成溝渠812為特定深度。在一些實施例中，可選擇蝕刻-沉積-蝕刻循環802的次數，以達到特定深度、特定深寬比、特定半導體製程產率及/或滿足其他參數。
如上所述，圖8係提供為具體例。關於圖8的其他具體例可與所述者不同。
圖9A及圖9B係繪示本揭露所述之形成溝渠之例示實施例900的示意圖。如圖9A及圖9B所示，例示實施例900包含形成溝渠812a在包含於影像感測器裝置310內的感測器晶粒306之基材406中的具體例。溝渠812a可用以形成深溝渠隔離結構410a在感測器晶粒306的像素感測器陣列316中，其中深溝渠隔離結構410a包含錐形側壁，其寬度係自基材406之頂表面(例如第一表 面)至基材406中朝基材406之底表面(例如第二表面)變化。
在一些實施例中，參照圖9A及圖9B所述之一或多個操作可在參照圖7所述的一或多個操作之後(例如在感測器晶圓302與電路晶圓304的接合以形成影像感測器裝置310之後)進行。在一些實施例中，參照圖9A及圖9B所述之一或多個半導體製程操作可以半導體製程工具102至半導體製程工具116之一或多者來進行。在一些實施例中，參照圖9A及圖9B所述之一或多個半導體製程操作可以其他半導體製程工具來進行。在一些實施例中，參照圖9A及圖9B所述之一或多個半導體製程操作可參照圖8的例示實施例800來進行。
如圖9A所示，溝渠812a包含錐形側壁，其寬度係自基材406之頂表面(例如第一表面)至基材406中朝基材406之底表面(例如第二表面)變化。側壁可漸縮而使溝渠812a之寬度自基材406之頂表面(例如第一表面)至基材406中朝基材406之底表面(例如第二表面)持續地以均勻的方式減少。
為了形成圖9A所繪示之溝渠812a的輪廓，蝕刻工具108可利用電漿蝕刻技術，其偏壓係用來控制蝕刻劑814的撞擊及/或在電漿中的離子902的撞擊。為了製作溝渠812a的均勻且連續之錐形側壁，蝕刻工具108可利用固定偏壓(例如具有固定頻率的偏壓)，其中偏壓係包含在約30伏特至約100伏特的範圍內。然而，其他數值範 圍仍在本揭露的範圍內。
在圖9B中，沿著溝渠812a的剖面(表示為沿著線C-C)係重疊在跨越複數個溝渠812a的剖面(表示為沿著線B-B)上。如圖9B所示，沿著線C-C的溝渠812a的深度係不同於沿著溝渠812a的不同位置。以一具體例而言，相對於在交叉點904之間的過渡區906中的溝渠812a之深度，溝渠812a在交叉點904的深度較大，其中交叉點904係在跨越圖9B的溝渠812a與進入圖9B中的頁面之溝渠812a之間。如圖9B進一步所示，參照圖9A所述之電漿蝕刻技術可造成交叉點904大約為U形的輪廓及過渡區906大約為具有向上之彎曲末端的平坦外型輪廓。
如上所述，圖9A及圖9B係提供為具體例。其他具體例可不同於參照圖9A及圖9B所述者。
圖10A及圖10B係繪示本揭露所述之形成溝渠之例示實施例1000的示意圖。如圖10A及圖10B所示，例示實施例1000包含形成溝渠812b在包含於影像感測器裝置310內的感測器晶粒306之基材406中的具體例。溝渠812a可用以形成深溝渠隔離結構410b在感測器晶粒306的像素感測器陣列316中，其中深溝渠隔離結構410b包含喇叭狀部分及錐形部分。因此，溝渠812b相似於保齡球瓶的輪廓。
在一些實施例中，參照圖10A及圖10B所述之一或多個操作可在參照圖7所述的一或多個操作之後(例如 在感測器晶圓302與電路晶圓304的接合以形成影像感測器裝置310之後)進行。在一些實施例中，參照圖10A及圖10B所述之一或多個半導體製程操作可以半導體製程工具102至半導體製程工具116之一或多者來進行。在一些實施例中，參照圖10A及圖10B所述之一或多個半導體製程操作可以其他半導體製程工具來進行。在一些實施例中，參照圖10A及圖10B所述之一或多個半導體製程操作可參照圖8的例示實施例800來進行。
如圖10A所示，溝渠812b包含喇叭狀部分504a及錐形部分504b。喇叭狀部分504a可朝向基材406的頂表面(例如第一表面)，而錐形部分504b可朝向基材406的底表面(例如第二表面)，以使錐形部分504b在喇叭狀部分504a之下。取代地，喇叭狀部分504a可朝向基材406的底表面(例如第二表面)，而錐形部分504b可朝向基材406的頂表面(例如第一表面)，以使錐形部分504b在喇叭狀部分504a之上。
為了形成圖10A所繪示之溝渠812b的輪廓，蝕刻工具108可利用電漿蝕刻技術，其偏壓係用來控制蝕刻劑814的撞擊及/或在電漿中的離子1002的撞擊。為了製作喇叭狀部分504a及錐形部分504b，蝕刻工具108可利用時變性的偏壓，其中偏壓係包含在約30伏特至約100伏特的範圍內。然而，其他數值範圍仍在本揭露的範圍內。時變性偏壓改變蝕刻劑814的撞擊及/或在電漿中的離子1002的撞擊方向性，以使較大量的等向性蝕刻在喇叭狀部 分504a中發生，而較大量的異向性蝕刻在錐形部分504b中發生。
在圖10B中，沿著溝渠812b的剖面(表示為沿著線D-D)係重疊在跨越複數個溝渠812b的剖面(表示為沿著線B-B)上。如圖10B所示，沿著線D-D的溝渠812b的深度係不同於沿著溝渠812b的不同位置。以一具體例而言，相對於在交叉點1004之間的過渡區1006中的溝渠812b之深度，溝渠812b在交叉點1004的深度較大，其中交叉點1004係在跨越圖10B的溝渠812b與進入圖10B中的頁面之溝渠812b之間。如圖10B進一步所示，參照圖10A所述之電漿蝕刻技術可造成交叉點1004大約為碗形(或彎曲形)的輪廓。過渡區1006在交叉點1004之間係相似於尖端或三角形。
如上所述，圖10A及圖10B係提供為具體例。其他具體例可不同於參照圖10A及圖10B所述者。
圖11A及圖11B係繪示本揭露所述之形成溝渠之例示實施例1100的示意圖。如圖11A及圖11B所示，例示實施例1100包含形成溝渠812c在包含於影像感測器裝置310內的感測器晶粒306之基材406中的具體例。溝渠812a可用以形成深溝渠隔離結構410c在感測器晶粒306的像素感測器陣列316中，其中深溝渠隔離結構410c包含複數個階梯部分。
在一些實施例中，參照圖11A及圖11B所述之一或多個操作可在參照圖7所述的一或多個操作之後(例如 在感測器晶圓302與電路晶圓304的接合以形成影像感測器裝置310之後)進行。在一些實施例中，參照圖11A及圖11B所述之一或多個半導體製程操作可以半導體製程工具102至半導體製程工具116之一或多者來進行。在一些實施例中，參照圖11A及圖11B所述之一或多個半導體製程操作可以其他半導體製程工具來進行。在一些實施例中，參照圖11A及圖11B所述之一或多個半導體製程操作可參照圖8的例示實施例800來進行。
如圖11A所示，溝渠812c包含階梯狀剖面輪廓，其具有以階梯方式(例如非線性及/或非均勻的方式)改變寬度的複數個階梯部分506a至階梯部分506e。舉例而言，溝渠812c可包含具有第一寬度的階梯部分506a、在階梯部分506a之下且具有小於第一寬度之第二寬度的階梯部分506b、在階梯部分506b之下且具有小於第二寬度之第三寬度的階梯部分506c等。
階梯部分506a至階梯部分506e的寬度可自基材406之頂表面(例如第一表面)至基材406中朝基材406之底表面(例如第二表面)改變(例如減少)。取代地，溝渠812c自基材406之底表面(例如第二表面)延伸至基材406中，且階梯部分506a至階梯部分506e的寬度可自基材406之底表面(例如第二表面)至基材406中朝基材406之頂表面(例如第一表面)改變(例如減少)。
為了形成圖11A所繪示之溝渠812c的輪廓，蝕刻工具108可利用電漿蝕刻技術，其偏壓係用來控制蝕刻 劑814的撞擊及/或在電漿中的離子1102的撞擊。為了製作溝渠812c之側壁的階梯狀輪廓，蝕刻工具108可利用固定偏壓設定。然而，取代使用固定頻率的偏壓，蝕刻工具108可在偏壓設定中產生脈衝偏壓，以使偏壓用於不連續的時間週期。使用不連續的時間週期中的偏壓導致溝渠812c的階梯狀輪廓。偏壓設定係包含在約30伏特至約100伏特的範圍內。然而，其他數值範圍仍在本揭露的範圍內。
在圖11B中，沿著溝渠812c的剖面(表示為沿著線E-E)係重疊在跨越複數個溝渠812c的剖面(表示為沿著線B-B)上。如圖11B所示，沿著線E-E的溝渠812c的深度係不同於沿著溝渠812c的不同位置。以一具體例而言，相對於在交叉點1104之間的過渡區1106中的溝渠812c之深度，溝渠812c在交叉點1104的深度較大，其中交叉點1104係在跨越圖11B的溝渠812c與進入圖11B中的頁面之溝渠812c之間。如圖11B進一步所示，參照圖11A所述之電漿蝕刻技術可造成交叉點1104大約為V形的輪廓。過渡區1106在交叉點1104之間係相似於圓峰或可具有凸形輪廓。
如上所述，圖11A及圖11B係提供為具體例。其他具體例可不同於參照圖11A及圖11B所述者。
圖12A至圖12F係繪示本揭露所述之形成感測器晶粒306的像素感測器陣列316之例示實施例1200的示意圖。在一些實施例中，參照圖12A至圖12F所述之一 或多個操作可在參照圖8、圖9A、圖10A及/或圖11A及其他例示所述的一或多個操作之後進行。在一些實施例中，參照圖12A至圖12F所述之一或多個半導體製程操作可以半導體製程工具102至半導體製程工具116之一或多者來進行。在一些實施例中，參照圖12A至圖12F所述之一或多個半導體製程操作可以其他半導體製程工具來進行。圖12A至圖12F係沿著圖5A中的像素感測器陣列316之QPD區域502的剖面線B-B來繪示。
如圖12A所示，溝渠(例如溝渠812、溝渠812a、溝渠812b及/或溝渠812c)可以一或多種介電材料填充，以形成深溝渠隔離結構410b。當例示實施例1200係繪示關於深溝渠隔離結構410b(例如具有階梯狀輪廓的深溝渠隔離結構)，參照圖12A至圖12F所述之操作可以其他深溝渠隔離結構相關的說明進行。
沉積工具102可沉積一或多種介電材料在溝渠內。舉例而言，沉積工具102可共形地沉積高k介電質襯墊412，以使高k介電質襯墊412共形於溝渠的輪廓。以另一具體例而言，沉積工具102可沉積氧化層414在高k介電質襯墊412之上及/或上方，以使氧化層414填充在溝渠內。沉積工具102也可沉積高k介電質襯墊412及/或氧化層414在基材406之頂表面(例如第一表面)之上及/或上方。沉積工具102可利用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術或其他類型的沉積技術來沉積高k介電質襯墊412及/或氧化層414。在高k介電質 襯墊412及/或氧化層414被沉積在溝渠內之後，平坦化工具110可平坦化高k介電質襯墊412及/或氧化層414。
如圖12B所示，金屬層422可形成在氧化層414之上及/或上方。介電層424可形成在金屬層422之上及/或上方。沉積工具102可利用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術或其他類型的沉積技術來沉積金屬層422的材料，電鍍工具112可利用電鍍操作來沉積金屬層422的材料，或前述之組合。沉積工具102可利用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術或其他類型的沉積技術來沉積介電層424。在介電層424沉積之後，平坦化工具110可平坦化介電層424。
如圖12C所示，可移除金屬層422及介電層424之部分，以形成網格結構420在深溝渠隔離結構410b上。為了形成網格結構420，沉積工具102可形成光阻層在介電層424上。曝光工具104可暴露光阻層至輻射光源，以圖案化光阻層，顯影工具106可顯影及移除光阻層之部分，以暴露圖案，而蝕刻工具108可蝕刻金屬層422及介電層424之部分，以形成網格結構420。在一些實施例中，在蝕刻工具108蝕刻金屬層422及介電層424以形成網格結構420之後，光阻移除工具移除光阻層之剩餘部分(例如利用化學剝離劑、電漿灰化及/或其他技術)。
如圖12D所示，彩色濾光片區域426可形成在像素感測器200a的光電二極體408上。舉例而言，第一彩 色濾光片區域426可形成在第一像素感測器200a的次區域402a及次區域402b中，第二彩色濾光片區域426可形成在第二像素感測器200a的次區域402c及次區域402d中等。沉積工具102可利用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術或其他類型的沉積技術來沉積彩色濾光片區域426。
如圖12E所示，下層428可形成在彩色濾光片區域426之上及/或上方及/或在網格結構420之上及/或上方。沉積工具102可利用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術或其他類型的沉積技術來沉積下層428。下層428可共形於彩色濾光片區域426的外型。在下層428沉積之後，平坦化工具110可平坦化下層428。
如圖12F所示，微透鏡404可形成在下層428之上及/或上方。舉例而言，第一微透鏡404可形成在第一像素感測器200a的彩色濾光片區域426上，第二微透鏡404可形成在第二像素感測器200a的彩色濾光片區域426上等。
如上所述，圖12A至圖12F係提供為具體例。其他具體例可不同於參照圖12A至圖12F所述者。
圖13A至圖13C係繪示本揭露所述之像素感測器陣列316之例示實施例1300的示意圖。像素感測器陣列316可包含於感測器晶粒306中，其可包含於影像感測器裝置310內。在例示實施例1300中，DPW區域416係 於像素感測器陣列316中省略，且像素感測器陣列316包含深溝渠隔離結構，其具有兩個或更多個延伸特定深度至基材406中的深溝渠隔離部分。不同深度的深溝渠隔離部分可使像素感測器200a的光電二極體408所產生的光電流結合成統一的光電流，其可用於包含感測器晶粒306之影像感測器裝置310的自動對焦操作。
圖13A係繪示沿著圖5A所繪示的線B-B的剖面視圖。圖13A包含例示實施例1300，其中像素感測器陣列316包含相似於圖5B所繪示之深溝渠隔離結構410a的深溝渠隔離結構410a，其深溝渠隔離結構410a之側壁漸縮，而使深溝渠隔離結構410a之寬度以均勻的方式持續地減少。
圖13A包含深溝渠隔離結構410a的例示配置，其中深溝渠隔離結構410a包含兩個或多個自基材406之頂表面(例如第一表面)延伸不同深度至基材406中的深溝渠隔離部分。舉例而言，深溝渠隔離結構410a可包含延伸至基材406中大約相同深度D1的深溝渠隔離部分1302，且可包含延伸至基材406中大約相同深度D2的深溝渠隔離部分1304，而深度D1大於深度D2。深度D1可選擇為使深溝渠隔離部分1302自基材406之頂表面(例如第一表面)延伸至在基材406之底表面(例如第二表面)的淺溝渠隔離區域418。深度D2可選擇為使深溝渠隔離部分1304自基材406之頂表面(例如第一表面)延伸至基材406之部分，而使基材406將深溝渠隔離部分1304 與在基材406之底表面(例如第二表面)的淺溝渠隔離區域418分開。換言之，深溝渠隔離部分1304不延伸至在基材406之底表面(例如第二表面)的任何淺溝渠隔離區域418，而是藉由基材406與淺溝渠隔離區域418分開。
深溝渠隔離部分1302可位於像素感測器200a之外圍的周圍，並提供相鄰像素感測器200a之間的電性隔離及/或光學隔離。深溝渠隔離部分1304可位於像素感測器200a中的次區域402之間。舉例而言，第一深溝渠隔離部分1304可位於第一像素感測器200a的次區域402a及次區域402b之間，第二深溝渠隔離部分1304可位於第二像素感測器200a的次區域402c及次區域402d之間等。
在像素感測器200a中的深溝渠隔離部分1304之底部之間的基材406內的間隙可使像素感測器200a的光電二極體408所產生的光電流可被合併並結合成聯合光電流，而藉由像素感測器200a的傳輸電晶體214傳輸。這使得四象限光感測可用來支持影像感測器裝置310的自動對焦操作。特別地，像素感測器200a的光電二極體408所產生的光電流可被合併並結合成聯合光電流，以使光電二極體408的不同量子效率可跨越光電二極體而被平均，以在光電二極體408中達到更平均的飽和時間並縮短自動對焦時間。
在一些實施例中，深度D1係包含在約0.5微米至約10微米的範圍內，則足夠的光子吸收量可存在於光電二 極體408中，而提供相鄰的像素感測器200a之間足夠的電性隔離及/或光學隔離。然而，其他數值範圍仍在本揭露的範圍內。在一些實施例中，深度D2係包含在深度D1的約62%至約78%的範圍內，以減少無法控制的佈植擴散的可能性，而提供在像素感測器200a中的光電二極體408之間足夠的光電子溢流。然而，其他數值範圍仍在本揭露的範圍內。
在一些實施例中，在深溝渠隔離部分1302之頂部的深溝渠隔離部分1302之寬度W1係包含在約80奈米至約200奈米的範圍內，則足夠的光子吸收量可存在於光電二極體408中，而提供相鄰的像素感測器200a之間足夠的電性隔離及/或光學隔離。然而，其他數值範圍仍在本揭露的範圍內。在一些實施例中，在深溝渠隔離部分1304之頂部的深溝渠隔離部分1304之寬度W2係包含在寬度W1的約62%至約78%的範圍內，以減少像素感測器陣列316的光散射，而在像素感測器陣列316中達到足夠高產量的像素感測器200a。然而，其他數值範圍仍在本揭露的範圍內。
圖13B係繪示沿著圖5A所繪示的線B-B的剖面視圖。圖13B包含例示實施例1300，其中像素感測器陣列316包含相似於圖5C所繪示之深溝渠隔離結構410b的深溝渠隔離結構410b，其深溝渠隔離結構410b包含近似於保齡球瓶的剖面輪廓。特別地，深溝渠隔離結構410b的深溝渠隔離部分1302及深溝渠隔離部分1304可包含 喇叭狀部分504a及錐形部分504b。DPW區域416係被省略，且深溝渠隔離部分1302延伸至在基材406之底表面(例如第二表面)的淺溝渠隔離區域418。深溝渠隔離部分1304延伸至基材406中而不延伸至淺溝渠隔離區域418，以使深溝渠隔離部分1304與淺溝渠隔離區域418之間的基材406內的間隙可使光電子溢流在像素感測器200a的光電二極體408之間。
圖13C係繪示沿著圖5A所繪示的線B-B的剖面視圖。圖13C包含例示實施例1300，其中像素感測器陣列316包含相似於圖5D所繪示之深溝渠隔離結構410c的深溝渠隔離結構410c，其深溝渠隔離結構410c包含具有複數個階梯部分506a至階梯部分506e的階梯狀剖面輪廓。DPW區域416係被省略，且深溝渠隔離部分1302延伸至在基材406之底表面(例如第二表面)的淺溝渠隔離區域418。深溝渠隔離部分1304延伸至基材406中而不延伸至淺溝渠隔離區域418，以使深溝渠隔離部分1304與淺溝渠隔離區域418之間的基材406內的間隙可使光電子溢流在像素感測器200a的光電二極體408之間。
如上所述，圖13A至圖13C係提供為具體例。其他具體例可不同於參照圖13A至圖13C所述者。
圖14A至圖14C係繪示本揭露所述之形成溝渠之例示實施例1400的示意圖。如圖14A至圖14C所示，例示實施例1400包含形成溝渠812c在包含於影像感測器裝置310的感測器晶粒306之基材406內的具體例。 溝渠812c可用來形成深溝渠隔離結構410c在感測器晶粒306的像素感測器陣列316內，其中深溝渠隔離結構410c包含具有複數個階梯部分的階梯狀剖面輪廓。特別地，溝渠812c可用來形成包含在像素感測器陣列316中具有不同深度之深溝渠隔離部分1302及深溝渠隔離部分1304的深溝渠隔離結構410c，如圖13C所示。然而，參照圖14A至圖14C所述之技術可用來形成用於形成圖13A之深溝渠隔離結構410a的溝渠812a及/或用來形成用於形成圖13B之深溝渠隔離結構410b的溝渠812b，及其他例示。
如圖14A所示，參照圖14A至圖14C所述之一或多個操作可在參照圖6A至圖6D及/或圖7所述的一或多個操作之後(例如在感測器晶圓302與電路晶圓304的接合以形成影像感測器裝置310之後)進行。在一些實施例中，參照圖14A至圖14C所述之一或多個半導體製程操作可以半導體製程工具102至半導體製程工具116之一或多者來進行。在一些實施例中，參照圖14A至圖14C所述之一或多個半導體製程操作可以其他半導體製程工具來進行。
如圖14B所示，溝渠812c可沿著像素感測器200a的次區域402a至次區域402d的光電二極體408之側部而形成在基材406中。在一些實施例中，蝕刻-沉積-蝕刻循環802可藉由半導體製程工具102至半導體製程工具116之一或多者來進行，以形成溝渠812c的溝渠 部分1402及溝渠部分1404。如圖14B進一步所示，溝渠部分1402可自基材406之頂表面(例如第一表面)延伸至基材406中至在基材406之底表面(例如第二表面)的淺溝渠隔離區域418。溝渠部分1404可自基材406之頂表面(例如第一表面)延伸至基材406中，而不延伸至在基材406之底表面(例如第二表面)的任何淺溝渠隔離區域418。如此，基材406之部分保留在溝渠部分1402及淺溝渠隔離區域418之間。
如圖14C所示，溝渠812c可以一或多種介電材料填充，以形成包含深溝渠隔離部分1302及深溝渠隔離部分1304的深溝渠隔離結構410c。舉例而言，溝渠812c可以高k介電質襯墊412及氧化層414來填充，及其他例示。在一些實施例中，溝渠812c可以一或多種介電材料填充，如以上參照圖12A所述。再者，可進行參照圖12B至圖12F所述之額外的製程操作，以製造感測器晶粒306的像素感測器陣列316。
如上所述，圖14A至圖14C係提供為具體例。其他具體例可不同於參照圖14A至圖14C所述者。
圖15A至圖15C係繪示本揭露所述之像素感測器陣列316之例示實施例1500的示意圖。像素感測器陣列316可包含於感測器晶粒306中，其可包含於影像感測器裝置310內。在例示實施例1500中，DPW區域416係於像素感測器陣列316中省略，且像素感測器陣列316包含深溝渠隔離結構，其具有兩個或更多個延伸特定深度至 基材406中的深溝渠隔離部分。不同深度的深溝渠隔離部分可使像素感測器200a的光電二極體408所產生的光電流結合成統一的光電流，其可用於包含感測器晶粒306之影像感測器裝置310的自動對焦操作。再者，不同深度的深溝渠隔離部分可使在相同QPD區域502中的複數個像素感測器200a所產生的光電流結合成統一的光電流，以進一步縮短自動對焦時間及增加自動對焦準確度。
圖15A係繪示沿著圖5A所繪示的線B-B的剖面視圖。圖15A包含例示實施例1500，其中像素感測器陣列316包含相似於圖5B所繪示之深溝渠隔離結構410a的深溝渠隔離結構410a，其深溝渠隔離結構410a之側壁漸縮，而使深溝渠隔離結構410a之寬度以均勻的方式持續地減少。
圖15A包含深溝渠隔離結構410a的例示配置，其中深溝渠隔離結構410a包含三個或多個自基材406之頂表面(例如第一表面)延伸不同深度至基材406中的深溝渠隔離部分。舉例而言，深溝渠隔離結構410a可包含延伸深度D1至基材406中的深溝渠隔離部分1502，且可包含延伸深度D2至基材406中的深溝渠隔離部分1504，而深度D1大於深度D2。再者，深溝渠隔離結構410a可包含延伸深度D3至基材406中的深溝渠隔離部分1506，其中深度D3大於深度D2並小於深度D1。
深溝渠隔離部分1502可沿著QPD區域502之外圍延伸，且可定義QPD區域502與相鄰的QPD區域 502之間的邊界。深溝渠隔離部分1504可延伸在QPD區域502之像素感測器200a中的光電二極體408之間。深溝渠隔離部分1506可延伸在相同的QPD區域502內的像素感測器200a之間。
深度D1可選擇為使深溝渠隔離部分1502自基材406之頂表面(例如第一表面)延伸至在基材406之底表面(例如第二表面)的淺溝渠隔離區域418。深度D2可選擇為使深溝渠隔離部分1504自基材406之頂表面(例如第一表面)延伸至基材406之部分，而使基材406將深溝渠隔離部分1304與在基材406之底表面(例如第二表面)的淺溝渠隔離區域418分開。換言之，深溝渠隔離部分1504不延伸至在基材406之底表面(例如第二表面)的任何淺溝渠隔離區域418。深度D3可選擇為使深溝渠隔離部分1506自基材406之頂表面(例如第一表面)延伸至基材406之部分，而使基材406將深溝渠隔離部分1304與在基材406之底表面(例如第二表面)的淺溝渠隔離區域418分開。換言之，深溝渠隔離部分1506不延伸至在基材406之底表面(例如第二表面)的任何淺溝渠隔離區域418。
在像素感測器200a中的深溝渠隔離部分1504之底部之間的基材406內的間隙可使像素感測器200a的光電二極體408所產生的光電流可被合併並結合成聯合光電流，而藉由像素感測器200a的傳輸電晶體214傳輸。再者，在相同QPD區域502內的像素感測器200a中的深溝渠隔離部分1506之底部之間的基材406內的間隙可使 在相同QPD區域502內的像素感測器200a所產生的光電流可被合併並結合成聯合光電流，而藉由在相同QPD區域502內的像素感測器200a的傳輸電晶體214傳輸。
在一些實施例中，深度D1係包含在約0.5微米至約10微米的範圍內，則足夠的光子吸收量可存在於光電二極體408中，而提供相鄰的像素感測器200a之間足夠的電性隔離及/或光學隔離。然而，其他數值範圍仍在本揭露的範圍內。在一些實施例中，深度D3係包含在深度D1的約82%至約98%的範圍內，以減少無法控制的佈植擴散的可能性，而提供在像素感測器200a中的光電二極體408之間足夠的光電子溢流。然而，其他數值範圍仍在本揭露的範圍內。在一些實施例中，深度D2係包含在深度D1的約62%至深度D1的約78%的範圍內，以減少無法控制的佈植擴散的可能性，而提供在像素感測器200a中的光電二極體408之間足夠的光電子溢流。然而，其他數值範圍仍在本揭露的範圍內。在一些實施例中，深度D2係包含在深度D3的約72%至深度D3的約88%的範圍內，以減少無法控制的佈植擴散的可能性，而提供在像素感測器200a中的光電二極體408之間足夠的光電子溢流。然而，其他數值範圍仍在本揭露的範圍內。
在一些實施例中，在深溝渠隔離部分1502之頂部的深溝渠隔離部分1502之寬度W1係包含在約80奈米至約200奈米的範圍內，則足夠的光子吸收量可存在於光電二極體408中，而提供相鄰的像素感測器200a之間足夠 的電性隔離及/或光學隔離。然而，其他數值範圍仍在本揭露的範圍內。在一些實施例中，在深溝渠隔離部分1506之頂部的深溝渠隔離部分1506之寬度W3係包含在寬度W1的約82%至約98%的範圍內，以減少像素感測器陣列316的光散射，而在像素感測器陣列316中達到足夠高產量的像素感測器200a。然而，其他數值範圍仍在本揭露的範圍內。在一些實施例中，在深溝渠隔離部分1504之頂部的深溝渠隔離部分1504之寬度W2係包含在寬度W1的約62%至寬度W1的約78%的範圍內，以減少像素感測器陣列316的光散射，而在像素感測器陣列316中達到足夠高產量的像素感測器200a。然而，其他數值範圍仍在本揭露的範圍內。在一些實施例中，在深溝渠隔離部分1504之頂部的深溝渠隔離部分1504之寬度W2係包含在寬度W3的約72%至寬度W3的約88%的範圍內，以減少像素感測器陣列316的光散射，而在像素感測器陣列316中達到足夠高產量的像素感測器200a。然而，其他數值範圍仍在本揭露的範圍內。
圖15B係繪示沿著圖5A所繪示的線B-B的剖面視圖。圖15B包含例示實施例1500，其中像素感測器陣列316包含相似於圖5C所繪示之深溝渠隔離結構410b的深溝渠隔離結構410b，其深溝渠隔離結構410b包含近似於保齡球瓶的剖面輪廓。特別地，深溝渠隔離結構410b的深溝渠隔離部分1502、深溝渠隔離部分1504及深溝渠隔離部分1506可包含喇叭狀部分504a及錐形部分504b。
DPW區域416係被省略，且深溝渠隔離部分1502延伸至在基材406之底表面(例如第二表面)的淺溝渠隔離區域418。深溝渠隔離部分1504延伸至基材406中而不延伸至淺溝渠隔離區域418，以使深溝渠隔離部分1504與淺溝渠隔離區域418之間的基材406內的間隙可使光電子溢流在像素感測器200a的光電二極體408之間。深溝渠隔離部分1506延伸至基材406中而不延伸至淺溝渠隔離區域418，以使深溝渠隔離部分1506與淺溝渠隔離區域418之間的基材406內的間隙可使光電子溢流在相同QPD區域502中的像素感測器200a之間。
圖15C係繪示沿著圖5A所繪示的線B-B的剖面視圖。圖15C包含例示實施例1500，其中像素感測器陣列316包含相似於圖5D所繪示之深溝渠隔離結構410c的深溝渠隔離結構410c，其深溝渠隔離結構410c包含階梯狀剖面輪廓。特別地，深溝渠隔離部分1502、深溝渠隔離部分1504及深溝渠隔離部分1506可包含複數個階梯部分506a至階梯部分506e。DPW區域416係被省略，且深溝渠隔離部分1502延伸至在基材406之底表面(例如第二表面)的淺溝渠隔離區域418。深溝渠隔離部分1504延伸至基材406中而不延伸至淺溝渠隔離區域418，以使深溝渠隔離部分1504與淺溝渠隔離區域418之間的基材406內的間隙可使光電子溢流在像素感測器200a的光電二極體408之間。深溝渠隔離部分1506延伸至基材406中而不延伸至淺溝渠隔離區域418，以使深溝渠隔離 部分1506與淺溝渠隔離區域418之間的基材406內的間隙可使光電子溢流在相同QPD區域502中的像素感測器200a之間。
如上所述，圖15A至圖15C係提供為具體例。其他具體例可不同於參照圖15A至圖15C所述者。
圖16A至圖16C係繪示本揭露所述之形成溝渠之例示實施例1600的示意圖。如圖16A至圖16C所示，例示實施例1600包含形成溝渠812c在包含於影像感測器裝置310的感測器晶粒306之基材406內的具體例。溝渠812c可用來形成深溝渠隔離結構410c在感測器晶粒306的像素感測器陣列316內，其中深溝渠隔離結構410c包含具有複數個階梯部分的階梯狀剖面輪廓。特別地，溝渠812c可用來形成包含在像素感測器陣列316中具有不同深度之深溝渠隔離部分1502至深溝渠隔離部分1506的深溝渠隔離結構410c，如圖15C所示。然而，參照圖16A至圖16C所述之技術可用來形成用於形成圖15A之深溝渠隔離結構410a的溝渠812a及/或用來形成用於形成圖15B之深溝渠隔離結構410b的溝渠812b，及其他例示。
如圖16A所示，參照圖16A至圖16C所述之一或多個操作可在參照圖6A至圖6D及/或圖7所述的一或多個操作之後(例如在感測器晶圓302與電路晶圓304的接合以形成影像感測器裝置310之後)進行。在一些實施例中，參照圖16A至圖16C所述之一或多個半導體製程 操作可以半導體製程工具102至半導體製程工具116之一或多者來進行。在一些實施例中，參照圖16A至圖16C所述之一或多個半導體製程操作可以其他半導體製程工具來進行。
如圖16B所示，溝渠812c可沿著像素感測器200a的次區域402a至次區域402d的光電二極體408之側部而形成在基材406中。在一些實施例中，一或多次的蝕刻-沉積-蝕刻循環802可藉由半導體製程工具102至半導體製程工具116之一或多者來進行，以形成溝渠812c的溝渠部分1602、溝渠部分1604及溝渠部分1606。如圖16B進一步所示，溝渠部分1602可自基材406之頂表面(例如第一表面)延伸至基材406中至在基材406之底表面(例如第二表面)的淺溝渠隔離區域418。溝渠部分1602可沿著QPD區域502的周圍延伸。
溝渠部分1604可自基材406之頂表面(例如第一表面)延伸至基材406中，而不延伸至任何淺溝渠隔離區域418。如此，基材406之部分保留在溝渠部分1604及淺溝渠隔離區域418之間。溝渠部分1604可延伸在像素感測器200a的光電二極體408之間。
溝渠部分1606可自基材406之頂表面(例如第一表面)延伸至基材406中，而不延伸至任何淺溝渠隔離區域418。如此，基材406之部分保留在溝渠部分1606及淺溝渠隔離區域418之間。溝渠部分1606可延伸在相同QPD區域502中的像素感測器200a之間。
如圖16C所示，溝渠812c可以一或多種介電材料填充，以形成包含深溝渠隔離部分1502至深溝渠隔離部分1506的深溝渠隔離結構410c。舉例而言，溝渠812c可以高k介電質襯墊412及氧化層414來填充，及其他例示。在一些實施例中，溝渠812c可以一或多種介電材料填充，如以上參照圖12A所述。再者，可進行參照圖12B至圖12F所述之額外的製程操作，以製造感測器晶粒306的像素感測器陣列316。
如上所述，圖16A至圖16C係提供為具體例。其他具體例可不同於參照圖16A至圖16C所述者。
圖17係繪示本揭露所述之像素感測器陣列316之例示實施例1700的示意圖。像素感測器陣列316可包含於感測器晶粒306中，其可包含於影像感測器裝置310內。繪示於圖17之像素感測器陣列316的例示實施例1700係相似於繪示於圖5D中的例示實施例。舉例而言，在例示實施例1700中的像素感測器陣列316可包含深溝渠隔離結構410c的例示配置，其中深溝渠隔離結構410c係包含在QPD區域502的像素感測器200a中，而深溝渠隔離結構410c包含階梯狀剖面輪廓，其具有以階梯方式(例如非線性及/或非均勻的方式)改變寬度的複數個階梯部分506a至階梯部分506e。
然而，繪示於圖17之像素感測器陣列316的例示實施例1700在網格結構420內包含額外的陶瓷層1702。陶瓷層1702可使網格結構420的高度增加，以 提供增進串擾緩解(crosstalk mitigation)，然而，在圖5D所繪示之例示實施例中的網格結構420的製作係較不複雜。陶瓷層1702可包含在金屬層422下方或在網格結構420內的其他位置中。陶瓷層1702可包含氮化鈦(TiN)及/或其他合適的陶瓷材料。
在一些實施例中，陶瓷層1702的厚度可包含於約270埃(angstrom)至約330埃的範圍內。然而，其他數值範圍仍在本揭露的範圍內。在一些實施例中，金屬層422的厚度可包含於約1800埃至約2200埃的範圍內。然而，其他數值範圍仍在本揭露的範圍內。在一些實施例中，介電層424的厚度可包含於約3000埃至約4000埃的範圍內。然而，其他數值範圍仍在本揭露的範圍內。
當陶瓷層1702係繪示為包含於像素感測器陣列316的例示實施例1700中時，陶瓷層1702可包含於本揭露所繪示及/或所述之像素感測器陣列316的任何其他例示實施例的網格結構420中。
如上所述，圖17為一具體例。其他具體例可不同於參照圖17所述者。
圖18A至圖18D係本揭露所述之像素感測器陣列316之例示實施例1800的示意圖。像素感測器陣列316可包含在影像感測器裝置310的感測器晶粒306上。例示實施例1800包含像素感測器陣列316相對於圖5A之例示實施例500的取代實施例。在例示實施例1800中的像素感測器200a之配置係相似於在例示實施例500中 的像素感測器200a之配置，除了在例示實施例1800中的微透鏡404係偏離(或偏離中央)於像素感測器200a之其他結構。偏離的微透鏡404可使像素感測器陣列316被用於入射光以一角度指向像素感測器200a(例如入射光為離軸接收)之方式的實施例中，其可增加像素感測器200a的光子吸收量、QE及/或FWC。
圖18A係繪示像素感測器陣列316之例示實施例1800的俯視圖。如圖18A所示，QPD區域502a至QPD區域502d係排列在網格配置中。相似地，在每一個QPD區域中的像素感測器200a可排列在網格配置中(例如在感測器晶粒306上的2×2網格，如圖18A所示，或其他的網格配置)，且像素感測器200a的次區域402可排列在網格配置中。
在特定QPD區域中的每一個像素感測器200a可配置以吸收特定波長範圍中之可見光(例如紅光、藍光或綠光)的光子。舉例而言，在QPD區域502a中的像素感測器200a可配置以吸收特定波長範圍中之對應綠光之可見光的光子，在QPD區域502b中的像素感測器200a可配置以吸收特定波長範圍中之對應藍光之可見光的光子，在QPD區域502c中的像素感測器200a可配置以吸收特定波長範圍中之對應紅光之可見光的光子等。
QPD區域502a至QPD區域502d的每一者可配置為四象限光感測，以支持並使影像感測器裝置310可進行自動對焦操作。QPD區域502a至QPD區域502d 的每一者可包含四個像素感測器200a，故總共為十六個像素感測器200a。像素感測器陣列316可包含一或多個圖18A所繪示的16單元QPD區域。然而，在QPD區域502中其他數量的像素感測器200a仍在本揭露的範圍內。在16單元QPD區域中的像素感測器200a可包含複數個次區域402及在複數個次區域402上的微透鏡(例如單一微透鏡)404。像素感測器200a的每一個次區域402可包含光電二極體，其係基於光電二極體中的光子吸收來產生光電流。藉由在像素感測器200a的次區域402中的光電二極體所產生的光電流可被合併，以自像素感測器200a提供單獨的聯合光電流至電路晶粒308上的電路，而進行影像感測器裝置310的自動對焦。
進一步如圖18A所示，相對於像素感測器200a，微透鏡404係偏離(或偏離中央)的。偏離的微透鏡404可使像素感測器陣列316被用於入射光以一角度指向像素感測器200a(例如入射光為離軸接收)之方式的實施例中，其可增加像素感測器200a的光子吸收量、QE及/或FWC。
圖18B至圖18D係繪示沿著圖18A所繪示的線F-F的剖面視圖。如圖18B至圖18D所示，偏離的微透鏡404可沿著本揭露所述之深溝渠隔離結構410c的一或多個實施例包含於像素感測器陣列316中。進一步如圖18B至圖18D所示，網格結構420可額外地及/或取代地偏離像素感測器200a。舉例而言，且如圖18B所示，偏離的微透鏡404及/或偏離的網格結構420可沿著圖5D 所繪示之深溝渠隔離結構410c的一實施例包含於像素感測器陣列316中。以另一具體例而言，且如圖18C所示，偏離的微透鏡404及/或偏離的網格結構420可沿著圖13C所繪示之深溝渠隔離結構410c的一實施例包含於像素感測器陣列316中。以另一具體例而言，且如圖18D所示，偏離的微透鏡404及/或偏離的網格結構420可沿著圖15C所繪示之深溝渠隔離結構410c的一實施例包含於像素感測器陣列316中。
此外或取而代之地，偏離的微透鏡404及/或偏離的網格結構420可沿著圖5B、圖13A及/或圖15A所繪示之深溝渠隔離結構410a的一或多個實施例包含於像素感測器陣列316中。此外或取而代之地，偏離的微透鏡404及/或偏離的網格結構420可沿著圖5C、圖13B及/或圖15B所繪示之深溝渠隔離結構410b的一或多個實施例及其他例示包含於像素感測器陣列316中。
如上所述，圖18A至圖18D係提供為具體例。其他具體例可不同於參照圖18A至圖18D所述者。
圖19A至圖19D係本揭露所述之像素感測器陣列316之例示實施例1900的示意圖。像素感測器陣列316可包含在影像感測器裝置310的感測器晶粒306上。如圖19A所示，例示實施例1900包含像素感測器陣列316相對於圖5A之例示實施例500的取代實施例。如圖19B至圖19D所示，像素感測器陣列316可包含兩個或多個QPD區域502，其包含本揭露所述之不同深溝渠隔 離結構配置。這可以調控影像感測器裝置310的光學及電性效能。舉例而言，在像素感測器陣列316中的深溝渠隔離結構配置之不同結合可調控影像感測器裝置310的QE，可調控影像感測器裝置310的FWC，及/或可調控影像感測器裝置310的其他參數，及其他例示。
圖19B係繪示沿著圖19A所繪示的線G-G的剖面視圖。如圖19B所示，QPD區域502a可包含具有圖5D所繪示之配置的深溝渠隔離結構410c。圖19C係繪示沿著圖19A所繪示的線H-H的剖面視圖。如圖19C所示，QPD區域502b可包含具有圖13C所繪示之配置的深溝渠隔離結構410c。圖19D係繪示沿著圖19A所繪示的線L-L的剖面視圖。如圖19D所示，QPD區域502c可包含具有圖15C所繪示之配置的深溝渠隔離結構410c。
如上所述，圖19A至圖19D係提供為具體例。其他具體例可不同於參照圖19A至圖19D所述者。特別地，本揭露所述之深溝渠隔離結構410a至深溝渠隔離結構410c之例示實施例的任意組合可在像素感測器陣列316中結合。
圖20係繪示本揭露所述之裝置2000之例示元件的示意圖。在一些實施例中，半導體製程工具102至半導體製程工具116及晶圓/晶粒轉移工具118可包含一或多個裝置2000及/或裝置2000的一或多個元件。如圖20所示，裝置2000可包含匯流排2010、處理器2020、記憶體2030、輸入組件2040、輸出組件2050及/或通訊 組件2060。
匯流排2010包含可在裝置2000之組件之間進行有線及/或無線通訊的一或多個組件。匯流排2010可與圖20的兩個或多個組件耦合在一起，例如透過操作耦合、通訊耦合、電性耦合及/或電耦合。舉例而言，匯流排2010可包含電性連接(例如電線、接觸線(trace)及/或導腳(lead))及/或無線匯流排。處理器2020包含中心處理單元、圖形處理單元、微處理器、控制器、微控制器、數位訊號處理器、現場可程式化邏輯閘陣列、特殊應用積體電路及/或其他類型的製程元件。處理器2020係在硬體、韌體或硬體及軟體的組合內執行。在一些實施例中，處理器2020包含可被程式化以執行本揭露別處所述之一或多個操作或製程的一或多個處理器。
記憶體2030可包含揮發性及/或非揮發性記憶體。舉例而言，記憶體2030可包含隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read only memory，ROM)及/或其他類型的記憶體(例如快閃記憶體、磁性記憶體及/或光學記憶體)。記憶體2030可包含內部記憶體(例如RAM、ROM或硬碟機)及/或可移動記憶體(例如透過通用序列匯流排(universal serial bus)連接而移動)。記憶體2030可為非暫態電腦可讀取媒體。記憶體2030可儲存與裝置2000相關之操作的資訊、一或多個指令及/或軟體(例如一或多個軟體應用)。在一些實施例中，記憶體2030可包含耦合(例如通訊耦合)至一或 多個處理器(例如處理器2020)的一或多個記憶體，例如透過匯流排2010。處理器2020與記憶體2030之間的通訊耦合可使處理器2020讀取及/或處理儲存在記憶體2030中的資訊及/或儲存資訊在記憶體2030中。
輸入組件2040可使裝置2000接收輸入，例如使用者輸入及/或感應輸入。舉例而言，輸入組件2040可包含觸控螢幕、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、轉換器、感應器、全球定位系統組件、加速計、陀螺儀及/或制動器。輸出組件2050使裝置2000提供輸出，例如透過螢幕、擴音器及/或發光二極體。通訊組件2060使裝置2000透過有線連接及/或無線連接與其他裝置通訊。舉例而言，通訊組件2060可包含接收器、發射器、收發器、數據機、網路介面卡及/或天線。
裝置2000可進行上述的一或多個製程。舉例而言，非暫態電腦可讀取媒體(例如記憶體2030)可儲存由處理器2020執行的一組指令(例如一或多個指令或程式碼)。處理器2020可執行本揭露所述之一或多個操作或製程。在一些實施例中，由一或多個處理器2020所執行的一組指令使一或多個處理器2020及/或裝置2000進行本揭露所述之一或多個操作或製程。在一些實施例中，固線式電路可取代或結合指令來進行本揭露所述之一或多個操作或製程。此外或取而代之地，處理器2020係配置以進行本揭露所述之一或多個操作或製程。因此，本揭露所述的實施例並不限於任何特定的固線式電路及軟體的結合。
圖20所示之組件的數目及配置係提供做為例示。裝置2000可包含額外的組件、較少的組件、不同的組件或與圖20所示不同的組件配置。除此之外或取而代之地，裝置2000的一組組件(例如一或多個組件)可進行所述之由裝置2000的另一組組件所進行的一或多個功能。
圖21係繪示本揭露所述之關於形成像素感測器陣列之例示製程2100的流程圖。在一些實施例中，圖21的一或多個製程方塊係藉由一或多個半導體製程工具(例如半導體製程工具102至半導體製程工具116)來進行。此外或取而代之地，圖21的一或多個製程方塊可藉由裝置2000的一或多個組件來進行，例如處理器2020、記憶體2030、輸入組件2040、輸出組件2050及/或通訊組件2060。
如圖21所示，製程2100可包含形成多個光電二極體在像素感測器陣列的基材中(方塊2110)。舉例而言，半導體製程工具102至半導體製程工具116之一或多者可形成多個光電二極體408在像素感測器陣列316的基材406中，如本揭露所述。
進一步如圖21所示，製程2100可包含進行多次蝕刻-沉積-蝕刻循環，以形成多個溝渠在基材中的多個光電二極體周圍(方塊2120)。舉例而言，半導體製程工具102至半導體製程工具116之一或多者可進行多次蝕刻-沉積-蝕刻循環，以形成多個溝渠(例如溝渠812、溝渠812a、溝渠812b、溝渠812c、溝渠部分1402、溝渠部 分1404、溝渠部分1602、溝渠部分1604、溝渠部分1606)在基材406中的多個光電二極體408周圍，如本揭露所述。在一些實施例中，多個溝渠係自基材406之頂表面形成。
進一步如圖21所示，製程2100可包含以一或多個介電層填充多個溝渠，以形成包圍多個光電二極體的深溝渠隔離結構(方塊2130)。舉例而言，半導體製程工具102至半導體製程工具116之一或多者可以一或多個介電層(例如高k介電質襯墊412、氧化層414)填充多個溝渠，以形成包圍多個光電二極體408的深溝渠隔離結構410，如本揭露所述。在一些實施例中，深溝渠隔離結構410的兩個或多個深溝渠隔離部分(例如深溝渠隔離部分1302、深溝渠隔離部分1304、深溝渠隔離部分1502、深溝渠隔離部分1504、深溝渠隔離部分1506)係自基材406之頂表面在基材中延伸不同的深度。
進一步如圖21所示，製程2100可包含形成網格結構在基材之上且在深溝渠隔離結構上方(方塊2140)。舉例而言，半導體製程工具102至半導體製程工具116之一或多者可形成網格結構420在基材406之上且在深溝渠隔離結構410上方，如本揭露所述。
進一步如圖21所示，製程2100可包含形成彩色濾光片區域在網格結構之間且在多個光電二極體之上(方塊2150)。舉例而言，半導體製程工具102至半導體製程工具116之一或多者可形成彩色濾光片區域426在網格結構420之間且在多個光電二極體408之上，如本揭露所 述。
進一步如圖21所示，製程2100可包含形成微透鏡在彩色濾光片區域上方(方塊2160)。舉例而言，半導體製程工具102至半導體製程工具116之一或多者可形成微透鏡404在彩色濾光片區域426上方，如本揭露所述。
製程2100可包含額外的實施例，例如任何單一實施例或下述之實施例的任意結合及/或結合本揭露別處所述之一或多個其他製程。
在第一實施例中，選擇用於多次蝕刻-沉積-蝕刻循環802中的偏壓頻率，以完成深溝渠隔離結構410的特定輪廓。
在第二實施例中，單獨或結合第一實施例，進行多次蝕刻-沉積-蝕刻循環802的第一蝕刻-沉積-蝕刻循環802包含進行第一蝕刻操作804，以形成在基材406中具有第一深度的多個溝渠，進行沉積操作806，以沉積側壁保護層816在多個溝渠中，以及進行第二蝕刻操作808，以自多個溝渠之多個底表面移除側壁保護層816之一部分，其中在第二蝕刻-沉積-蝕刻循環802期間，側壁保護層816保護多個溝渠的側壁，以使多個溝渠的深度自第一深度增加至第二深度。
在第三實施例中，單獨或結合第一實施例及第二實施例之一或多者，第一蝕刻操作804包含等向性蝕刻操作，且由於側壁保護層816，第二蝕刻操作808包含異向性蝕刻操作。
在第四實施例中，單獨或結合第一實施例至第三實施例之一或多者，進行多個蝕刻-沉積-蝕刻循環802，以形成多個溝渠在基材406中的多個光電二極體408周圍包含形成多個溝渠的第一溝渠，以使第一溝渠延伸至在基材406之底表面的第一淺溝渠隔離區域418；以及形成多個溝渠的第二溝渠，以使第二溝渠不延伸至在基材之底表面的任何淺溝渠隔離區域。
在第五實施例中，單獨或結合第一實施例至第四實施例之一或多者，進行多次蝕刻-沉積-蝕刻循環802，以形成多個溝渠在基材中的多個光電二極體408周圍包含形成多個溝渠的第三溝渠，以使第三溝渠不延伸至在基材406之底表面的任何淺溝渠隔離區域，其中相較於第二溝渠，第三溝渠自基材406之頂表面延伸至基材406中的較大深度。
在第六實施例中，單獨或結合第一實施例至第五實施例之一或多者，形成微透鏡404在彩色濾光片區域426上方包含形成微透鏡404，以使微透鏡404至少部分偏離彩色濾光片區域426。
雖然圖21顯示製程2100的例示方塊，在一些實施例中，製程2100包含額外的方塊、較少的方塊、不同的方塊或與不同於圖21所繪示之方塊配置。此外或取而代之地，製程2100的兩個或更多個方塊可同時進行。
如此，本揭露所述之影像感測器裝置之像素感測器陣列可包含深溝渠隔離結構，其包含延伸至影像感測器裝 置之基材中的多個深溝渠隔離結構部分。多個深溝渠隔離結構部分之兩個或多個次組合可延伸在像素感測器陣列之像素感測器的光電二極體周圍，且可延伸不同深度至基材中。不同的深度可使光電二極體所產生的光電流可被合併且用以產生聯合光電流。特別地，不同的深度可使光子在光電二極體中混合，其可使QPD合併而提升PDAF效能。提升的PDAF效能可包含提升的自動對焦速度、提升的高動態範圍、提升的QE及/或提升的FWC，及其他例示。
如以上詳細的說明，本揭露所述之一些實施例提供一種像素感測器陣列。像素感測器陣列包含排列在網格中的複數個像素感測器，其中複數個像素感測器對應至像素感測器陣列的四象限光感測區域，且複數個像素感測器的一個像素感測器包含：在像素感測器陣列的基材中的第一光電二極體，水平地相鄰在像素感測器陣列的基材中之第一光電二極體的第二光電二極體，以及在第一光電二極體及第二光電二極體上的彩色濾光片區域。像素感測器陣列包含深溝渠隔離結構，其包含自基材之頂表面沿著第一光電二極體的外側延伸至基材中的第一深溝渠隔離部分，自基材之頂表面沿著第二光電二極體的外側延伸至基材中的第二深溝渠隔離部分，以及自基材之頂表面延伸至基材中且在第一光電二極體與第二光電二極體之間的第三深溝渠隔離部分。第三深溝渠隔離部分相對於基材之頂表面的深度係小於第一深溝渠隔離部分相對於基材之頂表面的深度。第三深溝渠隔離部分的深度係小於第二深溝渠隔離部分相 對於基材之該頂表面的深度。
在一些實施例中，第一深溝渠隔離部分的深度與第二深溝渠隔離部分的深度實質為相同深度。在一些實施例中，第一深溝渠隔離部分、第二深溝渠隔離部分或第三深溝渠隔離部分之至少一者包含喇叭狀部分以及在喇叭狀部分之下的錐形部分。在一些實施例中，第一深溝渠隔離部分、第二深溝渠隔離部分或第三深溝渠隔離部分之至少一者包含錐形輪廓，其中自基材之頂表面朝向基材之底表面，錐形輪廓持續地改變寬度。在一些實施例中，第一深溝渠隔離部分、第二深溝渠隔離部分或第三深溝渠隔離部分之至少一者包含複數個階梯狀部分，其中自基材之頂表面朝向基材之底表面，錐形輪廓改變寬度。在一些實施例中，第一深溝渠隔離部分自基材之頂表面持續地延伸至在基材之底表面的第一淺溝渠隔離區域中，第二深溝渠隔離部分自基材之頂表面持續地延伸至在基材之底表面的第二淺溝渠隔離區域中，且第三深溝渠隔離部分藉由基材而與在基材之底表面的第三淺溝渠隔離區域分開。在一些實施例中，像素感測器包含複數個像素感測器的第一像素感測器，複數個像素感測器包含相鄰於在該網格內的該第一像素感測器的第二像素感測器，且第二深溝渠隔離部分沿著第二像素感測器的第三光電二極體的外側延伸。
如以上詳細的說明，本揭露所述之一些實施例提供一種方法。方法包含形成複數個光電二極體在像素感測器陣列的基材中。方法包含進行複數次蝕刻-沉積-蝕刻循環， 以形成複數個溝渠在基材中的複數個光電二極體周圍，其中複數個溝渠係自基材之頂表面形成。方法包含以一或多個介電層填充複數個溝渠，以形成包圍複數個光電二極體的深溝渠隔離結構，其中深溝渠隔離結構的兩個或多個深溝渠隔離部分自基材之頂表面延伸至基材中的不同深度。方法包含形成網格結構在基材之上且在深溝渠隔離結構上方。方法包含形成彩色濾光片區域在網格結構之間且在光電二極體之上。方法包含形成微透鏡在彩色濾光片區域上方。
在一些實施例中，選擇用於複數次蝕刻-沉積-蝕刻循環中的偏壓頻率，以達成深溝渠隔離結構的特定輪廓。在一些實施例中，進行複數次蝕刻-沉積-蝕刻循環的第一蝕刻-沉積-蝕刻循環包含：進行第一蝕刻操作，以形成在基材中具有第一深度的複數個溝渠；進行沉積操作，以沉積側壁保護層在複數個溝渠中；以及進行第二蝕刻操作，以自複數個溝渠之底表面移除側壁保護層之部分，其中在第二蝕刻-沉積-蝕刻循環期間，側壁保護層保護複數個溝渠的側壁，以使複數個溝渠的深度自第一深度增加至第二深度。在一些實施例中，第一蝕刻操作包含等向性蝕刻操作，且第二蝕刻操作包含作為該側壁保護層之結果的異向性蝕刻操作。在一些實施例中，進行複數次蝕刻-沉積-蝕刻循環，以形成複數個溝渠在基材中的複數個光電二極體周圍包含：形成複數個溝渠的第一溝渠，以使第一溝渠延伸至在基材之底表面的第一淺溝渠隔離區域中；以及形成 複數個溝渠的第二溝渠，以使第二溝渠不延伸至在基材之底表面的任何淺溝渠隔離區域中。在一些實施例中，進行複數次蝕刻-沉積-蝕刻循環，以形成複數個溝渠在基材中的複數個光電二極體周圍包含：形成複數個溝渠的第三溝渠，以使第三溝渠不延伸至在基材之底表面的任何淺溝渠隔離區域中，其中相較於第二溝渠，第三溝渠自基材之頂表面延伸較大深度至基材中。在一些實施例中，形成微透鏡在彩色濾光片區域上方包含：形成微透鏡，以使該微透鏡至少部分地偏離該彩色濾光片區域。
如以上詳細的說明，本揭露所述之一些實施例提供一種影像感測器裝置。影像感測器裝置包含感測器晶粒，其包含複數個四象限光感測區域以及圍繞複數個四象限光感測區域之一個四象限光感測區域的複數個光電二極體的深溝渠隔離結構，以使光電二極體係配置以產生聯合光電流。影像感測器裝置包含連接感測器晶粒的積體電路晶粒，且積體電路係配置以接收聯合光電流，並基於聯合光電流，進行影像感測器裝置的相位檢測自動對焦。
在一些實施例中，光電二極體包含於四象限光感測區域的複數個像素感測器內，且像素感測器在感測器晶粒內排列為2×2網格。在一些實施例中，深溝渠隔離結構包含包圍2×2網格之外周緣的第一深溝渠隔離部分，以及在2×2網格中的像素感測器之間的第二深溝渠隔離部分。在一些實施例中，深溝渠隔離結構包含在像素感測器的光電二極體之間的第三深溝渠隔離部分。在一些實施例中，第 一深溝渠隔離部分的深度與第二深溝渠隔離部分的深度實質為相同深度，且相較於第一深溝渠隔離部分的深度與第二深溝渠隔離部分的深度，第三深溝渠隔離部分的深度係較小。在一些實施例中，相較於第二深溝渠隔離部分的深度，第一深溝渠隔離部分的深度係較大的，且相較於第一深溝渠隔離部分的深度與第二深溝渠隔離部分的深度，第三深溝渠隔離部分的深度係較小的。
以上概述許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本技術領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優點。本技術領域具有通常知識者也應了解與此均等的架構並沒有偏離本揭露的精神和範圍，且在不偏離本揭露的精神和範圍下可做出各種變化、替代和改動。
200a,200b:像素感測器 214:傳輸電晶體 306:感測器晶粒 316:像素感測器陣列 402a,402b,402c,402d:次區域 404:微透鏡 406:基材 408:光電二極體 410a:深溝渠隔離結構 412:高k介電質襯墊 414:氧化層 418:淺溝渠隔離區域 420:網格結構 422:金屬層 424:介電層 426:彩色濾光片區域 428:下層 502:QPD區域 504a:喇叭狀部分 1300:例示實施例 1302,1304:深溝渠隔離部分 B-B:線 D1,D2:深度 W1,W2:寬度

Claims (10)

  1. 一種像素感測器陣列，包含： 複數個像素感測器，排列在一網格中，其中該些像素感測器對應至該像素感測器陣列的一四象限光感測(quadratic photo detection，QPD)區域，且該些像素感測器的一像素感測器包含： 一第一光電二極體，在該像素感測器陣列的一基材中； 一第二光電二極體，水平地相鄰在該像素感測器陣列的該基材中之該第一光電二極體；以及 一彩色濾光片區域，在該第一光電二極體及該第二光電二極體上； 一深溝渠隔離結構，包含： 一第一深溝渠隔離部分，自該基材之一頂表面沿著該第一光電二極體的一外側延伸至該基材中； 一第二深溝渠隔離部分，自該基材之該頂表面沿著該第二光電二極體的一外側延伸至該基材中；以及 一第三深溝渠隔離部分，自該基材之該頂表面延伸至該基材中，且該第三深溝渠隔離部分在該第一光電二極體與該第二光電二極體之間， 其中該第三深溝渠隔離部分相對於該基材之該頂表面的一深度係小於該第一深溝渠隔離部分相對於該基材之該頂表面的一深度， 其中該第三深溝渠隔離部分的該深度係小於該第二深溝渠隔離部分相對於該基材之該頂表面的一深度， 其中該第一深溝渠隔離部分自該基材之該頂表面持續地延伸至在該基材之一底表面的一第一淺溝渠隔離區域，該第一深溝渠隔離部分接觸該第一淺溝渠隔離區域，且 其中該第三深溝渠隔離部分藉由該基材而與在該基材之該底表面的一第三淺溝渠隔離區域分開。
  2. 如請求項1所述之像素感測器陣列，其中該第一深溝渠隔離部分的該深度與該第二深溝渠隔離部分的該深度實質為一相同深度。
  3. 如請求項1所述之像素感測器陣列，其中該第一深溝渠隔離部分、該第二深溝渠隔離部分或該第三深溝渠隔離部分之至少一者包含： 一喇叭狀部分；以及 一錐形部分，在該喇叭狀部分之下。
  4. 如請求項1所述之像素感測器陣列，其中該第一深溝渠隔離部分、該第二深溝渠隔離部分或該第三深溝渠隔離部分之至少一者包含： 一錐形輪廓，其中自該基材之該頂表面朝向該基材之一底表面，該錐形輪廓持續地改變寬度。
  5. 如請求項1所述之像素感測器陣列，其中該第一深溝渠隔離部分、該第二深溝渠隔離部分或該第三深溝渠隔離部分之至少一者包含： 複數個階梯狀部分，其中自該基材之該頂表面朝向該基材之一底表面，該些階梯狀部分改變寬度。
  6. 如請求項1所述之像素感測器陣列，其中該第二深溝渠隔離部分自該基材之該頂表面持續地延伸至在該基材之該底表面的一第二淺溝渠隔離區域中。
  7. 一種像素感測器陣列的製造方法，包含： 形成複數個淺溝渠隔離區域在一像素感測器陣列的一基材的一底表面； 形成複數個光電二極體在該像素感測器陣列的該基材中； 進行複數次蝕刻-沉積-蝕刻循環，以形成複數個溝渠在該基材中的該些光電二極體周圍，其中該些溝渠係自該基材之一頂表面形成； 以一或多個介電層填充該些溝渠，以形成包圍該些光電二極體的一深溝渠隔離結構，其中該深溝渠隔離結構的一第一深溝渠隔離部分自該基材之該頂表面延伸至該基材中之一深度大於該深溝渠隔離結構的一第二深溝渠隔離部分自該基材之該頂表面延伸至該基材中之一深度，其中該第一深溝渠隔離部分自該基材之該頂表面持續地延伸至在該基材之該底表面的該些淺溝渠隔離區域的一第一淺溝渠隔離區域，該第一深溝渠隔離部分接觸該第一淺溝渠隔離區域，且其中該第二深溝渠隔離部分藉由該基材而與在該基材之該底表面的一第二淺溝渠隔離區域分開； 形成一網格結構在該基材之上且在該深溝渠隔離結構上方； 形成一彩色濾光片區域在該網格結構之間且在該些光電二極體之上；以及 形成一微透鏡在該彩色濾光片區域上方。
  8. 如請求項7所述之像素感測器陣列的製造方法，其中進行該些蝕刻-沉積-蝕刻循環的一第一蝕刻-沉積-蝕刻循環包含： 進行一第一蝕刻操作，以形成在該基材中具有一第一深度的該些溝渠； 進行一沉積操作，以沉積一側壁保護層在該些溝渠中；以及 進行一第二蝕刻操作，以自該些溝渠之複數個底表面移除該側壁保護層之一部分，其中在一第二蝕刻-沉積-蝕刻循環期間，該側壁保護層保護該些溝渠的複數個側壁，以使該些溝渠自具有的該第一深度增加至一第二深度。
  9. 如請求項7所述之像素感測器陣列的製造方法，其中該深溝渠隔離結構的一第三深溝渠隔離部分自該基材之該頂表面持續地延伸至在該基材之該底表面的該些淺溝渠隔離區域的一第三淺溝渠隔離區域。
  10. 一種影像感測器裝置，包含： 一感測器晶粒，包含： 複數個四象限光感測區域；以及 一深溝渠隔離結構，圍繞該些四象限光感測區域之一四象限光感測區域的複數個光電二極體，以使該些光電二極體係配置以產生一聯合光電流，其中該深溝渠隔離結構包含： 一第一深溝渠隔離部分，沿著該些光電二極體的一第一光電二極體的一外側延伸； 一第二深溝渠隔離部分，沿著該些光電二極體的一第二光電二極體的一外側延伸；以及 一第三深溝渠隔離部分，在該第一光電二極體與該第二光電二極體之間， 其中該第三深溝渠隔離部分的一深度小於該第一深溝渠隔離部分的一深度， 其中該第一深溝渠隔離部分自該基材之該頂表面持續地延伸至在該基材之一底表面的一第一淺溝渠隔離區域，該第一深溝渠隔離部分接觸該第一淺溝渠隔離區域，且 其中該第三深溝渠隔離部分藉由該基材而與在該基材之該底表面的一第三淺溝渠隔離區域分開； 一積體電路晶粒，連接該感測器晶粒，其中該積體電路晶粒配置以接收該聯合光電流，以及基於該聯合光電流，進行該影像感測器裝置的相位檢測自動對焦(phase detection autofocus，PDAF)。
TW112133999A 2023-02-15 2023-09-07 像素感測器陣列、其製造方法及影像感測器裝置 TWI880331B (zh)

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