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TWI888329B - 電晶體結構 - Google Patents

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TWI888329B
TWI888329B TW114100578A TW114100578A TWI888329B TW I888329 B TWI888329 B TW I888329B TW 114100578 A TW114100578 A TW 114100578A TW 114100578 A TW114100578 A TW 114100578A TW I888329 B TWI888329 B TW I888329B
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盧超群
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新加坡商發明創新暨合作實驗室有限公司
鈺創科技股份有限公司
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Abstract

一種電晶體結構包含一基底、一源極區、一汲極區、一溝槽和一中心柱。該基底具有一凸形結構，且該凸形結構具有一導通通道區。該源極區與該導通通道區的第一端接觸。該汲極區與該導通通道區的第二端接觸。該溝槽形成在該凸形結構中且介於該導通通道區的第一端和第二端之間。該中心柱，形成於該溝槽中，其中該中心柱的材料與該導通通道區的材料不同。

Description

電晶體結構
本發明是有關於一種電晶體結構，尤指一種可在電晶體的關閉期間(OFF state)減少漏電流路徑，形成堅固牆以夾住該電晶體的主動區或窄的凸形結構，以及使該電晶體的源極區/汲極區的大部分都由絕緣材料隔離。
在西元2021年，積體電路(integrated circuit)上使用矽元件的單晶片整合已實現了在一晶片(die)上整合超過500億個電晶體，這被稱為從一晶片整合數百萬個電晶體的超大規模積體(Very Large Scale Integration, VLSI)電路時代邁向千兆位元積體(Gigabyte-Scale Integration(GSI)，也就是數十億個以上電晶體被整合在一晶片上)電路時代。
這種在單一晶片上實現更高整合度的電晶體的成就大大地實現了功能更強大的微系統，從而創造出許多功能強大的晶片，其中該微系統具有更高的性能(higher Performance)、更好的電源管理能力(better power managing capability)、有效利用面積(effective usage of area)和更低的位元成本(lower cost per bit)。該些功能強大的晶片例如為中央處理器(central processing unit, CPU)，圖形處理器(graphics processing unit, GPU)，現場可程式化閘陣列(field programmable gate array, FPGA)，系統單晶片(system on a chip, SOC)，靜態隨機存取記憶體(static random-access memory, SRAM)，動態隨機存取記憶體(dynamic random access memory, DRAM)等，該些功能強大的晶片增強了系統能力，從而不斷支持摩爾定律，而摩爾定律是創造指數級經濟增長的基礎。另外，因為衍生自該千兆位元積體電路的高生產力可用來發展新的應用，從而刺激經濟規模的快速增長，所以對在一晶片上整合更多電晶體有非常強烈的需求。因此，可預期半導體行業將盡最大努力向兆規模積體(Tera-Scale Integration, TSI)電路時代邁進，也就是在一個晶片上整合超過數兆個電晶體。因此，如何大幅改進電晶體來應對該兆規模積體電路時代的挑戰需要發明和改進一些本質上改變的電晶體結構，其中該些本質上改變的電晶體結構具有更高的性能(higher Performance)、更好的電源管理能力(better power managing capability)、有效利用面積(effective usage of area)和更低的位元成本(lower cost per bit)。例如，如果一晶片上整合了一兆個電晶體且每個電晶體都設定具有約0.5皮安培(pico-Ampere, pA)的待機電流(或稱為關閉電流, IOFF)，則該晶片上總共一兆個電晶體的待機電流將接近0.5安培。
在現有技術中，不到20奈米技術的電晶體很難達到0.5pA的待機電流，然而即使不同的電晶體結構，例如鰭式場效電晶體(fin field-effect transistor, FinFET)或三閘極(Tri-gate)場效電晶體的設計，有些待機電流也可能高達5至10 pA。因此，如何在持續縮小元件尺寸的同時降低待機電流將是一項關鍵挑戰。
第1圖是說明現有技術中的場效電晶體的示意圖，其中該場效電晶體具有形成鰭式結構的一主動區，且該場效電晶體可爲具有鰭式結構的一鰭式場效電晶體(fin field-effect transistor, FinFET)或具有三維鰭式結構的一三閘極(Tri-gate)場效電晶體。如第1圖所示，該場效電晶體的閘極結構5形成在一三維凸形矽表面或一鰭式結構上方，閘極結構5包含在一絕緣體或一介電層(例如氧化物，氧化物/氮化物，或一些高介電值材料等)上的一些導電材料(例如金屬，多晶矽，或多晶矽化物(polyside)等)。以N型金氧半(n-type metal-oxide-semiconductor, NMOS)場效電晶體為例，該N型金氧半場效電晶體的源極11和汲極12是通過離子植入加上熱退火技術(thermal annealing technique)將高濃度n型(n+)摻雜物植入一p型基底(或p井)中形成，從而導致該p型基底(或p井)中形成兩個分離的n+/p接面(n+/p junction)。此外，爲了減少重摻雜n+/p接面前方的碰撞游離(impact ionization)和熱載子注入，通常通過離子注入加上熱退火技術在源極11和汲極12前方形成輕摻雜汲極(n- lightly doped-drains(LDDs))13。然而如第1圖所示，這種離子注入加上熱退火技術經常導致輕摻雜汲極13滲透到閘極結構5下面。因此，輕摻雜汲極13之間的有效通道14的長度不可避免地被縮短。
另一方面，製程技術的進步正持續通過在水平和垂直方向上快速地縮小該N型金氧半場效電晶體的幾何尺寸(例如稱為Lamda(λ)的最小特徵尺寸已從28奈米(nm)縮小到5nm或3nm)。但由於該鰭式場效電晶體(FinFET)或該三閘極(Tri-gate)場效電晶體的幾何尺寸縮小使得下列問題被引發或使得下列問題變得更糟：
(1)隨著該N型金氧半場效電晶體的閘極長度的減小，其關閉電流(IOFF)越來越難減小。如第2圖所示，更高的漏電流路徑(如第2圖所示的虛線矩形區域16，其中第2圖為該N型金氧半場效電晶體的鰭式結構的橫截面)形成在該鰭式結構內，而不是僅沿著該鰭式結構的表面，其中這種漏電流路徑的評估與模擬可如第 3圖所示。第3(a)圖是說明在科技電腦輔助設計(Technology Computer-Aided Design, TCAD)模擬下的三維鰭式場效電晶體(3D FinFET)的結構，第3(b)圖是說明該三維鰭式場效電晶體的結構的橫切面圖，其中第3(b)圖是對應第3(a)圖中的虛線矩形18，以及第3(c)圖是說明關閉電流(IOFF)的分佈(另外，第 3圖是參照“Impact of Current Flow Shape in Tapered (Versus Rectangular) FinFET on Threshold Voltage Variation Induced by Work-Function Variation”, IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 61, NO. 6, JUNE 2014)。
(2)如第1圖所示，因爲該N型金氧半場效電晶體必須同時縮小在水平和垂直方向上的尺寸，所以僅利用傳統的閘極、間隔層和離子植入形成的自對準方法越來越難將輕摻雜汲極13的接面邊緣(或源極11/汲極12的邊緣)與閘極結構5的邊緣對準在完美的位置。另外，用於消除離子植入損傷的熱退火技術必須依靠高溫處理技術(例如使用各種能源或其他熱製程的快速熱退火方法)。由此衍生的一個問題是儘管閘極誘導汲極洩漏(gate-induced drain leakage, GIDL)電流應該被最小化以減少漏電流，但閘極誘導汲極洩漏電流的產生卻變得很難控制。由此衍生的另一個問題是因爲有效通道14的長度很難被控制，所以短通道效應(short channel effect, SCE)很難被最小化。此外，源極11/汲極12的邊緣與閘極結構5的邊緣之間的相對位置也很難被調整以控制閘極誘導汲極洩漏(gate-induced drain leakage, GIDL)電流。
(3)由於形成輕摻雜汲極13(或N型金氧半場效電晶體中的n+/p接面或P型金氧半電晶體中的p+/n接面)的離子植入類似於轟擊以便將離子從矽表面的頂部直接向下射入到基底，所以從源極11和汲極12到有效通道14和基底-本體區(substrate-body region)很難創建具有較低缺陷的均勻材料介面(因爲摻雜濃度在垂直方向上的分佈是不均勻的，例如在垂直方向上是從摻雜濃度較高的頂面到摻雜濃度較低的接面)。
(4)另外，當該N型金氧半場效電晶體的水平方向上的尺寸縮小到7nm、5nm或3nm時，該N型金氧半場效電晶體的鰭式結構的高度(例如50~100nm)遠大於該N型金氧半場效電晶體的鰭式結構的寬度(例如3~10nm)，從而使該N型金氧半場效電晶體的鰭式結構在接下來的製程中(例如形成源極11/汲極12、形成閘極結構5等)很脆弱甚至坍塌。
因此，本發明公開了一種新的三維電晶體結構，以解決上述現有電晶體的缺點，例如，比起現有技術，新的三維電晶體結構可以將其關閉電流(IOFF)降低10至100倍。
本發明的一實施例提供一種電晶體結構。該電晶體結構包含一基底、一源極區、一汲極區、一溝槽和一中心柱(central pole)。該基底具有一凸形結構(convex structure)，且該凸形結構具有一導通通道區。該源極區與該導通通道區的第一端接觸。該汲極區與該導通通道區的第二端接觸。該溝槽形成在該凸形結構中且介於該導通通道區的第一端和第二端之間。該中心柱，形成於該溝槽中，其中該中心柱的材料與該導通通道區的材料不同。
在本發明的一實施例中，該基底由矽製成，且該中心柱被該凸形結構中的矽環所包圍。
在本發明的一實施例中，該中心柱的材料為非導電材料。
在本發明的一實施例中，該非導電材料是在該溝槽中熱生長的氧化物。
在本發明的一實施例中，該電晶體結構另包含一閘極區和一隔離牆。該閘極區跨越該導通通道區和一非導電材料。該隔離牆用於夾住該凸形結構的側壁。
在本發明的一實施例中，該電晶體結構另包含一淺溝槽隔離(shallow trench isolation, STI)層，其中該淺溝槽隔離用以圍繞該隔離牆。
在本發明的一實施例中，該電晶體結構另包含一間隔層，其中該間隔層位於該閘極區的側壁上。
在本發明的一實施例中，該電晶體結構另包含一第一凹槽和一第二凹槽。該第一凹槽位於該凸形結構中且容納該源極區，其中該第一凹槽的邊緣與該閘極區的邊緣對齊或實質上對齊。該第二凹槽位元於該凸形結構中且容納該汲極區，其中該第二凹槽的邊緣與該閘極區的另一邊緣對齊或實質上對齊。該源極區域和該汲極區域獨立於該基底。
在本發明的一實施例中，該源極區包含一輕摻雜汲極(lightly doped drain, LDD)區、一重摻雜區和一金屬區。該輕摻雜汲極區是從該導通通道區的第一端橫向延伸。該重摻雜區從該輕摻雜汲極區橫向延伸。該金屬區與該重摻雜區接觸。
在本發明的一實施例中，該電晶體結構另包含一L形氧化層。該L形氧化層設置在該第一凹槽中，其中該L形氧化層包含一垂直部分和一橫向部分，該垂直部分面向該導通通道區，以及該橫向部分覆蓋該第一凹槽的底部。
本發明的另一實施例提供一種電晶體結構。該電晶體結構包含一基底。該基底具有一凸形結構(convex structure)，其中該凸形結構具有一導通通道區，且該導通通道區包含一第一垂直導電片(conductive sheet)和一第二垂直導電片。位於該導電通道區的一中心柱將該第一垂直導電片與該第二垂直導電片分開。
在本發明的一實施例中，該第一垂直導電片的寬度或該第二垂直導電片的寬度介於1.5奈米(nm)和5奈米之間。
在本發明的一實施例中，該中心柱的長度在30~60nm 之間。
在本發明的一實施例中，該中心柱的長度短於該第一垂直導電片的長度或該第二垂直導電片的長度。
在本發明的一實施例中，該電晶體結構另包含一源極區、一汲極區和一閘極區。該源極區與該導電通道區的第一端接觸，且電連接該第一垂直導電片和該第二垂直導電片。該汲極區與該導電通道區的第二端接觸，且電連接該第一垂直導電片和該第二垂直導電片。該閘極區跨越該導電通道區和該中心柱。該凸形結構外的閘極區的閘極導電材料的底面低於該源極區的底面或該汲極區的底面。
在本發明的一實施例中，該電晶體結構另包含一選擇性生長(selective grown)半導體層，其中該選擇性生長半導體層覆蓋該第一垂直導電片和該第二垂直導電片。
本發明的另一實施例提供一種電晶體結構。該電晶體結構包含一基底、一第一導電區和一第二導電區。該基底具有一凸形結構，其中該凸形結構具有一導通通道區。該第一導電區與該導通通道區的第一端接觸。該第二導電區與該導通通道區第二端接觸。在該電晶體結構的導通期間(ON state)的導電電流是在從該第一導電區延伸至該第二導電區的該導電通道區內流動。
在本發明的一實施例中，該導電電流在該導電通道區內分散成多條路徑流動。
在本發明的一實施例中，該電晶體結構在關閉期間(OFF state)內的漏電流低於1皮安培(pA)。
本發明的另一實施例提供一種電晶體結構。該電晶體結構包含一基底、一溝槽和一閘極區。該基底具有一凸形結構，其中該凸形結構具有一導通通道區，且該導通通道區是由半導體材料構成。該溝槽形成在該凸形結構中，且該溝槽被該半導體材料的環所包圍。該閘極區跨越該導通通道區和該溝槽。
在本發明的一實施例中，該導電通道區包含該半導體材料的環。
請參照第4A圖、第4B圖、第4C圖、第4D圖、第4E圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖、第17圖、第18圖、第19圖、第20圖，其中第4A圖是本發明的一實施例所公開的一種三維凸形場效電晶體(3D convex field-effect transistor, 3DCFET)的製造方法的流程圖，以及第4A圖中該三維凸形場效電晶體的製造方法可使該三維凸形場效電晶體具有更低的待機電流(standby current)、更低的閘極誘導汲極漏電流(gate-induced drain leakage, GIDL)和更輕微的短通道效應(short channel effect, SCE)，並形成堅固牆(solid wall)來夾住該三維凸形場效電晶體的主動區或窄的凸形結構。該製造方法(以N型金氧半場效電晶體爲例)的詳細步驟如下：
步驟10：   開始；
步驟20：   在一p型井202上定義一主動區和形成一凸形結構，其中該凸形結構具有一溝槽，且該溝槽填滿一中心柱(central pole)；
步驟30：   在p型井202的原始水平表面(original horizontal surface)OHS上形成該三維凸形場效電晶體的閘極區；
步驟40：   形成該三維凸形場效電晶體的源極區和汲極區；
步驟50：   結束。
請參照第4B圖、第4C圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖，步驟20包含：
步驟102：  形成一襯墊氧化層204和沉積一襯墊氮化層206；
步驟104：  定義該主動區，以及移除對應於該主動區外的原始水平表面OHS的部分半導體(例如矽)材料以形成該凸形結構；
步驟106：  形成圍繞該主動區的一氮化間隔層306(或一氧化間隔層304和氮化間隔層306)，以及蝕刻回氧化間隔層304和氮化間隔層306；
步驟108：  沉積一氧化層並使用化學機械研磨(chemical mechanical polishing, CMP)技術去除多餘的該氧化層以形成一淺溝槽隔離(STI)402；
步驟110：  沉積一薄氮化層802；
步驟112：  利用一光刻光罩(photolithographic mask)902定義一個跨越該主動區和淺溝槽隔離(shallow trench isolation)402的閘極區，蝕刻掉薄氮化層802，以及蝕刻回對應該閘極區的襯墊氮化層206；
步驟114：  移除光刻光罩902，其中在該主動區內定義一中心柱相關區域；
步驟116：  沉積一氮化物層-2以形成氮化物間隔層-2 1102；
步驟118：  基於氮化物間隔層-2 1102和薄氮化層802，利用一各向異性蝕刻技術(anisotropic etching technique)在該凸形結構中形成一溝槽1202；
步驟120：  形成做為一中心柱1302的介電層(例如一熱氧化物)以填充溝槽1202；
步驟122：  沉積一氮化物層-3以及蝕刻回該氮化物層-3以形成一氮化帽層1402；
步驟124：  蝕刻回曝露的淺溝槽隔離402以在該閘極區內形成該凸形結構；
步驟126：  移除靠近該中心柱相關區域的氮化帽層1402和氮化物間隔層-2 1102，薄氮化層802和氮化間隔層306；
步驟128：  移除靠近該中心柱相關區域的襯墊氧化層204和氧化間隔層304。
請參照第4D圖、第15圖、第16圖、第17圖，步驟30包含：
步驟130：  在該閘極區內形成一閘極介電層1502；
步驟132：  在該閘極區內沉積一閘極材料1504，然後蝕刻回閘極材料1504；
步驟134：  形成一複合帽層1506且通過該化學機械研磨技術對複合帽層1506進行拋光；
步驟136：  蝕刻回淺溝槽隔離402；
步驟138：  蝕刻掉襯墊氮化層206，襯墊氧化層204，以及蝕刻回淺溝槽隔離402；
步驟140：  在閘極材料1504和複合帽層1506的邊緣形成一氧化物-2間隔層1802和一氮化物-2間隔層1804；
請參照第4E圖、第18圖、第19圖、第20圖，步驟40包含：
步驟142：  蝕刻掉曝露的矽；
步驟144：  以熱生成方式長出一氧化物-3層1002；
步驟146：  形成一氮化層1904；
步驟148：  形成一鎢層1906；
步驟150：  形成一氮化鈦層1908；
步驟152：  蝕刻掉氧化物-3層1002的部分.
步驟154：  形成n型輕摻雜汲極(lightly doped drain, LDD)2004、2006，然後形成n+摻雜源極2008以及n+摻雜汲極2010。
前述製造方法的詳細說明如下：以該N型金氧半場效電晶體爲例，從良好設計的p型井202開始，其中p型井202是設置在一p型基底200中(但在本發明的另一實施例中，沒有p型井202，所以是從p型基底200開始)。另外，本發明的一實施例中，p型井202的頂面從原始水平表面OHS算起約500奈米(nm)厚，且例如p型基底200具有接近1x10^16摻雜物/cm^3的摻雜濃度。另外，實際的摻雜濃度將由最終的大規模生産優化條件決定。
在步驟102中，如第5(a)圖所示，在原始水平表面OHS上長出具有良好設計厚度的襯墊氧化層204以及在襯墊氧化層204的頂面沉積出具有良好設計厚度的襯墊氮化層206。
在步驟104中，如第5(a)圖所示，利用一光刻光罩技術(photolithographic masking technique)通過一各向異性蝕刻技術(anisotropic etching technique)以定義該三維凸形場效電晶體的該主動區，其中該各向異性蝕刻技術移除對應於該主動區外的原始水平表面OHS的部分半導體(例如矽)材料以製造溝槽(例如大約300nm深)滿足後續淺溝槽隔離(shallow trench isolation)402的需要，如此對應該主動區的凸形結構也就隨之創建出來。另外，第5(b)圖是對應第5(a)圖的俯視圖，其中第5(a)圖是沿第5(b)圖所示的X方向的切割綫的橫截面圖。
在步驟106中，如第6(a)圖所示，沉積氧化間隔層304在該主動區的邊緣上和沉積氮化間隔層306在氧化間隔層304上，以及使用該各向異性蝕刻技術蝕刻回氧化間隔層304和氮化間隔層306 以使氧化間隔層304和氮化間隔層306的頂面與原始水平表面OHS平齊，其中氧化間隔層304和氮化間隔層306是在該三維凸形場效電晶體的該主動區之外。如此，本發明在這裡的重點是氧化間隔層304和氮化間隔層306形成一堅固牆以夾住該三維凸形場效電晶體的主動區或該窄的凸形結構，特別是夾住該凸形結構的側壁。該堅固牆可以是單層結構(例如氮化間隔層306)或其他複合結構層(氧化間隔層304和氮化間隔層306)以防止該窄的凸形結構或該鰭式結構在形成該三維凸形場效電晶體的源極區/汲極區或該閘極區期間坍塌。
在步驟108中，如第7(a)圖所示，沉積厚的該氧化層使其完全填滿圍繞該主動區的溝槽且使用該化學機械研磨(CMP)技術去除多餘的該氧化層以形成淺溝槽隔離402，其中淺溝槽隔離402的頂面與襯墊氮化層206的頂面平齊。另外，淺溝槽隔離402進一步包含或夾住該主動區或該窄的凸形結構，特別是夾住該凸形結構的側壁或該鰭式結構的側壁，以防止該窄的凸形結構在形成該三維凸形場效電晶體的源極區/汲極區或該閘極區期間坍塌。
在步驟110中，如第7(a)圖所示，在襯墊氮化層206和淺溝槽隔離402上沉積薄氮化層802。另外，第7(b)圖是對應第7(a)圖的俯視圖，其中第7(a)圖是沿第7(b)圖所示的X方向的切割綫的橫截面圖。
在步驟112中，如第8(a)圖所示，利用光刻光罩(photolithographic mask)902定義橫跨該主動區和淺溝槽隔離402的閘極區以使對應該閘極區的薄氮化層802和襯墊氮化層206被除去以形成凹槽904。另外，第8(b)圖是對應第8(a)圖的俯視圖，其中第8(a)圖是沿第8(b)圖所示的X方向的切割綫的橫截面圖以及第8(c)圖是沿第8(b)圖所示的Y方向的切割綫的橫截面圖。
在步驟114中，如第9(a)圖所示，移除光刻光罩902。如此，可爲該三維凸形場效電晶體的閘極區提供沿著薄氮化層802和襯墊氮化層206的平滑邊緣，以及該中心柱相關區域也一併被定義。另外，第9(b)圖是對應第9(a)圖的俯視圖，其中第9(a)圖是沿第9(b)圖所示的X方向的切割綫的橫截面圖。
在步驟116中，如第10(a)圖所示，沉積該氮化物層-2(或氧化物層/氮化物層的組合)在該中心柱相關區域內以及蝕刻回該氮化物層-2以形成氮化物間隔層-2 1102(其中例如，氮化物間隔層-2 1102的寬度可以是1~3 nm)。如第10(b)圖所示，氮化物間隔層-2 1102在該中心柱相關區域內的圍繞的四邊上，以及氮化物間隔層-2 1102保護下面的原始矽區，其中這些矽區對於在中心柱上的矽環(surrounding ring of silicon on the central pole, SRS-CP)至關重要。
在步驟118中，如第10(a)圖所示，然後基於氮化物間隔層-2 1102，利用該各向異性蝕刻技術蝕刻對應該中心柱相關區域的襯墊氧化層204以形成溝槽1202，其中溝槽1202在裸露矽區域的深度約爲50~60nm(例如55nm)。也就是說氮化物間隔層-2 1102做為光罩以使對應該中心柱相關區域曝露的襯墊氧化層204被移除，並蝕刻對應該中心柱相關域的裸露矽深度55nm以形成溝槽1202。另外，氮化物間隔層-2 1102的作用就像一個遮陽篷，用來保護前述的在中心柱上的矽環(SRS-CP)。另外，第10(b)圖是對應第10(a)圖的俯視圖，其中第10(a)圖是沿第10(b)圖所示的X方向的切割綫的橫截面圖以及第10(c)圖是沿第10(b)圖所示的Y方向的切割綫的橫截面圖。
在步驟120中，如第11(a)圖所示，形成做為中心柱1302的介電層(例如執行短時間生長熱氧化物，或化學氣相沉積(chemical vapor deposition, CVD))以填充溝槽1202，其中中心柱1302也可稱為柱極(column pole, CP)。中心柱1302或該柱極可最小化該三維凸形場效電晶體的通道區的關閉電流(OFF state current (IOFF))，所以在該三維凸形場效電晶體的關閉期間的漏電流將大幅減少。另外，在本發明的另一實施例中，中心柱1302可以用其他複合材料以阻擋該關閉電流。
在步驟122中，如第11(a)圖所示，然後沉積氮化物層-3以及蝕刻回氮化物層-3以在中心柱1302上形成氮化帽層1402保護中心柱1302。另外，第11(b)圖是對應第11(a)圖的俯視圖，其中第11(a)圖是沿第11(b)圖所示的X方向的切割綫的橫截面圖以及第11(c)圖是沿第11(b)圖所示的Y方向的切割綫的橫截面圖。
在步驟124中，如第12(a)圖所示，將曝露的淺溝槽隔離402蝕刻回50~55nm或50~75nm以在該閘極區內形成該凸形結構或該鰭式結構。另外，第12(b)圖是對應第12(a)圖的俯視圖，其中第12(a)圖是沿第12(b)圖所示的Y方向的切割綫的橫截面圖。
在步驟126中，如第13(a)圖所示，利用蝕刻移除靠近該中心柱相關區域的氮化帽層1402和氮化物間隔層-2 1102，薄氮化層802，以及在該閘極區覆蓋該凸形結構的氮化間隔層306。如此，該中心柱相關區域再次被顯露出來。另外，第13(b)圖是對應第13(a)圖的俯視圖，其中第13(a)圖是沿第13(b)圖所示的X方向的切割綫的橫截面圖以及第13(c)圖是沿第13(b)圖所示的Y方向的切割綫的橫截面圖。
在步驟128中，如第14(a)圖所示，利用蝕刻移除靠近該中心柱相關區域的襯墊氧化層204以及覆蓋該凸形結構的氧化間隔層304。另外，對應該閘極區的淺溝槽隔離402也被除去一定量(例如40~80nm深)以及淺溝槽隔離402的頂面低於襯墊氮化層206的頂面 。如此，如第14(c)圖所示，該凸形結構的單晶矽的兩邊被曝露出來。重要的是，如第14(c)圖所示，該中心柱(也就是中心柱1302)是位在該凸形結構或該主動區中，以及這種在該凸形結構或該鰭式結構中的這種中心柱(也就是中心柱1302)可以有效地減少該三維凸形場效電晶體在關閉期間的漏電流路徑。然而，在該凸形結構或該鰭式結構中，有兩個垂直薄片矽層(vertical thin silicon sheet)Oright、Oleft用於該三維凸形場效電晶體的導通期間(ON state)的電流傳導，其中位在該中心柱的右側壁和左側壁之上的垂直薄片矽層Oright、Oleft可稱爲該中心柱兩側的薄片矽層。另外，如第14(b)圖所示，有一個在中心柱上的矽環(surrounding ring of silicon on the central pole, SRS-CP)。另外，第14(b)圖是對應第14(a)圖的俯視圖，其中第14(a)圖是沿第14(b)圖所示的X方向的切割綫的橫截面圖以及第14(c)圖是沿第14(b)圖所示的Y方向的切割綫的橫截面圖。
在步驟130中，如第15(a)圖所示，形成閘極介電層1502(例如高介電材料或氧化物)。
在步驟132中，如第15(a)圖所示，隨後在該閘極區內沉積閘極材料(例如多晶矽或覆蓋在氮化鈦層上的金屬(如鎢))1504，利用該化學機械研磨技術移除過量的閘極材料1504，然後蝕刻回閘極材料1504。另外，第15(b)圖是對應第15(a)圖的俯視圖，其中第15(a)圖是沿第15(b)圖所示的X方向的切割綫的橫截面圖以及第15(c)圖是沿第15(b)圖所示的Y方向的切割綫的橫截面圖。
在步驟134中，如第16(a)圖所示，然後將由氮化物-1層15062和硬光罩-氧化物層15064組成的複合帽層1506沉積到閘極材料1504的頂面上，其中複合帽層1506用於保護閘極材料1504。然後通過該化學機械研磨技術對複合帽層1506進行拋光以使複合帽層1506的頂面與襯墊氮化層206的頂面平齊。
在步驟136中，如第16(a)圖所示，蝕刻回淺溝槽隔離402以使淺溝槽隔離402的頂面與襯墊氧化層204的頂面平齊。另外，第16(b)圖是對應第16(a)圖的俯視圖，其中第16(a)圖是沿第16(b)圖所示的X方向的切割綫的橫截面圖。
在步驟138中，如第17(a)圖所示，蝕刻掉襯墊氮化層206和襯墊氧化層204，以及蝕刻回淺溝槽隔離402的部分以露出原始水平表面OHS並使淺溝槽隔離402的頂面與原始水平表面OHS平齊。
在步驟140中，如第17(a)圖所示，然後在閘極材料1504和複合帽層1506的邊緣沉積一氧化物-2層以形成氧化物-2間隔層1802以及沉積一氮化物-2層 以形成氮化物-2間隔層1804。另外，第17(b)圖是對應第17(a)圖的俯視圖，其中第17(a)圖是沿第17(b)圖所示的X方向的切割綫的橫截面圖。
在步驟142中，如第18(a)圖所示，然後蝕刻掉在該主動區的一些暴露的矽以為該三維凸形場效電晶體的源極區和汲極區製作出淺溝槽1902(例如約50nm深)。
在步驟144中，如第18(a)圖所示，利用一熱氧化製程(thermal oxidation process，稱為氧化物-3製程)長出氧化物-3層1002(包括穿透該三維凸形場效電晶體的本體的垂直側壁的氧化物-3V層10022(假設具有陡峭的結晶方向(110))和在淺溝槽1902底部的頂面上的氧化物-3B層10024)。因為淺溝槽1902的一個側壁有由氧化物-2間隔層1802和氮化物-2間隔層1804組成的垂直複合材料以及淺溝槽1902的其他側壁則是靠著氧化間隔層304和氮化間隔層306，所以該氧化物-3製程可在淺溝槽1902的所有側壁上長出薄的氧化層(也就是氧化物-3層1002)，以致於該三維凸形場效電晶體的源極區/汲極區的寬度不會真正受到該熱氧化製程的影響。另外，氧化物-3V層10022和氧化物-3B層10024出現在第18圖和後續圖中的厚度僅是用以說明本發明，且氧化物-3V層10022和氧化物-3B層10024的幾何形狀與那些圖中所示的淺溝槽隔離402的尺寸並不成比例。例如，氧化物-3V層10022和氧化物-3B層10024的厚度約為20~30nm，但是淺溝槽隔離402的垂直高度約為200~250nm。
另外，基於該氧化物-3製程，在精確控制的熱氧化溫度、時間和生長速度的情況下，氧化物-3V層10022的厚度可以得到非常精確的控制。由於在定義明確的矽表面上的該熱氧化製程會造成氧化物-3V層10022厚度的40%被移除，所以在該三維凸形場效電晶體的本體的垂直壁上暴露的矽表面(110)的厚度和氧化物-3V層10022其餘60%的厚度會被視為該三維凸形場效電晶體的本體的垂直壁外的附加物(如第18圖所示，氧化物-3V層10022上相對於氧化物-2間隔層1802/氮化物-2間隔層1804 的這種40% 和 60% 的分佈特別用虛線畫清楚)。
在步驟146中，如第18(a)圖所示，在氧化物-3B層10024的頂面上使用化學氣相沉積沉積氮化物，並蝕刻回該氮化物以形成氮化層1904。另外，第18(b)圖是對應第18(a)圖的俯視圖，其中第18(a)圖是沿第18(b)圖所示的X方向的切割綫的橫截面圖。
在步驟148中，如第19(a)圖所示，沉積鎢以及蝕刻回鎢以在氮化層1904的頂面上形成鎢層1906。
在步驟150中，如第19(a)圖所示，然後沉積(例如原子層沉積技術(atomic layer deposition, ALD))氮化鈦以及蝕刻回氮化鈦以在鎢層1906的頂面上形成氮化鈦層1908。另外，第19(b)圖是對應第19(a)圖的俯視圖，其中第19(a)圖是沿第19(b)圖所示的X方向的切割綫的橫截面圖。
在步驟152中，如第20(a)圖所示，然後利用氮化鈦層 1908 的頂面作為參考基準蝕刻掉氧化物-3V層10022的部分以露出矽側壁2002(具有陡峭的結晶方向(110))。
另外，在本發明的另一實施例中，第19圖所示的用以形成鎢層1906和氮化鈦層1908的步驟可被省略，以及在第20圖中可利用氮化層1904的頂面作為參考基準蝕刻掉氧化物-3V層10022的部分。
在步驟154中，如第20(a)圖所示，然後使用選擇性生長技術(例如選擇性外延生長(selective epitaxy growth, SEG)技術)來形成該三維凸形場效電晶體的n型輕摻雜汲極2004、2006，以及之後形成該三維凸形場效電晶體的n+摻雜源極2008以及n+摻雜汲極2010。值得注意的是本發明無需用於形成該三維凸形場效電晶體的n型輕摻雜汲極2004、2006、n+摻雜源極2008以及n+摻雜汲極2010的離子佈植，以及也不需要高溫退火來消除由於形成n+摻雜源極2008以及n+摻雜汲極2010的重擊而造成的損壞。
另外，如第20(a)圖所示，最後沉積氮化鈦層2012和鎢層2014(例如可用該原子層沉積技術沉積氮化鈦層2012和鎢層2014)以及蝕刻回氮化鈦層2012和鎢層2014。另外，第20(b)圖是對應第20(a)圖的俯視圖，其中第20(a)圖是沿第20(b)圖所示的X方向的切割綫的橫截面圖以及第20(c)圖是沿第20(b)圖所示的Y方向的切割綫的橫截面圖。另外，金屬插銷(未繪示於第20(a)圖)可分別沉積在n+摻雜源極2008和n+摻雜汲極2010的頂面上並與n+摻雜源極2008和n+摻雜汲極2010的頂面接觸。
如上所述，可以增加氧化區域(非導電區域)或該中心柱的深度，以減少更多該三維凸形場效電晶體的關閉電流(OFF state current (IOFF))。例如，該氧化區域或該中心柱的底面低於氧化物-3B層10024的底面。總結而言，在該凸形結構內或該主動區內有一中心柱或一非導電區域，以及該中心柱被矽環包圍。這種在該凸形結構內的中心柱可有效抑制該三維凸形場效電晶體在關閉狀態下的漏電電流路徑。然而，在該凸形結構或該鰭式結構中，仍然有兩個垂直薄片矽層(vertical thin silicon sheet)Oright、Oleft用於該三維凸形場效電晶體的導通期間(ON state)的電流傳導。另外，例如垂直薄片矽層Oright(或直薄片矽層Oleft)的寬度可大約介於1.5~5nm之間。因為該中心柱被矽環包圍，所以在該三維凸形場效電晶體的導通期間(ON state)，通過該導通通道區的導通電流首先匯聚於從該三維凸形場效電晶體的第一導電區(例如n+摻雜汲極2010)延伸出來的矽環的一個邊緣部分，然後因為該中心柱的存在而發散，以及之後又匯聚於從該三維凸形場效電晶體的第二導電區(例如n+摻雜源極2008)延伸出來的矽環的另一個邊緣部分。另外，形成該堅固牆(例如第6圖所示的氧化間隔層304和氮化間隔層306)以夾住該主動區或該窄的凸形結構，特別是夾住該凸形結構的側壁。該堅固牆可以是單層結構或其他複合結構層以防止該窄的凸形結構在形成該三維凸形場效電晶體的源極區/汲極區或該閘極區期間坍塌。另外，淺溝槽隔離402(如第7圖所示)進一步包含或夾住該主動區或該窄的凸形結構，特別是夾住該凸形結構的側壁，以防止該窄的凸形結構在形成該三維凸形場效電晶體的源極區/汲極區或該閘極區期間坍塌。如此，即使該凸形結構或該鰭式結構的高度(例如60~300nm)遠大於該三維凸形場效電晶體的該凸形結構或該鰭式結構的寬度(例如3~7nm)，在後續的製程中(例如形成該三維凸形場效電晶體的源極區和汲極區，形成該三維凸形場效電晶體的閘極區等)，由該堅固牆保護的該凸形結構也不太可能受到損害。本發明的另一個優點為因為形成在該閘極區(如第17圖所示)的邊緣的氧化物-2間隔層1802和氮化物-2間隔層1804的厚度是可控制的，以及通過該熱氧化製程生成的氧化物-3V層10022和氧化物-3B層10024的厚度(如第18圖所示)也是可控制的，所以如第20圖所示，該源極區/該汲極區的邊緣可和該閘極區的邊緣對齊或實質上對齊，特別是通過該選擇性外延生長技術形成的該源極區/該汲極區。如此，該源極區/該汲極區的邊緣和該閘極區的邊緣之間的相對位置或距離也是可控制的，以及取決於在該閘極區的邊緣形成的間隔層的厚度和/或該氧化層(例如氧化物-3V層10022)的厚度。因此，一有效通道長度Leff(如第20圖所示)可被控制以致於閘極誘導汲極洩漏(gate-induced drain leakage, GIDL)電流問題將被改善。
另外，在本發明的另一實施例中，如第21圖所示，在氧化間隔層304和氮化間隔層306夾住該主動區之前，可先形成一選擇性生長半導體層2102(例如選擇性外延生長矽(Si)、矽化鍺(SiGe)等)以增加該凸形結構的鰭片寬度(fin width)。第21圖的優點在於該凸形結構的鰭片寬度可以擴展和控制，以便在另一三維凸形場效電晶體的導通期間下實現更好的電流傳輸。之後第7圖、第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖、第17圖、第18圖、第19圖、第20圖的類似製程可在第21圖所示的結構上執行以形成該另一三維凸形場效電晶體。另外，第21(b)圖是對應第21(a)圖的俯視圖，其中第21(a)圖是沿第21(b)圖所示的X方向的切割綫的橫截面圖。
如此，該另一三維凸形場效電晶體的完整結構將如第22圖所示。另外，第22(b)圖是對應第22(a)圖的俯視圖，其中第22(a)圖是沿第22(b)圖所示的X方向的切割綫的橫截面圖以及第22(c)圖是沿第22(b)圖所示的Y方向的切割綫的橫截面圖。
第23圖和第24圖說明傳統鰭式電晶體(FinFET)的科技電腦輔助設計(TCAD)的模擬結果，其中該傳統鰭式電晶體的鰭片寬度(fin width)爲6nm，鰭片高度(fin height)爲50nm，閘極氧化物厚度爲0.8nm，通道摻雜濃度爲2×1015摻雜物/cm3，以及基底摻雜濃度爲1×1015摻雜物/cm3。如第23(a)圖所示，利用合適的閘極金屬材料調整功函數(work function)，該傳統鰭式電晶體的關閉期間(Vg=0V)的峰值電子密度(peak electron density)約為2.5×1016/cm3，以及第23(b)圖是說明在該傳統鰭式電晶體的關閉期間(Vg=0V)沿該傳統鰭式電晶體的橫截面的電子密度分佈，其中第23(a)圖對應第23(b)圖所示的X方向的切割綫C1。另外，如第24(a)圖所示，該傳統鰭式電晶體的導通期間(Vg=0.7V)的峰值電子密度約為3×1019/cm3和第24(b)圖是說明在該傳統鰭式電晶體的導通期間(Vg=0.7V)沿該傳統鰭式電晶體的橫截面的電子密度分佈，其中第24(a)圖對應第24(b)圖所示的X方向的切割綫C1。因此，該導通期間的峰值電子密度(3×1019/cm3)與該關閉期間的峰值電子密度(2.5×1016/cm3)的比值約為1.2×103(3×1019/2.5×1016=1.2×103)。
另一方面，第25圖和第26圖說明本發明所提供的在該凸形結構中具有中心柱的三維凸形場效電晶體的科技電腦輔助設計的模擬結果，其中該三維凸形場效電晶體的鰭片寬度爲6nm，鰭片高度爲50nm，閘極氧化物厚度爲0.8nm，通道摻雜濃度爲2×1015摻雜物/cm3，基底摻雜濃度爲1×1015摻雜物/cm3，以及在6nm凸形結構或鰭片寬度內設置3nm中心柱以分隔兩個1.5nm寬度的子鰭片(sub-fin)。如第25(a)圖所示，該三維凸形場效電晶體的關閉期間(Vg=0V)的峰值電子密度(peak electron density)約為2.7×1015/cm3，以及第25(b)圖是說明在該三維凸形場效電晶體的關閉期間(Vg=0V)沿具有該中心柱的該凸形結構的橫截面的電子密度分佈，其中第25(a)圖對應第25(b)圖所示的X方向的切割綫C2。另外，如第26(a)圖所示，該三維凸形場效電晶體的導通期間(Vg=0.7V)的峰值電子密度約為1×1020/cm3和第26(b)圖是說明在該三維凸形場效電晶體的導通期間(Vg=0.7V)沿具有該中心柱的該凸形結構的橫截面的電子密度分佈，其中第26(a)圖對應第26(b)圖所示的X方向的切割綫C2。因此，該三維凸形場效電晶體的導通期間的峰值電子密度(1×1020/cm3)與該三維凸形場效電晶體的關閉期間的峰值電子密度(2.7×1015/cm3)的比值約為3.7×104(1×1020/2.7×1015=3.7×104)。如此，本發明可有效提高導通電流(ION)/和關閉電流(IOFF)的比約30倍(3.7×104/1.2×103)。相較於各種電晶體結構，鰭式場效電晶體(FinFET)或三閘極(Tri-gate)場效電晶體的關閉電流(IOFF)可高達5至10皮安培(pico-Ampere, pA)，而該三維凸形場效電晶體的關閉電流(IOFF)約為0.25~0.5pA。因此，根據本發明，如果在一晶片(die)上集成1兆(trillion)個電晶體後，該晶片的關閉電流(IOFF)僅接近0.25~0.5安培。
另外，在本發明的另一實施例中，對應該中心柱相關區域的溝槽1202的深度約爲75nm(如第27A圖所示)，所以中心柱1302(如第27B圖所示)的深度也約爲75nm。如此，具有75nm深度的中心柱1302的對應三維凸形場效電晶體將如第28圖所示，其中值得注意的是中心柱1302的底面比氧化物-3B層10024的底面低約20nm。另外，閘極材料(或閘極導電材料)在該凸形結構或該鰭式結構之外的底面低於該源極區或該汲極區的底面，或低於氧化物-3B層10024的底面。
綜上所述，本發明具有以下優點：
(1)由於在該凸形結構中或該主動區內的通道區中存在該中心柱或該非導電區，所以該三維凸形場效電晶體在關閉期間(OFF state)的漏電流路徑將會減少。也就是說這樣一個在該凸形結構中圍繞該中心柱的矽環可有效抑制該三維凸形場效電晶體在關閉期間的漏電流路徑。另外，在該凸形結構中，仍然有兩個垂直薄片矽層(也就是Oright和Oleft)用於該三維凸形場效電晶體的導通期間(ON state)的電流傳導。在本發明的一實施例中，該兩個垂直薄片矽層中的每一垂直薄片矽層的寬度可大約介於1.5~5nm之間，例如1.5nm，2nm或3nm。爲了增加該三維凸形場效電晶體在導通期間的導通電流，在形成夾住該主動區的氧化間隔層304和氮化間隔層306之前，可以形成額外的選擇性生長半導體(例如矽(Si)、矽化鍺(SiGe)等)層以增加該凸形結構的鰭片寬度(fin width)。
(2)形成該堅固牆(solid wall)來夾住該三維凸形場效電晶體的主動區或該窄的凸形結構，特別是夾住該凸形結構的側壁。因此，即使該凸形結構的高度(例如60~300nm)遠大於該三維凸形場效電晶體的該凸形結構的寬度(例如3~7nm)，由該堅固牆保護的該凸形結構也不太可能受到損害。
(3)該源極區/該汲極區的邊緣和該閘極區的邊緣之間的相對位置或距離是可控制的，以及取決於在該閘極區的邊緣形成的間隔層的厚度和/或該氧化層(例如該氧化物-3V層)的厚度。
(4)通過在該源極區/該汲極區形成金屬-半導體接面，可以改善該源極區/該汲極區的阻值。
(5)該源極區/該汲極區的大部分都由絕緣材料隔離，其中該絕緣材料包括由該氧化物-3B層和/或該氮化層組成的底部結構，所以接面漏電流(junction leakage)可顯著地降低。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
5                                                            閘極結構 11                                                           源極 12                                                          汲極 13                                                          輕摻雜汲極 14                                                          有效通道 16                                                          虛線矩形區域 200                                                        p型基底 202                                                        p型井 204                                                        襯墊氧化層 206                                                        襯墊氮化層 304                                                        氧化間隔層 306                                                        氮化間隔層 402                                                        淺溝槽隔離 802                                                        薄氮化層 902                                                        光刻光罩 904                                                        凹槽 1002                                                      氧化物-3層 10022                                                    氧化物-3V層 10024                                                    氧化物-3B層 1102                                                       氮化物間隔層-2 1202                                                      溝槽 1302                                                      中心柱 1402                                                      氮化帽層 1502                                                      閘極介電層 1504                                                      閘極材料 1506                                                      複合帽層 15062                                                    氮化物-1層 15064                                                    硬光罩-氧化物層 1802                                                      氧化物-2間隔層 1804                                                      氮化物-2間隔層 1902                                                      淺溝槽 1904                                                      氮化層 1906、2014                                           鎢層 1908、2012                                           氮化鈦層 2002                                                      矽側壁 2004、2006                                           n型輕摻雜汲極 2008                                                      n+摻雜源極 2010                                                      n+摻雜汲極 2102                                                      選擇性生長半導體層 Leff                                                        有效通道長度 n+、n-                                                   n型 OHS                                                       原始水平表面 Oleft、Oright                                         垂直薄片矽層 10、20、30、40、50、102~154         步驟
第1圖是說明現有技術中的場效電晶體的示意圖。 第2圖是說明形成在該鰭式結構內的較高的漏電流路徑的示意圖。 第3圖是說明在科技電腦輔助設計(Technology Computer-Aided Design, TCAD)模擬下的三維鰭式場效電晶體(3D FinFET)的結構，該三維鰭式場效電晶體的結構的橫切面圖，以及關閉電流(IOFF)的分佈的示意圖。 第4A圖是本發明的一實施例所公開的一種三維凸形場效電晶體(3D convex field-effect transistor, 3DCFET)的製造方法的流程圖。 第4B圖、第4C圖、第4D圖、第4E圖是說明第4A圖的示意圖。 第5圖是說明長出襯墊氧化層、沉積襯墊氮化層以及形成溝槽的示意圖。 第6圖是說明沉積氧化間隔層在該主動區的邊緣上和沉積氮化間隔層在氧化間隔層上的示意圖。 第7圖是說明形成淺溝槽隔離和沉積薄氮化層的示意圖。 第8圖是說明定義跨越該主動區和淺溝槽隔離的該閘極區的示意圖。 第9圖是說明移除光刻光罩的示意圖。 第10圖是說明形成氮化物間隔層-2以及基於氮化物間隔層-2形成溝槽的示意圖。 第11圖是說明生長熱氧化物以填充溝槽形成中心柱，然後在中心柱上形成氮化帽層的示意圖。 第12圖是說明將曝露的淺溝槽隔離蝕刻回以形成該凸形結構或該鰭式結構的示意圖。 第13圖是說明移除靠近該中心柱相關區域的氮化帽層和氮化物間隔層-2的示意圖。 第14圖是說明移除靠近該中心柱相關區域的襯墊氧化層，覆蓋該凸形結構的氧化間隔層，以及對應該閘極區的淺溝槽隔離也被除去一定量的示意圖。 第15圖是說明形成閘極介電層以及隨後在該閘極區內沉積閘極材料的示意圖。 第16圖是說明沉積複合帽層，然後蝕刻回淺溝槽隔離的示意圖。 第17圖是說明蝕刻掉襯墊氮化層和襯墊氧化層，蝕刻回淺溝槽隔離的部分，然後在閘極材料的邊緣形成氧化物-2間隔層和氮化物-2間隔層的示意圖。 第18圖是說明蝕刻掉在該主動區的一些暴露的矽以為該三維凸形場效電晶體的源極區和汲極區製作出淺溝槽，利用熱氧化製程長出氧化物-3層，以及使用化學氣相沉積形成氮化層的示意圖。 第19圖是說明在氮化層的頂面上形成鎢層，然後在鎢層的頂面上形成氮化鈦層的示意圖。 第20圖是說明蝕刻掉氧化物-3V層的部分以露出矽側壁，然後形成n型輕摻雜汲極、n+摻雜源極以及n+摻雜汲極，然後沉積氮化鈦層和鎢層的示意圖。 第21圖是根據本發明的另一實施例說明形成選擇性生長半導體層以增加該凸形結構的鰭片寬度的示意圖。 第22圖是根據本發明的另一實施例說明另一三維凸形場效電晶體的完整結構的示意圖。 第23圖和第24圖是說明傳統鰭式電晶體(FinFET)的科技電腦輔助設計(TCAD)的模擬結果的示意圖。 第25圖和第26圖是說明本發明所提供的在該凸形結構中具有中心柱的三維凸形場效電晶體的科技電腦輔助設計的模擬結果的示意圖。 第27A圖是說明對應該中心柱相關區域的溝槽的深度約爲75nm的示意圖。 第27B圖是說明中心柱的深度也約爲75nm的示意圖。 第28圖是說明具有75nm深度的中心柱的對應三維凸形場效電晶體的示意圖。
200                                                        p型基底 202                                                        p型井 304                                                        氧化間隔層 306                                                        氮化間隔層 402                                                        淺溝槽隔離 1002                                                      氧化物-3層 10022                                                    氧化物-3V層 10024                                                    氧化物-3B層 1302                                                      中心柱 1502                                                      閘極介電層 1504                                                      閘極材料 1506                                                      複合帽層 15062                                                    氮化物-1層 15064                                                    硬光罩-氧化物層 1802                                                      氧化物-2間隔層 1804                                                      氮化物-2間隔層 1904                                                      氮化層 1906、2014                                           鎢層 1908、2012                                           氮化鈦層 2002                                                      矽側壁 2004、2006                                           n型輕摻雜汲極 2008                                                      n+摻雜源極 2010                                                      n+摻雜汲極 Leff                                                        有效通道長度 Oleft、Oright                                         垂直薄片矽層

Claims (16)

  1. 一種電晶體結構，包含： 一基底，具有一凸形結構(convex structure)，其中該凸形結構具有一導通通道區； 一源極區，與該導通通道區的第一端接觸； 一汲極區，與該導通通道區的第二端接觸； 一溝槽，形成在該凸形結構中且介於該導通通道區的第一端和第二端之間；及 一中心柱(central pole)，形成於該溝槽中，其中該中心柱的材料與該導通通道區的材料不同。
  2. 如請求項1所述的電晶體結構，其中該基底由矽製成，且該中心柱被該凸形結構中的矽環所包圍。
  3. 如請求項1所述的電晶體結構，其中該中心柱的材料為非導電材料。
  4. 如請求項2所述的電晶體結構，其中該非導電材料是在該溝槽中熱生長的氧化物。
  5. 如請求項1所述的電晶體結構，另包含： 一閘極區，跨越該導通通道區和一非導電材料；及 一隔離牆，用於夾住該凸形結構的側壁。
  6. 如請求項5所述的電晶體結構，另包含： 一淺溝槽隔離(shallow trench isolation, STI)層，用以圍繞該隔離牆。
  7. 如請求項5所述的電晶體結構，另包含： 一間隔層，位於該閘極區的側壁上。
  8. 如請求項7所述的電晶體結構，另包含： 一第一凹槽，位於該凸形結構中且容納該源極區，其中該第一凹槽的邊緣與該閘極區的邊緣對齊或實質上對齊；及 一第二凹槽，位元於該凸形結構中且容納該汲極區，其中該第二凹槽的邊緣與該閘極區的另一邊緣對齊或實質上對齊； 其中該源極區域和該汲極區域獨立於該基底。
  9. 如請求項8所述的電晶體結構，其中該源極區包含： 一輕摻雜汲極(lightly doped drain, LDD)區，其中該輕摻雜汲極區是從該導通通道區的第一端橫向延伸； 一重摻雜區，從該輕摻雜汲極區橫向延伸；及 一金屬區，與該重摻雜區接觸。
  10. 如請求項8所述的電晶體結構，另包含： 一L形氧化層，設置在該第一凹槽中，其中該L形氧化層包含一垂直部分和一橫向部分，該垂直部分面向該導通通道區，以及該橫向部分覆蓋該第一凹槽的底部。
  11. 如請求項1所述的電晶體結構，其中： 該導通通道區包含一第一垂直導電片(conductive sheet)和一第二垂直導電片；其中該中心柱將該第一垂直導電片與該第二垂直導電片分開。
  12. 如請求項11所述的電晶體結構，其中該第一垂直導電片的寬度或該第二垂直導電片的寬度介於1.5奈米(nm)和5奈米之間。
  13. 如請求項11所述的電晶體結構，其中該中心柱的長度在30~60nm之間。
  14. 如請求項13所述的電晶體結構，其中該中心柱的長度短於該第一垂直導電片的長度或該第二垂直導電片的長度。
  15. 如請求項11所述的電晶體結構，更包含： 一閘極區，跨越該導電通道區和該中心柱； 其中該源極區電連接該第一垂直導電片和該第二垂直導電片，該汲極區電連接該第一垂直導電片和該第二垂直導電片；及 其中該凸形結構外的閘極區的閘極導電材料的底面低於該源極區的底面或該汲極區的底面。
  16. 如請求項11所述的電晶體結構，另包含： 一選擇性生長(selective grown)半導體層，覆蓋該第一垂直導電片和該第二垂直導電片。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10515958B2 (en) * 2016-04-25 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
US20200126979A1 (en) * 2018-10-23 2020-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated Circuits with FinFET Gate Structures
US20200135873A1 (en) * 2018-10-30 2020-04-30 International Business Machines Corporation Device variation control of vertical transport fin field effect transistor devices by selective oxide deposition for shallow trench isolation formation
TW202218112A (zh) * 2020-10-16 2022-05-01 鈺創科技股份有限公司 電晶體結構

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9129825B2 (en) * 2013-11-01 2015-09-08 International Business Machines Corporation Field effect transistor including a regrown contoured channel
KR102521722B1 (ko) * 2021-07-27 2023-04-17 주식회사 키파운드리 균일한 유전막 프로파일을 갖는 비휘발성 메모리 소자 제조 방법
US12094949B2 (en) * 2021-09-24 2024-09-17 International Business Machines Corporation Fin-type field effect transistor having a wrap-around gate with bottom isolation and inner spacers to reduce parasitic capacitance

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10515958B2 (en) * 2016-04-25 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
US20200126979A1 (en) * 2018-10-23 2020-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated Circuits with FinFET Gate Structures
US20200135873A1 (en) * 2018-10-30 2020-04-30 International Business Machines Corporation Device variation control of vertical transport fin field effect transistor devices by selective oxide deposition for shallow trench isolation formation
TW202218112A (zh) * 2020-10-16 2022-05-01 鈺創科技股份有限公司 電晶體結構

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