CN118899339A - 具有多垂直薄体的晶体管结构 - Google Patents

Abstract

本发明公开了一种晶体管结构。所述晶体管结构。所述晶体管结构包含一本体、一栅极结构、一源极区和一漏极区。所述本体具有单凸结构，其中所述单凸结构由一第一半导体材料制成，且在所述单凸结构中形成一沟槽。所述栅极结构具有一栅极导电层及一栅极介电层，其中所述栅极导电层横跨所述单凸结构上方，且所述栅极导电层的部分填入所述沟槽内。所述源极区与所述单凸结构的第一端接触。所述漏极区与所述单凸结构的第二端接触。所述晶体管结构的导通电流与关闭电流的比值不小于10⁶。因此，相较于现有技术，所述晶体管结构不仅能够有效地减少所述晶体管在关闭状态下的漏电流路径，同时也大大增加了所述晶体管在导通状态下的传导电流。

Description

具有多垂直薄体的晶体管结构

技术领域

本发明涉及一种晶体管结构，尤其涉及一种具有多个垂直薄体的晶体管结构，其中具有所述多个垂直薄体的晶体管结构不仅能够有效地减少所述晶体管在关闭状态下的漏电流路径，同时也大大增加了所述晶体管在导通状态下的传导电流。

背景技术

硅集成电路的单晶片整合已在2021年实现了在一个晶粒(die)上超过500亿个晶体管，这被称为从超大型集成电路(Very Large Scale Integration,VLSI)时代(一个晶粒上有超过数百万个晶体管)进入巨大规模集成电路(Gigabit-Scale Integration,GSI)时代(一个晶粒上有超过数十亿个晶体管)。这种在一个晶粒上实现更高整合度的晶体管的成就极大地实现了更强大的微系统，显着改善了微系统的性能、功耗、面积和成本(Performance,Power,Area,and Cost,PPAC)，从而创造了许多功能强大的晶片，如中央处理单元(central processing unit,CPU)、图形处理单元(graphic processing unit,GPU)、现场可编程逻辑栅阵列(field programmable gate array,FPGA)、系统单晶片(system on a chip,SOC)、静态随机存取存储器(static random-access memory,SRAM)、动态随机存取存储器(dynamic random access memory,DRAM)等，其中所述些功能强大的晶片可增强系统能力，且持续地支持摩尔定律为创造指数级经济成长奠定了基础。

由于巨大规模集成电路产生如此高的生产力来发展新的应用，从而刺激经济规模的快速增长，所以对在一个晶粒中整合更多晶体管的需求非常强烈。因此，预期半导体工业将尽最大努力向TSI(Tera-Scale Integration)时代迈进，也就是说在一个晶粒上整合超过数万亿个晶体管。因此，如何大幅改进晶体管来应对这项TSI挑战需要对一些在性能、功耗、面积和成本上有根本改变的晶体管结构进行发明和工程改进。例如，如果一个晶粒上确实整合了1兆个晶体管，且每个晶体管都设定为具有约0.5皮安培(pA)的待机电流Ioff(或称为关闭电流Ioff)，那么1兆个晶体管的待机电流Ioff将接近0.5安培。

然而，采用小于20纳米(nm)技术的最先进晶体管很难达到具有0.5pA的待机电流Ioff，即使使用各种晶体管结构(例如鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)或三栅极(Three-gate)晶体管的设计)，某些晶体管结构的待机电流Ioff仍然高达5至10pA。因此，如何不断缩小晶体管的尺寸并降低其待机电流Ioff(例如低于1pA)是半导体工业的关键挑战。

图1是说明现有技术中具有形成为鳍式结构的主动区的鳍式场效应晶体管(finfield-effect transistor,FinFET)的示意图。如图1所示，所述鳍式场效应晶体管的栅极结构5形成在所述鳍式结构或一三维凸硅表面(three-dimensional convex siliconsurface)上方，栅极结构5包含在一绝缘体或介电层(例如氧化物，氧化物/氮化物，或一些高介电值(high-k)材料等)上的一些导电材料(例如金属，多晶硅，或多晶硅化物(polyside)等)。以N型金属氧化物半导体(metal-oxide-semiconductor,MOS)晶体管为例，所述鳍式场效应晶体管的源极区11和漏极区12是通过离子植入加上热退火技术(thermalannealing technique)将高浓度n型(n+)掺杂物植入一p型基底(或p井)中形成，从而导致所述p型基底(或p井)中形成两个分离的重掺杂n+/p结(n+/p junction)。另外，为了减少重掺杂n+/p结前方的碰撞游离(impact ionization)和热载子注入，通常通过离子注入加上热退火技术在源极区11和漏极区12前方形成n-轻掺杂漏极(lightly doped-drains(LDD))13。然而如图1所示，这种离子注入加上热退火技术经常导致轻掺杂漏极13渗透到栅极结构5下面的主动区的部分。因此，轻掺杂漏极13之间的有效通道14的长度不可避免地被缩短。

另一方面，工艺技术的进步正持续通过在水平和垂直方向上快速地缩小所述N型金属氧化物半导体晶体管的几何尺寸(例如称为Lamda(λ)的最小特征尺寸已从28纳米(nm)缩小到5nm或3nm)。但由于所述鳍式场效应晶体管(FinFET)的几何尺寸缩小，引发下列问题或使下列问题变得更糟：

(1)随着栅极结构5的长度的减小，其待机电流Ioff越来越难减少。较高的漏电流路径(如图2中所述鳍式结构的剖面内的虚线矩形区域16所示)形成在所述鳍式结构内，而不是仅沿着所述鳍式结构的表面。另外，图3是说明评估和模拟如图2所示的漏电流路径的示意图，其中图3(a)是科技电脑辅助设计(Technology Computer-Aided Design,TCAD)模拟下的3D鳍式场效应晶体管的结构，图3(b)是对应于图3(a)中的红色虚线矩形18的3D鳍式场效应晶体管的结构的剖面图，以及图3(c)是3D鳍式场效应晶体管在关闭状态时的电流(也就是待机电流Ioff)分布(参见“Impact of Current Flow Shape in Tapered(VersusRectangular)FinFET on Threshold Voltage Variation Induced by Work-FunctionVariation”,IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.61,NO.6,JUNE 2014)。

(2)因为必须同时缩小在水平和垂直方向上的尺寸，所以仅利用传统的栅极、间隔层和离子植入形成的自对准方法越来越难将轻掺杂漏极13的接面边缘(或源极区11/漏极区12的边缘)与栅极结构5的边缘对准在完美的位置。另外，用于消除离子植入损伤的热退火技术必须依靠高温处理技术(例如使用各种能源或其他热工艺的快速热退火方法)。由此衍生的一个问题是尽管栅极诱导漏极泄漏(gate-induced drain leakage,GIDL)电流应该被最小化以减少漏电流，但栅极诱导漏极泄漏电流的产生很难控制。由此衍生的另一个问题是因为有效通道14的长度很难被控制，所以短通道效应(short channel effect,SCE)很难被最小化。此外，源极区11/漏极区12的边缘与栅极结构5的边缘之间的相对位置也很难调整以控制栅极诱导漏极泄漏(gate-induced drain leakage,GIDL)电流。

(3)此外，由于形成轻掺杂漏极13(或N型金属氧化物半导体晶体管中的n+/p结或P型金属氧化物半导体晶体管中的p+/n结)的离子植入类似于轰击以便将离子从硅表面的顶部直接向下射入到基底，所以从源极区11和漏极区12到有效通道14和基底-本体(substrate-body region)很难创建具有较低缺陷的均匀材料介面(因为掺杂浓度在垂直方向上的分布是不均匀的，例如在垂直方向上是从掺杂浓度较高的顶面到掺杂浓度较低的接面)。

(4)此外，当水平方向上的尺寸缩小到7nm、5nm或3nm时，N型金属氧化物半导体晶体管的鳍式结构的高度(例如40～100nm)远大于N型金属氧化物半导体晶体管的鳍式结构的宽度(例如3～10nm)，从而使所述N型金属氧化物半导体晶体管的鳍式结构在接下来的工艺中(例如形成源极区11/漏极区12、或栅极结构5等)很脆弱甚至坍塌。

因此，本发明揭露了一种新的3D晶体管结构以解决所述鳍式场效应晶体管的上述缺点，例如，所述新的3D晶体管结构可以将待机电流Ioff电流降低10至100倍。

发明内容

本发明的一实施例提供一种晶体管结构。所述晶体管结构包含一本体、一栅极结构、一源极区和一漏极区。所述本体具有单凸结构(single convex structure)，其中所述单凸结构由一第一半导体材料制成，且在所述单凸结构中形成一沟槽。所述栅极结构具有一栅极导电层及一栅极介电层，其中所述栅极导电层横跨所述单凸结构上方，且所述栅极导电层的部分填入所述沟槽内。所述源极区与所述单凸结构的第一端接触。所述漏极区与所述单凸结构的第二端接触。所述晶体管结构的导通电流(Ion)与关闭电流(Ioff)的比值不小于10⁶。

在本发明的一实施例中，所述晶体管结构的导通电流/关闭电流比约为1～10×10⁶。

在本发明的一实施例中，所述单凸结构包含被所述栅极导电层覆盖的第一外侧壁和第二外侧壁，所述单凸结构还包含位于所述沟槽内的第一内侧壁和第二内侧壁，且所述第一内侧壁或所述第二内侧壁的长度短于所述第一外侧壁或所述第二外侧壁的长度。

在本发明的一实施例中，所述沟槽的底面和侧壁被所述栅极介电层覆盖，且所述单凸结构外侧的所述栅极导电层的底部低于所述栅极导电层的部分的底部。

在本发明的一实施例中，所述单凸结构包含两个垂直薄体，所述栅极介电层设置在所述栅极导电层与所述两个垂直薄体之间，且所述两个垂直薄体中的一垂直薄体的宽度不大于3纳米。

在本发明的一实施例中，所述晶体管结构另包含一第一凹陷和一第二凹陷。所述第一凹陷用以容纳所述源极区。所述第二凹陷，用以容纳所述漏极区。所述第一凹陷的侧壁和第二凹陷的侧壁被一浅沟槽隔离区(shallow trench isolation,STI)区包围，所述源极区的边缘与所述两个垂直薄体接触，以及所述漏极区的边缘与所述两个垂直薄体接触。

在本发明的一实施例中，所述源极区包含一轻掺杂漏极(lightly doped drain,LDD)区、一重掺杂区和一金属区。所述轻掺杂漏极区与所述两个垂直薄体接触。所述重掺杂区从所述轻掺杂漏极区横向延伸。所述金属区与所述重掺杂区的顶面和侧壁接触。

本发明的一实施例提供一种晶体管结构。所述晶体管结构包含一本体、一栅极结构、一源极区和一漏极区。所述本体具有一单凸结构，具有一原始表面，其中所述本体由一半导体材料制成，且所述单凸结构具有多个导电通道。所述源极区与所述单凸结构的第一端接触。所述漏极区与所述单凸结构的第二端接触。所述栅极结构具有一栅极导电层，其中所述栅极导电层横跨所述单凸结构上方，所述栅极导电层的第一部分位于所述单凸结构内且位于所述原始表面下方，以及所述栅极导电层的第二部分位于原始表面上方。所述晶体管结构的亚阈值斜率(subthreshold slop,SS)不大于74。

在本发明的一实施例中，所述晶体管的亚阈值斜率在71～74之间。

在本发明的一实施例中，所述栅极导电层的第二部分的长度大于所述栅极导电层的第一部分的长度，且一沟槽形成于所述单凸结构中且位于所述单凸结构的第一端与所述单凸结构的第二端之间。

在本发明的一实施例中，所述单凸结构的包含两个向上延伸的薄体，每一薄体包含沿着所述每一薄体的侧壁的两个导电通道，以及填充有所述栅极导电层的第一部分的沟槽位于所述两个向上延伸的薄体之间。

在本发明的一实施例中，所述晶体管结构另包含横跨过所述凸结构上方的一栅极介电层，其中所述栅极导电层的第一部分被所述沟槽中的栅极介电层围绕，且所述栅极导电层被沿着所述沟槽的四个侧壁和底部的栅极介电层围绕。

在本发明的一实施例中，所述沟槽的底部正下方是所述本体的半导体材料，且沿着所述沟槽的底部的栅极介电层与所述本体的半导体材料直接接触。

在本发明的一实施例中，所述晶体管结构另包含夹住所述单凸结构的侧壁的一隔离壁，以及围绕所述隔离壁的一浅沟槽隔离区。

本发明的一实施例提供一种晶体管结构。所述晶体管结构包含一半导体本体、一栅极导电层、一栅极介电层、一源极区和一漏极区。所述半导体本体具有一单凸结构。所述栅极介电层横跨在所述单凸结构上方，且所述单凸结构包含至少4个向上延伸的导体-氧化物-半导体介面。所述源极区与所述单凸结构的第一端接触。所述漏极区与所述单凸结构的第二端接触。所述晶体管结构的导通电流(Ion)不小于90uA。

在本发明的一实施例中，所述晶体管结构的关闭电流(Ioff)不大于90pA。

在本发明的一实施例中，所述单凸结构包含两个向上延伸的薄体，每一向上延伸的薄体包含两个向上延伸的导体-氧化物-半导体界面，且在所述单凸结构中形成一沟槽以分隔所述两个向上延伸的薄体。

在本发明的一实施例中，所述至少4个向上延伸的导体-氧化物-半导体界面彼此水平位移，并且在所述两个向上延伸的薄体之间没有浅沟槽隔离区。

在本发明的一实施例中，所述晶体管结构的阈值电压(Vth)介于330mv～360mv之间。

在本发明的一实施例中，所述晶体管结构另包含一间隔层，其中所述间隔层与所述栅极导电层相邻并横跨所述单凸结构的顶面和侧壁。

附图说明

图1是说明现有技术中具有形成为鳍式结构的主动区的鳍式场效应晶体管(finfield-effect transistor,FinFET)的示意图。

图2是说明形成在鳍式结构内的较高漏电流路径的示意图。

图3是说明科技电脑辅助设计(Technology Computer-Aided Design,TCAD)模拟下的3D鳍式场效应晶体管的结构，3D鳍式场效应晶体管的结构的剖面图，以及3D鳍式场效应晶体管在关闭状态时的电流分布的示意图。

图4A是本发明的一实施例所公开的一种垂直薄体场效应晶体管(vertical thinbody field-effect transistor,VTBFET)的制造方法的流程图。

图4B、图4C、图4D、图4E是说明图4A的示意图。

图5是说明长出衬垫氧化层、沉积衬垫氮化层和形成沟槽的示意图。

图6是说明沉积氧化间隔层在p型井之上以及，然后在氧化间隔层上沉积氮化间隔层的示意图。

图7是说明形成浅沟槽隔离区和沉积氮化层的示意图。

图8是说明栅极区横跨主动区和浅沟槽隔离区的示意图。

图9是说明去除微影光罩的示意图。

图10是说明形成碳硅氧化间隔-2层以及以碳硅氧化间隔-2层为基础形成凹陷(或沟槽)的示意图。

图11是说明形成介电层以填充凹陷形成中心极，然后在中心极上方形成氮化物帽层的示意图。

图12是说明将暴露的浅沟槽隔离区回蚀以在定义的所述栅极区中形成垂直的所述凸状结构的示意图。

图13是说明使用蚀刻去除靠近中心极相关区的氮化物帽和碳硅氧化间隔-2层的示意图。

图14是说明去除靠近中心极相关区的衬垫氧化层和覆盖凸状结构的氧化间隔层，以及蚀刻对应中心极相关区的浅沟槽隔离区的示意图。

图15是说明中心极被移除以露出沟槽-2的示意图。

图16是说明在栅极区中形成栅极介电层和沉积栅极导电材料的示意图。

图17是说明沉积帽层和蚀刻浅沟槽隔离区的示意图。

图18是说明蚀刻掉衬垫氮化层和衬垫氧化层，蚀回浅沟槽隔离区的部分，以及在栅极区的边缘上形成氧化物间隔-2层和氮化物间隔-2层的示意图。

图19是说明蚀刻掉一些暴露的硅以形成用于所述垂直薄体场效应晶体管的源极区和漏极区的浅沟槽，使用热氧化工艺来生长氧化物-3层，以及使用化学气相沉积技术上沉积氮化物并回蚀氮化物的示意图。

图20是说明沉积钨层，然后在钨层上方沉积氮化钛层的示意图。

图21是说明蚀刻掉氧化物-3V层以露出硅侧壁，然后形成n型轻掺杂漏极、n+掺杂源极和n+掺杂漏极，以及然后沉积氮化钛层和钨层的示意图。

图22是说明接合衬垫形成在n+掺杂源极和n+掺杂漏极上的示意图。

图23是说明关于传统鳍式场效应晶体管和垂直薄体场效应晶体管的导通电流的科技电脑辅助设计的模拟结果的示意图。

图24是说明关于传统鳍式场效应晶体管和垂直薄体场效应晶体管的关闭电流的科技电脑辅助设计的模拟结果的示意图。

图25是说明所述传统鳍式场效应晶体管和所述垂直薄体场效应晶体管之间的结构差异的示意图。

图26A和图26B是本发明的另一实施例所公开的一种新型垂直薄体场效应晶体管(NuVTBFET)的制造方法的流程图。

图27、图28、图29、图30、图31是说明在鳍式结构上定义栅极区的示意图。

图32和图33是说明形成源极区和漏极区的示意图。

图34、图35、图36、图37是说明在所述栅极区形成栅极结构的示意图。图38和图39是说明新型垂直薄体场效应晶体管(NuVTBFET)具有连接功函数金属的顶部部分和钨层的三个垂直栅极导电部分的示意图。

其中，附图标记说明如下：

5 栅极结构

11 源极

12 漏极区

13 n-轻掺杂漏极

14 有效通道

16 虚线矩形区域

18 红色虚线矩形

200 半导体基板

202 p型井

204 衬垫氧化层

206 衬垫氮化层

304 氧化间隔层

306 氮化间隔层

402 浅沟槽隔离区

802、15062、1904 氮化层

902 微影光罩

904、1202 凹陷

1102 碳硅氧化间隔-2层

1302、2702 中心极

1402 氮化物帽层

1501 沟槽-2

1502 栅极介电层

1504 栅极导电材料

15042 顶部栅极导电部分

1506 帽层

15064 硬光罩氧化层

1802 氧化物间隔-2层

1804 氮化物间隔-2层

1902 浅沟槽

1002 氧化物-3层

10022 氧化物-3V层

10024、3302 氧化物-3B层

1906、2014、2806、3304、3706 钨层

1908、2012、3301 氮化钛层

2002 硅侧壁

2004、2006、3308 n型轻掺杂漏极

2008、3306 n+掺杂源极

2010 N+掺杂漏极

2102、2104、2106、2108 导体-氧化物-半导体结构

2202 接合衬垫

2502、2504、2506、2508 N+区

2704 非晶碳化硅层

2706 抗击穿层

2802 多晶硅层

2902、3202 碳硅氧化层

2904、3204、3310 氧化层

3102、3502 高k介电层

3104 伪栅极导电层

3106 栅极覆盖层

3504 金属极

3702 硬光罩氧化层

3704 衬垫

3708、3710 功函数金属

A、B 长度

A-A、B-B 剖面图

G1～G3 垂直栅极导电部分

Leff 有效通道长度

OHS 原始水平表面

STI 浅沟槽隔离

Sright、Sleft、VTB 垂直薄体

10-50、102-154、2602-2624 步骤

具体实施方式

请参照图4A、图4B、图4C、图4D、图4E、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22，其中图4A是本发明的一实施例所公开的一种垂直薄体场效应晶体管(vertical thin body field-effect transistor,VTBFET)的制造方法的流程图，以及图4A中所述垂直薄体场效应晶体管的制造方法可使所述垂直薄体场效应晶体管具有较低的待机电流、较低的栅极诱发漏极泄漏(gate-induceddrain leakage,GIDL)电流和较低的短通道效应(SCE)，且可以形成坚固的栅栏墙(solidfence wall)以夹住所述垂直薄体场效应晶体管的主动区或窄的凸状结构(convexstructure)。另外，所述垂直薄体场效应晶体管(以N型金属氧化物半导体(metal-oxide-semiconductor,MOS)晶体管为例)的制造方法的详细步骤如下：

步骤10：开始；

步骤20：在半导体基板200的基础上，定义主动区并形成具有多个电流导通通道或多个垂直薄体的凸状结构；

步骤30：形成所述垂直薄体场效应晶体管的栅极区；

步骤40：形成所述垂直薄体场效应晶体管的源极区和漏极区；

步骤50：结束。

请参照图4B、图4C、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15。步骤20包含：

步骤102：生成衬垫氧化层204并沉积衬垫氮化层206；

步骤104：通过微影光罩(photolithographic mask)技术定义所述主动区，并移除所述主动区外半导体材料(例如硅)的部分以形成所述凸状结构；

步骤106：沉积氮化间隔层306(或氧化间隔层304和氮化间隔层306)以围绕所述主动区，并回蚀氮化间隔层306(或氧化间隔层304和氮化间隔层306)；

步骤108：沉积氧化层并使用化学机械抛光(chemical mechanical polishing,

CMP)技术去除多余的氧化层以形成浅沟槽隔离(shallow trench isolation,STI)区402；

步骤110：沉积薄的氮化层802；

步骤112：利用微影光罩902定义出横跨所述主动区和浅沟槽隔离区402上方的栅极区，并蚀刻掉对应于所述栅极区的氮化层802和衬垫氮化层206；

步骤114：去除微影光罩902，其中在所述主动区内定义中心极相关区

(central pole related area)；

步骤116：沉积碳硅氧化(SiCOH)层(或氧化层/氮化层的组合)以形成碳硅氧化间隔-2层1102；

步骤118：以碳硅氧化间隔-2层1102和氮化层802为基础，利用各向异性蚀刻技术(anisotropic etching technique)在所述凸状结构中形成凹陷(或沟槽)1202；

步骤120:形成作为中心极1302的介电层(例如热氧化物)以填充凹陷1202；步骤122：沉积氮化物-3层并回蚀所述氮化物-3层以形成氮化物帽层1402；步骤124：回蚀暴露的浅沟槽隔离区402以在所述栅极区中建立所述凸状结构；

步骤126：移除氮化层802、氮化间隔层306和靠近所述中心极相关区的氮化物帽层1402和碳硅氧化间隔-2层1102；

步骤128：移除氧化间隔层304、中心极1302和靠近所述中心极相关区的衬垫氧化层204。

请参照图4D、图16、图17、图18。步骤30包含：

步骤130：在所述栅极区中形成栅极介电层1502；

步骤132：在所述栅极区中沉积栅极导电材料1504，然后回蚀栅极导电材料1504；

步骤134：形成帽层1506并通过所述化学机械抛光技术抛光帽层1506；步骤136：回蚀浅沟槽隔离区402；

步骤138：蚀刻掉衬垫氮化层206和衬垫氧化层204以露出原始水平表面

(original horizontal surface)OHS；

步骤140:在栅极导电材料1504和帽层1506的边缘上形成氧化物间隔-2层1802和氮化物间隔-2层1804。

请参照图4E、图19、图20、图21、图22。步骤40包含：

步骤142：蚀刻掉暴露的硅；

步骤144：热生长氧化物-3层1002；

步骤146：形成氮化层1904；

步骤148：形成钨层1906；

步骤150：形成氮化钛(TiN)层1908；

步骤152：蚀刻掉氧化物-3层1002的部分；

步骤154：形成n型轻掺杂漏极(lightly doped drain,LDD)2004、2006，然后形成n+掺杂源极2008和n+掺杂漏极2010。

上述制造方法的详细说明如下。以N型金属氧化物半导体晶体管为例，从安装在半导体基板200(例如在p型半导体基板)中的良好设计的掺杂p型井202开始(其中在本发明的另一实施例中，可以从半导体基板200开始，而不是从p型井202开始)，其中在本发明的一实施例中，p型井202的顶面距离原始水平表面(original horizontal surface)OHS约500nm厚。另外，例如半导体基板200具有接近1x1016掺杂剂/cm3的浓度，然而实际的掺杂浓度将由最终量产优化决定。

在步骤102中，如图5(a)所示，在原始水平表面OHS上方生长具有良好设计厚度的衬垫氧化层204，并沉积具有良好设计厚度的衬垫氮化层206在衬垫氧化层204的顶面上方。

在步骤104中，如图5(a)所示，采用所述微影光罩技术通过所述各向异性蚀刻技术来定义所述垂直薄体场效应晶体管的主动区，其中所述各向异性蚀刻技术去除所述主动区之外所述半导体材料(例如硅)的部分以形成沟槽(例如约300纳米(nm)深)以满足未来生成浅沟槽隔离区402的需求，从而也创建了所述主动区的凸状结构。另外，图5(b)是与图5(a)对应的俯视图，其中图5(a)是沿着图5(b)所示的X方向切割线的剖面图。

在步骤106中，如图6(a)所示，在所述主动区边缘沉积氧化间隔层304，然后在氧化间隔层304上沉积氮化间隔层306(或仅在所述主动区边缘沉积氮化间隔层306)，并采用所述各向异性蚀刻技术回蚀氧化间隔层304和氮化间隔层306的技术以使氧化间隔层304和氮化间隔层306的顶面和原始水平表面OHS平齐，其中氧化间隔层304和氮化间隔层306位于所述主动区之外。因此，步骤106的关键在于氧化间隔层304和氮化间隔层306(或仅氮化间隔层306)形成坚固的栅栏墙(也就是隔离壁(isolation wall))以夹住所述主动区或窄的所述凸状结构，尤其是所述凸状结构的侧壁。另外，所述坚固的栅栏墙可以是单层(例如氮化间隔层306)或其他复合层(例如氧化物间隔层304和氮化间隔层306)以在形成所述垂直薄体场效应晶体管的源极/漏极或栅极区期间保护窄的所述凸状结构或所述鳍式结构免于塌陷。

在步骤108中，如图7(a)所示，沉积厚的所述氧化层以完全填充围绕所述主动区的沟槽，并使用所述化学机械抛光技术去除多余的氧化层以形成浅沟槽隔离区402，其中浅沟槽隔离区402的顶面和衬垫氮化物层206的顶面平齐。同样地，浅沟槽隔离区402进一步包围或夹住所述主动区或窄的所述凸状结构，尤其是所述凸状结构的侧壁，以在形成所述垂直薄体场效应晶体管的源极/漏极或栅极区期间保护窄的所述凸状结构免于塌陷。

在步骤110中，如图7(a)所示，在衬垫氮化层206和浅沟槽隔离区402上方沉积氮化层802。另外，图7(b)是与图7(a)对应的俯视图，其中图7(a)是沿着图7(b)所示的X方向切割线的剖面图。

在步骤112中，如图8(a)所示，利用微影光罩902定义出横跨所述主动区和浅沟槽隔离区402上方的栅极区，从而去除对应于所述栅极区的氮化层802和衬垫氮化层206以形成凹陷904。另外，图8(b)是与图8(a)对应的俯视图，其中图8(a)是沿着图8(b)所示的X方向切割线的剖面图以及图8(c)是沿着图8(b)所示的Y方向切割线的剖面图。

在步骤114中，如图9(a)所示，去除微影光罩902。如此，实现了用于所述垂直薄体场效应晶体管的栅极区的平滑边缘，且同时也在所述主动区内定义了所述中心极相关区，其中所述平滑边缘为氮化层802和衬垫氮化层206的边缘。另外，图9(b)是与图9(a)对应的俯视图，其中图9(a)是沿着图9(b)所示的X方向切割线的剖面图。

在步骤116中，如图10(a)所示，所述碳硅氧化层(或所述氧化层/所述氮化层的组合)沉积在所述中心极相关区内且被回蚀以形成碳硅氧化间隔-2层1102(其中例如，碳硅氧化间隔-2层1102的宽度可以是1～3nm)。如图10(b)所示，碳硅氧化间隔-2层1102位于所述中心极相关区内的四个周围边缘上，并且碳硅氧化间隔-2层1102是用于保护下方的原始硅区域，其中碳硅氧化间隔-2层1102下方的原始硅区域是做为之后生成的中心极上的硅围绕环(surrounding ring of silicon(or surrounding Si ring)on the central pole,SRS-CP)。

在步骤118中，如图10(a)所示，然后以碳硅氧化间隔-2层1102和氮化层802为基础，采用所述各向异性刻蚀技术蚀刻所述中心极相关区中的衬垫氧化层204和半导体基板200的半导体材料以在暴露的硅区域中形成具有深度约为50～80nm(例如75nm)的凹陷(或沟槽)1202。也就是说碳硅氧化间隔-2层1102和氮化层802充当光罩使得在所述中心极相关区中暴露的衬垫氧化层204被去除和暴露的硅也被去除大约75nm深以在所述中心极相关区形成凹陷1202。因此，碳硅氧化间隔-2层1102就像遮雨篷一样以保护要创建的硅围绕环(SRS-CP)。另外，图10(b)是与图10(a)对应的俯视图，其中图10(a)是沿着图10(b)所示的X方向切割线的剖面图以及图10(c)是沿着图10(b)所示的Y方向切割线的剖面图。

在步骤120中，如图11(a)所示，形成所述介电层(例如进行热氧化物的短时间生长，或化学气相沉积(chemical vapor deposition,CVD)沉积)做为中心极1302以填充凹陷1202，其中中心极1302也称为中心氧化物极(central oxide pole)或柱极(column pole,CP)。

在步骤122中，如图11(a)所示，然后沉积所述氮化物-3层并回蚀所述氮化物-3层以在中心极1302上方形成氮化物帽层1402保护中心极1302。另外，图11(b)是与图11(a)对应的俯视图，其中图11(a)是沿着图11(b)所示的X方向切割线的剖面图以及图11(c)是沿着图11(b)所示的Y方向切割线的剖面图。

在步骤124中，如图12(a)所示，将暴露的浅沟槽隔离区402回蚀约50～80nm的深度以在定义的所述栅极区中形成垂直的所述凸状结构，其中例如将定义的所述栅极区中的浅沟槽隔离区402向下蚀刻约75nm(也就是所述凸状结构的高)。在本发明的一实施例中，所述凸状结构的高与从p型井202的原始水平表面OHS到中心极1302的底部所计算的中心极1302的高度相同或基本相同。另外，图12(b)是与图12(a)对应的俯视图，其中图12(a)是沿着图12(b)所示的Y方向切割线的剖面图。

在步骤126中，如图13(a)所示，使用蚀刻去除靠近所述中心极相关区的氮化物帽1402和碳硅氧化间隔-2层1102、氮化层802以及覆盖定义的所述栅极区中的所述凸状结构的氮化间隔层306。如此，先前定义的所述中心极相关区再次出现。另外，图13(b)是与图13(a)对应的俯视图，其中图13(a)是沿着图13(b)所示的X方向切割线的剖面图以及图13(c)是沿着图13(b)所示的Y方向切割线的剖面图。

在步骤128中，如图14(a)所示，利用蚀刻去除靠近所述中心极相关区的衬垫氧化层204以及覆盖所述凸状结构的氧化间隔层304。定义的所述栅极区外的浅沟槽隔离区402也可被蚀刻一定量(例如约40～80nm深)，从而使得定义的所述栅极区外的浅沟槽隔离区402的顶面低于衬垫氮化层206的顶面。因此，如图14(c)所示，所述凸状结构的单晶硅的两个外侧被暴露。更重要的是，如图14(b)所示，中心极1302上有所述硅围绕环(SRS-CP)。另外，图14(b)是与图14(a)对应的俯视图，其中图14(a)是沿着图14(b)所示的X方向切割线的剖面图以及图14(c)是沿着图14(b)所示的Y方向切割线的剖面图。

之后，如图15(a)所示，中心极1302被移除以露出沟槽-2 1501。如图15(c)所示，在所述凸状结构中，有用于在所述垂直薄体场效应晶体管导通状态期间传导电流的两个垂直薄体Sright、Sleft，其中垂直薄体Sright具有一外侧壁和紧邻沟槽-2 1501的一内侧壁，而垂直薄体Sleft也是如此。如图15(c)所示，在沟槽-2 1501中，垂直薄体Sright的内侧壁面对垂直薄体Sleft的内侧壁。另外，图15(b)是与图15(a)对应的俯视图，其中图15(a)是沿着图15(b)所示的X方向切割线的剖面图以及图15(c)是沿着图15(b)所示的Y方向切割线的剖面图。

在步骤130中，如图16(a)所示，然后在定义的所述栅极区中形成栅极介电层(例如高介电质(high K)材料或氧化物)1502。

在步骤132中，如图16(a)所示，随后在所述栅极区中沉积栅极导电材料(例如多晶硅，或氮化钛层上的钨等金属，或具有合适功函数的其他金属)1504，使用所述化学机械抛光技术去除多余的栅极导电材料1504，然后回蚀/抛光栅极导电材料1504。当然，在存在后栅极工艺(gate last process)的情况下，可以去除先前形成的栅极导电材料1504并用其他合适的栅极导电材料取代。栅极导电材料1504在沟槽-2 1501中的部分可称为“导电中心极(conductive central pole)”，且所述导电中心极被沟槽-2 1501中的栅极介电层1502围绕。另外，图16(b)是与图16(a)对应的俯视图，其中图16(a)是沿着图16(b)所示的X方向切割线的剖面图以及图16(c)是沿着图16(b)所示的Y方向切割线的剖面图。

在步骤134中，如图17(a)所示，然后在栅极导电材料1504的顶面上的所述栅极区中沉积由氮化层15062和硬光罩氧化(Hardmask-oxide)层15064组成的帽层1506，其中帽层1506用于保护栅极导电材料1504。然后，通过所述化学机械抛光技术抛光帽层1506使帽层1506的顶面与衬垫氮化层206的顶面平齐。

在步骤136中，如图17(a)所示，然后蚀刻浅沟槽隔离区402(如果有浅沟槽隔离区402上方的栅极介电层1502的话也一并蚀刻)以使浅沟槽隔离区402的顶面与衬垫氧化层204的顶面平齐。另外，图17(b)是与图17(a)对应的俯视图，其中图17(a)是沿着图17(a)所示的X方向切割线的剖面图。

在步骤138中，如图18(a)所示，蚀刻掉衬垫氮化层206和衬垫氧化层204以露出原始水平表面OHS。此外，蚀回浅沟槽隔离区402的部分以使浅沟槽隔离区402的顶部表面和原始水平表面OHS平齐。

在步骤140中，如图18(a)所示，然后在栅极材料1504和帽层506的边缘上沉积氧化物-2层以形成氧化物间隔-2层1802和沉积氮化物-2层以在栅极材料1504和帽层506的边缘上形成氮化物间隔-2层1804。另外，图18(b)是与图18(a)对应的俯视图，其中图18(a)是沿图18(b)所示的X方向切割线的剖面图。

在步骤142中，如图19(a)所示，然后蚀刻掉所述主动区中一些暴露的硅以形成用于所述垂直薄体场效应晶体管的源极区和漏极区(例如约50nm～60nm深)的浅沟槽1902。

在步骤144中，如图19(a)所示，使用称为氧化物-3工艺的热氧化工艺来生长氧化物-3层1002(包含穿透所述垂直薄体场效应晶体管体的垂直侧壁的氧化物-3V层10022(假设具有尖锐的晶体方向(110))和浅沟槽1902底部上方的氧化物-3B层10024。由于浅沟槽1902的一些侧壁具有氧化物间隔-2层1802和氮化物间隔-2层1804的垂直复合材料，并且浅沟槽1902的那些侧壁进一步被浅沟槽隔离区402围绕，所以所述氧化物-3工艺应该只会在这些壁上生长很少的氧化物(也就是氧化物-3层1002)，从而使得所述垂直薄体场效应晶体管的源极区/漏极区的宽度实际上不受所述热氧化工艺影响。另外，氧化物-3V层10022和氧化物-3B层10024出现在图19(a)和后续图中的厚度仅是用以说明本发明，且氧化物-3V层10022和氧化物-3B层10024的几何形状与那些图中所示的浅沟槽隔离区402的尺寸并不成比例。例如，氧化物-3V层10022和氧化物-3B层10024的厚度约为20～30nm，但是浅沟槽隔离区402的垂直高度可以约为200～250nm。以所述氧化物-3工艺为基础，在精确控制的热氧化温度、时间和生长速率下，可以非常精确地控制氧化物-3V层10022的厚度。由于在定义明确的硅表面上的所述热氧化工艺会导致氧化物-3V层10022的厚度的40％被去除，所以在所述垂直薄体场效应晶体管的本体的垂直壁中暴露的硅表面(110)的厚度和氧化物-3V层10022其余60％的厚度会被视为所述垂直薄体场效应晶体管的本体的垂直壁外的附加物。另外，在本发明的一实施例中，氧化物-3V层10022的边缘可以与所述栅极区的边缘对齐或基本上对齐。

在步骤146中，如图19(a)所示，使用所述化学气相沉积技术在氧化物-3B层10024的顶面上沉积氮化物，回蚀所述氮化物以形成氮化层1904。另外，图19(b)是与图19(a)对应的俯视图，其中图19(a)是沿着图19(b)所示的X方向切割线的剖面图。

在步骤148中，如图20(a)所示，沉积钨并回蚀钨以在氮化层1904的顶面上形成钨层1906。

在步骤150中，如图20(a)所示，然后沉积(例如，原子层沉积(Atomic LayerDeposition,ALD))氮化钛并回蚀所述氮化钛以在钨层1906的顶面上方形成氮化钛层1908。另外，图20(b)是与图20(a)对应的俯视图，其中图20(a)是沿着图20(b)所示的X方向切割线的剖面图。

在步骤152中，如图21(a)所示，然后使用氮化钛层1908的顶面作为参考来蚀刻掉氧化物-3V层10022的部分以露出硅侧壁2002(具有晶体方向(110))。

在本发明的另一实施例中，在图20中形成钨层1906和氮化钛层1908的步骤可以省略，且图21中蚀刻氧化物-3V层10022的部分可以使用氮化层1904的顶面作为参照。

在步骤154中，如图21(a)所示，然后采用选择性生长技术(例如选择性外延生长(selective epitaxy growth,SEG)技术)形成n型轻掺杂漏极2004、2006，然后形成n+掺杂源极2008和n+掺杂漏极2010。值得一提的是在形成所述垂直薄体场效应晶体管的所有n型轻掺杂漏极2004、2006、n+掺杂源极2008和n+掺杂漏极2010时不需要离子布值，且也不需要高温热退火(thermal annealing)来消除由于形成n+掺杂源极2008和n+掺杂漏极2010时的重轰击所造成的危害。

如图21(a)所示，最后，沉积氮化钛层2012和钨层2014(例如，可以通过原子层沉积来进行)并回蚀氮化钛层2012和钨层2014。在本发明的一实施例中，如图21(a)所示，所述导电中心极的底部低于氧化物-3B层10024的底部，以及n+掺杂源极2008和n+掺杂漏极2010的高度约为40～60nm。

在本发明的一实施例中，所述凸状结构的高度(约75nm)比n+掺杂源极2008和n+掺杂漏极2010的高度(或氮化钛层2012和钨层2014的高度)高约10～30nm(例如20nm)。因此，所述栅极区的底部与n+掺杂源极2008和n+掺杂漏极2010(或氮化钛层2012和钨层2014的底部)之间的间隙约为10～30nm(例如20nm)。也就是说所述栅极区(栅极介电层1502或栅极导电材料1504)的底部低于n+掺杂源极2008和n+掺杂漏极2010的底部(或氮化钛层2012和钨层2014的底部)。

如图21(c)所示，图21(c)是说明所述垂直薄体场效应晶体管具有三个垂直栅极导电部分G1～G3的示意图，其中垂直栅极导电部分G1～G3通过栅极导电材料1504的顶部栅极导电部分15042连接。如前所述，所述凸状结构的四个垂直侧壁被栅极介电层1502和栅极导电材料1504覆盖。在垂直栅极导电部分Gl中，栅极导电材料1504、氧化物(也就是栅极介电层1502)和半导体材料(也就是p型井202)沿着所述凸状结构的一个外侧壁形成导体-氧化物-半导体结构2102，其中导体-氧化物-半导体结构2102类似金属氧化物半导体(metal-oxide-semiconductor MOS)结构。同样地，在垂直栅极导电部分G3中，沿着所述凸状结构的另一外侧壁的栅极导电材料1504、氧化物(也就是栅极介电层1502)和半导体材料(也就是p型井202)形成导体-氧化物-半导体结构2104。又同样地，在垂直栅极导电部分G2(或所述导电中心极)中，沿着所述凸状结构的内侧壁的栅极导电材料1504、氧化物(也就是栅极介电层1502)和半导体材料(也就是p型井202)形成另外两个导体-氧化物-半导体结构2106和2108。因此，有四个导体-氧化物-半导体结构(或金属氧化物半导体(metal-oxide-semiconductor,MOS)结构)2102、2104、2106和2108。根据本发明，上述实施例的独特之处在于四个导体-氧化物-半导体结构2102、2104、2106和2108在所述垂直薄体场效应晶体管中共用一源极区和一漏极区。然而，本发明可以应用于所述凸状结构中具有多个(例如6或8)导体-氧化物-半导体结构(或金属氧化物半导体(metal-oxide-semiconductor MOS)结构)。

在本发明另一实施例中，垂直栅极导电部分G2的材料可以与垂直栅极导电部分Gl、G3(或顶部栅极导电部分15042)的材料不同或相同。

另外，如图21(a)所示，由于所述凸状结构中存在所述硅围绕环，所以原始水平表面OHS上方的栅极导电层的长度B比所述导电中心极的长度A长。另外，所述凸状结构的外侧壁的横向长度大于所述凸状结构的内侧壁的横向长度。另外，图21(b)是与图21(a)对应的俯视图，其中图21(a)是沿着图21(b)所示的X方向切割线的剖面图以及图21(c)是沿着图21(b)所示的Y方向切割线的剖面图。

另外，如图22所示，当接合衬垫2202形成在n+掺杂源极2008和n+掺杂漏极2010之上时，n+掺杂漏极2010(或n+掺杂源极2008)的至少两边(一侧壁和一顶部)与氮化钛层2012/钨层2014和接合衬垫2202相接触。因此，n+掺杂源极2008和n+掺杂漏极2010的接触电阻也相应减少。

图23是说明关于传统鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)和所述垂直薄体场效应晶体管的导通电流Ion的科技电脑辅助设计(TechnologyComputer-Aided Design,TCAD)的模拟结果的示意图，其中所述传统鳍式场效应晶体管(图23中间的图)具有8nm鳍宽度、70nm鳍高度、1nm厚度的栅极介电层，以及所述垂直薄体场效应晶体管(图23的左图)具有1.5nm的垂直薄体Sright、1.5nm的垂直薄体Sleft以及覆盖垂直薄体Sleft、Sright的1nm厚度的栅极介电层，其中所述中心极(未绘示于图23)存在于垂直薄体Sleft和垂直薄体Sright之间。在采用适当的栅极金属材料来调节所述中心极和/或栅极导电材料1504的功函数的情况下，所述垂直薄体场效应晶体管的导通状态时的电流密度(蓝色曲线所示)是所述传统鳍式场效应晶体管的导通状态时的电流密度(棕色虚线所示)的7倍，且所述垂直薄体场效应晶体管的导通电流Ion大约是所述传统鳍式场效应晶体管导通电流Ion的2倍。值得注意的是，因为垂直薄体Sleft和垂直薄体Sright，所以所述垂直薄体场效应晶体管中存在多个电流导通通道。

另一方面，图24是说明关于所述传统鳍式场效应晶体管和所述垂直薄体场效应晶体管的关闭电流Ioff的科技电脑辅助设计(Technology Computer-Aided Design,TCAD)的模拟结果的示意图。在同样的结构的基础上，如图24的右图所示，所述传统鳍式场效应晶体管在关闭状态下的电流密度(以棕色虚线标记)是所述垂直薄体场效应晶体管在关闭状态下的电流密度(以蓝色曲线标记)的14倍，且所述传统鳍式场效应晶体管的关闭电流Ioff大约是所述垂直薄体场效应晶体管的关闭电流Ioff的34倍。如此，与所述传统鳍式场效应晶体管相比，所述垂直薄体场效应晶体管有效地将Ion/Ioff比提高了约68倍。

另外，因为垂直薄体Sleft/垂直薄体Sright的宽度约为1.5～3nm(也就是所述硅围绕环的宽度约为1.5～3nm)，所以在本发明的另一实施例中，在预定温度下选择性生长n型轻掺杂漏极2004、2006和高掺杂半导体区(n+掺杂源极2008和n+掺杂漏极2010)时，n型轻掺杂漏极2006的边缘可以横向移动以接触栅极介电层1502，n型轻掺杂漏极2004的边缘也是如此。因此，在这个实施例中，所述垂直薄体场效应晶体管的有效通道长度可以短于图21(a)所示的所述垂直薄体场效应晶体管的有效通道长度(Leff)。

图25是说明所述传统鳍式场效应晶体管和所述垂直薄体场效应晶体管之间的结构差异的示意图。如图25(a)所示，在所述传统鳍式场效应晶体管中，为了增加导通电流Ion，通常有两个(或多个)独立的鳍式结构，所述两个(或多个)独立的鳍式结构之间被浅沟槽隔离区分开，其中所述浅沟槽隔离区位于两个独立的鳍式结构之间。栅极区(栅极介电层和栅极导电层)将横跨两个独立的鳍式结构和之间的浅沟槽隔离区。然后鳍式结构的每一端提供一个种晶区用于选择性外延生长轻掺杂漏极区和高掺杂半导体区。如此，两个鳍式结构的两个N+区2502、2504是通过选择性外延生长(SEG)技术分别生长的，并且因为在所述传统鳍式场效应晶体管中生长的两个N+区2502、2504不受浅沟槽隔离区的限制，所以N+区2502、2504将会像两个独立的蘑菇一样逐渐扩大，最后导致N+区2502、2504连接在一起。因此，图25(a)中的所述传统鳍式场效应晶体管的本体包含两个(或多个)独立的鳍式结构，每个鳍式结构的宽度为6nm，两个独立鳍结构之间的浅沟槽隔离区的宽度可以为25nm，且在所述传统鳍式场效应晶体管和另一传统鳍式场效应晶体管之间的浅沟槽隔离区的宽度也是25nm。因此，图25(a)中的所述传统鳍式场效应晶体管和另一传统鳍式场效应晶体管之间的间距(pitch distance)为62nm。

然而，如图25(b)所示，在本发明的一实施例中，如前所述，以半导体基板为基础仅形成一个凸状结构，并且在所述凸状结构中形成一个沟槽，从而存在两个垂直薄体。然而，在所述两个垂直薄体之间没有浅沟槽隔离区。然后栅极区(栅极介电层和栅极导电层)将横跨所述两个垂直薄体以及所述两个垂直薄体间的沟槽，其中所述栅极导电层在所述沟槽中的部分(也就是前面提到的所述中心极)被所述栅极介电层围绕，特别是所述栅极介电层沿着所述沟槽的四个侧壁和底部围绕所述中心极。而所述沟槽的底部下方仍是所述半导体基板的半导体材料。因此，在所述两个垂直薄体之间不存在所述浅沟槽隔离区。

如图25(b)所示，即使有两个垂直的薄体，由于前面提到的硅围绕环的存在，硅围绕环的一个露出的末端仅提供一个种晶区用于轻掺杂漏极区和高掺杂半导体区的选择性外延生长，而不是两个单独的种晶区。另外，在图25(b)的实施例中，所述垂直薄体场效应晶体管的N+区2506将如图21所描述的通过选择性外延生长(SEG)技术在受浅沟槽隔离区限制的凹陷中生长。如此，图25(b)中的所述垂直薄体场效应晶体管的本体仅包含一个凸状结构(或鳍式结构)，且所述凸状结构具有两个向上延伸的垂直薄体，每一垂直薄体的宽度约为1.5nm和高度约为50～70nm。在每个垂直薄体中，沿着所述垂直薄体的两个侧壁存在两个导体-氧化物-半导体结构或两个导通通道(位于垂直薄体VTB内(如图25(b)所示))。在图25(b)的实施例中，如前所述，由于热工艺引起的横向移位，源极区/漏极区的轻掺杂漏极区与所述两个垂直薄体接触。所述垂直薄体场效应晶体管和另一垂直薄体场效应晶体管之间的浅沟槽隔离区的宽度可以是12nm。因此，图25(b)中的所述垂直薄体场效应晶体管和所述另一垂直薄体场效应晶体管之间的间距为22nm。

另外，图25(c)对应本发明的另一实施例，其中图25(c)和图25(b)的主要差异在于N+区2508不是生长在受浅沟槽隔离区限制的凹陷中。因此，N+区2508可像蘑菇一样逐渐扩大。再次值得注意的是，即使所述凸状结构中有两个垂直薄体，但因为前面提到的硅围绕环的存在，所以所述硅围绕环的一个露出的末端仅提供一个种晶区用于轻掺杂漏极区和高掺杂半导体区的选择性外延生长，而不是两个单独的种晶区。

总结而言，所述垂直薄体场效应晶体管中的所述凸状结构中存在中心极，且所述导电中心极被所述栅极介电层1502包围，所以所述凸状结构内的所述导电中心极可以有效抑制所述垂直薄体场效应晶体管在关闭状态下的漏电流路径。然而所述垂直薄体场效应晶体管仍然具有多个用于在导通状态期间传导电流的垂直薄体(也就是垂直薄体Sright、Sleft)。另外，例如垂直薄体Sright(或垂直薄体Sleft)的宽度可以是1.5～2nm左右。因为所述导电中心极被所述硅围绕环包围，所以所述垂直薄体场效应晶体管在导通状态下的导电电流会发散，然后汇聚在从所述漏极区延伸至所述源极区的导通通道区中。

另外，形成所述坚固的栅栏墙(例如图6所示的氧化间隔层304和氮化间隔层306)以夹住所述主动区或窄的所述凸状结构，尤其是所述凸状结构的侧壁。所述坚固的栅栏墙可以是单层或其他复合层以在所述垂直薄体场效应晶体管的源极区/漏极区或所述栅极区的形成期间保护窄的所述凸状结构免于塌陷。另外，浅沟槽隔离区402(如图7所示)也围绕或夹住所述主动区或窄的所述凸状结构(尤其是窄的所述凸状结构的侧壁)以在所述垂直薄体场效应晶体管的源极区/漏极区或所述栅极区的形成期间保护窄的所述凸状结构免于塌陷。因此，即使所述垂直薄体场效应晶体管的所述凸状结构的高度(例如60～300nm)远大于所述垂直薄体场效应晶体管的所述凸状结构的宽度(例如3～7nm)，但由所述坚固的栅栏墙保护的所述凸状结构在后续工艺(例如形成源极区/漏极区或所述栅极区等)中依旧不太可能崩塌。

本发明的另一个优点在于，因为形成在所述栅极区(如图18所示)边缘上的氧化物间隔-2层1802和氮化物间隔-2层1804的厚度是可控的，并且由所述热氧化工艺所形成的氧化物-3V层10022和氧化物-3B层10024(如图19所示)也是可控制的，所以所述源极区/所述漏极区的边缘可以与所述栅极区(如图21所示)的边缘对齐或基本对齐，特别是所述源极区/所述漏极区是通过所述选择外延生长技术形成。因此，所述源极区/所述漏极区的边缘与所述栅极区的边缘之间的相对位置或距离是可控的，并且取决于形成在所述栅极区的边缘上的间隔层(氧化物间隔-2层1802和氮化物间隔-2层1804)的厚度和/或氧化物层(例如氧化物-3V层10022)的厚度。因此，有效通道长度Leff可以控制，从而可以改善栅极诱发漏极泄漏(GIDL)电流的问题。

接下来请参考图26A和图26B，图26A和图26B是本发明的另一实施例所公开的一种新型垂直薄体场效应晶体管(NuVTBFET)的制造方法的流程图，其中图26A、图26B仅示出了所述新型垂直薄体场效应晶体管与上述垂直薄体场效应晶体管(VTBFET)之间的不同工艺。所述新型垂直薄体场效应晶体管(以N型金属氧化物半导体(metal-oxide-semiconductor,MOS)场效应晶体管为例)的详细步骤(接上述步骤118)如下：

步骤2602：形成旋涂玻璃(spin-on glass,SOG)并向下蚀刻以产生一中心极2702以填充凹陷1202(图27)；

步骤2604：去除碳硅氧化(SiCOH)间隔-2层1102并向下蚀刻所述栅极区内的浅沟槽隔离区402以对齐中心极2702的顶部，然后根据镶嵌(Damascene)工艺通过以下步骤创建伪栅极

(dummy gate)：形成多晶硅间隔层2802，以及在所述栅极区内沉积氮化钛(TiN)层2804和钨层2806(图28)；

步骤2606：去除多晶硅层2802和多晶硅层2802下面的衬垫氧化层204以暴露浅沟槽隔离区402。然后进一步蚀刻暴露的浅沟槽隔离区402以形成沟槽或镶嵌间隔层区，其中所述镶嵌间隔层区将暴露原始单凸硅结构(original single convex

Si structure)的侧壁；

步骤2608：在所述沟槽或所述镶嵌间隔层区中，通过以下方式形成低k间隔层：沉积碳硅氧化层2902，在碳硅氧化层2902之间形成氧化层2904，然后使用所述化学机械研磨(CMP)技术抛光碳硅氧化层2902和氧化层2904(图29)。所述低k

间隔层是延伸达到所述伪栅极顶部的垂直间隔层，以及所述低k间隔层跨越所述原始单凸硅结构的顶面和侧壁；步骤2610：去除所述伪栅极(氮化钛层2804和钨层2806)，蚀刻所述栅极区内的浅沟槽隔离区402，并去除所述栅极区内的氧化间隔层304和氮化间隔层306以露出所述栅极区的垂直薄硅体的侧壁(图30)；

步骤2612：在所述栅极区内，首先蚀刻中心极2702并移除衬垫氧化层204以露出所述垂直薄硅体的顶部，在所述栅极区内的垂直薄硅体上方形成高k介电层3102，然后在高k介电层3102上方形成伪栅极导电层(例如多晶硅)3104，并在伪栅极导电层3104上方形成栅极覆盖层(或硬光罩)3106。然后移除非晶碳化硅层2704并使用所述化学机械研磨技术抛光并降低衬垫氮化层206、所述低k间隔层(碳硅氧化层2902和氧化层2904)和栅极覆盖层3106的高度(图31)；

步骤2614：去除暴露的衬垫氮化层206(包含垂直的氮化间隔层306)和衬垫氮化层206下方的衬垫氧化层204以露出原始半导体表面(OSS)或原始水平表面(OHS)。之后，靠着先前的所述低k间隔层形成另一个低k间隔层(例如靠着碳硅氧化层2902沉积碳硅氧化层3202，然后形成氧化层3204)。这种双低k间隔层的结构有助于降低降低覆盖电容(图32)；

步骤2616：与先前的所述垂直薄体场效应晶体管(VTBFET)的工艺类似，形成所述新型垂直薄体场效应晶体管的源极区与漏极区(图33)；

步骤2618：在所述后栅极工艺中，去除栅极覆盖层3106、伪栅极导电层3104(以及先前的栅极介电层3102(如果可实施的话))。

然后，为了保护所述垂直薄硅体，沉积回所述栅极区内的浅沟槽隔离区402以使浅沟槽隔离区402对齐中心极2702的顶部(图34)；

步骤2620：首先移除中心极2702，然后形成高k介电层3502和金属极3504(图35)；

步骤2622：在所述栅极区内部，蚀回浅沟槽隔离区402并形成高k电介电层3502以覆盖垂直薄硅体Sright、Sleft(图36)；

步骤2624：在所述栅极区内，在高k介电层3502上方形成功函数金属3708和3710，然后在功函数金属3708上方形成钨层3706，然后在钨层3706上方形成衬垫3704，然后形成硬光罩氧化层3702(图37)。

在步骤2602(接续上述步骤118)中，如图27(a)所示，形成所述旋涂玻璃(SOG)并向下蚀刻以形成中心极2702(宽度10nm)以填充凹陷1202，其中所述主动区位于抗击穿层(anti-punch-through layer)2706上方，以及抗击穿层2706是用于防止在所述新型垂直薄体场效应晶体管的漏极和本体之间发生击穿。另外，如图27(a)所示，非晶碳化硅层2704取代薄的氮化层802。另外，图27(b)是与图27(a)对应的俯视图，其中图27(a)包含在图27(b)中所示的位置截取的两个剖面图(“A-A”和“B-B”)。

然后，在步骤2604中，如图28(a)所示，去除碳硅氧化间隔-2层1102并向下蚀刻所述栅极区内的浅沟槽隔离区402以使浅沟槽隔离区402对齐中心极2702的顶部。然后，根据所述镶嵌(Damascene)工艺，创建所述伪栅极。首先在衬垫氮化层206的两侧的多晶硅层2802(厚度为5nm)，也就是说在所述栅极区内沉积一层薄的本质非晶硅/多晶硅，然后采用所述各向异性刻蚀技术蚀刻所述本质非晶硅/多晶硅以产生多晶硅层2802。然后，沉积氮化钛层2804和钨层2806。之后使用所述化学机械研磨技术抛光氮化钛层2804和钨层2806直到多晶硅层2802对齐非晶碳化硅层2704的顶部。另外，图28(b)是与图28(a)对应的俯视图，其中图28(a)包含在图28(b)中所示的位置截取的两个剖面图(“A-A”和“B-B”)。

在步骤2606中，如图29(a)所示，采用所述各向异性蚀刻技术去除多晶硅层2802及其下方的衬垫氧化层204以露出浅沟槽隔离区402。然后，进一步蚀刻暴露的浅沟槽隔离区402以在氮化钛层2804和衬垫氮化层206之间形成所述沟槽或所述镶嵌间隔层区，其中所述镶嵌间隔层区将暴露所述原始单凸硅结构(original single convex Si structure)的侧壁。

在步骤2608中，如图29(a)所示，在所述沟槽或所述镶嵌间隔层区中，通过沉积碳硅氧化层2902形成所述低k间隔层，其中碳硅氧化层2902沉积于所述沟槽的两个边缘，但碳硅氧化层2902的厚度不足以掩盖所述沟槽，所以留下一个空腔，然后沉积氧化层2904以完全填充空腔，其中碳硅氧化层2902和氧化层2904形成所述镶嵌间隔层。然后，使用所述化学机械研磨(CMP)技术抛光浅沟槽隔离区402、衬垫氮化层206、非晶碳化硅层2704和氮化钛层2804/钨层2806的顶部上方的碳硅氧化层2902和氧化层2904。另外，所述低k间隔层是延伸达到所述伪栅极顶部的垂直间隔层，以及所述低k间隔层跨越所述原始单凸硅结构的顶面和侧壁(或所述垂直薄硅体的外侧壁)。另外，图29(b)是与图29(a)对应的俯视图，其中图29(a)包含在图29(b)中所示的位置截取的两个剖面图(“A-A”和“B-B”)。

在步骤2610中，如图30(a)所示，去除所述伪栅极(氮化钛层2804和钨层2806)以暴露中心极2702。然后，蚀刻所述栅极区内的浅沟槽隔离区402，并移除所述栅极区内的氧化间隔层304和氮化间隔层306以露出所述垂直薄硅体的侧壁。另外，图30(a)是与图30(b)对应的俯视图，其中图30(a)包含在图30(b)中所示的位置截取的两个剖面图(“A-A”和“B-B”)。

在步骤2612中，如图31(a)所示，首先向下蚀刻中心极2702并去除所述栅极区内的衬垫氧化层204以露出所述垂直薄硅体的顶部。然后，在所述栅极区内的垂直硅薄体上方形成高k介电层3102，然后在高k介电层3102上方形成伪栅极导电层(例如多晶硅)3104，并在伪栅极导电层3104上方形成栅极覆盖层(或硬光罩)3106。然后移除非晶碳化硅层2704并使用所述化学机械研磨技术抛光并降低衬垫氮化层206、所述低k间隔层(碳硅氧化层2902和氧化层2904)、栅极覆盖层3106、氮化间隔层306和浅沟槽隔离区402的高度。另外，图31(b)是与图31(a)对应的俯视图，其中图31(a)包含在图31(b)中所示的位置截取的两个剖面图(“A-A”和“B-B”)。

在步骤2614中，如图32(a)所示，去除暴露的衬垫氮化层206(包含垂直氮化间隔层306)和衬垫氮化层206下方的衬垫氧化层204以露出原始半导体表面(OSS)或原始水平表面(OHS)。此后，靠着先前的所述低k间隔层形成另一个低k间隔层(例如，靠着碳硅氧化层2902沉积碳硅氧化层3202，然后形成氧化层3204)，其中这种双低k间隔层的结构有助于降低降低覆盖电容。另外，图32(b)是与图32(a)对应的俯视图。图32(a)，其中图32(a)包含在图32(b)中所示的位置截取的两个剖面图(“A-A”和“B-B”)。

在步骤2616中，如图33(a)所示，与先前的所述垂直薄体场效应晶体管(VTBFET)的工艺类似，可根据上述步骤142～步骤154形成所述新型垂直薄体场效应晶体管的源极区和漏极区，所以为了简单起见，省略进一步描述。另外，图33(b)是与图33(a)对应的俯视图，其中图33(a)包含在图33(b)中所示的位置截取的两个剖面图(“A-A”和“B-B”)。

在步骤2618中，如图34(a)所示，在所述后栅极工艺中，去除栅极介电层3102、栅极导电层3104和栅极覆盖层3106(以及先前的栅极介电层3102(如果可实施的话))。然后，为了保护所述垂直薄硅体，沉积回所述栅极区内的浅沟槽隔离区402以使浅沟槽隔离区402对齐中心极2702的顶部。另外，图34(b)是与图34(a)对应的俯视图，其中图34(a)包含在图34(b)中所示的位置截取的两个剖面图(“A-A”和“B-B”)。

在步骤2620中，如图35(a)所示，首先移除中心极2702以留下空腔，然后在所述空腔的四个侧壁上形成高k介电层3502，然后在高k介电层3502上形成金属极3504以填充所述空腔。然后，回蚀高k介电层3502和金属极3504至回浅沟槽隔离区402的顶部。另外，图35(b)是与图35(a)对应的俯视图，其中图35(a)包含在图35(b)中所示的位置截取的两个剖面图(“A-A”和“B-B”)。

在步骤2622中，如图36(a)所示，首先蚀刻所述栅极区内的沉积回(如步骤2618所述)的浅沟槽隔离区402以露出垂直薄硅体Sright、Sleft的最外侧，然后进一步形成高k介电层3502覆盖垂直薄硅体Sright、Sleft的最外侧。另外，图36(b)是与图36(a)对应的俯视图，其中图36(a)包含在图36(b)中所示的位置截取的两个剖面图(“A-A”和“B-B”)。

在步骤2624中，如图37(a)所示，在所述栅极区内，在高k介电层3502上方形成功函数金属3708和3710，然后在功函数金属3708上方形成钨层3706，然后在钨层上方形成衬垫3704。另外，图37(b)是与图37(a)对应的俯视图，其中图37(a)包含在图37(b)中所示的位置截取的两个剖面图(“A-A”和“B-B”)。在本发明的一实施例中，金属极3504上方的功函数金属3710(栅极导电层)的横向长度B比金属极3504的横向长度A长。在本发明的另一实施例中，金属极3504上方的功函数金属3710的横向长度B与金属极3504的横向长度A相同或基本相同。

以最小特征尺寸为5nm(或技术节点＝5nm)的工艺为例，具有多个金属氧化物半导体结构和多个导通通道的所述新型垂直薄体场效应晶体管具有以下尺寸：两个垂直薄硅体的体宽为1.5nm，栅极介电质厚度约为1nm，所述中心极的厚度约为3nm，所以所述原始单凸硅结构的起始厚度约为8nm。

接下来请参照图38和图38，在完全形成所述新型垂直薄体场效应晶体管的栅极结构后，类似图39，类似图21(c)，所述新型垂直薄体场效应晶体管也具有三个垂直栅极导电部分G1～G3，其中垂直栅极导电部分G1～G3连接功函数金属3708和钨层3706的顶部部分，且垂直栅极导电部分G1～G3的功能可以参照图21(c)的描述，所以在此不再赘述。因此，共有四个导体-氧化物-半导体结构或金属氧化物半导体结构分享一共用源极区和一共用漏极区。在本实施例中，顶部连接部分(也就是功函数金属3708和钨层3706的组合)的材料不同于金属极3504的材料。另外，图39是本发明所公开的另一个实施例，其中图38与图39的差异在于如图39所示，图38的金属极3504被替换为钨-功函数金属-高k介电层所组成的夹层结构。另外，图39也具有三个垂直栅极导电部分G1～G3，且垂直栅极导电部分G1～G3的功能也可以参照图21(c)的描述，所以在此也不再赘述。

综上所述，为了实现所述新型垂直薄体场效应晶体管的架构进步以达到功率、效能和面积减少的目标，图37是说明所述新型垂直薄体场效应晶体管与传统的三栅极(Tri-Gate)晶体管/鳍式场效应晶体管(FinFET)相比的三个剖面图。如图37(a)所示，A-A剖面图具有三个明显的区别：

(1)导电中心极(金属极)形成在单凸硅鳍式本体(single convex Si fin body)中。导电中心极可以有效抑制所述新型垂直薄体场效应晶体管的关闭状态(Off state)的漏电流路径。然而所述新型垂直薄体场效应晶体管仍然具有两个垂直薄体(垂直薄硅体Sright、Sleft)，用于在所述新型垂直薄体场效应晶体管的导通状态(ON state)期间的电流传导。例如，垂直薄硅体Sright、Sleft的宽度可以约为1.5～2nm。

(2)形成坚固的栅栏墙(solid fence wall，例如垂直的氧化间隔层，然后垂直的氮化间隔层)以夹持所述主动区或窄的单凸硅鳍式本体，特别是所述单凸硅鳍式本体的侧壁。所述坚固的栅栏墙可以是单层或其他复合层以在形成所述新型垂直薄体场效应晶体管的源极/漏极区或栅极区期间保护窄的单凸硅鳍式本体免于塌陷。此外，厚的浅沟槽隔离区也进一步包围或夹住所述主动区域或窄的单凸硅鳍式本体。

(3)具有拉高的浅沟槽隔离(浅沟槽隔离区402)高度。另外，通过接合衬垫(氮化钛层3301和钨层3304)和金属-半导体接面(氮化钛层3301、钨层3304和n+掺杂源极3306(或n+掺杂漏极))实现源极/漏极区接触可以是自建(self-constructive)的，如此大大减少了使用所述源极/漏极区接触孔图案化的侵蚀性光罩的负担。

(4)表面下绝缘体(Underground insulator,氧化物3B层3302)，其极大地抑制接面漏电流并充当噪声和闩锁的电阻挡层。不仅晶体管性能将随着单元宽度的减小而提高，而且由于金属零和闩锁设计规则被这些架构优势缓解，所以单元高度也可以按比例缩小。

因此，与传统的三栅极(Tri-Gate)晶体管/鳍式场效应晶体管(FinFET)相比，所述新型垂直薄体场效应晶体管具有以下优势：

(1)更好的短通道效应(特别是漏极诱导势垒降低(Drain Induced BarrierLowering,DIBL))，所以栅极宽度Lgate可以设计<10nm。

(2)主要是由于垂直薄硅体消除了接面漏电流路径，所以所述漏极诱导致通道能障较低。

(3)由于所述表面下绝缘体(图37(a)中所示的氧化物3B层3302)，所以N型新型垂直薄体场效应晶体管和P型新型垂直薄体场效应晶体管之间没有闩锁，并且所述表面下绝缘体可用作噪声的电阻挡层。

(4)通过自对准源极/漏极区接触和实现巨大的源极/漏极接触电阻，产生相容的开启电流。

(5)由于自建接触(图37(a)所示的氮化钛层3301和钨层3304)，缓解了金属零(M0)接触孔的光罩瓶颈。

(6)由于表面下栅极(图37(a)所示的金属极3504)，对抗击穿植入的需求较少。

另外，所述新型垂直薄体场效应晶体管的自建技术是缓解极紫外光(extremeultraviolet,EUV)成本大幅增加负担的关键因素，并将以更少的投资加速实现摩尔定律的延伸。所述新型垂直薄体场效应晶体管的单元面积(栅极间距(Gate pitch)x鳍片间距(Finpitch))为34nm*22nm＝748nm2，然而传统的N3技术节点的三栅极(Tri-Gate)晶体管/鳍式场效应晶体管(FinFET)的单元面积为45nm*26nm＝1170nm2，与传统的N3技术节点的三栅极(Tri-Gate)晶体管/鳍式场效应晶体管(FinFET)结构相比，所述新型垂直薄体场效应晶体管的单元面积减少了约36.1％。

另外，逻辑晶体管密度缩放来自于两个维度的减少：单元宽度和单元高度。缩小生产线前端的晶体管会减少单元宽度，而缩小生产线后端的金属互连会减少单元高度。与N3技术节点相比，通过所述新型垂直薄体场效应晶体管中的设计技术协同优化(designtechnology co-optimization,DTCO)技术可实现约1.7倍的逻辑元件密度。所述新型垂直薄体场效应晶体管的栅极长度继续以摩尔定律决定的速度缩小至10纳米，且表明技术节点正在朝向1.5纳米迈进。

另外，如表1所示，可将功函数金属3708/3710的功函数WF调整为4.2～4.3以使所述新型垂直薄体场效应晶体管的阈值电压Vt约为330～360mv。采用适当的栅极金属材料来调节导电中心极和/或栅极导电材料的功函数，所述新型垂直薄体场效应晶体管导通状态的电流密度可以是传统的鳍式场效应晶体管(FinFET)的7倍。因此，所述新型垂直薄体场效应晶体管具有量子增强功能使得所述新型垂直薄体场效应晶体管的导通电流(Ion)与关闭电流(Ioff)之比不小于106(例如1～10×10⁶)和所述新型垂直薄体场效应晶体管的亚阈值斜率(subthreshold slop(SS)，也就是在饱和区中，漏极电流Id和栅极电压Vg的斜率)不大于74(例如71～74)。另外，所述新型垂直薄体场效应晶体管的导通电流(Ion)不小于90uA(例如90～110uA)，所述新型垂直薄体场效应晶体管的导通电流(Ion)与关闭电流(Ioff)不大于90pA(例如10～90pA)。

表1

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种晶体管结构，其特征在于包含：

一本体，具有一单凸结构，其中所述单凸结构由一第一半导体材料制成，

且在所述单凸结构中形成一沟槽；

一栅极结构，具有一栅极导电层及一栅极介电层，其中所述栅极导电层横跨所述单凸结构上方，且所述栅极导电层的部分填入所述沟槽内；一源极区，与所述单凸结构的第一端接触；及

一漏极区，与所述单凸结构的第二端接触；

其中所述晶体管结构的导通电流与关闭电流的比值不小于10⁶。

2.如权利要求1所述的晶体管结构，其特征在于所述晶体管结构的导通电流/关闭电流比约为1～10×10⁶。

3.如权利要求1所述的晶体管结构，其特征在于所述单凸结构包含被所述栅极导电层覆盖的第一外侧壁和第二外侧壁，所述单凸结构还包含位于所述沟槽内的第一内侧壁和第二内侧壁，且所述第一内侧壁或所述第二内侧壁的长度短于所述第一外侧壁或所述第二外侧壁的长度。

4.如权利要求1所述的晶体管结构，其特征在于所述沟槽的底面和侧壁被所述栅极介电层覆盖，且所述单凸结构外侧的所述栅极导电层的底部低于所述栅极导电层的部分的底部。

5.如权利要求1所述的晶体管结构，其特征在于所述单凸结构包含两个垂直薄体，所述栅极介电层设置在所述栅极导电层与所述两个垂直薄体之间，且所述两个垂直薄体中的一垂直薄体的宽度不大于3纳米。

6.如权利要求1所述的晶体管结构，其特征在于另包含：

一第一凹陷，用以容纳所述源极区；

一第二凹陷，用以容纳所述漏极区；及

其中所述第一凹陷的侧壁和第二凹陷的侧壁被一浅沟槽隔离区区包围，所述源极区的边缘与所述两个垂直薄体接触，以及所述漏极区的边缘与所述两个垂直薄体接触。

7.如权利要求6所述的晶体管结构，其特征在于所述源极区包含：

一轻掺杂漏极区，与所述两个垂直薄体接触；

一重掺杂区，从所述轻掺杂漏极区横向延伸；及

一金属区，与所述重掺杂区的顶面和侧壁接触。

8.一种晶体管结构，其特征在于包含：

一本体，具有一单凸结构，具有一原始表面，其中所述本体由一半导体材料制成，且所述单凸结构具有多个导电通道；

一源极区，与所述单凸结构的第一端接触；

一漏极区，与所述单凸结构的第二端接触；及

一栅极结构，具有一栅极导电层，其中所述栅极导电层横跨所述单凸结构上方，所述栅极导电层的第一部分位于所述单凸结构内且位于所述原始表面下方，以及所述栅极导电层的第二部分位于原始表面上方；

其中所述晶体管结构的亚阈值斜率不大于74。

9.如权利要求8所述的晶体管结构，其特征在于所述晶体管的亚阈值斜率在71～74之间。

10.如权利要求8所述的晶体管结构，其特征在于所述栅极导电层的第二部分的长度大于所述栅极导电层的第一部分的长度，且一沟槽形成于所述单凸结构中且位于所述单凸结构的第一端与所述单凸结构的第二端之间。

11.如权利要求10所述的晶体管结构，其特征在于所述单凸结构的包含两个向上延伸的薄体，每一薄体包含沿着所述每一薄体的侧壁的两个导电通道，以及填充有所述栅极导电层的第一部分的沟槽位于所述两个向上延伸的薄体之间。

12.如权利要求11所述的晶体管结构，其特征在于另包含横跨过所述凸结构上方的一栅极介电层，其中所述栅极导电层的第一部分被所述沟槽中的栅极介电层围绕，且所述栅极导电层被沿着所述沟槽的四个侧壁和底部的栅极介电层围绕。

13.如权利要求12所述的晶体管结构，其特征在于所述沟槽的底部正下方是所述本体的半导体材料，且沿着所述沟槽的底部的栅极介电层与所述本体的半导体材料直接接触。

14.如权利要求13所述的晶体管结构，其特征在于另包含夹住所述单凸结构的侧壁的一隔离壁，以及围绕所述隔离壁的一浅沟槽隔离区。

15.一种晶体管结构，其特征在于包含：

一半导体本体，具有一单凸结构；

一栅极导电层和一栅极介电层，其中所述栅极介电层横跨在所述单凸结构上方，且所述单凸结构包含至少4个向上延伸的导体-氧化物-半导体介面；

一源极区，与所述单凸结构的第一端接触；及

一漏极区，与所述单凸结构的第二端接触；

其中所述晶体管结构的导通电流不小于90uA。

16.如权利要求15所述的晶体管结构，其特征在于所述晶体管结构的关闭电流不大于90pA。

17.如权利要求16所述的晶体管结构，其特征在于所述单凸结构包含两个向上延伸的薄体，每一向上延伸的薄体包含两个向上延伸的导体-氧化物-半导体界面，且在所述单凸结构中形成一沟槽以分隔所述两个向上延伸的薄体。

18.如权利要求17所述的晶体管结构，其特征在于所述至少4个向上延伸的导体-氧化物-半导体界面彼此水平位移，并且在所述两个向上延伸的薄体之间没有浅沟槽隔离区。

19.如权利要求15所述的晶体管结构，其特征在于所述晶体管结构的阈值电压介于330mv～360mv之间。

20.如权利要求15所述的晶体管结构，其特征在于另包含：

一间隔层，与所述栅极导电层相邻并横跨所述单凸结构的顶面和侧壁。