KR102707810B1

KR102707810B1 - 누설 전류가 감소되고 온/오프 전류를 조정할 수 있는 트랜지스터 구조체

Info

Publication number: KR102707810B1
Application number: KR1020230019512A
Authority: KR
Inventors: 차오-춘 루; 리-빙 황
Original assignee: 에트론 테크놀로지, 아이엔씨.
Priority date: 2020-10-08
Filing date: 2023-02-14
Publication date: 2024-09-19
Anticipated expiration: 2040-10-08
Also published as: KR20220046845A; KR20230026374A; KR102501554B1

Abstract

트랜지스터 구조체는 게이트, 스페이서, 채널 영역, 제1 오목부 및 제1 전도성 영역을 포함한다. 상기 게이트는 실리콘 표면 위에 있다. 상기 스페이서는 상기 실리콘 표면 위에 있고 적어도 상ㄱ 게이트의 측벽을 덮는다. 상기 채널 영역은 상기 실리콘 표면 아래에 있다. 상기 제1 전도성 영역은 상기 제1 오목부에 적어도 부분적으로 형성되고, 상기 트랜지스터 구조체 옆에 있는 이웃 트랜지스터 구조체의 전도성 영역은 상기 제1 오목부에 적어도 부분적으로 형성된다.

Description

누설 전류가 감소되고 온/오프 전류를 조정할 수 있는 트랜지스터 구조체 {TRANSISTOR STRUCTURE WITH REDUCED LEAKAGE CURRENT AND ADJUSTABLE ON/OFF CURRENT}

관련 출원에 대한 상호 참조

본 출원은 2019년 4월 19일에 출원된 "Reduced-Form-Factor Transistor Having Three-Terminals Self-Aligned and Wide Adjustability of On/Off-Currents and manufacture method thereof"라는 명칭의 미국 가출원 제62/836,088호, 2019년 5월 28일에 출원되고 "Reduced-Form-Factor Transistor with Self-Aligned Terminals and Adjustable On/Off-Currents and manufacture method thereof"라는 명칭의 미국 가출원 제62/853,675호의 혜택, 및 2019년 7월 10일에 출원된 "STAR-FET Ion Improvement"라는 명칭의 미국 가출원 제62/872,254호의 혜택을 주장하며, 그 내용은 인용에 의해 본 출원에 통한다.

본 발명은 트랜지스터 구조체에 관한 것으로, 특히 누설 전류가 감소된 트랜지스터 구조체에 관한 것이다.

가장 널리 사용되는 트랜지스터는 평면 실리콘 웨이퍼로 만들어진 금속 산화물 반도체 전계효과 트랜지스터(metal-oxide-semiconductor field-effect transistor, MOSFET)이며, 이는 유전체 재료에 의해 분리된 실리콘 표면 위에 만들어진 게이트를 갖는다. 또한, 트랜지스터의 소스와 드레인은 실리콘 표면 아래의 기판 내에 만들어진다. 트랜지스터의 치수가 스케일링됨에 따라, 핀 구조(fin-structure) 트랜지스터(예: 핀 전계효과 트랜지스터(FinFET), 3중 게이트(tri-gate) 전계효과 트랜지스터, 이중 게이트(double-gate) 트랜지스터 등)가 구현되어 트랜지스터의 치수는 22nm에서 7nm 그 이하로 크기를 계속 줄일 수 있다. 하지만, 핀 구조 트랜지스터의 대부분의 기술은 트랜지스터의 낮은 오프 전류를 위한 낮은 누설 전류 능력을 강조하기보다는, 트랜지스터의 높은 온 전류를 생성함으로써 높은 성능을 위한 전류 구동 능력을 강조한다. 그러나 딥 나노 미터 실리콘 기술(deep nanometer silicon technology)의 경우, 핀 구조 트랜지스터를 저 누설 및 저 전력 소자로 사용하는 것의 중요성이 증가하고 있는데, 특히 핀 구조 트랜지스터가 정적 랜덤 액세스 메모리(static random access memory, SRAM), 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM), 휴대형 집적 회로(integrated circuit, IC) 또는 웨어러블 IC 등과 같은 메모리 회로에서의 스위치 소자에 사용될 때 그렇다.

예를 들어, DRAM에 사용되는 가장 일반적인 메모리 셀은 하나의 액세스 트랜지스터와 하나의 저장 커패시터를 갖는 것이다. 평면 트랜지스터 또는 FinFET를 액세스 트랜지스터로 사용하는 최선단의 동작(state-of-art behavior)은 오프 상태에서 누설 전류가 높은데(예: 셀당 1 피코암페어 이상), 이는 DRAM의 저장된 신호 전하의 빠른 누출을 야기하기 때문에, 저장된 신호를 복원하기 위해 매우 짧은 리프레시 시간이 필요하여(그렇지 않으면 저장된 신호가 손실됨), 받아들일 수 없다. 또한, 오프 상태 동안에는 (a) 게이트와 채널 간(gate-to-channel) 누설, (b) 게이트 유도 드레인 누설(gate-induced-drain leakage, GIDL), (c) 게이트 유도 장벽 저하(drain-induced-barrier-lowering, DIBL) 누설, (d) 하위 임계 채널(sub-threshold channel) 누설, (e) 실리콘 재료의 pn 접합으로 인한 소스/드레인 측벽 또는 영역 누설 등과 같은, 많은 누설 전류원이 있음은 잘 알려져 있다. 소자당 펨토 암페어(femto-ampere, fA) 수준 근처의 낮은 오프 전류 목표를 충족시키기 위해, 일부 트랜지스터 크기 파라미터는 받아들일 수 없는 허용오차까지로 완화되어야 하는데, 이는 무어의 법칙 경제를 달성하려면 셀 크기를 줄이기 위해 트랜지스터의 치수를 축소해야 하는 스케일링 이론을 위반한다. 과장된 예로, 10 나노미터 기술의 경우, 셀당 1fA 요건을 충족시키려면 오프 전류를 줄이기 위해 게이트 길이가 100 나노미터를 넘어야 하는데, 이는 비현실적이다. 따라서 누설 전류가 낮은 트랜지스터를 제공하는 방법은 DRAM 시스템 설계자에게 중요한 문제이다.

본 발명의 일 실시예는 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 게이트, 스페이서(spacer), 채널 영역(channel region), 제1 오목부(concave) 및 제1 전도성 영역(conductive region)을 포함한다. 상기 게이트는 실리콘 표면 위에 있다. 상기 스페이서는 상기 실리콘 표면 위에 있고 적어도 상기 게이트의 측벽을 덮는다. 상기 채널 영역은 상기 실리콘 표면 아래에 있다. 상기 제1 전도성 영역은 상기 제1 오목부에 적어도 부분적으로 형성되며, 상기 트랜지스터 구조체 옆에 있는 이웃 트랜지스터 구조체의 전도성 영역은 상기 제1 오목부에 적어도 부분적으로 형성된다.

본 발명의 일 측면에 따르면, 상기 트랜지스터 구조체는 제2 오목부; 및 제2 전도성 영역을 더 포함한다. 상기 제2 전도성 영역은 상기 제2 오목부에 적어도 부분적으로 형성된다. 상기 제1 전도성 영역은 제1 연장 방향을 따라 제1 도핑 농도 프로파일(doping concentration profile)을 갖고, 상기 제2 전도성 영역은 제2 연장 방향을 따라 제2 도핑 농도 프로파일을 가지며, 상기 제1 연장 방향과 상기 제2 연장 방향은 모두 상기 실리콘 표면의 법선 방향에 실질적으로 평행하고, 상기 제1 도핑 농도 프로파일과 상기 제2 도핑 농도 프로파일은 비대칭이다.

본 발명의 다른 측면에 따르면, 상기 트랜지스터 구조체는 제1 절연층(insulation layer)을 더 포함한다. 상기 제1 절연층은 상기 제1 오목부에 형성되고 상기 제1 전도성 영역 아래에 위치한다. 상기 제1 전도성 영역은 제1 상부 부분(upper part), 제2 상부 부분 및 하부 부분(lower part)을 포함하고, 상기 제1 상부 부분 및 상기 제2 상부 부분은 상기 스페이서에 접촉하고, 상기 하부 부분은 상기 채널 영역에 접촉하고 상기 제1 절연층 상에 위치한다. 상기 트랜지스터 구조체는 상기 제1 전도성 영역을 덮는 제2 절연층을 더 포함한다. 또한, 상기 트랜지스터 구조체는 접촉 영역(contact region)을 더 포함한다. 상기 접촉 영역은 상기 제1 오목부에 적어도 부분적으로 형성되며, 상기 제1 전도성 영역의 제2 상부 부분은 상기 접촉 영역과 접촉하고, 상기 제1 전도성 영역의 제1 상부 부분 및 하부 부분은 상기 제2 절연층에 의해 상기 접촉 영역으로부터 분리된다.

본 발명의 다른 측면에 따르면, 상기 이웃 트랜지스터 구조체의 전도성 영역은 상기 제1 전도성 영역으로부터 전기적으로 절연된다(electrically isolated). 또한, 본 발명의 다른 측면에 따르면, 상기 채널 영역의 적어도 일부는 상기 게이트 및 상기 스페이서 아래에 있고, 상기 채널 영역의 길이는 상기 게이트 길이와 상기 스페이서 길이의 합보다 작지 않다. 또한, 본 발명의 다른 측면에 따르면, 상기 제1 전도성 영역, 상기 스페이서 및 상기 게이트 상에 고 응력 유전체층(high stress dielectric layer)이 형성된다.

본 발명의 다른 실시예는 새로운 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 게이트, 스페이서, 채널 영역 및 제1 전도성 영역은 포함한다. 상기 게이트는 실리콘 표면 위에 있다. 상기 스페이서는 상기 게이트의 측벽을 덮는다. 상기 채널 영역의 적어도 일부는 상기 게이트 및 상기 스페이서 아래에 있다. 상기 제1 전도성 영역은 상기 스페이서와 측면 절연층(side insulation layer) 사이에 형성되며, 상기 제1 전도성 영역의 측벽의 일부는 상기 측면 절연층에 의해 덮인다.

본 발명의 일 측면에 따르면, 상기 제1 전도성 영역은 제1 오목부에 부분적으로 형성되고, 상기 측면 절연층은 상기 제1 오목부에 부분적으로 형성된다. 상기 제1 오목부에 하부 절연층(bottom insulation layer)이 형성되고, 상기 제1 전도성 영역은 상기 하부 절연층 상에 위치한다. 상기 제1 전도성 영역은 제1 상부 부분, 제2 상부 부분 및 하부 부분을 포함하고, 상기 제1 상부 부분 및 상기 제2 상부 부분은 상기 스페이서에 접촉하고, 상기 하부 부분은 상기 채널 영역에 접촉하고 상기 하부 절연층 상에 위치한다. 또한, 상기 트랜지스터 구조체는, 상기 제1 오목부에 적어도 부분적으로 형성된 접촉 영역을 더 포함하고, 상기 제1 전도성 영역의 제2 상부 부분은 상기 접촉 영역과 접촉하며, 상기 제1 전도성 영역의 제1 상부 부분 및 하부 부분은 상기 측면 절연층에 의해 상기 접촉 영역으로부터 분리된다. 또한, 본 발명의 다른 측면에 따르면, 상기 제1 전도성 영역은 실리콘, 실리콘-카바이드(SiC) 또는 실리콘-게르마늄(SiGe)을 포함한다.

본 발명의 다른 측면에 따르면, 상기 트랜지스터 구조체는, 제2 전도성 영역, 다른 측면 절연층, 및 다른 접촉 영역을 더 포함한다. 상기 제2 전도성 영역은 상기 제2 오목부에 부분적으로 형성된다. 상기 다른 측면 절연층은 상기 제2 오목부에 부분적으로 형성된다. 상기 다른 접촉 영역은 상기 제2 오목부에 부분적으로 형성되며, 상기 제2 전도성 영역은 제1 상부 부분, 제2 상부 부분 및 하부 부분을 포함한다. 상기 제2 전도성 영역의 하부 부분은 상기 채널 영역에 접촉하며, 상기 제2 전도성 영역의 제2 상부 부분은 상기 다른 접촉 영역과 접촉하고, 상기 제2 전도성 영역의 제1 상부 부분 및 하부 부분은 상기 다른 측면 절연층에 의해 상기 다른 접촉 영역으로부터 분리된다.

본 발명의 다른 측면에 따르면, 상기 트랜지스터 구조체는 다른 스페이서를 더 포함한다. 상기 다른 스페이서는 상기 게이트의 다른 측벽을 덮고, 상기 채널 영역의 길이는 상기 게이트, 상기 스페이서 및 상기 다른 스페이서의 길이의 합보다 작지 않다. 또한, 상기 스페이서 및 상기 다른 스페이서는 재성장(re-growth) 스페이서이다. 또한, 상기 트랜지스터 구조체는 상기 스페이서 아래에 위치한 LDD 구역을 더 포함한다.

본 발명의 다른 실시예는 비대칭 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 게이트, 스페이서, 채널 영역, 제1 전도성 영역 및 제2 전도성 영역을 포함한다. 상기 게이트는 실리콘 표면 위에 있다. 상기 스페이서는 상기 실리콘 표면 위에 있고 상기 게이트의 측벽을 덮는다. 상기 채널 영역의 적어도 일부는 상기 게이트 및 상기 스페이서 아래에 있다.

본 발명의 다른 측면에 따르면, 제1 연장 방향을 따른 상기 제1 전도성 영역의 제1 도핑 농도 프로파일은 제2 연장 방향을 따른 상기 제2 전도성 영역의 제2 도핑 농도 프로파일과 다르다. 본 발명의 다른 측면에 따르면, 상기 게이트와 상기 제1 전도성 영역 사이의 구조는 상기 게이트와 상기 제2 전도성 영역 사이의 구조와 다르다. 또한, 본 발명의 다른 측면에 따르면, 상기 게이트와 상기 제1 전도성 영역 사이에 LDD 구역이 형성된다. 또한, 본 발명의 다른 측면에 따르면, 상기 제1 전도성 영역은 상기 실리콘 표면 아래의 제1 하부 부분을 포함하고, 상기 제2 전도성 영역은 상기 실리콘 표면 아래의 제2 하부 부분을 포함하며, 상기 제1 하부 부분의 두께는 상기 제2 하부 부분의 두께와 다르다. 또한, 본 발명의 다른 측면에 따르면, 상기 제1 전도성 영역 옆에 있는 상기 채널 영역의 한 말단(one terminal)의 폭은 상기 제2 전도성 영역 옆에 있는 상기 채널 영역의 다른 말단(another terminal)의 폭과 다르다. 또한, 본 발명의 다른 측면에 따르면, 상기 제1 전도성 영역의 재료는 상기 제2 전도성 영역의 재료와 다르다.

본 발명의 다른 실시예는 온/오프(ON/OFF) 전류를 조정 가능한 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 게이트, 스페이서, 채널 영역, 제1 전도성 영역, 및 제2 전도성 영역을 포함한다. 상기 게이트는 실리콘 표면 위에 있다. 상기 스페이서는 상기 실리콘 표면 위에 있고 상기 게이트의 측벽을 덮는다. 상기 채널 영역의 적어도 일부는 상기 게이트 및 상기 스페이서 아래에 있다. 상기 제1 전도성 영역은 상기 채널 영역의 한 말단에 전기적으로 결합되고, 상기 제2 전도성 영역은 상기 채널 영역의 다른 말단에 전기적으로 결합된다. 상기 트랜지스터 구조체의 온(ON) 전류는 상기 제1 전도성 영역의 파라미터, 상기 채널 영역의 파라미터, 상기 트랜지스터의 비대칭 파라미터, 및/또는 상기 제1 전도성 영역의 측벽을 덮는 제2 절연층의 존재에 의존한다.

본 발명의 다른 측면에 따르면, 상기 트랜지스터 구조체의 오프(OFF) 전류는 상기 제1 전도성 영역의 파라미터, 상기 채널 영역의 파라미터, 상기 트랜지스터의 비대칭 파라미터, 및/또는 상기 제1 전도성 영역 아래의 제1 절연층의 존재에 의존한다.

본 발명은 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 게이트, 스페이서, 채널 영역, 제1 전도성 영역 및 제2 전도성 영역을 포함하며, 제1 전도성 영역 및 상기 제2 전도성 영역은 상기 스페이서에 의해 상기 게이트로부터 분리된다. 또한, 상기 제1 전도성 영역은 제1 오목부의 측벽에 형성되고, 상기 제2 전도성 영역은 제2 오목부의 측벽에 형성되며, 상기 제1 전도성 영역 및 상기 제2 전도성 영역 각각의 전도성 영역의 측벽의 일부는 절연층에 의해 덮이고, 또 다른 추가 절연층은 상기 제1 오목부의 하부 표면 상에 선택적으로 형성될 수 있다. 따라서, 종래의 핀 구조 트랜지스터와 비교하면, 본 발명의 트랜지스터 구조체의 누설 전류를 줄일 수 있다.

본 발명의 이러한 목적 및 다른 목적은 다음의 상세한 설명을 읽은 후에 당업자에게 의심의 여지 없이 명백해질 것이다.

도 1a는 본 발명의 일 실시예에 따른 트랜지스터 구조체를 도시한 도면이다.
도 1b는 본 발명의 다른 실시예에 따른 트랜지스터 구조체를 도시한 도면이다.
도 2는 본 발명의 제2 실시예에 따른 트랜지스터 구조체의 제조 방법을 나타낸 흐름도이다.
도 3은 실리콘 표면 상에 제1 유전체층, 폴리실리콘층, 제1 산화물층 및 제1 질화물층을 형성하는 것을 나타낸 도면이다.
도 4는 유전체, 게이트 및 캡 구조체(cap structure)의 형성을 나타낸 도면이다.
도 5는 유전체, 게이트 및 캡 구조체 옆에 형성되는 스페이서를 나타낸 도면이다.
도 6a는 이방성 식각 기술을 위한 마스크로서 스페이서를 사용하여 형성되는 제1 오목부 및 제2 오목부를 나타낸 도면이다.
도 6b는 본 발명의 다른 실시예에 따라 실리콘 표면의 일부를 노출하기 위해 에치백되는(etched back) 스페이서를 나타낸 도면이다.
도 7은 제1 오목부 및 제2 오목부 내부에 형성되는 제1 절연층을 나타낸 도면이다.
도 8은 에치백되는 제1 절연층을 나타낸 도면이다.
도 9는 제1 절연층 상에 형성되는 제1 전도성 영역 및 제2 전도성 영역을 나타낸 도면이다.
도 10a는 본 발명의 다른 실시예에 따라 제거되는 스페이서를 나타낸 도면이다.
도 10b는 본 발명의 다른 실시예에 따라 스페이서, 캡 구조체, 제1 전도성 영역 및 제2 전도성 영역 상에 형성되는 제2 유전체층을 나타낸 도면이다.
도 11은 형성되어 에치백되는 제2 절연층을 나타낸 도면이다.
도 12a는 트랜지스터 구조체의 최종 구조를 나타낸 도면이다.
도 12b는 도 6b에 도시된 실시예에 따른 트랜지스터 구조체의 최종 구조를 나타낸 도면이다.
도 13은 본 발명의 다른 실시예에 따라 각각 제1 오목부와 제2 오목부에 전적으로 형성되는 제1 전도성 영역과 제2 전도성 영역을 나타낸 도면이다.
도 14는 본 발명의 다른 실시예에 따라 제거되는 스페이서의 제2 산화물층을 나타낸 도면이다.
도 15는 본 발명의 다른 실시예에 따라 재성장되는 제3 산화물층을 나타낸 도면이다.
도 16은 본 발명의 다른 실시예에 따른 트랜지스터 구조체의 4가지 예를 나타낸 도면이다.
도 17은 본 발명의 일 실시예에 따른 트랜지스터 구조체를 나타낸 도면이다.

도 1a를 참조하기 바란다. 도 1a는 본 발명의 제1 실시예에 따른 트랜지스터 구조체(100)를 나타낸 도면이다. 도 1a에 도시된 바와 같이, 트랜지스터(100)는 게이트(101), 스페이서(103), 채널 영역(105), 제1 전도성 영역(107) 및 제2 전도성 영역(109)을 포함한다. 또한, 얕은 트렌치 절연(shallow trench isolation, STI) 구조체(110)가 트랜지스터 구조체(100) 옆에 형성된다. STI 구조체(110)는 당업자에게 주지의 것이므로, 간략화를 위해 더 이상의 설명은 생략된다. 게이트(101)는 유전체(111) 상에 형성되고, 여기서 유전체(111)는 기판(112)의 실리콘 표면(113) 상에 또는 위에(on or above) 형성된다. 또한, 캡 구조체(115)는 게이트(101) 상에 형성될 수 있다. 스페이서(103)는 실리콘 표면(113) 상에 또는 위에 형성되고 제1 부분(1031) 및 제2 부분(1032)을 포함하며, 여기서 제1 부분(1031)은 게이트(101)의 좌측 측벽을 덮고, 제2 부분(1032)은 게이트(101)의 우측 측벽을 덮는다. 또한, 일 실시예에서, 스페이서(103)는 세 개의 층을 포함하고, 여기서 세 개의 층은 각각 얇은 산화물층, 질화물층 및 산화물층이다. 그러나 본 발명은 스페이서(103)가 3층 스페이서인 것에 한정되지 않는다. 즉, 스페이서(103)는 질화물, 산화물, 질화물/산화물, 또는 다른 유전체 재료를 포함하는 단일 또는 다수(single or multiple)의 유전체층일 수 있다. 채널 영역(105)은 게이트(101) 및 스페이서(103) 아래에 형성되고, 채널 영역(105)은 스페이서(103)와 정렬된다. 스페이서(103) 때문에, 채널 영역(105)의 길이는 게이트(101)의 길이보다 길다. 본 발명의 다른 실시예에서, 채널 영역(105)은 완전히 게이트(101) 및 스페이서(103) 아래에 있지 않다. 즉, 채널(105)의 적어도 일부가 게이트(101) 및 스페이서(103) 아래에 있다. 채널 영역(105)의 길이는 스페이서(103)의 길이와 게이트(101)의 길이에 따라 조절 가능하다. 또한, 채널 영역(105)에 도핑이 형성될 수 있다. 선택적으로, 게이트(101)와 제1 전도성 영역(107) 및/또는 게이트(101)와 제2 전도성 영역(109) 사이에 저농도 도핑 영역(lightly doping region)을 형성하는 것이 가능하다.

제1 전도성 영역(107)은 형성되어 제1 오목부(117)의 측벽과 접촉하며, 제1 전도성 영역(107)은 하부 부분(1071)과, 제1 상부 부분(1072) 및 제2 상부 부분(1073)을 포함하는 상부 부분을 포함하며, 여기서 하부 부분(1071)은 채널 영역(105)에 결합되고, 제1 상부 부분(1072) 및 제2 상부 부분(1073)은 스페이서(103)의 제1 부분(1031)에 결합된다. 또한, 제2 상부 부분(1073)의 상부 표면(top surface)은 게이트(101)의 상부 표면보다 높거나 낮을 수 있고, 하부 부분(1071)의 두께(예: 하부 부분(1071)의 상부(top)에서 하부(bottom)까지의 거리이며, 하부 부분(1071)의 상부 표면은 실리콘 표면(113)과 정렬됨)는 도 1a에 도시된 바와 같이, 채널 영역(105)의 두께(예: 채널 영역(105)의 상부에서 하부까지의 거리)보다 두껍다. 또한, 본 발명의 다른 실시예에서, 제1 전도성 영역(107)의 높이는 실리콘 표면(113)을 따른 게이트(101)의 길이보다 크거나, 실리콘 표면(113)을 따른 게이트(101)의 길이와 길이의 합보다 크다. 또한, 제1 전도성 영역(107)은 실리콘, 실리콘-카바이드(SiC) 또는 실리콘-게르마늄(SiGe)과 같은, 실리콘 함유 물질을 포함할 수 있다.

제1 절연층(119)은 제1 오목부(117)에 형성되고, 제1 오목부(117)의 하부 표면을 덮으며, 여기서 하부 부분(1071) 아래에 제1 절연층(119)이 형성된다. 제2 절연층(121)은 제1 전도성 영역(107) 옆에 형성되고 하부 부분(1071)의 측벽 및 제1 상부 부분(1072)의 측벽을 덮는다. 또한, 제1 절연층(119) 및/또는 제2 절연층(121)의 재료는 산화물, 질화물 또는 기타 절연 재료일 수 있다. 본 발명의 하나의 실시예에서, 제1 절연층(119) 및/또는 제2 절연층(121)은 열 산화(thermal oxidation)에 의해 형성될 수 있다. 다른 예로, 제1 절연층(119) 및 제2 절연층(121)은 원자층 증착(Aatomic-layer-deposition, ALD) 또는 화학 기상 증착(chemical vapor deposition, CVD) 기술에 의해 형성된다.

또한, 전도성 영역(133)은 제1 오목부(117)에도 부분적으로 형성되며, 여기서 전도성 영역(133)은 트랜지스터 구조체(100) 옆에 있는 이웃 트랜지스터 구조체에 의해 포함되고, 전도성 영역(133)은 제2 절연층(121) 또는 다른 분리 방법에 의해 제1 전도성 영역(107)으로부터 전기적으로 절연될 수 있다. 다른 예에서, 전도성 영역(133) 및 제1 전도성 영역(107)은 제1 오목부(117)에 형성된 "칼라(collar)" 형상의 전도성 영역이 있도록 함께 형성되고 연결되며, 트랜지스터 구조체(100) 옆에 있는 구조체는 더미 구조체(dummy structure) 또는 다른 트랜지스터일 수 있다.

또한, 제1 전도성 영역(107)은 제2 상부 부분(1073)을 통해 접촉 영역(123)에 결합되고, 여기서 접촉 영역(123)은 트랜지스터 구조체(100)의 향후 상호연결을 위해 사용된다. 제2 절연층(121)으로 인해, 하부 부분(1071) 및 제1 상부 부분(1072)은 제2 절연층(121)에 의해 접촉 영역(123)으로부터 분리된다. 또한, 접촉 영역(123)은 고농도 도핑된 폴리실리콘 또는 금속 함유 재료를 포함할 수 있다. 이 경우, 전도성 영역(133)이 제1 전도성 영역(107)과 물리적으로 분리되어 있어도, 전도성 영역(133)은 접촉 영역(123)을 통해 제1 전도성 영역(107)에 전기적으로 결합된다.

제1 전도성 영역(107)은 제1 전도성 영역(107)의 제1 연장 방향을 따라 제1 도핑 농도 프로파일을 가지며, 여기서 제1 연장 방향은 하부 부분(1071)에서 제2 상부 부분(1073)으로 위로 연장된다. 즉, 제1 연장 방향은 실리콘 표면(113)의 법선 방향과 평행(또는 실질적으로 평행)이다. 구체적으로, 제1 도핑 농도 프로파일은 하부 부분(1071), 제1 상부 부분(1072) 및 제2 상부 부분(1073)의 도핑 농도를 포함한다. 일례로, 제1 상부 부분(1072) 및/또는 제2 상부 부분(1073)의 도핑 농도는 하부 부분(1071)의 도핑 농도보다 높다. 하지만, 본 발명은 위의 예로 한정되지 않는다. 즉, 제1 도핑 농도 프로파일은 저농도 도핑(lightly doping), 정상 도핑(normal doping), 및 고농도 도핑(heavily doping)의 조합의 임의의 시퀀스와 같은, 다른 도핑 분포 프로파일일 수 있다.

또한, 제1 도핑 농도 프로파일을 조정함으로써 제1 전도성 영역(107)의 저항을 제어할 수 있다. 즉, 예를 들어, 트랜지스터 구조체(100)의 온 전류가 제1 전도성 영역(107)에서 채널 영역(105)으로 흐를 때, 온 전류의 값은 또한 제1 전도성 영역(107)의 제1 도핑 농도 프로파일에 의존한다. 제1 전도성 영역(107)의 저항을 제어함으로써, 제1 전도성 영역(107)의 전압 강하는 감소 또는 변경될 수 있다. 더욱이, 도 1에 도시된 바와 같이, 채널 영역(105)의 길이는 게이트(101)의 길이보다 길고, 제1 절연 영역(119)은 또한 제1 전도성 영역(107)과 기판(112) 사이의 접촉 면적을 감소시킨다. 이러한 이유로, 트랜지스터 구조체(100)의 누설 전류를 줄일 수 있다. 또한, 본 발명의 다른 실시예에서, 제1 전도성 영역(107)의 저항은 제1 전도성 영역(107)의 높이, 폭 또는 길이에 의해 추가로 제어될 수 있다. 또한, 본 발명의 다른 실시예에서, 트랜지스터 구조체(100)의 누설 전류가 트랜지스터 구조체(100)의 작동을 위한 핵심 인자(key factor)가 아닌 경우 제1 절연 영역(119)은 생략될 수 있다.

제1 전도성 영역(107)과 유사하게, 트랜지스터 구조체(100)의 제2 전도성 영역(109)이 형성되고 제2 오목부(125)의 측벽과 접촉하며, 하부 부분(1091)과, 제1 상부 부분(1092) 및 제2 상부 부분(1093)을 포함하는 상부 부분을 포함하고, 여기서 제2 전도성 영역(109)은 제2 전도성 영역(109)의 제2 연장 방향을 따라 제2 도핑 농도 프로파일을 가지며, 제2 연장 방향은 하부 부분(1091)에서 제2 상부 부분(1093)으로 위로 연장된다. 또한, 제1 전도성 영역(107)의 제1 도핑 농도 프로파일과 제2 전도성 영역(109)의 제2 도핑 농도 프로파일은 대칭이다. 하지만, 본 발명의 다른 실시예에서, 제1 도핑 농도 프로파일 및 제2 도핑 농도 프로파일은 의도적으로 비대칭으로 만들어진다.

또한, 제2 전도성 영역(109) 아래에 제1 절연층(127)이 형성되고, 제2 전도성 영역(109) 옆에 제2 절연층(129)이 형성되고, 제2 전도성 영역(109)은 접촉 영역(131)에 결합된다. 제2 전도성 영역(109), 제1 절연층(127), 제2 절연층(129) 및 접촉 영역(131)의 특성에 대해서는 전술한 제1 전도성 영역(107), 제1 절연층(119), 제2 절연층(121) 및 접촉 영역(123)에 대한 전술한 구조 및 특성을 참조할 수 있으므로, 간략화를 위해 더 이상의 설명은 생략한다.

도 1b를 참조하기 바라며, 도 1b의 트랜지스터 구조체는 도 1b에서 설명한 것과 유사하지만, 이웃 트랜지스터 구조체의 전도성 영역(133)은 절연 재료(1231) 및 제2 절연층(121)에 의해 제1 전도성 영역(107)으로부터 물리적으로 분리되고 전기적으로 절연된다. 제1 전도성 영역(107)의 상부와 전도성 영역(133)의 상부는 스페이서(103)의 상부와 정렬될 수 있어서, 제1 전도성 영역(107)(또는 전도성 영역(133))은 트랜지스터 구조체 위의 다른 전도성 선로에 독립적이고 전기적으로 결합될 수 있다. 유사하게, 다른 이웃 트랜지스터 구조체의 다른 전도성 영역은 다른 절연 재료(1311) 및 제2 절연층(129)에 의해 제2 전도성 영역(109)으로부터 물리적으로 분리되고 전기적으로 절연되며, 제2 전도성 영역(109)은 다른 전도성 선로에도 독립적으로 전기적으로 결합될 수 있다.

도 2∼도 11을 참조하기 바란다. 도 2는 본 발명의 제2 실시예에 따른 트랜지스터 구조체(100)의 제조 방법을 나타낸 흐름도이다. 도 2에서의 제조 방법은 도 3∼도 11을 사용하여 나타내며, 도 3∼도 11은 또한 트랜지스터 구조체(100) 옆에 있는 이웃 트랜지스터 구조체(또는 인접 더미 구조체)를 도시하지만, 간략화를 위해 도 3∼도 11에는 그 구조체에 라벨을 부여되지 않는다. 세부 단계는 다음과 같다.

단계 200: 시작한다.

단계 201: 실리콘 표면(113) 상에 제1 유전체층(301), 폴리실리콘층(303), 제1 산화물층(305) 및 제1 질화물층(307)을 형성한다.

단계 202: 게이트 패턴 외부의 영역을 에칭하여 유전체(111), 게이트(101) 및 캡 구조체(115)를 형성한다.

단계 204: 유전체(111), 게이트(101) 및 캡 구조체(115) 옆에 스페이서(103)를 형성한다.

단계 206: 스페이서(103)를 이방성 에칭 기술을 위한 마스크로 사용하여 제1 오목부(117) 및 제2 오목부(125)를 형성한다.

단계 208: 제1 오목부(117) 및 제2 오목부(125) 내부에 각각 제1 절연층(119, 127)을 형성한다.

단계 210: 제1 절연층(119, 127)을 에치백한다.

단계 212: 제1 절연층(119, 127) 상에 제1 전도성 영역(107)과 제2 전도성 영역(109)을 각각 형성한다.

단계 214: 제2 절연층(121, 129)을 형성하고 에치백한다.

단계 216: 제1 오목부(117)와 제2 오목부(125)를 각각 충전하여 접촉 영역(123, 131)을 형성한다.

단계 218: 종료한다.

처음에, STI 구조체(110)가 잘 알려진 처리 단계를 이용하여 기판(112)에 먼저 형성될 수 있으며, 여기서 STI 구조체(110)의 상부 표면은 25nm∼30nm 정도 실리콘 표면(113) 아래에 있고, STI 구조체(110)의 하부 표면은 기판(112) 내로 300nm∼1000nm 더 깊이 있을 수 있다. 도 3에 도시된 바와 같이, 단계 201에서, 제1 유전체층(301)이 실리콘 표면(113) 상에 형성되며, 여기서 제1 유전체층(301)은 열적으로 성장된 산화물, 산화물 및 복합 절연 재료, 또는 다른 고 유전 상수(high-dielectric constant)(high-k) 재료일 수 있다. 그 다음, 폴리실리콘층(303)(도핑된 폴리실리콘, 폴리실리콘+실리사이드 재료, 금속 또는 기타 게이트 재료 포함)이 제1 유전체층(301) 상에 증착되고, 제1 산화물층(305) 및 제1 질화물층(307)이 폴리실리콘층(3013) 상에 순서대로 증착된다.

단계 202에서, 도 4에 도시된 바와 같이, 유전체(111), 게이트(101) 및 캡 구조체(115)에 대응하는 게이트 패턴이 리소그래피 마스킹(lithography masking) 단계에 의해 규정되고, 이방성 에칭 기술이 게이트 패턴 외부 영역을 에칭으로 제거하는 데 사용되며, 유전체(111)는 제1 유전체층(301)을 포함하고, 게이트(101)는 폴리실리콘층(303)을 포함하고, 캡 구조체(115)는 제1 산화물층(305) 및 제1 질화물층(307)을 포함한다.

단계 204에서, 얇은 산화물층(401), 제2 질화물층(403) 및 제2 산화물층(405)이 순서대로 형성되며, 여기서 얇은 산화물층(401)은 유전체(111), 게이트(101) 및 캡 구조체(115)에 결합되고, 제2 질화물층(403)은 얇은 산화물층(401)에 결합되고, 제2 산화물층(405)은 제2 질화물층(403)에 결합된다. 그 후, 도 5에 도시된 바와 같이, 스페이서(103)(제1 부분(1031) 및 제2 부분(1032) 포함함)가 이방성 에칭 기술을 사용하여 형성된다. 물론, 스페이서(103)는 3층 구조로 한정되지 않으며, 2층 구조 또는 다른 다층 구조를 포함할 수 있다.

단계 206에서, 도 6a에 도시된 바와 같이, 제1 오목부(117) 및 제2 오목부(125)는 스페이서(103)를 마스크로 사용하는 에칭 기술(예: 이방성 에칭)에 의해 형성되고, 오목부(117, 125)의 측벽은 스페이서(103)와 정렬되며, 여기서 제1 오목부(117)와 제2 오목부(125) 각각의 깊이는 10nm, 또는 10nm∼30nm 사이일 수 있다. 또한, 본 발명의 다른 실시예에서, 스페이서(103)의 제2 산화물층과, 제2 질화층의 일부를 추가로 에칭하여 실리콘 표면(113)의 일부분(501)(도 6b에 도시됨)을 노출시킬 수 있으며, 여기서 일부분(501)은 오목부(117, 125)의 측벽의 상부에 있고, 결과적으로 오목부(117, 125)의 측벽은 스페이서(103)와 정렬되지 않는다. 도 7∼도 9, 도 10a, 도 10b, 도 11 및 도 12a는 도 6a에 도시된 구조에 기초하여 설명되고, 도 12b는 도 6b에 도시된 구조에 기초하여 설명된다.

단계 208에서, 도 7에 도시된 바와 같이, 제1 절연층(119)은 제1 오목부(117)의 내부에 형성되어 제1 오목부(117)의 측벽과 하부를 덮는다. 유사하게, 제1 절연층(127)은 제2 오목부(125) 내부에 형성되어 제2 오목부(125)의 측벽과 하부를 덮는다. 또한, 제1 절연층(119, 127)은 열 성장된 산화물, 증착된 산화물, 증착된 복합 절연 재료 또는 기타 high-k 재료일 수 있다.

단계 210에서, 도 8에 도시된 바와 같이, 제1 절연층(119, 127)의 일부분을 에치백하여 제1 절연층(119, 127)의 상부 표면을 실리콘 표면(113)보다 낮게 만든다. 따라서, 실리콘 채널(105)의 측벽이 노출된다.

단계 212에서, 도 9에 도시된 바와 같이, 제1 전도성 영역(107)이 형성되고 제1 오목부(117)의 측벽과 접촉하며, 제1 절연층(119) 상에 위치한다. 유사하게, 제2 전도성 영역(109)이 형성되고 제2 오목부(125)의 측벽과 접촉한다. 본 발명의 하나의 실시예에서, 제1 전도성 영역(107)과 제2 전도성 영역(109)은 증착 기술(예: ALD 또는 CVD 기술)에 의해 형성된다. 하지만, 본 발명의 다른 실시예에서, 제1 전도성 영역(107)과 제2 전도성 영역(109)은 선택적 에피택시 성장(selective-epitaxy-growth, SEG) 기술에 의해 성장된다. 구체적으로, SEG 기술은 실리콘 채널(105)의 좌측 측벽을 실리콘 성장 시딩(silicon-growth seeding)으로 사용하여 제1 전도성 영역(107)의 하부 부분(1071)으로서 제1 오목부(117)의 측벽에 부분적으로 단결정 실리콘층을 성장시킬 수 있고, 그런 다음, 계속해서 SEG 기술을 사용하여 하부 부분(1071)에 기초하여 제1 전도성 영역(107)의 나머지를 성장시킨다. SEG 성장 동안, 제1 전도성 영역(107)의 제1 도핑 농도 프로파일이 제어될 수 있다. 유사하게, SEG 기술은 실리콘 채널(105)의 우측 측벽을 실리콘 성장 시딩으로 사용하여 제2 전도성 영역(109)으로서 제2 오목부(125)의 측벽 상에 부분적으로 단결정 실리콘층을 성장시킬 수 있다.

또한, 하부 부분(1071), 제1 상부 부분(1072) 및 제2 상부 부분(1073)의 각 부분은, 제1 전도성 영역(107)이 제1 도핑 농도 프로파일을 갖게 하기 위해 상이한 메커니즘에 의해(예: 상이한 도핑 농도를 사용하거나 게르마늄 또는 탄소 원자 등과 같은 다른 비실리콘 재료의 혼합물을 사용함으로써) 증착(또는 성장)될 수 있다. 유사하게, 하부 부분(1091), 제1 상부 부분(1092) 및 제2 상부 부분(1093)의 각 부분은, 제2 전도성 영역(109)이 제2 도핑 농도 프로파일을 갖게 하기 위해 상이한 메커니즘에 의해 증착(또는 성장)될 수 있다. 또한, 본 발명의 다른 실시예에서, 제1 전도성 영역(107) 및 제2 전도성 영역(109)은 품질 및 안정성을 개선하기 위해 레이저 어닐링(laser-annealing) 기술(또는 급속 열 어닐링(rapid thermal-annealing) 기술 또는 기타 어닐링 기술)에 의해 처리될 수 있다. 또한, 제1 전도성 영역(107) 및 제2 전도성 영역(109)의 형상을 설계하는 방법은, 제1 전도성 영역(107) 및 제2 전도성 영역(109)의 저항 및 전압/전계 분포 효과가 요구되는 방식에 따라 달라지며, 여기서 제1 전도성 영역(107) 또는 제2 전도성 영역(109)의 형상/저항은 트랜지스터 구조체(100)의 온/오프 전류를 효과적으로 제어할 수 있다.

또한, 본 발명의 다른 실시예에서, 제1 전도성 영역(107) 및 제2 전도성 영역(109)은 채널 영역의 이동성을 개선하기 위한 응력(stress)을 생성하기 위해 실리콘 함유 재료(예: 실리콘, SiC 또는 SiGe)를 포함할 수 있다. 더욱이, 제1 전도성 영역(107) 및 제2 전도성 영역(109)이 SiC를 포함하는 경우, 도 10a에 도시된 바와 같이, 응력을 향상시키기 위해 스페이서(103)를 없앨 수 있다. 하지만, 본 발명의 다른 실시예에서, 스페이서(103), 캡 구조체(115) 및/또는 제1 전도성 영역(107) 및 제2 전도성 영역(109) 상에 고 응력 유전체 필름(1003)(예컨대, 도 10b에 도시된 SiN)이 형성될 수 있다.

단계 214에서, 도 11에 도시된 바와 같이,제2 절연층(121)이 제1 전도성 영역(107)의 하부 부분(1071) 및 제1 상부 부분(1072)을 덮게 하고, 제2 절연층(129)이 제2 전도성 영역(109)의 하부 부분(1091) 및 제1 상부 부분(1092)을 덮게 하기 위해, 제2 절연층(121, 129)이 형성된 다음 에치백된다. 또한, 제2 절연층(121, 129)은 열 성장 산화물, 산화물 및 복합 절연 재료 또는 기타 high-k 재료일 수 있다. 도 11에 도시된 바와 같이, 제1 전도성 영역(107)의 제2 상부 부분(1073)은 제2 절연층(121)에 의해 덮이지 않고, 제2 전도성 영역(109)의 제2 상부 부분(1093)은 제2 절연층(129)에 의해 덮이지 않는다.

단계 216에서, 접촉 영역(123, 131)은 제1 오목부(117) 및 제2 오목부(125)를 n+ 폴리실리콘 재료, p+ 폴리실리콘 재료, 금속 또는 기타 전도성 재료로 충전하여 형성된다. 여기서, 일례에서, 접촉 영역(123, 131)의 상부 표면은 캡 구조체(115)의 상부 표면과 정렬된다. 따라서, 트랜지스터 구조체(100)의 최종 구조는 도 12a에 도시된 것이다. 물론, 다른 예에서, 접촉 영역(123, 131)의 상부 표면은 캡 구조체(115)의 상부 표면보다 높을 수 있다. 또한, 도 12b는 도 6b에 도시된 실시에에 따른 트랜지스터 구조체(100)의 최종 구조이다. 도 12b에 도시된 바와 같이, 실리콘 표면(113)의 부분(501)을 노출시키기 위해 스페이서(103)가 에치백되기 때문에, 실리콘 표면(113) 상의 부분(501)은 또한 제1 전도성 영역(107) 및 제2 전도성 영역을 실리콘 표면(113) 상의 부분(501) 위에 수직으로 성장시키기 위한 실리콘 성장 시딩으로 사용될 수 있다.

본 발명의 다른 실시예에서, 제1 절연층(119, 127)을 형성할 필요가 없다, 즉, 단계 208이 생략될 수 있다. 또한, 도 13에 도시된 바와 같이, 본 발명의 다른 실시예에서, 실리콘 표면(113) 아래에 있는 제1 전도성 영역(107) 및 제2 전도성 영역(109)의 부분은 각각 제1 오목부(117) 및 제2 오목부(125)에 각각 전적으로 형성될 수 있다. 즉, 제2 절연층(121, 129)은 생략될 수 있다. 또한, 전술한 바와 같이, 제1 전도성 영역(107) 및 제2 전도성 영역(109)의 도핑 농도 프로파일을 제어할 수 있다.

또한, 도 14에 도시된 바와 같이, 본 발명의 다른 실시예에서, 스페이서(103)의 제2 산화층은 갭(1303)을 드러내도록 제거될 수 있고, 제3 산화물 또는 절연층(1304)(도 15에 도시됨)이 제1 전도성 영역(107)과 스페이서(103) 사이의 계면 품질(interface quality) 및 제2 전도성 영역(109)과 스페이서(103) 사이의 계면 품질을 향상시키기 위해 갭(1303)에 형성되거나 재성장될 수 있다. 또한, 도 14, 도 15에 나타낸 스페이서의 재성장은 도 13에 도시된 실시예 구조에 한정되지 않으며, 도 12a 또는 도 12b의 실시예 구조에 사용될 수 있다. 더욱이, 본 발명의 다른 실시예에서, 게이트 먼저 프로세스(gate-first process)에 사용된 폴리실리콘층(303)(게이트(101)에 대응)은 게이트 나중 프로세스(gate-last process)에 사용된 p+ 도핑된 폴리실리콘 또는 적절한 일함수(4.0eV∼5.2eV)를 갖는 다른 재료로 대체될 수 있다.

또한, 본 발명의 다른 실시예에서, 제1 전도성 영역(107)의 제1 도핑 농도 프로파일과 제2 전도성 영역(109)의 제2 도핑 농도 프로파일은 트랜지스터의 온 전류를 향상시키기 위해 의도적으로 비대칭화될 수 있다. 예를 들어, 도 16을 참조하기 바라며, 도 16은 트랜지스터 구조체(1600, 1601, 1602, 1603)의 4가지 예를 도시하고, 트랜지스터 구조체(1600, 1601, 1602, 1603)은 각각 참조, 사례 1, 사례 2 및 사례 3에 대응한다. 또한, 트랜지스터 구조체(1600, 1601, 1602, 1603) 각각의 트랜지스터 구조체는 게이트 구조(G)를 포함하고, 트랜지스터 구조체(1600)는 소스(S0) 및 드레인(D0)을 포함하고, 트랜지스터 구조체(1601)는 소스(S1) 및 드레인(D1)을 포함하고, 트랜지스터 구조체(1602)는 소스(S2) 및 드레인(D2)을 포함하고, 트랜지스터 구조체(1603)는 소스(S3) 및 드레인(D3)을 포함하며, 여기서 소스 (S0∼S3)은 제1 전도성 영역이고, 드레인(D0∼D3)은 트랜지스터 구조체(1600, 1601, 1602, 1603)의 제2 전도성 영역이다. 단순화를 위해, 도 16은 트랜지스터 구조체(1600, 1601, 1602, 1603)의 게이트 구조(G), 소스(S0∼S3) 및 드레인(D0∼D3)만을 도시한다. 또한, 소스(S0∼S3)와 드레인(D0∼D3)은 상이한 도핑 농도를 나타내기 위해 상이한 표시로 도시되어 있으며, 여기서 상이한 도핑 농도를 설계하는 것은 온 전류 및/또는 오프 전류의 요건/적용 사이의 균형(tradoff)이다. 구체적으로, 참조 및 사례 1∼3에 도시된 같이, 소스(S0)의 도핑 농도 프로파일은 드레인(D0)의 도핑 농도 프로파일과 동일하고, 소스(S3)의 도핑 농도 프로파일은 드레인(D3)의 도핑 농도 프로파일과 동일하다. 하지만, 소스 S0(D0)의 도핑 농도 프로파일은 소스 S3(D3)의 도핑 농도 프로파일과 다르다. 예를 들어, 소스(S0)의 도핑 프로파일은, 아래에서 위로, 저농도 도핑, 정상 도핑 및 고농도 도핑을 포함하고; 소스(S3)의 도핑 프로파일은, 아래에서 위로, 단지 고농도 도핑만을 포함한다. 한편, 소스(S1)의 도핑 농도 프로파일(예: 아래에서 위로, 저농도 도핑, 정상 도핑 및 고농도 도핑)은 드레인(D1)의 도핑 농도 프로파일(예: 아래에서 위로, 단지 고농도 도핑), 및 소스(S2)의 도핑 농도 프로파일(예: 아래에서 위로, 단지 고농도 도핑)은 드레인(D2)의 도핑 농도 프로파일(예: 아래에서 위로, 저농도 도핑, 정상 도핑 및 고농도 도핑)과 다르다. 사례 1, 2의 온 전류는 참조의 온 전류보다 높다. 일반적으로, 비대칭 도핑 농도 프로파일을 가진 사례의 온 전류는 참조의 온 전류보다 높다. 더욱이, 일부 상황에서, 비대칭 도핑 농도 프로파일은 오프 전류를 약간 증가시킬 수 있지만, 원하는 비대칭 도핑 농도 프로파일을 선택하여 필요한 온 전류 및 허용 가능한 해당 오프 전류를 만들 수 있다.

앞서 언급한 바와 같이, 제1 전도성 영역(107) 및/또는 제2 전도성 영역(109)은 실리콘, SiC 또는 SiGe를 포함할 수 있으므로, 제1 전도성 영역(107)의 재료는 제2 전도성 영역(109)의 재료와 다르며, 따라서 이러한 트랜지스터는 비대칭 트랜지스터이다.

또한, 실리콘 표면 아래에, 스페이서를 완성하기 전에, 제1 전도성 영역(107)(예:드레인 영역)과 게이트 사이에 일부 확산 소스(주입 손상 없음) 또는 주입(나중에 열 또는 레이저 어닐링에 의해 손상을 제거)에 의해 LDD(Lightly-Doped-Drain) 구역(135)을 형성하는 것도 가능하다. LDD 구역(135)은 기판 또는 핀 구조의 실리콘 표면 아래에 형성되고, 게이트 외부 및/또는 스페이서 아래에 위치한다. 이러한 상황에서, 도 17에 도시된 바와 같이, 게이트와 제2 전도성 영역(109)(예: 소스 영역) 사이에는 LDD가 없다. 물론, 다른 실시예에서, 게이트와 드레인 영역 사이가 아니라 게이트와 소스 영역 사이에 형성된 LDD 구역이 있을 수 있다. 따라서 게이트와 소스 영역 사이의 구조는 게이트와 드레인 영역 사이의 구조와 다르며, 이러한 트랜지스터는 비대칭 트랜지스터이다.

또한, 제1 전도성 영역(107)의 하부 부분(1071)의 두께(즉, 실리콘 표면에서 하부 부분(1071)의 하부까지)는 제2 전도성의 하부 부분(1091)의 두께와 다를 수 있으므로, 채널 영역(105)의 한 말단의 폭은 채널 영역(105)의 다른 말단의 폭과 다를 수 있다. 이러한 트랜지스터도 또한 비대칭 트랜지스터이다.

다시, 도 1a를 참조하기 바라며, 채널 영역(105), 제1 전도성 영역(107) 및 제2 전도성 영역(109)은 자기 정렬 기술로 만들어진다. 그 결과, 트랜지스터 구조체(100)는 더 정확하게 제어 가능하고, 더 작은 폼 팩터(form-factor)를 가지며, 더 적은 평면 영역을 차지한다. 또한, 트랜지스터 구조체(100)의 제조 방법의 단계는 제1 전도성 영역(107)(또는 제2 전도성 영역(109))과 기판(112) 사이에 pn 접합을 형성하기 위한 이온 주입 기술(ion-implantation technique)의 사용을 피할 수 있어, 이온 주입 기술에 의해 야기되는 pn 접합 내부에 형성된 손상을 감소시킬 수 있으며, p-n 접합의 위치, 제1 전도성 영역(107)의 하부 부분(1071)(또는 제2 전도성 영역(109)의 하부 부분(1091))의 두께, 그리고 제1 도핑 농도 프로파일 및 제2 도핑 농도 프로파일을 더욱 제어 가능하다.

또한, 본 발명의 트랜지스터 구조체에서, 온/오프(ON/OFF) 전류는 제1 전도성 영역(107)의 파라미터(예컨대, 도핑 농도 프로파일, 재료, 제1 전도성 영역(107)의 하부 부분(1071) 두께, 제1 전도성 영역(107)의 제2 상부 부분(1073)의 두께), 제2 전도성 영역(109)의 파라미터, 채널 영역(105)의 파라미터(예컨대, 채널 영역의 길이), 트랜지스터의 비대칭 파라미터(예컨대, 위에서 설명한 비대칭 구조) 및/또는 제1 절연층/제2 절연층의 존재 등에 따라 달라질 것이다. 따라서, 상기한 파라미터 중 하나 또는 임의의 조합에 기초에 기초하여 트랜지스터 구조체의 온/오프 전류를 조정하는 것이 가능하다.

요약하면, 본 발명에 의해 제공되는 트랜지스터 구조체는 게이트, 스페이서, 채널 영역, 제1 전도성 영역 및 제2 전도성 영역을 포함하며, 여기서 제1 전도성 영역 및 제2 전도성 영역은 스페이서에 의해 게이트로부터 분리된다. 또한, 제1 전도성 영역이 형성되고 제1 오목부의 측벽과 접촉하며, 제2 전도성 영역은 형성되고 제2 오목부의 측벽과 접촉하며, 여기서 제1 전도성 영역과 제2 전도성 영역 각각의 측벽의 일부분은 절연층으로 덮이고, 제1 오목부의 하부 표면 상에 다른 절연층이 형성될 수 있어, 제2 오목부의 하부 표면도 마찬가지이다. 따라서, 종래의 핀 구조 트랜지스터와 비교하면, 본 발명의 트랜지스터 구조체의 누설 전류는 감소될 수 있고 트랜지스터의 온/오프 전류는 트랜지스터의 파라미터에 따라 조정 가능하다.

당업자는 본 발명의 교시를 유지하면서 기기 및 방법의 수많은 수정 및 변경이 이루어질 수 있음을 쉽게 알 수 있을 것이다. 따라서, 이상의 개시는 첨부된 청구 범위의 범위에 의해서만 한정되는 것으로 해석되어야 한다.

Claims

트랜지스터 구조체로서,
반도체 표면을 가진 반도체 기판;
상기 반도체 표면 위의 게이트;
상기 반도체 표면 위의 스페이서 - 상기 스페이서는 상기 게이트의 측벽을 덮음 - ;
채널 영역 - 상기 채널 영역의 적어도 부분은 상기 게이트의 아래에 있음 - ;
상기 반도체 표면 아래의 제1 부분을 갖는 오목부 - 상기 오목부는 상기 반도체 표면 아래이면서 상기 스페이서 옆의 제2 부분을 갖음 - ;
위로 연장되는 제1 전도성 영역 - 상기 제1 전도성 영역은 제1 절연층 위에 있고, 상기 제1 절연층은 상기 오목부의 제1 부분 내에 형성됨 - ; 및
상기 오목부의 제1 부분 및 상기 오목부의 제2 부분 내에 충전된 금속 플러그 - 상기 금속 플러그는 상기 제1 전도성 영역의 두 개의 측면에 접촉함 -
을 포함하는 트랜지스터 구조체.
제1항에 있어서,
상기 트랜지스터 구조체는 비대칭 트랜지스터이고,
제1 연장 방향을 따른 상기 제1 전도성 영역의 제1 도핑 농도 프로파일은 제2 연장 방향을 따른 제2 전도성 영역의 제2 도핑 농도 프로파일과 상이한,
트랜지스터 구조체.
제1항에 있어서,
상기 트랜지스터 구조체는 비대칭 트랜지스터이고,
상기 게이트와 상기 제1 전도성 영역 사이의 구조는 상기 게이트와 제2 전도성 영역 사이의 구조와 상이한,
트랜지스터 구조체.
제1항에 있어서,
상기 트랜지스터 구조체는 비대칭 트랜지스터이고,
상기 제1 전도성 영역은 상기 반도체 표면 아래의 제1 하부 부분을 포함하고, 제2 전도성 영역은 상기 반도체 표면 아래의 제2 하부 부분을 포함하며, 상기 제1 하부 부분의 두께는 상기 제2 하부 부분의 두께와 상이한,
트랜지스터 구조체.
제1항에 있어서,
상기 트랜지스터 구조체는 비대칭 트랜지스터이고,
상기 제1 전도성 영역 옆에 있는 상기 채널 영역의 한 단자의 폭은 제2 전도성 영역 옆에 있는 상기 채널 영역의 다른 단자의 폭과 상이한,
트랜지스터 구조체.
제1항에 있어서,
상기 트랜지스터 구조체는 비대칭 트랜지스터이고,
상기 제1 전도성 영역의 재료는 제2 전도성 영역의 재료와 상이한,
트랜지스터 구조체.
트랜지스터 구조체로서,
원래 표면(original surface)을 가진 반도체 기판;
채널 영역;
상기 채널 영역 위의 게이트 영역;
얕은 트렌치 절연(shallow trench isolation) 영역;
상기 게이트 영역과 상기 얕은 트렌치 절연 영역 사이의 제1 전도성 영역 - 상기 제1 전도성 영역은 상기 채널 영역에 전기적으로 접촉함 - ; 및
상기 게이트 영역과 상기 얕은 트렌치 절연 영역 사이의 금속 영역
을 포함하고,
상기 제1 전도성 영역의 최측면 및 상부면은 상기 금속 영역에 접촉하는,
트랜지스터 구조체.
제7항에 있어서,
상기 원래 표면 아래의 오목부를 더 포함하고,
상기 제1 전도성 영역의 적어도 부분은 상기 오목부 내에 배치되고, 상기 금속 영역의 적어도 부분은 상기 오목부 내에 배치되는,
트랜지스터 구조체.
제8항에 있어서,
아이솔레이터(isolator)가 상기 오목부 내에 그리고 상기 제1 전도성 영역의 하부 아래에 배치되는, 트랜지스터 구조체.
제8항에 있어서,
아이솔레이터가 상기 오목부의 하부 상에 있는 측면 부분과 상기 제1 전도성 영역의 하부 아래에 있는 위쪽 부분을 포함하는,
트랜지스터 구조체.
제10항에 있어서,
상기 아이솔레이터의 측면 부분의 상부 표면은 상기 아이솔레이터의 위쪽 부분의 상부 표면보다 낮은,
트랜지스터 구조체.
제7항에 있어서,
상기 트랜지스터 구조체는 비대칭 트랜지스터이고,
트랜지스터 구조체.