TWI886865B - 靜電放電保護電路及靜電放電保護結構 - Google Patents

Abstract

一種靜電放電保護電路包括，一第一PNP型BJT、一第一電阻、一第二PNP型BJT、一二極體DD、一特定BJT以及一第二電阻。第一PNP型BJT耦接一第一電源墊及一第二電源墊。第一電阻耦接於第一電源墊與第一PNP型BJT的基極之間。第二PNP型BJT的射極耦接第二電源墊，其集極耦接一第三電源墊。二極體的陰極耦接第一電源墊及第二PNP型BJT的基極，其陽極耦接第三電源墊。特定BJT耦接於第一及第二電源墊之間。第二電阻耦接於特定BJT的一射極與一基極之間。當一靜電放電事件發生時，第一PNP型BJT及特定BJT導通，使得一靜電放電電流流經第一PNP型BJT及特定BJT。

Description

靜電放電保護電路及靜電放電保護結構

本發明是關於一種靜電放電保護電路，特別是關於一種具有PNP型雙載子接面電晶體的靜電放電保護電路。

因靜電放電(Electrostatic discharge；ESD)所造成之元件損害對積體電路產品來說已經成為最主要的可靠度問題之一。尤其是隨著尺寸不斷地縮小至深次微米之程度，金氧半導體之閘極氧化層也越來越薄，積體電路更容易因靜電放電現象而遭受破壞。在一般的工業標準中，積體電路產品之輸出入接腳(I/O pin)必需能夠通過2000伏特以上之人體模式靜電放電測試以及200伏特以上之機械模式靜電放電測試。

本發明之一實施例提供一種靜電放電保護電路，用以保護一核心電路，並包括一第一PNP型雙載子接面電晶體、一第一電阻、一第二PNP型雙載子接面電晶體、一二極體、一特定雙載 子接面電晶體以及一第二電阻。第一PNP型雙載子接面電晶體的射極耦接一第一電源墊，其集極耦接一第二電源墊。第一電阻耦接於第一電源墊與第一PNP型雙載子接面電晶體的基極之間。第二PNP型雙載子接面電晶體的射極耦接第二電源墊，其集極耦接一第三電源墊。二極體的陰極耦接第一電源墊及第二PNP型雙載子接面電晶體的基極，其陽極耦接第三電源墊。特定雙載子接面電晶體耦接於第一及第二電源墊之間。第二電阻耦接於特定雙載子接面電晶體的一射極與一基極之間。當一靜電放電事件發生時，第一PNP型雙載子接面電晶體及特定雙載子接面電晶體導通，使得一靜電放電電流流經第一PNP型雙載子接面電晶體及特定雙載子接面電晶體。

本發明更提供一種靜電放電保護結構，包括一P型基底、一深N型井區、一第一井區、一第一P型摻雜區、一第二井區、一第二P型摻雜區、一第三井區、一第三P型摻雜區、一第四井區、一第四P型摻雜區、一第五井區、一特定摻雜區以及一N型摻雜區。深N型井區設置於P型基底之中。第一井區設置於深N型井區之上。第一P型摻雜區設置於第一井區之中。第二井區設置於深N型井區之上。第二P型摻雜區設置於第二井區之中。第三井區設置於深N型井區之上。第三P型摻雜區設置於第三井區之中。第四井區設置於深N型井區之上。第四P型摻雜區設置於第四井區之中。第五井區設置於深N型井區之上。特定摻雜區設置於第四或第五井區之中。N型摻雜區設置於第五井區之中。第一、第三及第四井區的導電型為P 型。第二及第五井區的導電型為N型。

100、200:操作系統

110、210:靜電放電保護電路

120、220:核心電路

121~123:電路

PD_1~PD_3:電源墊

VH、VL、VSUB:操作電壓

PNP_1~PNP_5:PNP型雙載子接面電晶體

NPN_1、NPN_2:NPN型雙載子接面電晶體

R_1~R_3:電阻

DD:二極體

111、211:特定雙載子接面電晶體

400A、400B、600A、600B、800A、800B:靜電放電保護結構

DS1~DS4:距離

P1~P7、P4_1、P4_2:P型摻雜區

N1~N3、N3_1、N3_2:N型摻雜區

W1~W12:井區

300:P型基底

310:深N型井區

330、340、350、610、620、630:內連結構

S_1~S_13:絕緣結構

第1圖為本發明之操作系統的示意圖。

第2圖為本發明之操作系統的另一示意圖。

第3A圖為本發明之靜電放電保護電路的靜電放電保護結構的俯視圖。

第3B圖為本發明之靜電放電保護電路的靜電放電保護結構的另一俯視圖。

第4A圖為第3A圖之靜電放電保護結構沿著虛線AA’及BB’部分的剖面圖。

第4B圖為第3B圖之靜電放電保護結構沿著虛線AA’及BB’部分的另一剖面圖。

第5A圖為本發明之靜電放電保護電路的靜電放電保護結構的另一俯視圖。

第5B圖為本發明之靜電放電保護電路的靜電放電保護結構的另一俯視圖。

第6A圖為第5A圖之靜電放電保護結構沿著虛線CC’及DD’部分的剖面圖。

第6B圖為第5B圖之靜電放電保護結構沿著虛線CC’及DD’部分的另一剖面圖。

第7A圖為本發明之靜電放電保護電路的靜電放電保護結構的另一俯視圖。

第7B圖為本發明之靜電放電保護電路的靜電放電保護結構的另一俯視圖。

第8A圖為第7A圖之靜電放電保護結構沿著虛線EE’及FF’部分的剖面圖。

第8B圖為第7B圖之靜電放電保護結構沿著虛線EE’及FF’部分的另一剖面圖。

為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。

第1圖為本發明之操作系統的示意圖。如圖所示，操作系統100包括一靜電放電保護電路110以及一核心電路120。靜電放電保護電路110與核心電路120耦接電源墊PD_1~PD_3。在本實施例中，靜電放電保護電路110用以保護核心電路120，避免來自電源墊PD_1~PD_3之任一者的靜電放電電流進入並傷害核心電 路120。

在一可能實施例中，核心電路120包括電路121~123。電路121耦接於電源墊PD_1與PD_2之間。電路122耦接於電源墊PD_2與PD_3之間。電路123耦接於電源墊PD_1與PD_3之間。本發明並不限定核心電路120的電路數量。在一可能實施例中，核心電路120具有更多或更少的電路。每一電路耦接於至少兩電源墊之間。

當一靜電放電事件未發生時，操作系統100操作於一正常模式。在正常模式下，靜電放電保護電路110不動作。此時，電源墊PD_1可能接收一操作電壓VH、電源墊PD_2可能接收一操作電壓VL、電源墊PD_3可能接收一操作電壓VSUB。電路121根據操作電壓VH及操作電壓VL而動作。電路122根據操作電壓VL及操作電壓VSUB而動作。電路123根據操作電壓VH及操作電壓VSUB而動作。在一可能實施例中，操作電壓VH大於操作電壓VL，操作電壓VL大於操作電壓VSUB。

當一靜電放電事件發生時，操作系統100操作於一保護模式。在保護模式下，靜電放電保護電路110釋放來自電源墊PD_1~PD_3之任一者的靜電放電電流，避免靜電放電電流進入核心電路120。舉例而言，當一靜電放電事件發生於電源墊PD_1，並且電源墊PD_2及PD_3耦接至地時，靜電放電保護電路110提供一導通路徑，使得靜電放電電流由電源墊PD_1開始，經過靜電放電 保護電路110，進入電源墊PD_2及PD_3。

在本實施例中，靜電放電保護電路110包括PNP型雙載子接面電晶體PNP_1、PNP_2、電阻R_1、R_2、一二極體DD以及一特定雙載子接面電晶體111。在一些實施例中，PNP型雙載子接面電晶體PNP_1、PNP_2、電阻R_1、R_2、二極體DD以及特定雙載子接面電晶體111共用同一基底(substrate)。

PNP型雙載子接面電晶體PNP_1的射極耦接電源墊PD_1。PNP型雙載子接面電晶體PNP_1的集極耦接電源墊PD_2。電阻R_1耦接於電源墊PD_1與PNP型雙載子接面電晶體PNP_1的基極之間。

PNP型雙載子接面電晶體PNP_2的射極耦接電源墊PD_2。PNP型雙載子接面電晶體PNP_2的集極耦接電源墊PD_3。PNP型雙載子接面電晶體PNP_2的基極耦接電源墊PD_1。二極體DD的陰極耦接電源墊PD_1。二極體DD的陽極耦接電源墊PD_3。

特定雙載子接面電晶體111耦接於電源墊PD_1與PD_2之間。在本實施例中，特定雙載子接面電晶體111係為一PNP型雙載子接面電晶體PNP_3。在此例中，PNP型雙載子接面電晶體PNP_3的射極耦接電源墊PD_1。PNP型雙載子接面電晶體PNP_3的集極耦接電源墊PD_2。電阻R_2耦接於PNP型雙載子接面電晶體PNP_3的射極與基極之間。

當一靜電放電事件發生於電源墊PD_1並且電源墊PD_2及PD_3耦接至地時，由於PNP型雙載子接面電晶體PNP_1的基極與集極之間的寄生二極體以及PNP型雙載子接面電晶體PNP_3的基極與集極之間的寄生二極體逆向導通，故PNP型雙載子接面電晶體PNP_1及PNP_3導通，使得一靜電放電電流由電源墊PD_1開始，流經PNP型雙載子接面電晶體PNP_1及PNP_3，進入電源墊PD_2及PD_3。

在一些實施例中，當PNP型雙載子接面電晶體PNP_1導通時，PNP型雙載子接面電晶體PNP_1等效成一第一導通電阻。同樣地，當PNP型雙載子接面電晶體PNP_3導通時，PNP型雙載子接面電晶體PNP_3等效成一第二導通電阻。由於第一導通電阻並聯第二導通電阻，故靜電放電保護電路110的整體導通電阻的阻抗減少。由於靜電放電電流流入靜電放電保護電路110，故可確保核心電路120不會受到靜電放電電流的傷害。

在其它實施例中，靜電放電保護電路110更包括一寄生PNP型雙載子接面電晶體PNP_4。寄生PNP型雙載子接面電晶體PNP_4與PNP型雙載子接面電晶體PNP_1共用同一基底。寄生PNP型雙載子接面電晶體PNP_4的基極耦接PNP型雙載子接面電晶體PNP_1的基極。寄生PNP型雙載子接面電晶體PNP_4的射極耦接電源墊PD_1。寄生PNP型雙載子接面電晶體PNP_4的集極耦接電源墊PD_2。

當靜電放電事件發生時，由於寄生PNP型雙載子接面電晶體PNP_4的基極與集極之間的寄生二極體逆向導通，故寄生PNP型雙載子接面電晶體PNP_4導通。因此，靜電放電電流經過寄生PNP型雙載子接面電晶體PNP_4、PNP型雙載子接面電晶體PNP_1及PNP_3。此時，寄生PNP型雙載子接面電晶體PNP_4等效成一第三導通電阻。由於第一至第三導通電阻彼此並聯，故可大幅減少靜電放電保護電路110的整體導通電阻的阻抗，確保靜電放電電流不會流入核心電路120。

第2圖為本發明之操作系統的另一示意圖。操作系統200包括一靜電放電保護電路210以及一核心電路220。靜電放電保護電路210與核心電路220耦接電源墊PD_1~PD_3。在本實施例中，靜電放電保護電路210保護核心電路220，避免來自電源墊PD_1~PD_3的靜電放電電流進入核心電路220。由於核心電路220的特性相似於核心電路120，故不再贅述。

靜電放電保護電路210包括PNP型雙載子接面電晶體PNP_1、PNP_2、電阻R_1、R_2、一二極體DD以及一特定雙載子接面電晶體211。由於PNP型雙載子接面電晶體PNP_1、PNP_2、電阻R_1、R_2及二極體DD的特性已敘述如上，故不再贅述。

在本實施例中，特定雙載子接面電晶體211係為一NPN型雙載子接面電晶體NPN_1。NPN型雙載子接面電晶體 NPN_1的集極耦接電源墊PD_1。NPN型雙載子接面電晶體NPN_1的射極耦接電源墊PD_2。電阻R_2耦接於NPN型雙載子接面電晶體NPN_1的基極與射極之間。在一些實施例中，NPN型雙載子接面電晶體NPN_1與PNP型雙載子接面電晶體PNP_1共用同一基底。

在一些實施例中，靜電放電保護電路210更包括一寄生PNP型雙載子接面電晶體PNP_5、一寄生NPN型雙載子接面電晶體NPN_2以及一寄生電阻R_3。寄生PNP型雙載子接面電晶體PNP_5的基極耦接PNP型雙載子接面電晶體PNP_2的基極。寄生PNP型雙載子接面電晶體PNP_5的射極耦接電源墊PD_1。寄生PNP型雙載子接面電晶體PNP_5的集極耦接NPN型雙載子接面電晶體NPN_1的基極。寄生電阻R_3耦接於寄生PNP型雙載子接面電晶體PNP_5的集極與電源墊PD_2之間。

寄生NPN型雙載子接面電晶體NPN_2的基極耦接NPN型雙載子接面電晶體NPN_1的基極。寄生NPN型雙載子接面電晶體NPN_2的射極耦接電源墊PD_2。寄生NPN型雙載子接面電晶體NPN_2的集極耦接PNP型雙載子接面電晶體PNP_1的基極。在本實施例中，寄生PNP型雙載子接面電晶體PNP_5與寄生NPN型雙載子接面電晶體NPN_2構成一矽控整流器(SCR)。在一些實施例中，寄生PNP型雙載子接面電晶體PNP_5、寄生NPN型雙載子接面電晶體NPN_2、PNP型雙載子接面電晶體PNP_1及NPN型雙載子接面電晶體NPN_1共用同一基底。

當一靜電放電事件發生於電源墊PD_1，並且電源墊PD_2及PD_3耦接至地時，由於PNP型雙載子接面電晶體PNP_1的基極與集極之間的一第一寄生二極體、NPN型雙載子接面電晶體NPN_1的基極與集極之間的一第二寄生二極體以及寄生PNP型雙載子接面電晶體PNP_5的基極與集極之間的一第三寄生二極體逆向導通，故PNP型雙載子接面電晶體PNP_1、NPN型雙載子接面電晶體NPN_1、寄生PNP型雙載子接面電晶體PNP_5、寄生NPN型雙載子接面電晶體NPN_2導通。因此，一靜電放電電流由電源墊PD_1，被釋放至地。

第3A圖為本發明之靜電放電保護電路110的靜電放電保護結構的俯視圖。第4A圖為第3A圖之靜電放電保護結構沿著虛線AA’及BB’部分的剖面圖。第4A圖顯示，靜電放電保護結構400A包括一P型基底300、一深N型井區(DNW)310、井區W1~W5、摻雜區P1~P5以及N1。深N型井區310設置於P型基底300之中。井區W1~W5設置於深N型井區310之上。在本實施例中，井區W1、W3及W4的導電型為P型，井區P2及P5的導電型為N型。在此例中，井區W1、W3及W4的雜質濃度相似，並高於P型基底300的雜質濃度，井區W2及W5的雜質濃度相似，並高於深N型井區310的雜質濃度。

摻雜區P1設置於井區W1之中。摻雜區P2設置於井區W2之中。摻雜區P3設置於井區W3之中。摻雜區P4設置於井區 W4之中。摻雜區P5設置於井區W5之中。在本實施例中，摻雜區P1~P5的導電型為P型。摻雜區P1~P5的雜質濃度相似，並高於井區W1的雜質濃度。摻雜區N1設置於井區W5之中。在本實施例中，摻雜區N1的導電型為N型。摻雜區N1的雜質濃度高於井區W5的雜質濃度。

在其它實施例中，靜電放電保護結構400A更包括一井區W6以及一摻雜區P6。井區W6設置於P型基底300之中。摻雜區P6設置於井區W6之中。在此例中，井區W6及摻雜區P6的導電型為P型。摻雜區P6的雜質濃度高於井區W6的雜質濃度。井區W6的雜質濃度相似於井區W1的雜質濃度。摻雜區P6的雜質濃度相似於摻雜區P1的雜質濃度。

本發明並不限定井區W1~W6的類型。當井區W1~W6的雜質濃度較低時(如低於一門檻值)，井區W1~W6作為高壓井區(high voltage well)。此時，靜電放電保護結構400A的操作電壓VH的最大值可達一第一數值。當井區W1~W6的雜質濃度較高時(如高於該門檻值)，井區W1~W6作為低壓井區(low voltage well)。此時，靜電放電保護結構400A的操作電壓VH的最大值可達一第二數值。在此例中，第一數值大於第二數值。在其它實施例中，井區W1~W6的種類不同。舉例而言，井區W1~W6之至少一者為低壓井區，其餘井區為高壓井區。在此例中，操作電壓VH的最大值可能位於第一及第二數值之間。

在一些實施例中，靜電放電保護結構400A更包括井區W7~W12。井區W7設置於井區W1之中，並具有P型導電型。井區W7的雜質濃度高於井區W1的雜質濃度，並低於摻雜區P1的雜質濃度。井區W8設置於井區W2之中，並具有N型導電型。井區W8的雜質濃度高於井區W2的雜質濃度，並低於摻雜區N1的雜質濃度。井區W9設置於井區W3之中，並具有P型導電型。井區W9的雜質濃度高於井區W3的雜質濃度，並低於摻雜區P3的雜質濃度。井區W10設置於井區W4之中，並具有P型導電型。井區W10的雜質濃度高於井區W4的雜質濃度，並低於摻雜區P4的雜質濃度。井區W11設置於井區W5之中，並具有N型導電型。井區W11的雜質濃度高於井區W5的雜質濃度，並低於摻雜區N1的雜質濃度。井區W12設置於井區W6之中，並具有P型導電型。井區W12的雜質濃度高於井區W6的雜質濃度，並低於摻雜區P6的雜質濃度。

井區W7、W9、W10及W12的雜質濃度相似，並且井區W8及W11的雜質濃度相似。在一可能實施例中，井區W7、W9、W10及W12稱為低壓P型井區(LVPW)，並且井區W8及W11稱為低壓N型井區(LVNW)。在此例中，井區W1、W3、W4及W6稱為高壓P型井區(HVPW)，井區W2及W5稱為高壓N型井區(HVNW)。

在一些實施例中，當井區W7~W12分別設置於井區W1~W6之中時，靜電放電保護結構400A的操作電壓VH的最大值 可達一第三數值。在此例中，第三數值大於第一數值。舉例而言，第三數值可能是20V。

在本實施例中，摻雜區P1、井區W1及W7構成PNP型雙載子接面電晶體PNP_2的射極。深N型井區310、井區W5、W11及摻雜區N1構成PNP型雙載子接面電晶體PNP_2的基極。P型基底300、井區W6、W12及摻雜區P6構成PNP型雙載子接面電晶體PNP_2的集極。

另外，深N型井區310、井區W5、W11及摻雜區N1作為二極體DD的陰極。P型基底300、井區W6、W12及摻雜區P6作為二極體DD的陽極。

摻雜區P1、井區W7及W1構成PNP型雙載子接面電晶體PNP_1的集極。深N型井區310、井區W2及W8構成PNP型雙載子接面電晶體PNP_1的基極。摻雜區P2作為PNP型雙載子接面電晶體PNP_1的射極。深N型井區310的等效電阻作為電阻R_1。

摻雜區P2作為寄生PNP型雙載子接面電晶體PNP_4的射極。井區W8、W2及深N型井區310構成寄生PNP型雙載子接面電晶體PNP_4的基極。井區W3、W9及摻雜區P3作為寄生PNP型雙載子接面電晶體PNP_4的集極。

摻雜區P5作為PNP型雙載子接面電晶體PNP_3的射極。井區W11、W15及深N型井區310構成為PNP型雙載子接面電晶體PNP_3的基極。井區W4、W10及摻雜區P4構成PNP型雙載 子接面電晶體PNP_4的集極。深N型井區310、井區W5及W11的等效電阻作為電阻R_2。

在一些實施例中，靜電放電保護結構400A更包括一電阻保護氧化物(resist protective oxide，RPO)320。電阻保護氧化物320位於摻雜區P3與P4的表面，用以切斷摻雜區P3與P4表面的導電層。另外，靜電放電保護結構400A更包括絕緣結構S_1~S_7。絕緣結構S_1~S_7可能是場氧化層或是淺溝隔離(STI)結構。

摻雜區P1位於作為絕緣結構S_1與S_2之間。絕緣結構S_2分隔摻雜區P1及P2。在本實施例中，絕緣結構S_2更分隔井區W7及W8。絕緣結構S_3分隔摻雜區P2及P3。在本實施例中，絕緣結構S_3更分隔井區W8及W9。絕緣結構S_4分隔摻雜區P4及P5。在本實施例中，絕緣結構S_4更分隔井區W10及W11。絕緣結構S_5分隔摻雜區P5及N1。在本實施例中，絕緣結構S_5位於井區W11之中。絕緣結構S_6分隔摻雜區N1及P6。在本實施例中，絕緣結構S_6更分隔井區W11及W12。另外，摻雜區P6位於絕緣結構S_6與S_7之間。

在一些實施例中，絕緣結構S_5的寬度DS1與靜電放電保護結構400A的效能有關。舉例而言，當絕緣結構S_5的寬度DS1越大時，靜電放電保護結構400A具有較佳的人體放電模式(HBM)效能及機械放電模式(MM)效能，並具有較低的導通阻抗， 利於靜電放電電流進入靜電放電保護結構400A。

在其它實施例中，靜電放電保護結構400A更包括內連結構330~350。內連結構330電性連接電源墊PD_1、摻雜區N1、P5及P2。內連結構340電性連接電源墊PD_2、摻雜區P1、P3及P4。內連結構350電性連接電源墊PD_3及摻雜區P6。在此例中，電源墊PD_1接收操作電壓VH、電源墊PD_2接收操作電壓VL、電源墊PD_3接收操作電壓VSUB。

請參考第3A圖，其顯示靜電放電保護結構400A的摻雜區P1~P6、N1的佈局。為簡化圖式，第4A圖的其它元件則省略，而未顯示於第3A圖中。在第3A圖中，摻雜區P6及N1為環形結構。摻雜區N1圍繞摻雜區P1~P5。摻雜區P6圍繞摻雜區N1。電阻保護氧化物320重疊部分摻雜區P1、P3及P4。

第3B圖為本發明之靜電放電保護電路110的結構的另一俯視圖。第4B圖為第3B圖之靜電放電保護結構沿著虛線AA’及BB’部分的剖面圖。第4B圖相似第4A圖，不同之處在於，第4B圖的靜電放電保護結構400B多了絕緣結構S_8。為了方便說明，第4B圖省略部分已出現於第4A圖的符號。

絕緣結構S_8分隔第4A圖的摻雜區P4。分隔後的摻雜區稱為P4_1及P4_2。在此例中，內連結構340電性連接電源墊PD_2、摻雜區P1、P3、P4_1及P4_2。在一些實施例中，絕緣結構S_8的寬度DS2與靜電放電保護結構400B的效能有關。舉例而 言，當絕緣結構S_8的寬度DS2越大時，靜電放電保護結構400B具有較佳的HBM效能及MM效能，並具有較低的導通阻抗，利於靜電放電電流進入靜電放電保護結構400B。

請參考第3B圖，其顯示靜電放電保護結構400B的摻雜區P1~P3、P4_1、P4_2、P5、P6、N1的佈局。第3B圖相似於第3A圖，不同之處在於，第3B圖多了摻雜區P4_1及P4_2。為簡化圖式，第4B圖的其它元件則省略，而未顯示於第3B圖中。在第3B圖中，摻雜區P4_2位於摻雜區P5與P4_1之間。電阻保護氧化物320重疊部分摻雜區P1、P3及P4_1。

第5A圖為本發明之靜電放電保護電路210的靜電放電保護結構的俯視圖。第6A圖為第5A圖之靜電放電保護結構沿著虛線CC’及DD’部分的剖面圖。第6A圖顯示，靜電放電保護結構600A包括一P型基底300、一深N型井區310、井區W1~W12、摻雜區P1~P3、P6、P7、N2及N3。由於P型基底300、深N型井區310、井區W1~W12、摻雜區P1~P3及P6已敘述如上，故不再贅述。為了方便說明，第6A圖省略部分已出現於第4A圖的符號。

在第6A圖中，摻雜區P7及N2設置於井區W10之中。摻雜區P7的導電型為P型。摻雜區N2的導電型為N型。另外，摻雜區N3設置於井區W11之中。摻雜區N3的導電型為N型。在本實施例中，摻雜區N2及N3的雜質濃度相似，並高於井區W5及W11。

絕緣結構S_9分隔摻雜區P7及N2，並位於井區 W10之中。在本實施例中，藉由調整絕緣結構S_9的寬度DS3，便可改善靜電放電保護結構600A的效能，如增加HBM效能及MM效能，並具有較低的導通阻抗。

在一些實施例中，絕緣結構S_10分隔摻雜區N2及N3。在一些實施例中，絕緣結構S_10更分隔井區W10及W11。絕緣結構S_11分隔摻雜區N3及P6。在一些實施例中，絕緣結構S_11更分隔井區W11及W12。

在本實施例中，摻雜區P1、井區W7及W1構成PNP型雙載子接面電晶體PNP_2的射極。深N型井區310、井區W5、W11及摻雜區N3構成PNP型雙載子接面電晶體PNP_2的基極。P型基底300、井區W6、W12及摻雜區P6構成PNP型雙載子接面電晶體PNP_2的集極。另外，深N型井區310、井區W5、W11及摻雜區N3構成二極體DD的陰極。P型基底300、井區W6、W12及摻雜區P6構成二極體DD的陽極。

摻雜區P1、井區W7及W1構成PNP型雙載子接面電晶體PNP_1的集極。摻雜區P2作為PNP型雙載子接面電晶體PNP_1的射極。深N型井區310、井區W2及W8構成PNP型雙載子接面電晶體PNP_1的基極。深N型井區310的等效電阻作為電阻R_1。

摻雜區P2作為寄生PNP型雙載子接面電晶體PNP_5的射極。井區W8、W2及深N型井區310構成寄生PNP型雙 載子接面電晶體PNP_5的基極。井區W3、W9及摻雜區P3構成寄生PNP型雙載子接面電晶體PNP_5的集極。

摻雜區N2作為寄生NPN型雙載子接面電晶體NPN_2的射極。井區W10、W4構成寄生NPN型雙載子接面電晶體NPN_2的基極。深N型井區310、井區W5、W11及摻雜區N3構成寄生NPN型雙載子接面電晶體NPN_2的集極。

摻雜區N2作為NPN型雙載子接面電晶體NPN_1的射極。井區W10、W4構成NPN型雙載子接面電晶體NPN_1的基極。深N型井區310、井區W5、W11及摻雜區N3構成NPN型雙載子接面電晶體NPN_1的集極。井區W10的等效電阻作為電阻R_2及R_3。

在本實施例中，內連結構610電性連接電源墊PD_1、摻雜區N3及P2，內連結構620電性連接電源墊PD_2、摻雜區P1、P3、P7及N2，內連結構630電性連接電源墊PD_3及摻雜區P6。在此例中，電源墊PD_1接收操作電壓VH、電源墊PD_2接收操作電壓VL、電源墊PD_3接收操作電壓VSUB。

請參考第5A圖，其顯示靜電放電保護結構600A的摻雜區P1~P3、P6、P7、N2及N3的佈局。為簡化圖式，第6A圖的其它元件則省略，而未顯示於第5A圖中。在第5A圖中，摻雜區P6及N3為環形結構。摻雜區N3圍繞摻雜區P1~P3、P6、P7。摻雜區P6圍繞摻雜區N3。電阻保護氧化物320重疊部分摻雜區P1、P3及 P7。

在一些實施例中，摻雜區N2與P7之間的距離DS3(即第6A圖的絕緣結構S_9的寬度)與靜電放電保護結構600A的效能有關。舉例而言，當距離DS3越大時，靜電放電保護結構600A具有較佳的HBM效能及MM效能，並具有較低的導通阻抗。

第5B圖為本發明之靜電放電保護電路210的結構的另一俯視圖。第6B圖為第5B圖之靜電放電保護結構600B沿著虛線CC’及DD’部分的剖面圖。第6B圖相似第6A圖，不同之處在於，第6B圖的靜電放電保護結構600B多了絕緣結構S_13。為了方便說明，第6B圖省略部分已出現於第6A圖的符號。

絕緣結構S_13分隔第6A圖的摻雜區N3，用以形成摻雜區N3_1及N3_2。如第6B圖所示，摻雜區N3_1及N3_2位於井區W11之中，並具有N型導電型。摻雜區N3_1及N3_2的雜質濃度大於井區W11的雜質濃度。井區W11的雜質濃度大於井區W5的雜質濃度。摻雜區N3_1位於絕緣結構S_11與S_13之間，摻雜區N3_2位於絕緣結構S_10與S_13之間。在本實施例中，內連結構610電性連接電源墊PD_1、摻雜區N3_1、N3_2及P2。

請參考第5B圖，其顯示靜電放電保護結構600B的摻雜區P1~P3、P6、P7、N2、N3_1、N3_2的佈局。第5B圖相似於第5A圖，不同之處在於，第5B圖多了摻雜區N3_1及N3_2。為簡化圖式，第6B圖的其它元件則省略，而未顯示於第5B圖中。在 第5B圖中，摻雜區N3_2位於摻雜區N3_1與N2之間。摻雜區N3_1位於摻雜區N3_2與P6之間。

在一些實施例中，摻雜區N2與P7之間的距離DS3(即第6B圖的絕緣結構S_9的寬度)以及摻雜區N3_1與N3_2之間的距離DS4(即第6B圖的絕緣結構S_13的寬度)與靜電放電保護結構600B的效能有關。舉例而言，當距離DS3及DS4之至少一者的越大時，靜電放電保護結構600B具有較佳的HBM效能及MM效能，並具有較低的導通阻抗。

第7A圖為本發明之靜電放電保護電路210的靜電放電保護結構的俯視圖。第8A圖為第7A圖之靜電放電保護結構沿著虛線EE’及FF’部分的剖面圖。第8A圖的靜電放電保護結構800A相似於第6A圖的靜電放電保護結構600A，不同之處在於，第8A圖的摻雜區P7與N2的位置不同於第6A圖的摻雜區P7與N2的位置。為了方便說明，第8A圖省略部分已出現於第6A圖的符號。

在第6A圖中，摻雜區N2位於絕緣結構S_9及S_10之間。因此，在第6A圖中，摻雜區N2與N3之間的距離小於摻雜區P7與N3之間的距離。在第8A圖中，摻雜區P7位於絕緣結構S_9及S_10之間。因此，摻雜區P7與N3之間的距離小於摻雜區N2與N3之間的距離。在本實施例中，摻雜區P3與井區W9的等效電阻作為第2圖的電阻R_2及R_3。

請參考第7A圖，其顯示靜電放電保護結構800A的 摻雜區P1~P3、P6、P7、N2及N3的佈局。為簡化圖式，第8A圖的其它元件則省略，而未顯示於第7A圖中。在第7A圖中，摻雜區P7位於摻雜區N2與N3之間。

在一些實施例中，摻雜區N2與P7之間的距離DS3(即第8A圖的絕緣結構S_9的寬度)與靜電放電保護結構800A的效能有關。舉例而言，當距離DS3越大時，靜電放電保護結構800A具有較佳的HBM效能及MM效能，並具有較低的導通阻抗。

第7B圖為本發明之靜電放電保護電路210的結構的另一俯視圖。第8B圖為第7B圖之靜電放電保護結構800B沿著虛線EE’及FF’部分的剖面圖。第8B圖相似第6B圖，不同之處在於，第8B圖的摻雜區P7與N2的位置不同於第6B圖的摻雜區P7與N2的位置。為了方便說明，第8B圖省略部分已出現於第6B及8A圖的符號。

在第6B圖中，摻雜區N2位於絕緣結構S_9及S_10之間。因此，在第6B圖中，摻雜區N2與N3_2之間的距離小於摻雜區P7與N3_2之間的距離。在第8B圖中，摻雜區P7位於絕緣結構S_9及S_10之間。因此，摻雜區P7與N3_2之間的距離小於摻雜區N2與N3_2之間的距離。

請參考第7B圖，其顯示靜電放電保護結構800B的摻雜區P1~P3、P6、P7、N2、N3_1、N3_2的佈局。第7B圖相似於第7A圖，不同之處在於，第7B圖多了摻雜區N3_1及N3_2。為 簡化圖式，第8B圖的其它元件則省略，而未顯示於第7B圖中。在第7B圖中，摻雜區P7位於摻雜區N3_2與N2之間。摻雜區N3_1為環形結構，包圍摻雜區P1~P3、P7、N2、N3_2。

在一些實施例中，摻雜區N2與P7之間的距離DS3(即第8B圖的絕緣結構S_9的寬度)以及摻雜區N3_1與N3_2之間的距離DS4(即第8B圖的絕緣結構S_13的寬度)與靜電放電保護結構800B的效能有關。舉例而言，當距離DS3及DS4之至少一者的越大時，靜電放電保護結構800B具有較佳的HBM效能及MM效能，並具有較低的導通阻抗。

必須瞭解的是，當一個元件或層被提及與另一元件或層「耦接」時，係可直接耦接或連接至其它元件或層，或具有其它元件或層介於其中。反之，若一元件或層「連接」至其它元件或層時，將不具有其它元件或層介於其中。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。雖然“第一”、“第二”等術語可用於描述各種元件，但這些元件不應受這些術語的限制。這些術語只是用以區分一個元件和另一個元件。在申請專利範圍中，“第一”、“第二”等術語用作標記，且並不意圖對其對象施加數字要求。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來說，本發明實施例所述之系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100:操作系統

110:靜電放電保護電路

120:核心電路

121~123:電路

PD_1~PD_3:電源墊

VH、VL、VSUB:操作電壓

PNP_1~PNP_4:PNP型雙載子接面電晶體

R_1、R_2:電阻

DD:二極體

111:特定雙載子接面電晶體

Claims (20)

1. 一種靜電放電保護電路，用以保護一核心電路，並包括： 一第一PNP型雙載子接面電晶體，具有一第一基極、一第一射極以及一第一集極，該第一射極耦接一第一電源墊，該第一集極耦接一第二電源墊； 一第一電阻，耦接於該第一電源墊與該第一基極之間； 一第二PNP型雙載子接面電晶體，具有一第二基極、一第二射極以及一第二集極，該第二射極耦接該第二電源墊，該第二集極耦接一第三電源墊； 一二極體，具有一陰極以及一陽極，該陰極耦接該第一電源墊及該第二基極，該陽極耦接該第三電源墊； 一特定雙載子接面電晶體，耦接於該第一電源墊及該第二電源墊之間；以及 一第二電阻，耦接於該特定雙載子接面電晶體的一射極與一基極之間， 其中當一靜電放電事件發生時，該第一PNP型雙載子接面電晶體及該特定雙載子接面電晶體導通，使得一靜電放電電流流經該第一PNP型雙載子接面電晶體及該特定雙載子接面電晶體。
2. 如請求項1所述之靜電放電保護電路，其中： 該特定雙載子接面電晶體係為一第三PNP型雙載子接面電晶體，該第三PNP型雙載子接面電晶體的射極耦接該第一電源墊，該第三PNP型雙載子接面電晶體的集極耦接該第二電源墊，該第三PNP型雙載子接面電晶體的基極耦接該第二電阻。
3. 如請求項2所述之靜電放電保護電路，更包括： 一寄生PNP型雙載子接面電晶體，其基極耦接該第一基極，該其射極耦接該第一電源墊，其集極耦接該第二電源墊。
4. 如請求項3所述之靜電放電保護電路，其中該第一PNP型雙載子接面電晶體、該特定雙載子接面電晶體與該寄生PNP型雙載子接面電晶體共用同一基底。
5. 如請求項3所述之靜電放電保護電路，其中當該靜電放電事件發生時，該寄生PNP型雙載子接面電晶體導通。
6. 如請求項1所述之靜電放電保護電路，其中： 該特定雙載子接面電晶體係為一第一NPN型雙載子接面電晶體，該第一NPN型雙載子接面電晶體的基極耦接該第二電阻，該第一NPN型雙載子接面電晶體的射極耦接該第二電源墊，該第一NPN型雙載子接面電晶體的集極耦接該第一電源墊。
7. 如請求項6所述之靜電放電保護電路，更包括： 一寄生PNP型雙載子接面電晶體，其基極耦接該第一基極，其射極耦接該第一電源墊，其集極耦接該第一NPN型雙載子接面電晶體的基極； 一第三電阻，耦接於該寄生PNP型雙載子接面電晶體的集極與該第二電源墊之間； 一第二NPN型雙載子接面電晶體，其基極耦接該第一NPN型雙載子接面電晶體的基極，其射極耦接該第二電源墊，其集極耦接該第一基極。
8. 如請求項7所述之靜電放電保護電路，其中該第一PNP型雙載子接面電晶體、該特定雙載子接面電晶體、該寄生PNP型雙載子接面電晶體及該第二NPN型雙載子接面電晶體共用同一基底。
9. 如請求項1所述之靜電放電保護電路，其中當該靜電放電事件未發生時，該第一電源墊接收一第一操作電壓、該第二電源墊接收一第二操作電壓、該第三電源墊接收一第三操作電壓，該第一操作電壓大於該第二操作電壓，該第二操作電壓大於該第三操作電壓。
10. 如請求項9所述之靜電放電保護電路，其中該靜電放電事件未發生時，該第一PNP型雙載子接面電晶體及該特定雙載子接面電晶體不導通，且該第一至第三電源墊提供該第一至第三操作電壓予該核心電路。
11. 一種靜電放電保護結構，包括： 一P型基底； 一深N型井區，設置於該P型基底之中； 一第一井區，設置於該深N型井區之上； 一第一P型摻雜區，設置於該第一井區之中； 一第二井區，設置於該深N型井區之上； 一第二P型摻雜區，設置於該第二井區之中； 一第三井區，設置於該深N型井區之上； 一第三P型摻雜區，設置於該第三井區之中； 一第四井區，設置於該深N型井區之上； 一第四P型摻雜區，設置於該第四井區之中； 一第五井區，設置於該深N型井區之上； 一特定摻雜區，設置於該第四井區或該第五井區之中； 一第一N型摻雜區，設置於該第五井區之中； 其中，該第一、第三及第四井區的導電型為P型，該第二及第五井區的導電型為N型。
12. 如請求項11所述之靜電放電保護結構，其中該特定摻雜區的導電型為P型，並位於該第五井區之中。
13. 如請求項12所述之靜電放電保護結構，更包括： 一第一絕緣結構，設置於該第五井區之間，並分隔該特定摻雜區及該第一N型摻雜區。
14. 如請求項12所述之靜電放電保護結構，更包括： 一第五P型摻雜區，設置於該第四井區之中；以及 一第二絕緣結構，設置於該第四井區之間，並分隔該第四及第五P型摻雜區。
15. 如請求項11所述之靜電放電保護結構，其中該特定摻雜區的導電型為N型，並位於該第四井區之中。
16. 如請求項15所述之靜電放電保護結構，更包括： 一第三絕緣結構，設置於該第四井區之間，並分隔該特定摻雜區及該第四P型摻雜區。
17. 如請求項15所述之靜電放電保護結構，更包括： 一第二N型摻雜區，設置於該第五井區之中；以及 一第二絕緣結構，設置於該第五井區之間，並分隔該第一N型摻雜區及該第二N型摻雜區。
18. 如請求項17所述之靜電放電保護結構，其中該特定摻雜區位於該第二N型摻雜區與該第四P型摻雜區之間。
19. 如請求項17所述之靜電放電保護結構，其中該第四P型摻雜區位於該特定摻雜區與該第一N型摻雜區之間。
20. 如請求項11所述之靜電放電保護結構，更包括： 一第一內連結構，電性連接該第一N型摻雜區、該特定摻雜區、該第二P型摻雜區； 一第二內連結構，電性連接該第一、第三及第四P型摻雜區。

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