TWI884015B - 靜電放電保護結構及靜電放電保護電路 - Google Patents

Abstract

一種靜電放電保護結構，包括一基底、一深井區、一閘極結構以及一內連結構。深井區設置於基底之中。第一至第三井區設置於深井區之上。第一至第三摻雜區設置於第一井區之中。閘極結構設置於基底之上，並位於第一及第二摻雜區之間。第四摻雜區設置於第二井區之中。第五及第六摻雜區設置於第三井區之中。內連結構電性連接閘極結構，第二、第三、第四摻雜區。基底、第一井區、第三井區、第三摻雜區及第六摻雜區有第一導電型。深井區、第二井區、第一摻雜區、第二摻雜區、第四及第五摻雜區具有第二導電型。

Description

靜電放電保護結構及靜電放電保護電路

本發明是關於一種靜電放電保護結構，特別是關於一種減少負向電流（negative current）的靜電放電保護結構。

因靜電放電(electrostatic discharge；ESD)所造成之元件損害對積體電路產品來說已經成為最主要的可靠度問題之一。尤其是隨著尺寸不斷地縮小至深次微米之程度，金氧半導體之閘極氧化層也越來越薄，積體電路更容易因靜電放電現象而遭受破壞。

在一般的工業標準中，積體電路產品之輸出入接腳(I/O pin)必需能夠通過2000伏特以上之人體模式靜電放電測試以及200伏特以上之機械模式靜電放電測試。因此，在積體電路產品中，靜電放電防護元件必需設置在所有輸出入銲墊(pad)附近，以保護內部之核心電路(core circuit)不受靜電放電電流之侵害。

本發明之一實施例提供一種靜電放電保護結構，包括一基底、一深井區、一第一井區、一第二井區、一第三井區、一第一摻雜區、一第二摻雜區、一第三摻雜區、一第四摻雜區、一第五摻雜區、一第六摻雜區、一閘極結構以及一內連結構。基底具有一第一導電型。深井區設置於基底之中，並具有一第二導電型。第一井區設置於深井區之上，並具有第一導電型。第二井區設置於深井區之上，並具有第二導電型。第三井區設置於深井區之上，並具有第一導電型。第一摻雜區設置於第一井區之中，並具有第二導電型。第二摻雜區設置於第一井區之中，並具有第二導電型。第三摻雜區設置於第一井區之中，並具有第一導電型。閘極結構設置於基底之上，並位於第一及第二摻雜區之間。第四摻雜區設置於第二井區之中，並具有第二導電型。第五摻雜區設置於第三井區之中，並具有第二導電型。第六摻雜區設置於第三井區之中，並具有第一導電型。內連結構電性連接閘極結構，第二、第三、第四摻雜區。第一摻雜區、第二摻雜區、第三摻雜區及閘極結構構成一金屬氧化半導體場效電晶體。第四摻雜區、第五摻雜區及第六摻雜區構成一雙載子接面電晶體。

本發明提供另一種靜電放電保護電路，用以保護一核心電路，並包括一基底、一N型金屬氧化半導體場效電晶體以及一雙載子接面電晶體。N型金屬氧化半導體場效電晶體形成於基底之上。N型金屬氧化半導體場效電晶體的汲極耦接一第一輸入輸出墊。雙載子接面電晶體形成於基底之上。雙載子接面電晶體的集極耦接N型金屬氧化半導體場效電晶體的閘極、源極與基極。雙載子接面電晶體的射極與基極耦接一第二輸入輸出墊。核心電路耦接於第一及第二輸入輸出墊之間。

為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。

第1圖為本發明之靜電放電保護結構的示意圖。如圖所示，靜電放電保護結構100包括一基底110、一深井區（deep well）120、井區W1~W3、摻雜區131~136以及一閘極結構140。基底110具有一第一導電型。深井區120設置於基底110之中，並具有一第二導電型。第二導電型不同於第一導電型。在一可能實施例中，第一導電型為P型，第二導電型為N型。在另一可能實施例中，第一導電型為N型，第二導電型為P型。

井區W1設置於深井區120之上，並具有第一導電型。在一可能實施例中，井區W1的雜質濃度高於基底110的雜質濃度。井區W2設置於深井區120之上，並位於井區W1與W3之間。在本實施例中，井區W2具有第二導電型。井區W2的雜質濃度大於深井區120的雜質濃度。井區W3設置於深井區120之上，並具有第一導電型。在一可能實施例中，井區W3的雜質濃度相似於井區W1的雜質濃度。

摻雜區131及132設置於井區W1之中，並具有第二導電型。在本實施例中，摻雜區131的雜質濃度相似於摻雜區132的雜質濃度，並高於井區W2的雜質濃度。摻雜區133設置於井區W1之中，並具有第一導電型。在一可能實施例中， 摻雜區133的雜質濃度大於井區W1的雜質濃度。

閘極結構140位於基底110之上，並位於摻雜區131及132之間。在本實施例中，閘極結構140包括一閘極電極層141以及一閘極介面層142。閘極介面層142係形成於基底110的部分表面上。閘極電極層141設置於閘極介面層142之上。在其它實施例中，靜電放電保護結構100更包括一阻抗保護氧化（resistive protective oxide；RPO）層150。阻抗保護氧化層150重疊閘極結構140的部分上表面及摻雜區131的部分上表面。

在一些實施例中，靜電放電保護結構100更包括輕摻雜汲極區（Lightly Doped Drain；LDD）LDD_1及LDD_2。輕摻雜汲極區LDD_1與LDD_2位於井區W1之中，並具有第二導電型。輕摻雜汲極區LDD_1包圍摻雜區131。輕摻雜汲極區LDD_2包圍摻雜區132。在一可能實施例中，輕摻雜汲極區LDD_1的雜質濃度相似於輕摻雜汲極區LDD_2的雜質濃度。在此例中，輕摻雜汲極區LDD_1的雜質濃度小於摻雜區131的雜質濃度，輕摻雜汲極區LDD_2的雜質濃度小於摻雜區132的雜質濃度。

在一可能實施例中，摻雜區131～133及閘極結構140構成一金屬氧化半導體場效電晶體（Metal-Oxide-Semiconductor Field-Effect Transistor；MOSFET）T1。摻雜區131作為金屬氧化半導體場效電晶體T1的汲極（drain）。摻雜區132作為金屬氧化半導體場效電晶體T1的源極（source）。摻雜區133作為金屬氧化半導體場效電晶體T1的基極（bulk）。閘極結構140作為金屬氧化半導體場效電晶體T1的閘極（gate）。

本發明並不限定金屬氧化半導體場效電晶體T1的類型。在一可能實施例中，當第一導電型為P型，並且第二導電型為N型時，金屬氧化半導體場效電晶體T1為一N型金屬氧化半導體場效電晶體。在另一可能實施例中，當第一導電型為N型，並且第二導電型為P型時，金屬氧化半導體場效電晶體T1為一P型金屬氧化半導體場效電晶體。

摻雜區134設置於井區W2之中，並具有第二導電型。在本實施例中，摻雜區134的雜質濃度相似於摻雜區132的雜質濃度，並高於井區W2的雜質濃度。摻雜區135設置於井區W3之中，並具有第二導電型。在本實施例中，摻雜區135的雜質濃度相似於摻雜區134的雜質濃度。摻雜區136設置於井區W3之中，並具有第一導電型。在本實施例中，摻雜區136的雜質濃度相似於摻雜區133的雜質濃度，並高於井區W3的雜質濃度。

在一可能實施例中，摻雜區134～136構成一雙載子接面電晶體（Bipolar Junction Transistor；BJT）T2。摻雜區134可能作為雙載子接面電晶體T2的集極（collector），摻雜區135可能作為雙載子接面電晶體T2的射極（emitter），摻雜區136可能作為雙載子接面電晶體T2的基極（base）。在一些實施例中，當第一導電型為P型，並且第二導電型為N型時，雙載子接面電晶體T2係為一NPN型雙載子接面電晶體。

在一些實施例中，靜電放電保護結構100更包括內連結構161～164。內連結構161電性連接摻雜區131與輸入輸出墊IO_1。內連結構162電性連接閘極結構140、摻雜區132～134。在本實施例中，內連結構162未耦接至任何輸入輸出墊。因此，閘極結構140及摻雜區132～134的電壓位準為一浮動位準（floating）。內連結構163電性連接摻雜區135、136以及輸入輸出墊IO_2。在一可能實施例中，輸入輸出墊IO_1接收一第一操作電壓，輸入輸出墊IO_2接收一第二操作電壓。在此例中，第一操作電壓大於第二操作電壓。在一些實施例中，第二操作電壓係為一接地電壓。

在其它實施例中，靜電放電保護結構100更包括井區W4、W5及摻雜區137、138。井區W4設置於深井區120之上，並具有第二導電型。摻雜區137設置於井區W4之中，並具有第二導電型。在一可能實施例中，摻雜區137的雜質濃度高於井區W4的雜質濃度，並相似於摻雜區131的雜質濃度。井區W4的雜質濃度相似於井區W2的雜質濃度。在一些實施例中，摻雜區137電性連接內連結構162。

井區W5設置於基底110之中，並具有第一導電型。在一可能實施例中，井區W5的雜質濃度相似於井區W3的雜質濃度。摻雜區138設置於井區W5之中，並具有第一導電型。在一可能實施例中，摻雜區138的雜質濃度高於井區W5的雜質濃度，並相似於摻雜區136的雜質濃度。

在一些實施例中，靜電放電保護結構100更包括一內連結構164。內連結構164電性連接摻雜區138與輸入輸出墊IO_3。在此例中，輸入輸出墊IO_3接收一第三操作電壓。第三操作電壓可能等於或小於第二操作電壓。在一可能實施例中，第三操作電壓係為一接地電壓。

在其它實施例中，靜電放電保護結構100更包括隔離結構171～176。隔離結構171位於井區W1之中，並分隔摻雜區132及133。隔離結構172重疊部分井區W1及部分井區W2，並分隔摻雜區133及134。隔離結構173重疊部分井區W2及部分井區W3，並分隔摻雜區134及135。隔離結構174位於井區W3之中，並分隔摻雜區135及136。隔離結構175重疊部分井區W3及部分井區W4，並分隔摻雜區136及137。隔離結構176重疊部分井區W4及部分井區W5，並分隔摻雜區137及138。在一可能實施例中，隔離結構171～176係為場氧化層，但並非用以限制本發明。在其它實施例中，隔離結構171～176可能是其他種類的隔離結構，例如淺溝槽隔離結構。

在本實施例中，摻雜區135映射至基底110的區域R1與井區W2映射至基底110的區域R2之間具有一距離S。距離S與靜電放電保護結構100的崩潰電壓（breakdown voltage）有關。舉例而言，當距離S減少時，靜電放電保護結構100的崩潰電壓也隨之減少。在另一可能實施例中，距離S與靜電放電保護結構100的人體靜電放電模式(Human Body Model；HBM)以及機械靜電放電模式(Machine Model；MM)的效能有關。當距離S減少時，靜電放電保護結構100的HBM及MM效能增強。在一可能實施例中，距離S大於0.7微米（um）。在另一可能實施例中，距離S大於或等於1微米。

在本實施例中，井區W1與摻雜區131之間的PN介面等效成一二極體D1、井區W3與W2之間的PN介面等效成一二極體D2、井區W5與W4之間的PN介面等效成一二極體D3。當一第一靜電放電電壓發生於輸入輸出墊IO_1，並且輸入輸出墊IO_2及IO_3接收一接地電壓時，一第一靜電放電電流由輸入輸出墊IO_1進入摻雜區131。因此，二極體D1逆向導通。此時，井區W1的電壓上升，使得金屬氧化半導體場效電晶體T1導通。第一靜電放電電流由摻雜區131，經過井區W1、摻雜區132、內連結構162，進入摻雜區134及井區W2。當二極體D2逆向導通時，井區W3的電壓上升，使得雙載子接面電晶體T2導通。因此，第一靜電放電電流由井區W2，經過摻雜區135，釋放至輸入輸出墊IO_2。在本實施例中，摻雜區131、井區W1、摻雜區132、內連結構162、摻雜區134、井區W2、W3以及摻雜區135構成一放電路徑（或稱第一放電路徑）。在此例中，第一靜電放電電壓大於接地電壓。

當一第二靜電放電電壓發生於輸入輸出墊IO_1，並且輸入輸出墊IO_2及IO_3接收一接地電壓時，一第二靜電放電電流可能透過二極體D1與D2，釋放至輸入輸出墊IO_2，或是透過二極體D1與D3，釋放至輸入輸出墊IO_3。在此例中，第二靜電放電電壓小於接地電壓。

舉例而言，當一第二靜電放電電壓發生於輸入輸出墊IO_1，並且輸入輸出墊IO_2及IO_3接收一接地電壓時，第二靜電放電電流由輸入輸出墊IO_1進入摻雜區131。因此，二極體D1順向導通。第二靜電放電電流經過井區W1、摻雜區133、內連結構162，進入摻雜區134及井區W2。由於二極體D2順向導通，故第二靜電放電電流進入井區W3、經過摻雜區131，進入輸入輸出墊IO_2。在此例中，摻雜區131、井區W1、摻雜區133、內連結構162、摻雜區134、井區W2、W3、摻雜區136構成一放電路徑（或稱第二放電路徑）。

在另一可能實施例中，第二靜電放電電流可能透過內連結構162，進入摻雜區137及井區W4。此時，由於二極體D3順向導通，故第二靜電放電電流進入井區W5、經過摻雜區138，進入輸入輸出墊IO_3。在此例中，摻雜區131、井區W1、摻雜區133、內連結構162、摻雜區137、井區W4、W5及摻雜區138構成另一放電路徑（或第三放電路徑）。

由於靜電放電保護結構100包括金屬氧化半導體場效電晶體T1及雙載子接面電晶體T2，故在正常操作（未發生靜電放電事件）下，可減少靜電放電保護結構100的漏電流。另外，即使輸入輸出墊IO_1接收一負電壓，或是靜電放電保護結構100處於高溫環境下，藉由金屬氧化半導體場效電晶體T1與雙載子接面電晶體T2整合在一起，靜電放電保護結構100的漏電流可被降低。

第2A圖為本發明之靜電放電保護結構的一可能俯視圖。在本實施例中，第1圖為第2A圖的半導體結構沿著虛線AA’部分的剖面圖。在第2圖中，摻雜區133係為一環形結構，包圍摻雜區131、132、閘極電極層141及阻抗保護氧化層150。摻雜區134～138為條狀結構，位於摻雜區133的左側外圍。

第2B圖為本發明之靜電放電保護結構的另一可能俯視圖。在本實施例中，摻雜區134～138均為環形結構，包圍金屬氧化半導體場效電晶體T1。如圖所示，摻雜區134圍繞摻雜區133。摻雜區135圍繞摻雜區134。摻雜區136圍繞摻雜區135。摻雜區137圍繞摻雜區136。摻雜區138圍繞摻雜區137。

第2C圖為本發明之靜電放電保護結構的另一可能俯視圖。第2C圖相似第2A圖，不同之處在於，第2A圖的摻雜區133包圍單一金屬氧化半導體場效電晶體（即T1），第2C圖的摻雜區133包圍複數金屬氧化半導體場效電晶體。在一可能實施例中，第2C圖的摻雜區133裡的金屬氧化半導體場效電晶體彼此並聯。在其它實施例中，第2C圖的多金屬氧化半導體場效電晶體的結構可應用於第2B圖中。換句話說，第2C圖的摻雜區133可能被摻雜區134～138所包圍。

第3圖本發明之操作電路的示意圖。如圖所示，操作電路300包括一靜電放電保護電路310以及一核心電路320。靜電放電保護電路310與核心電路320並聯於輸入輸出墊IO_1及IO_2之間。靜電放電保護電路310保護核心電路320，避免來自輸入輸出墊IO_1或IO_2的靜電放電電流進入核心電路320。在本實施例中，靜電放電保護電路310係為第1圖的靜電放電保護結構100的等效電路。

靜電放電保護電路310包括一基底311、金屬氧化半導體場效電晶體T1以及雙載子接面電晶體T2。金屬氧化半導體場效電晶體T1與雙載子接面電晶體T2形成於基底311之上。在本實施例中，輸入輸出墊IO_3作為基底311的電性接觸端。

金屬氧化半導體場效電晶體T1的汲極耦接輸入輸出墊IO_1。在本實施例中，金屬氧化半導體場效電晶體T1係為一N型金屬氧化半導體場效電晶體。雙載子接面電晶體T2的集極耦接金屬氧化半導體場效電晶體T1的閘極、源極與基極。在一可能實施例中，金屬氧化半導體場效電晶體T1的閘極、源極與基極直接電性連接雙載子接面電晶體T2的集極。在一些可能實施例中，金屬氧化半導體場效電晶體T1的閘極、源極及基極以及雙載子接面電晶體T2的集極的位準為一浮動位準。另外，雙載子接面電晶體T2的射極與基極耦接輸入輸出墊IO_2。在本實施例中，雙載子接面電晶體T2係為NPN型雙載子接面電晶體。

在一可能實施例中，雙載子接面電晶體T2的集極設置於一N型井區（如第1圖的井區W2）中。在此例中，N型井區映射至基底310的區域與雙載子接面電晶體T2的射極（如第1圖的摻雜區135）映射至基底310的區域之間具有一距離。該距離可能介於0.7~1微米之間。在另一可能實施例中，該距離大於或等於1微米。另外，第3圖的電阻R表示第1圖的井區W3的等效阻抗。

當輸入輸出墊IO_1接收一第一靜電放電電壓並且輸入輸出墊IO_2接收一接地電壓時，一第一靜電放電電流經過金屬氧化半導體場效電晶體T1的汲極與基極間的二極體D1。因此，金屬氧化半導體場效電晶體T1導通。此時，第一靜電放電電流流經雙載子接面電晶體T2的集極與基極間的二極體D2。因此，雙載子接面電晶體T2導通，第一靜電放電電流由輸入輸出墊IO_1，進入輸入輸出墊IO_2。在本實施例中，第一靜電放電電壓大於接地電壓。

當輸入輸出墊IO_1接收一第二靜電放電電壓並且輸入輸出墊IO_2及IO_3接收一接地電壓時，一第二靜電放電電流經過一二極體串。在一可能實施例中，該二極體串係為金屬氧化半導體場效電晶體T1的汲極與基極間的二極體D1以及雙載子接面電晶體T2的集極與基極間的二極體D2。在另一可能實施例中，該二極體串係為金屬氧化半導體場效電晶體T1的汲極與基極間的二極體D1以及雙載子接面電晶體T2的集極與基底311間的二極體D3。在一些實施例中，第二靜電放電電壓小於接地電壓。

在其它實施例中，輸入輸出墊IO_3直接電性連接輸入輸出墊IO_2。在另一可能實施例中，操作電路300更包括一處理電路330。處理電路330耦接於輸入輸出墊IO_2與IO_3之間，用以避免輸入輸出墊IO_2與IO_3的電壓互相干擾。在一可能實施例中，處理電路330包括二極體331及332。二極體331的陰極耦接輸入輸出墊IO_3，二極體331的陽極耦接輸入輸出墊IO_2。二極體332的陰極耦接輸入輸出墊IO_2，二極體332的陽極耦接輸入輸出墊IO_3。在另一可能實施例中，處理電路330包括至少一電阻。在此例中，電阻耦接於輸入輸出墊IO_2與IO_3之間。

必須瞭解的是，當一個元件或層被提及與另一元件或層「耦接」時，係可直接耦接或連接至其它元件或層，或具有其它元件或層介於其中。反之，若一元件或層「連接」至其它元件或層時，將不具有其它元件或層介於其中。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。雖然“第一”、“第二”等術語可用於描述各種元件，但這些元件不應受這些術語的限制。這些術語只是用以區分一個元件和另一個元件。在申請專利範圍中，“第一”、“第二”等術語用作標記，且並不意圖對其對象施加數字要求。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來說，本發明實施例所述之系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100:靜電放電保護結構 110、311:基底 120:深井區 W1~W5:井區 131~138:摻雜區 140:閘極結構 141:閘極電極層 142:閘極介面層 150:阻抗保護氧化層 LDD_1、LDD_2:輕摻雜汲極區 T1:金屬氧化半導體場效電晶體 T2:雙載子接面電晶體 161～164:內連結構 IO_1～IO_3:輸入輸出墊 171～176:隔離結構 R1、R2:區域 S:距離 D1～D3、331、332:二極體 300:操作電路 310:靜電放電保護電路 320:核心電路 330:處理電路

第1圖為本發明之靜電放電保護結構的示意圖。 第2A圖為本發明之靜電放電保護結構的一可能俯視圖。 第2B圖為本發明之靜電放電保護結構的另一可能俯視圖。 第2C圖為本發明之靜電放電保護結構的另一可能俯視圖。 第3圖本發明之操作電路的示意圖。

100:靜電放電保護結構

110:基底

120:深井區

W1~W5:井區

131~138:摻雜區

140:閘極結構

141:閘極電極層

142:閘極介面層

150:阻抗保護氧化層

LDD_1、LDD_2:輕摻雜汲極區

T1:金屬氧化半導體場效電晶體

T2:雙載子接面電晶體

161~164:內連結構

IO_1~IO_3:輸入輸出墊

171~176:隔離結構

R1、R2:區域

S:距離

D1~D3:二極體

Claims (20)

1. 一種靜電放電保護結構，包括： 一基底，具有一第一導電型； 一深井區，設置於該基底之中，並具有一第二導電型； 一第一井區，設置於該深井區之上，並具有該第一導電型； 一第二井區，設置於該深井區之上，並具有該第二導電型； 一第三井區，設置於該深井區之上，並具有該第一導電型； 一第一摻雜區，設置於該第一井區之中，並具有該第二導電型； 一第二摻雜區，設置於該第一井區之中，並具有該第二導電型； 一第三摻雜區，設置於該第一井區之中，並具有該第一導電型； 一閘極結構，設置於該基底之上，並位於該第一及第二摻雜區之間； 一第四摻雜區，設置於該第二井區之中，並具有該第二導電型； 一第五摻雜區，設置於該第三井區之中，並具有該第二導電型； 一第六摻雜區，設置於該第三井區之中，並具有該第一導電型；以及 一第一內連結構，電性連接該閘極結構，該第二、第三、第四摻雜區， 其中： 該第一摻雜區、該第二摻雜區、該第三摻雜區及該閘極結構構成一金屬氧化半導體場效電晶體， 該第四摻雜區、該第五摻雜區及該第六摻雜區構成一雙載子接面電晶體。
2. 如請求項1所述之靜電放電保護結構，其中該第五摻雜區映射至該基底的區域與該第二井區映射至該基底的區域之間具有一距離。
3. 如請求項2所述之靜電放電保護結構，其中該距離大於1微米。
4. 如請求項1所述之靜電放電保護結構，更包括： 一第二內連結構，電性連接該第五及第六摻雜區。
5. 如請求項4所述之靜電放電保護結構，其中： 該第四摻雜區為一第一環形結構，該第一環形結構圍繞該金屬氧化半導體場效電晶體， 該第五摻雜區為一第二環形結構，該第二環形結構圍繞該第四摻雜區， 該第六摻雜區為一第三環形結構，該第三環形結構圍繞該第五摻雜區。
6. 如請求項5所述之靜電放電保護結構，更包括： 一第四井區，設置於該深井區之上，並具有該第二導電型； 一第五井區，設置於該基底之中，並具有該第一導電型； 一第七摻雜區，設置於該第四井區之中，並具有該第二導電型；以及 一第八摻雜區，設置於該第五井區之中，並具有該第一導電型， 其中該第一內連結構電性連接該第七摻雜區。
7. 如請求項6所述之靜電放電保護結構，其中： 該第七摻雜區為一第四環形結構，該第四環形結構圍繞該第六摻雜區， 該第八摻雜區為一第五環形結構，該第五環形結構圍繞該第七摻雜區。
8. 如請求項6所述之靜電放電保護結構，其中： 該第一摻雜區耦接一第一輸入輸出墊，該第八摻雜區耦接一第二輸入輸出墊， 當一第一靜電放電電壓發生於該第一輸入輸出墊，並且該第二輸入輸出墊及該第二內連結構接收一接地電壓時，一第一靜電放電電流由該第一輸入輸出墊進入該第一摻雜區，並經過一第一放電路徑，釋放至該第二內連結構， 當一第二靜電放電電壓發生於該第一輸入輸出墊，並且該第二輸入輸出墊及該第二內連結構接收該接地電壓時，一第二靜電放電電流經由一第二放電路徑釋放至該第二內連結構或是經由一第三放電路徑釋放至該第二輸入輸出墊， 該第一靜電放電電壓大於該接地電壓，該第二靜電放電電壓小於該接地電壓。
9. 如請求項8所述之靜電放電保護結構，其中該第一摻雜區、該第一井區、該第二摻雜區、該第一內連結構、該第四摻雜區、該第二井區、該第三井區以及該第五摻雜區構成該第一放電路徑。
10. 如請求項9所述之靜電放電保護結構，其中該第一摻雜區、該第一井區、該第三摻雜區、該第一內連結構、該第四摻雜區、該第二井區、該第三井區以及該第六摻雜區構成該第二放電路徑。
11. 如請求項9所述之靜電放電保護結構，其中該第一摻雜區、該第一井區、該第三摻雜區、該第一內連結構、該第七摻雜區、該第四井區、該第五井區以及該第八摻雜區構成該第三放電路徑。
12. 一種靜電放電保護電路，用以保護一核心電路，並包括： 一基底； 一N型金屬氧化半導體場效電晶體，形成於該基底之上，該N型金屬氧化半導體場效電晶體的汲極耦接一第一輸入輸出墊；以及 一雙載子接面電晶體，形成於該基底之上，該雙載子接面電晶體的集極耦接該N型金屬氧化半導體場效電晶體的閘極、源極與基極，該雙載子接面電晶體的射極與基極耦接一第二輸入輸出墊， 其中該核心電路耦接於該第一及第二輸入輸出墊之間。
13. 如請求項12所述之靜電放電保護電路，其中當該第一輸入輸出墊接收一第一靜電放電電壓並且該第二輸入輸出墊接收一接地電壓時，一第一靜電放電電流經過該N型金屬氧化半導體場效電晶體的汲極與基極間的一第一二極體以及該雙載子接面電晶體的集極與基極間的一第二二極體。
14. 如請求項13所述之靜電放電保護電路，其中該第一靜電放電電壓大於該接地電壓。
15. 如請求項14所述之靜電放電保護電路，其中該雙載子接面電晶體的集極設置於一N型井區中，該N型井區映射至該基底的區域與該雙載子接面電晶體的射極映射至該基底的區域之間具有一距離。
16. 如請求項15所述之靜電放電保護電路，其中該距離大於1微米。
17. 如請求項15所述之靜電放電保護電路，其中當該第一輸入輸出墊接收一第二靜電放電電壓並且該第二輸入輸出墊及該基底接收該接地電壓時，一第二靜電放電電流經過該第一二極體以及該第二二極體或是該雙載子接面電晶體的集極與該基底間的一第三二極體。
18. 如請求項17所述之靜電放電保護電路，其中該第二靜電放電電壓小於該接地電壓。
19. 如請求項12所述之靜電放電保護電路，其中該N型金屬氧化半導體場效電晶體的閘極、源極及基極以及該雙載子接面電晶體的集極的位準為一浮動位準。
20. 如請求項19所述之靜電放電保護電路，其中該N型金屬氧化半導體場效電晶體的閘極、源極與基極直接電性連接該雙載子接面電晶體的集極。

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