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TWI885751B - 資料選通訊號的控制方法以及使用該方法的記憶體元件 - Google Patents

資料選通訊號的控制方法以及使用該方法的記憶體元件 Download PDF

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TWI885751B
TWI885751B TW113106122A TW113106122A TWI885751B TW I885751 B TWI885751 B TW I885751B TW 113106122 A TW113106122 A TW 113106122A TW 113106122 A TW113106122 A TW 113106122A TW I885751 B TWI885751 B TW I885751B
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data
strobe signal
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Inventor
楊吳德
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南亞科技股份有限公司
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Abstract

本揭露提供一種用於在一記憶體元件中使用的資料選通訊號的控制方法。該記憶體元件包括此具有一差動放大器的一接收器電路、一輔助控制電路和一資料選通控制電路。該控制方法包括以下步驟：利用該差動放大器放大從一記憶體控制器所接收的一第一資料選通訊號和一第二資料選通訊號，以產生一第三資料選通訊號和依第四資料選通訊號；利用該輔助控制電路以產生使用該第一資料選通訊號和該第二資料選通訊號的一停用控制訊號；以及響應於在一高邏輯狀態的該停用控制訊號來停用該資料選通控制電路。

Description

資料選通訊號的控制方法以及使用該方法的記憶體元件
本申請案主張美國第18/395,798號專利申請案之優先權(即優先權日為「2023年12月26日」)，其內容以全文引用之方式併入本文中。
本揭露關於一種電子電路。特別是有關於一種資料選通訊號的控制方法以及使用該方法的記憶體元件。
LPDDR4(低功耗第4代雙倍資料速率)記憶體是DDR4(第4代雙倍資料速率)記憶體的行動版本。一記憶體控制器可以經由指令控制訊號、資料訊號和資料選通訊號來控制一LPDDR4記憶體的資料存取。然而，當記憶體控制器的一寫入資料選通(WDQS)功能關閉時，來自記憶體控制器的資料選通訊號的邏輯狀態可能會受到其上的雜訊的影響，因為雜訊被在LPDDR4記憶體的電路接收器中的差動放大器所放大，導致LPDDR4記憶體控制電路故障或失效。因此，需要一種用於資料選通訊號的控制方法以及使用該方法的記憶體元件來解決上述問題。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且 上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種記憶體元件。該記憶體元件包括一記憶體單元陣列、一控制電路以及一接收器電路。該控制電路經配置以控制該記憶體單元陣列的資料存取。該接收器電路經配置以從一記憶體控制器接收一第一資料選通訊號和一第二資料選通訊號。該接收器電路包括一差動放大器、一輔助控制電路以及一資料選通控制電路。該差動放大器經配置以放大該第一資料選通訊號和該第二資料選通訊號，以產生一第三資料選通訊號和一第四資料選通訊號。該輔助控制電路經配置以使用該第一資料選通訊號和該第二資料選通訊號以產生一停用控制訊號。該資料選通控制電路經配置以根據該停用控制訊號、該第三資料選通訊號和該第四資料選通訊號而產生一第一輸出資料選通訊號和一第二輸出資料選通訊號。
本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一記憶體單元陣列、一控制電路以及一接收器電路。該控制電路經配置以控制該記憶體單元陣列的資料存取。該接收器電路經配置以從一記憶體控制器接收一第一資料選通訊號和一第二資料選通訊號。該接收器電路包括一差動放大器、一輔助控制電路以及一資料選通控制電路。該差動放大器經配置以放大該第一資料選通訊號和該第二資料選通訊號，以產生一第三資料選通訊號和一第四資料選通訊號。該輔助控制電路經配置以使用分別從該第一資料選通訊號和該第二資料選通訊號所產生的一第五資料選通訊號和一第六資料選通訊號來產生一停用控制訊號。該資料選通控制電路經配置以根據該停用控制訊號、該第三資料選通訊號和該第四資料選 通訊號產生一第一輸出資料選通訊號和一第二輸出資料選通訊號。
本揭露之另一實施例提供一種用於在一記憶體元件中使用的資料選通訊號的控制方法。該記憶體元件包括一接收器電路，該接收器電路具有一差動放大器、一輔助控制電路以及一資料選通控制電路。該控制方法包括下列步驟：利用該差動放大器放大從一記憶體控制器所接收的一第一資料選通訊號和一第二資料選通訊號，以產生一第三資料選通訊號和一第四資料選通訊號；利用該輔助控制電路而使用該第一資料選通訊號和該第二資料選通訊號以產生一停用控制訊號；以及響應於在一高邏輯狀態的該停用控制訊號以停用該資料選通控制電路。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
100:電子元件
11:指令控制訊號
110:記憶體控制器
12:資料訊號
120:記憶體元件
121:介面電路
1211:接收器電路
122:控制電路
123:記憶體單元陣列
13:資料選通訊號
14:資料選通訊號
15:匯流排
200:接收器電路
202:差動放大器
240A:晶粒上終端器
240B:晶粒上終端器
302:雜訊
304:雜訊
306:雜訊
400:接收器電路
402:差動放大器
404:資料選通控制電路
4041:分壓器
406:輔助控制電路
408A:晶粒上終端器
408B:晶粒上終端器
500:輔助控制電路
500B:等效輔助控制電路
500C:等效輔助控制電路
500D:等效輔助控制電路
500E:等效輔助控制電路
500F:等效輔助控制電路
600:輔助控制電路
604:放大器
606:放大器
700:控制方法
710:步驟
720:步驟
730:步驟
740:步驟
DCS:停用控制訊號
DQS_c、DQS_t:資料選通訊號
DQS_c’、DQS_t’:放大資料選通訊號
DQS_c”、DQS_t”:資料選通訊號
*DQS_c、*DQS_t:資料選通訊號
GND:接地
N1~N3:節點
Q1~Q4:電晶體
R1~R2:電阻器
RDS:源極-汲極電阻值
T:時脈週期
t(n-4)、t(n-3)、t(n-2)、t(n-1):時間
t0~t6:時間
tWPRE:持續時間
VA:特定電壓
VDD:電源電壓
VN2:電壓
VrefDQS:參考電壓
藉由參考詳細描述以及申請專利範圍而可以獲得對本揭露更完整的理解。本揭露還應理解為與圖式的元件編號相關聯，而圖式的元件編號在整個描述中代表類似的元件。
圖1是方塊示意圖，例示本揭露一實施例一電子元件。
圖2是電路示意圖，例示本揭露一實施例的接收器電路。
圖3A到圖3F是波形示意圖，例示本揭露一實施例在寫入操作期間的 資料選通訊號。
圖4是電路示意圖，例示本揭露另一實施例的接收器電路。
圖5A是電路示意圖，例示圖4的實施例的輔助控制電路。
圖5B到圖5F是等效電路示意圖，例示在不同情況下圖5A的輔助控制電路。
圖6是另一電路示意圖，例示圖4的實施例的輔助控制電路。
圖7是流程示意圖，例示本揭露一實施例的用於在記憶體元件中使用的資料選通訊號的控制方法。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本揭露進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
在整份說明書中對「一例子」或「一實施例」的提及意味著結合該例子所描述的特定特徵、結構或特性被納入本揭露的至少一個例子中。因此，在整份說明書的不同地方出現的片語「在一例子中」或「在一實施例中」不一定都指同一例子。此外，在一個或多個例子中，可以以任何合適的方式組合特定特徵、結構或特性。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本揭露。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。另外，也應當理解，當一層稱為位於兩層「之間」時，其可以是兩層之間的唯一層，或者也可以存在一個或多個中間層。
應當理解，當一個元件被稱為「連接(connected)」或「耦接(coupled)」到另一個元件時，則其可以直接連接或耦接到其他元件，或者可以存在中間元件。相反，當一個元件被稱為「直接連接」或 「直接耦接」到另一個元件時，則不存在中間元件。用於描述元素之間關係的其他字詞應以類似的方式解釋(例如，「之間」與「直接在之間」、「相鄰」與「直接相鄰」等)。
應當理解，當一元件或一層稱為「形成在」另一元件或層上時，其可以直接或間接形成在另一個元件或層上。意即，舉例來說，可以存在中間元件或層。相反，當一個元件或層被稱為「直接形成在」另一個元件上時，不存在中間元件或層。用於描述元素或層之間的關係的其他詞語應該以類似的方式解釋(例如，「之間」與「直接在之間」、「相鄰」與「直接相鄰」等)。
圖1是方塊示意圖，例示本揭露一實施例的電子元件100。
在一些實施例中，電子元件100可以包括一記憶體控制器110和一記憶體元件120，如圖1所示。記憶體控制器110可藉由一中央處理單元(CPU)、一微處理器、一數位訊號處理器、一現場可程式化邏輯閘陣列(FPGA)、一專用積體電路(ASIC)或一射頻積體電路(RFIC)來實現。
在一些實施例中，記憶體元件120可以是一動態隨機存取記憶體(DRAM)。在其他實施例中，可以使用其他類型的記憶體。為描述的目的，本揭露可以集中於例如LPDDR4的雙倍資料速率同步動態隨機存取記憶體(DDR SDRAM)，但是實施例的範圍並以任何特定記憶體技術或標準為限。
在一些實施例中，記憶體元件120可以包括一介面電路121、一控制電路122和一記憶體單元陣列123。介面電路121可以經配置 以透過匯流排15而傳送和接收多個資料訊號12，並且透過匯流排15而從記憶體控制器110接收多個指令控制訊號11以及資料選通訊號DQS_c和DQS_t。換句話說，介面電路121可以包括用於資料訊號12的TX電路(未明確示出)、以及用於指令控制訊號11、資料訊號12以及資料選通訊號DQS_c和DQS_t的RX電路(未明確示出)。
在一些實施例中，資料選通訊號DQS_c可以是資料選通訊號DQS_t的一互補訊號。舉例來說，當資料選通訊號DQS_t在高邏輯狀態(例如，1)時，資料選通訊號DQS_c則在低邏輯狀態(例如，0)。當資料選通訊號DQS_t在低邏輯狀態(例如，0)時，資料選通訊號DQS_c則在高邏輯狀態(例如，1)。在一些實施例中，如果記憶體控制器110的一寫入資料選通(WDQS)功能沒有被啟用或沒有正確實現的話，則資料選通訊號DQS_t和DQS_c的邏輯狀態可以相同。
在一些實施例中，用於資料選通訊號DQS_c和DQS_t的RX電路可以稱為圖1所示的一接收器電路1211。接收器電路1211可以經配置以用不適當的邏輯狀態及/或時序來校正資料選通訊號DQS_c和DQS_t，以產生資料選通訊號13和14。資料選通訊號13和14可以是具有符合由JEDEC固態技術協會(即，縮寫為JEDEC)定義的LPDDR4標準的校正邏輯狀態的資料選通訊號(例如，*DQS_c和*DQS_t)。
在一些實施例中，控制電路122可以根據指令控制訊號11以及資料選通訊號13和14來執行一讀取操作或一寫入操作。舉例來說，在一寫入操作期間，記憶體元件120可以透過匯流排15而從記憶體控制器110接收一寫入指令(例如，包括指令控制訊號11和資料訊號12)，然後，控制電路122可以將接收到的資料儲存在記憶體單元陣列123中。在 一讀取操作期間，記憶體元件120可以透過匯流排15而從記憶體控制器110接收一讀取指令訊號(例如，指令控制訊號11)，然後，控制電路122可以從記憶體單元陣列123的各個記憶體單元存取資料，並且透過匯流排15而將資料的那些位元(例如，資料訊號12)傳送到記憶體控制器110。
圖2是電路示意圖，例示本揭露一實施例的接收器電路200。圖3A到圖3E是波形示意圖，例示本揭露一實施例在寫入操作期間的資料選通訊號。請參考圖1、圖2及圖3A至圖3E。
在一些實施例中，圖1所示的接收器電路1211可以使用圖2所示的接收器電路200來實現。接收器電路200可以包括一差動放大器202，差動放大器202經配置以放大資料選通訊號DQS_c和DQS_t以產生資料選通訊號*DQS_c和*DQS_t。另外，差動放大器202的負輸入端子和正輸入端子可以分別耦接到晶粒上終端器(ODT)204A和204B。晶粒上終端器204A和204B可以經配置以抑制接收到的資料選通訊號DQS_c和DQS_t上的雜訊。
舉例來說，接收器電路200可以分別在其正輸入端子(例如，+)和負輸入端子(例如，-)接收資料選通訊號DQS_c和DQS_t，以產生資料選通訊號*DQS_c和*DQS_t。在一些實施例中，資料選通訊號DQS_c和DQS_t的振幅可以在50mv和100mv之間，其可能不具有足夠的電壓位準(例如，對於LPDDR4 DRAM為0.6V或1.1V)來供控制電路122執行一寫入操作或一讀取操作。資料選通訊號*DQS_c和*DQS_t的振幅可以大約為0.6V或1.1V，並且控制電路122可根據指令控制訊號11以及資料選通訊號*DQS_c和*DQS_t來執行一寫入操作或一讀取操作。
在一些實施例中，假設記憶體元件120是LPDDR4 DRAM且記憶體控制器110遵循LPDDR4標準(例如，寫入資料選通(WDQS)功能被開啟)，當記憶體控制器110向記憶體元件120發出一寫入指令時，在時間t0，在記憶體控制器110向記憶體元件120發出一寫入前導碼之前，資料選通訊號DQS_t和DQS_c應分別保持在低邏輯狀態和高邏輯狀態。寫入前導碼的持續時間tWPRE可以持續兩個時脈週期(例如，從時間t0到時間t4)，直到控制電路122在時間t4接收到資料(例如，資料訊號12)，並且資料選通訊號DQS_t和DQS_c可以在寫入前導碼的持續時間tWPRE上變化，如圖3A所示。
然而，在某些情況下，記憶體控制器110的WDQS功能可能未開啟或未正確實現，導致資料選通訊號DQS_t和DQS_c在控制電路122在時間t0所接收到寫入前導碼之前的一段持續時間內(例如，從時間t(n-4)到時間t0的時間間隔)的邏輯狀態不確定。
舉例來說，如圖3A所示，從t(n-4)到t6的每兩個相鄰時間點之間的時間間隔可以是半個時脈週期T/2。換句話說，兩個時間間隔(例如，從t0到t2)可以構成一個時脈週期T。
在時間t0，記憶體控制器110發出寫入前導碼。如果WDQS功能關閉的話，如圖3A所示，在時間t0發出寫入前導碼之前的一段持續時間(例如，從時間t(n-4)到時間t0)，資料選通訊號DQS_t和DQS_c的邏輯狀態可能是不確定的。這種情況會導致控制電路122在一寫入操作期間發生故障。
更具體地，在時間t0之前的持續時間內，資料選通訊號DQS_t和DQS_c的邏輯狀態有四種條件。在第一條件下，記憶體控制器110的WDQS功能可以不被啟用，並且資料選通訊號DQS_t和DQS_c可以 在控制電路122在時間t0接收到寫入前導碼之前的一持續時間內保持在低邏輯狀態，如圖3B所示。由於第一條件不符合JEDEC定義的LPDDR4標準的寫入操作的要求，因此第一條件會導致控制電路122在寫入操作期間發生故障。
在第二條件下，記憶體控制器110的WDQS功能可以不被啟用，並且資料選通訊號DQS_t和DQS_c可以在控制電路122在時間t0接收到寫入前導碼之前的一持續時間內保持在高邏輯狀態，如圖3C所示。由於第二條件不符合JEDEC定義的LPDDR4標準的寫入操作的要求，因此第二條件會導致控制電路122在寫入操作期間發生故障。
在第三條件下，記憶體控制器110的WDQS功能可以被啟用，並且資料選通訊號DQS_t和DQS_c分別在控制電路122在時間t0接收到寫入前導碼之前的一持續時間內保持在低邏輯狀態和高邏輯狀態，如圖3D所示。由於第三條件符合JEDEC所定義的LPDDR4標準的寫入操作的要求，因此第三條件不會導致控制電路122在寫入操作期間發生故障。
在第四條件下，記憶體控制器110的WDQS功能可以被啟用，並且資料選通訊號DQS_t和DQS_c分別在控制電路122在時間t0接收到寫入前導碼之前的一持續時間內保持在高邏輯狀態和低邏輯狀態，如圖3E所示。由於第四條件符合JEDEC所定義的LPDDR4標準，因此第四條件也不會導致控制電路122在寫入操作期間發生故障。
現在請再次參考圖2。在一些實施例中，ODT 204A和204B的電阻值可以在多個預設電阻值之間變化，可以包括40歐姆、60歐姆、80歐姆、120歐姆、240歐姆以及開路電阻值，並且它們是由記憶體控制器110所設定的記憶體元件120中對應的模式暫存器的設定值所決定 的。另外，當WDQS功能關閉時，記憶體控制器110可能將對應於ODT 204A和204B的模式暫存器設定為一特定值(例如，0)，使得ODT 204A和204B被關閉以充當開路。在這種情況下，接收器電路1211接收到的雜訊的振幅將不會被抑制。圖2所示的差動放大器202放大資料選通訊號DQS_t和DQS_c以及資料選通訊號DQS_t和DQS_c上的雜訊。在一些實施例中，資料選通訊號DQS_t和DQS_c的振幅可以大約在300mV和600mV之間，並且資料選通訊號DQS_t和DQS_c上的雜訊的振幅可以大約在80mV到170mV之間。
當資料選通訊號DQS_t和DQS_c在低邏輯狀態且WDQS功能關閉時，放大的雜訊可以達到與在高邏輯狀態的資料選通訊號DQS_t和DQS_c的振幅相似的振幅。因此，放大的雜訊將更有可能導致資料選通訊號DQS_t和DQS_c從低邏輯狀態改變為高邏輯狀態，潛在地導致控制電路122的誤操作或故障。
請參考圖3F，雜訊302和304在資料選通訊號DQS_t上，且雜訊306在資料選通訊號DQS_c上。雜訊302和306可以具有高於一特定電壓VA(例如，大約90mV)的振幅，且雜訊304可以具有低於特定電壓VA的一振幅。更具體地，當資料選通訊號DQS_t或DQS_c上的雜訊的振幅高於特定電壓VA(例如雜訊302和306)時，放大後的雜訊將導致資料選通訊號DQS_t和DQS_c從低邏輯狀態變成高邏輯狀態，潛在地導致控制電路122的故障或失效。圖4所示的接收器電路400提供了此問題的解決方案，其細節將進一步討論。
圖4是電路示意圖，例示本揭露另一實施例的接收器電路400。
在一些實施例中，圖1所示的接收器電路1211可以使用圖4所示的接收器電路400來實現。接收器電路400可以包括一差動放大器402、一資料選通(DQS)控制電路404和輔助控制電路406。在一些其他實施例中，接收器電路400還可以包括耦接到差動放大器402的負輸入端子(-)和正輸入端子(+)的ODT 408A和408B。ODT 408A和408B可以類似圖2所示的ODT 204A和204B，在此不再重複其細節。
在一些實施例中，差動放大器402可以經配置以放大資料選通訊號DQS_c和DQS_t(例如，輸入資料選通訊號)以產生資料選通訊號DQS_c”和DQS_t”。
在一些實施例中，DQS控制電路404可以包括一分壓器4041，其經配置以將一時脈訊號除以一預設倍數以產生一分頻時脈訊號，因此，DQS控制電路404可以控制資料選通訊號DQS_c”和DQS_t”的延遲時間和相位，以產生資料選通訊號*DQS_c和*DQS_t。另外，資料選通訊號*DQS_c和*DQS_t可以分別稱為圖1的資料選通訊號13和14。
在一些實施例中，輔助控制電路406可以經配置以根據接收器電路400所接收到的資料選通訊號DQS_c和DQS_t來產生一停用控制訊號DCS。具體地，當資料選通訊號DQS_c和DQS_t都在低邏輯狀態(例如，「0」)時，由輔助控制電路406所產生的停用控制訊號DCS則在高邏輯狀態(例如，「1」)。否則，當資料選通訊號DQS_c和DQS_t的邏輯狀態為(0，1)、(1，0)和(1，1)的任意組合時，輔助控制電路406所產生的停用控制訊號DCS則在低邏輯狀態。資料選通訊號DQS_c與DQS_t的邏輯狀態與停用控制訊號DCS之間的關係如下表1所示。
Figure 113106122-A0305-12-0012-8
Figure 113106122-A0305-12-0013-2
在一些實施例中，響應於停用控制訊號DCS在高邏輯狀態，DQS控制電路404關斷(turns off)分壓器4041。其可防止資料選通訊號*DQS_t和*DQS_c的邏輯狀態受到雜訊引起的資料選通訊號DQS_t”和DQS_c”的邏輯狀態變化的影響，確保它們保持在低邏輯狀態。這有助於防止接收資料選通訊號*DQS_t和*DQS_c的控制電路122(例如，包括一命令解碼器)的故障或失效。響應於停用控制訊號DCS在低邏輯狀態，DQS控制電路404啟用分壓器4041，並輸出資料選通訊號DQS_c”和DQS_t”作為資料選通訊號*DQS_c和*DQS_t。這允許接收資料選通訊號*DQS_t和*DQS_c的控制電路122正常操作，例如對記憶體元件120執行一記憶體操作。
圖5A是電路示意圖，例示圖4的實施例的輔助控制電路。圖5B到圖5F是等效電路示意圖，例示在不同情況下圖5A的輔助控制電路。
在一些實施例中，圖4所示的輔助控制電路406可以使用圖5所示的輔助控制電路500來實現。輔助控制電路500可以包括電晶體Q1至Q4以及電阻器R1和R2。電晶體Q1-Q2為P型電晶體，電晶體Q3-Q4為N型電晶體。電晶體Q1可以具有電性連接到資料選通訊號DQS_c的一閘極、電性連接到節點N2的一汲極、以及電性連接到節點N1的一源極。電晶體Q2可以具有電性連接到資料選通訊號DQS_t的一閘極、電性連接到節點N2的一汲極、以及電性連接到節點N1的一源極。
電晶體Q3可以具有電性連接到資料選通訊號DQS_c的一閘極、電性連接到節點N3的一汲極、以及電性連接到接地(即，GND)的一源極。電晶體Q4可以具有電性連接到資料選通訊號DQS_t的一閘極、電性連接到節點N3的一汲極、以及電性連接到接地(即，GND)的一源極。另外，電阻器R1連接在節點N2和N3之間，且電阻器R2連接在電源電壓VDD和節點N1之間。節點N2可以用作輸出停用控制訊號DCS的輔助控制電路500的一輸出端子。
在一些實施例中，假設R為一參考電阻值，則假設電晶體Q1-Q4導通時的源極-汲極電阻值(RDS)為0.1R，電晶體Q1-Q4截止時的源極-汲極電阻值(RDS)大約為1000R，或更高。為了簡單起見，假設電晶體Q1-Q4在截止(OFF)狀態下的源極-汲極電阻值為1000R。在一些實施例中，參考電阻值R的範圍可以在數十千歐姆(KΩ)至數千千歐姆(MΩ)之間，但本揭露並不以此為限。另外，電阻器R1的電阻值可大約等於R，電阻器R2的電阻值可大約在2R至10R之間。為了簡單起見，以下實施例中電阻器R2的電阻值為10R。
在一些實施例中，當記憶體元件是LPDDR4記憶體時，電源電壓VDD可以大約等於1.1V，且資料選通訊號DQS_t和DQS_c的參考電壓VrefDQS是0.5VDD=0.55V。
具體地，資料選通訊號DQS_t和DQS_c的邏輯狀態由其振幅所決定。舉例來說，當資料選通訊號DQS_t或DQS_c的振幅等於或高於參考電壓VrefDQS時，資料選通訊號DQS_t或DQS_c可以視為邏輯「1」。當資料選通訊號DQS_t或DQS_c的振幅低於參考電壓VrefDQS時，資料選通訊號DQS_t或DQS_c可以視為邏輯「0」。以下段落中所述 的輔助控制電路500的詳細操作可以伴隨圖3B至圖3E中所示的資料選通訊號DQS_t和DQS_c的四個條件。
在第一條件下，記憶體控制器110的WDQS功能可以不被啟用，且在控制電路122在時間t0接收到寫入前導碼之前的一持續時間內，資料選通訊號DQS_t和DQS_c保持在低邏輯狀態(即，DQS_t=0和DQS_c=0)，如圖3B所示。此時，電晶體Q1和Q2完全導通，電晶體Q3和Q4完全截止。因此，電晶體Q1和Q2的等效電阻值可以設定為0.1R，電晶體Q3和Q4的等效電阻值可以設定為1000R，如圖5B所示。換句話說，由於電晶體Q1和Q2的電阻值是分流的，所以電晶體Q1和Q2的等效電阻值都是0.05R。同樣，由於電晶體Q3和Q4的電阻值是分流的，因此電晶體Q3和Q4的等效電阻值均為500R。等效輔助控制電路500B可以看成是一分壓器，並且輔助控制電路500的輸出端子(即節點N2)處的停用控制訊號DCS的電壓VN2可以用公式(1)計算：
Figure 113106122-A0305-12-0015-3
由於0.98VDD大約等於比參考電壓VrefDQS(例如0.55V)高1.089V，因此節點N2處的停用控制訊號DCS在高邏輯狀態(即邏輯「1」)。
在第二條件下，記憶體控制器110的WDQS功能可以不被啟用，且在控制電路122在時間t0接收到寫入前導碼之前的一持續時間內，資料選通訊號DQS_t和DQS_c保持在高邏輯狀態(即，DQS_t=1和DQS_c=1)，如圖3C所示。此時，電晶體Q1和Q2完全截止，電晶體Q3和Q4完全導通。因此，電晶體Q1和Q2的等效電阻值可以設定為1000R，電晶體Q3和Q4的等效電阻值可以設定為0.1R，如圖5C所示。換句話說，由 於電晶體Q1和Q2的電阻值是分流的，所以電晶體Q1和Q2的等效電阻值都是500R。類似地，由於電晶體Q3和Q4的電阻值是分流的，因此電晶體Q3和Q4的等效電阻值均為0.05R。等效輔助控制電路500C可以看成是一分壓器，並且輔助控制電路500的輸出端子(即節點N2)處的停用控制訊號DCS的電壓VN2可以用公式(2)計算：
Figure 113106122-A0305-12-0016-4
由於0.002VDD大約等於0V，其低於參考電壓VrefDQS(例如，0.55V)，因此節點N2處的停用控制訊號DCS在低邏輯狀態(即，邏輯「0」)。
在第三條件下，記憶體控制器110的WDQS功能可以啟用，且在控制電路122在時間t0接收到寫入前導碼之前的一持續時間內，資料選通訊號DQS_t和DQS_c分別保持在低邏輯狀態和高邏輯狀態(即，DQS_t=0和DQS_c=1)，如圖3D所示。此時，電晶體Q1和Q4完全截止，電晶體Q2和Q3完全導通。因此，電晶體Q1和Q4的等效電阻值可以設定為1000R，電晶體Q2和Q3的等效電阻值可以設定為0.1R，如圖5D所示。換句話說，由於電晶體Q1和Q2的電阻值是分流的，所以電晶體Q1和Q2的等效電阻值大約為0.1R。類似地，由於電晶體Q3和Q4的電阻值是分流的，所以電晶體Q3和Q4的等效電阻值大約為0.1R。等效輔助控制電路500D可以看成是一分壓器，並且輔助控制電路500的輸出端子(即節點N2)處的停用控制訊號DCS的電壓VN2可以用公式(3)計算：
Figure 113106122-A0305-12-0016-5
由於0.098VDD大約等於0.1V，其低於參考電壓VrefDQS(例如，0.55V)，因此節點N2處的停用控制訊號DCS在低邏輯狀 態(即，邏輯「0」)。
在第四條件下，記憶體控制器110的WDQS功能可以啟用，且在控制電路122在時間t0接收到寫入前導碼之前的一持續時間內，資料選通訊號DQS_t和DQS_c分別保持在高邏輯狀態和低邏輯狀態(即，DQS_t=1和DQS_c=0)，如圖3D所示。此時，電晶體Q2和Q3完全截止，電晶體Q1和Q4完全導通。因此，電晶體Q2和Q3的等效電阻值可以設定為1000R，電晶體Q1和Q4的等效電阻值可以設定為0.1R，如圖5E所示。換句話說，由於電晶體Q1和Q2的電阻值是分流的，所以電晶體Q1和Q2的等效電阻值大約為0.1R。類似地，由於電晶體Q3和Q4的電阻值是分流的，所以電晶體Q3和Q4的等效電阻值大約為0.1R。等效輔助控制電路500E可以看成是一分壓器，並且輔助控制電路500的輸出端子(即節點N2)處的停用控制訊號DCS的電壓VN2可以用公式(4)計算：
Figure 113106122-A0305-12-0017-6
由於0.098VDD大約等於0.1V，其低於參考電壓VrefDQS(例如，0.55V)，因此節點N2處的停用控制訊號DCS在低邏輯狀態(即，邏輯「0」)。
在第五條件下，資料選通訊號DQS_t和DQS_c通常每半個時脈週期翻轉一次，資料選通訊號DQS_t和DQS_c的電壓位準在交叉點處可以等於0.5VDD。交叉點可以是指資料選通訊號DQS_t的上升邊緣和資料選通訊號DQS_c的下降邊緣的交叉點，或是指資料選通訊號DQS_c的上升邊緣和資料選通訊號DQS_t的下降邊緣的交叉點。因此，電晶體Q1至Q4在導通狀態，且電晶體Q1至Q4的等效電阻值可以設定為0.1R，如圖5E所示。換句話說，由於電晶體Q1和Q2的電阻值是分流的，因此電 晶體Q1和Q2的分流電阻值大約為0.05R。類似地，由於電晶體Q3和Q4的電阻值是分流的，因此被分流的電晶體Q3和Q4的分流電阻值大約為0.05R。等效輔助控制電路500F可以看成是一分壓器，並且輔助控制電路500的輸出端子(即節點N2)處的停用控制訊號DCS的電壓VN2可以用公式(5)計算：
Figure 113106122-A0305-12-0018-7
由於0.095VDD大約等於0.1V，其低於參考電壓VrefDQS(例如，0.55V)，因此節點N2處的停用控制訊號DCS在低邏輯狀態(即，邏輯「0」)。
鑑於前述圖5A至圖5F的實施例，當資料選通訊號DQS_t和DQS_c在低邏輯狀態(即，第一條件)時，由輔助控制電路500所產生的停用控制訊號DCS則在高邏輯狀態。因此，圖4所示的DQS控制電路404可響應於停用控制訊號DCS在高邏輯狀態而停用，因此不會導致控制電路122中的命令解碼器(圖未示)故障或失效。當資料選通訊號DQS_t和DQS_c處於第二至第五狀態中的任一狀態時，輔助控制電路500所產生的停用控制訊號DCS在低邏輯狀態，因此控制電路122中的命令解碼器可以正常工作。
圖6是另一電路示意圖，例示圖4的實施例的輔助控制電路。
在一些實施例中，圖4所示的輔助控制電路406可以使用圖6所示的輔助控制電路600來實現。輔助控制電路600可以包括電晶體Q1至Q4、電阻器R1和R2以及放大器604和606。電晶體Q1-Q2為P型電晶體，電晶體Q3-Q4為N型電晶體。電晶體Q1可以具有電性連接到資料選通 訊號DQS_c的一閘極、電性連接到節點N2的一汲極、以及電性連接到節點N1的一源極。電晶體Q2可以具有電性連接到資料選通訊號DQS_t的一閘極、電性連接到節點N2的一汲極、以及電性連接到節點N1的一源極。
電晶體Q3可以具有電性連接到資料選通訊號DQS_c的一閘極、電性連接到節點N3的一汲極、以及電性連接到接地(即，GND)的一源極。電晶體Q4可以具有電性連接到資料選通訊號DQS_t的一閘極、電性連接到節點N3的一汲極、以及電性連接到接地(即，GND)的一源極。另外，電阻器R1連接在節點N2和N3之間，且電阻器R2連接在電源電壓VDD和節點N1之間。節點N2可以用作輸出停用控制訊號DCS的輔助控制電路500的一輸出端子。
在一些實施例中，記憶體元件120可以使用0.6V或1.1V的電源電壓來操作。然而，來自記憶體控制器110的資料選通訊號DQS_c與DQS_t的振幅介於50mv與100mv之間，其電壓位準不足以讓控制電路122對記憶體元件120執行寫入或讀取操作。另外，由於電晶體Q1至Q4的臨界電壓可以在0.5V至0.7V之間，所以資料選通訊號DQS_c和DQS_t的振幅不足以導通電晶體Q1至Q4。放大器604和606所產生的放大資料選通訊號DQS_c’和DQS_t’的振幅可以在0.6V和1.1V之間，其電壓位準足以讓控制電路122對記憶體元件120執行寫入或讀取操作，並且足以導通電晶體Q1至Q4。
更具體地，圖6所示的輔助控制電路600可以類似圖5A所示的輔助控制電路500，其差異在於電晶體Q1和Q3由資料選通訊號DQS_c’所控制，電晶體Q2和Q4由資料選通訊號DQS_t’所控制。由於資料選通訊號DQS_c’和DQS_t’具有足夠的振幅來導通電晶體Q1至Q4，因 此圖6所示的輔助控制電路600的操作可以類似於圖5A所示的輔助控制電路500的操作，其細節可參考圖5B-5F的實施例。
圖7是流程示意圖，例示本揭露一實施例的用於在記憶體元件中使用的資料選通訊號的控制方法。請參考圖1、圖4、圖5及圖7。
步驟710：利用一差動放大器(例如，差動放大器402)放大從一記憶體控制器(例如，記憶體控制器110)所接收的一第一資料選通訊號(例如，DQS_c)和一第二資料選通訊號(例如，DQS_t)以分別產生一第三資料選通訊號(例如，DQS_c”)和一第四資料選通訊號(例如，*DQS_t”)。舉例來說，圖4所示的接收器電路400的差動放大器402經配置以放大該第一資料選通訊號和該第二資料選通訊號以產生該第三資料選通訊號訊號和該第四資料選通訊號。換句話說，該第三資料選通訊號和該第四資料選通訊號的振幅高於該第一資料選通訊號和該第二資料選通訊號的振幅。
步驟720：利用一輔助控制電路(例如，輔助控制電路406)使用該第一資料選通訊號(例如，DQS_c)和該第二資料選通訊號(例如，DQS_t)以產生一停用控制訊號DCS。舉例來說，當該第一資料選通訊號和該第二資料選通訊號在該第一條件(例如，DQS_t=0且DQS_c=0)時，輔助控制電路500(或輔助控制電路600)所產生的該停用控制訊號DCS在高邏輯狀態。當該第一資料選通訊號和該第二資料選通訊號在該第二至第五條件中的任一個時，由輔助控制電路500(或輔助控制電路600)所產生的停用控制訊號DCS在低邏輯狀態。
步驟730：響應於該停用控制訊號DCS在高邏輯狀態(例 如，「1」)，停用一資料選通控制電路(例如，資料選通控制電路404)。舉例來說，響應於停用控制訊號DCS在高邏輯狀態，DQS控制電路404關斷分壓器4041。這可防止資料選通訊號*DQS_t和*DQS_c的邏輯狀態受到雜訊引起的資料選通訊號DQS_t”和DQS_c”的邏輯狀態變化的影響，確保它們保持在低邏輯狀態。這有助於防止接收資料選通訊號*DQS_t和*DQS_c的控制電路122(例如，包括命令解碼器)的故障或失效。
步驟740：響應於在一低邏輯狀態(例如，「0」)的該停用控制訊號DCS，利用一控制電路(例如，控制電路122)使用該第三資料選通訊號(例如，DQS_c”)和該第四資料選通訊號(例如，DQS_t”)來對一記憶體元件(例如，記憶體元件120)執行一寫入操作。舉例來說，響應於停用控制訊號DCS在低邏輯狀態，DQS控制電路404啟用分壓器4041，並輸出資料選通訊號DQS_c”和DQS_t”為資料選通訊號*DQS_c和*DQS_t。這允許接收資料選通訊號*DQS_t和*DQS_c的控制電路122例如藉由在記憶體元件120上執行一寫入操作來正常操作。
本揭露之一實施例提供一種記憶體元件。該記憶體元件包括一記憶體單元陣列、一控制電路以及一接收器電路。該控制電路經配置以控制該記憶體單元陣列的資料存取。該接收器電路經配置以從一記憶體控制器接收一第一資料選通訊號和一第二資料選通訊號。該接收器電路包括一差動放大器、一輔助控制電路以及一資料選通控制電路。該差動放大器經配置以放大該第一資料選通訊號和該第二資料選通訊號，以產生一第三資料選通訊號和一第四資料選通訊號。該輔助控制電路經配置以使用該第一資料選通訊號和該第二資料選通訊號以產生一停用控制訊號。該資料選通控制電路經配置以根據該停用控制訊號、該第三資料選通訊號和該 第四資料選通訊號而產生一第一輸出資料選通訊號和一第二輸出資料選通訊號。
在一些實施例中，響應於該第一資料選通訊號和該第二資料選通訊號滿足一第一條件，藉由該輔助控制電路所產生的該停用控制訊號在一高邏輯狀態。
在一些實施例中，該第一條件表示該第一資料選通訊號和該第二資料選通訊號在一低邏輯狀態。
在一些實施例中，響應於該停用控制訊號在該高邏輯狀態，該資料選通控制電路被停用，並且藉由該資料選通控制電路所產生的該第一輸出資料選通訊號和該第二輸出資料選通訊號保持在該低邏輯狀態。
在一些實施例中，響應於該第一資料選通訊號和該第二資料選通訊號不滿足該第一條件，藉由該輔助控制電路所產生的該停用控制訊號在一低邏輯狀態。
在一些實施例中，響應於該停用控制訊號在該低邏輯狀態，該資料選通控制電路被啟動以使用該第三資料選通訊號和該第四資料選通訊號來產生該第一輸出資料選通訊號和該第二輸出資料選通訊號。
在一些實施例中，該輔助控制電路包括一第一電晶體、一第二電晶體、一第三電晶體、一第四電晶體、一第一電阻器以及一第二電阻器。該第一電晶體具有連接至該第一資料選通訊號的一閘極、電性連接至一第一節點的一汲極以及電性連接至一第二節點的一源極。該第二電晶體具有電性連接至該第二資料選通訊號的一閘極、電性連接至該第一節點的一汲極以及電性連接至該第二節點的一源極。該第三電晶體具有電連 接至該第一資料選通訊號的一閘極、電性連接至一第三節點的一汲極以及接地的一源極。該第四電晶體具有電性連接至該第二資料選通訊號的一閘極、電性連接至該第三節點的一汲極以及接地的一源極。該第一電阻器耦接於該第二節點與該第三節點之間。該第二電阻器耦接於一電源電壓與該第一節點之間。該停用控制訊號產生在該第二節點處。
在一些實施例中，該第一電阻器的一第一電阻值小於該第二電阻器的一第二電阻值。
在一些實施例中，當該第一電晶體、該第二電晶體、該第三電晶體和該第四電晶體分別在一導通狀態和一截止狀態下時具有該第一電阻值和該第二電阻值時，該第二電阻值遠高於該第一電阻值。
在一些實施例中，該第一電阻值和該第二電阻值是指該第一電晶體、該第二電晶體、該第三電晶體和該第四電晶體在分別在該導通狀態和該截止狀態下的一第一汲極-源極電阻值和一第二汲極-源極電阻值。
在一些實施例中，響應於該第一資料選通訊號和該第二資料選通訊號等於該電源電壓的一半，該第一電晶體、該第二電晶體、該第三電晶體以及該第四電晶體在該導通狀態下具有該第一電阻值。
在一些實施例中，當該第一電晶體、該第二電晶體、該第三電晶體以及該第四電晶體在該導通狀態下時，該停用控制訊號在該低邏輯狀態。
本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一記憶體單元陣列、一控制電路以及一接收器電路。該控制電路經配置以控制該記憶體單元陣列的資料存取。該接收器電路經配置以從一記 憶體控制器接收一第一資料選通訊號和一第二資料選通訊號。該接收器電路包括一差動放大器、一輔助控制電路以及一資料選通控制電路。該差動放大器經配置以放大該第一資料選通訊號和該第二資料選通訊號，以產生一第三資料選通訊號和一第四資料選通訊號。該輔助控制電路經配置以使用分別從該第一資料選通訊號和該第二資料選通訊號所產生的一第五資料選通訊號和一第六資料選通訊號來產生一停用控制訊號。該資料選通控制電路經配置以根據該停用控制訊號、該第三資料選通訊號和該第四資料選通訊號產生一第一輸出資料選通訊號和一第二輸出資料選通訊號。
在一些實施例中，響應於該第一資料選通訊號和該第二資料選通訊號滿足一第一條件，藉由該輔助控制電路所產生的該停用控制訊號在一高邏輯狀態。
在一些實施例中，該第一條件表示該第一資料選通訊號和該第二資料選通訊號在一低邏輯狀態。
在一些實施例中，響應於該停用控制訊號在該高邏輯狀態，該資料選通控制電路被停用，且該第一輸出資料選通訊號和該第二輸出資料選通訊號保持在該低邏輯狀態。
在一些實施例中，響應於該第一資料選通訊號與該第二資料選通訊號不滿足該第一條件，藉由該輔助控制電路所產生的該停用控制訊號為在該低邏輯狀態。
在一些實施例中，響應於該停用控制訊號在該低邏輯狀態，該資料選通控制電路被啟用以使用該第三資料選通訊號和該第四資料選通訊號來產生該第一輸出資料選通訊號和該第二輸出資料選通訊號。
在一些實施例中，該輔助控制電路包括一第一放大器、 一第二個放大器、一第一電晶體、一第二電晶體、一第三電晶體、一第四電晶體、一第一電阻器以及一第二電阻器。該第一放大器經配置以放大該第一資料選通訊號以產生一第一放大資料選通訊號。該第二個放大器經配置以放大該第二資料選通訊號以產生一第二放大資料選通訊號。該第一電晶體具有電性連接至該第一放大資料選通訊號的一閘極、電性連接至一第一節點的一汲極以及電性連接至一第二節點的一源極。該第二電晶體具有電性連接至該第二放大資料選通訊號的一閘極、電性連接至該第一節點的一汲極以及電性連接至該第二節點的一源極。該第三電晶體具有電性連接該第一資料選通訊號的一閘極、電性連接至一第三節點的一汲極以及接地的一源極。該第四電晶體具有電性連接至第二資料選通訊號的一閘極、電性連接至該第三節點的一汲極以及接地的一源極。該第一電阻器耦接於該第二節點與該第三節點之間。該第二電阻器耦接於一電源電壓與該第一節點之間。該停用控制訊號產生在該第二節點處。
在一些實施例中，該第一電阻器的一第一電阻值小於該第二電阻器的一第二電阻值。
在一些實施例中，該第一放大資料選通訊號和該第二放大資料選通訊號的一振幅高於該第一電晶體、該第二電晶體、該第三電晶體和該第四電晶體的一臨界電壓。
在一些實施例中，當該第一電晶體、該第二電晶體、該第三電晶體和該第四電晶體分別在一導通狀態和一截止狀態具有該第一電阻值和該第二電阻值時，該第二電阻值遠高於該第一電阻值。
在一些實施例中，該第一電阻值和該第二電阻值是指該第一電晶體、該第二電晶體、該第三電晶體和該第四電晶體分別在該導通 狀態和該截止狀態下的一第一汲極-源極電阻值和一第二汲極-源極電阻值。
在一些實施例中，響應於該第一資料選通訊號和該第二資料選通訊號等於該電源電壓的一半，該第一電晶體、該第二電晶體、該第三電晶體和該第四電晶體在該導通狀態下具有該第一電阻值。
在一些實施例中，當該第一電晶體、該第二電晶體、該第三電晶體和該第四電晶體在該導通狀態時，該停用控制訊號在該低邏輯狀態。
本揭露之另一實施例提供一種用於在一記憶體元件中使用的資料選通訊號的控制方法。該記憶體元件包括一接收器電路，該接收器電路具有一差動放大器、一輔助控制電路以及一資料選通控制電路。該控制方法包括下列步驟：利用該差動放大器放大從一記憶體控制器所接收的一第一資料選通訊號和一第二資料選通訊號，以產生一第三資料選通訊號和一第四資料選通訊號；利用該輔助控制電路而使用該第一資料選通訊號和該第二資料選通訊號以產生一停用控制訊號；以及響應於在一高邏輯狀態的該停用控制訊號以停用該資料選通控制電路。
在一些實施例中，該記憶體元件還包括一控制電路，該控制方法還包括：利用該控制電路響應於該低邏輯狀態的該停用控制訊號而使用該第三資料選通訊號和該第四資料選通訊號來執行對該記憶體元件的一寫入操作。
在一些實施例中，響應於該第一資料選通訊號與該第二資料選通訊號滿足一第一條件，藉由該輔助控制電路所產生的該停用控制訊號在該高邏輯狀態。
在一些實施例中，該第一條件表示該第一資料選通訊號和該第二資料選通訊號在該低邏輯狀態。
在一些實施例中，響應於該停用控制訊號在該高邏輯狀態，該資料選通控制電路被停用，並且藉由該資料選通控制電路所產生的一第一輸出資料選通訊號和一第二輸出資料選通訊號保持在該低邏輯狀態。
在一些實施例中，響應於該第一資料選通訊號與該第二資料選通訊號不滿足該第一條件，藉由該輔助控制電路所產生的該停用控制訊號在該低邏輯狀態。
在一些實施例中，響應於該停用控制訊號在該低邏輯狀態，該資料選通控制電路被啟用以使用該第三資料選通訊號和該第四資料選通訊號來產生該第一輸出資料選通訊號和該第二輸出資料選通訊號。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
100:電子元件
11:指令控制訊號
110:記憶體控制器
12:資料訊號
120:記憶體元件
121:介面電路
1211:接收器電路
122:控制電路
123:記憶體單元陣列
13:資料選通訊號
14:資料選通訊號
15:匯流排
DQS_c、DQS_t:資料選通訊號

Claims (20)

  1. 一種記憶體元件，包括： 一記憶體單元陣列； 一控制電路，經配置以控制該記憶體單元陣列的資料存取；以及 一接收器電路，經配置以從一記憶體控制器接收一第一資料選通訊號和一第二資料選通訊號，其中該接收器電路包括： 一差動放大器，經配置以放大該第一資料選通訊號和該第二資料選通訊號，以產生一第三資料選通訊號和一第四資料選通訊號； 一輔助控制電路，經配置以使用該第一資料選通訊號和該第二資料選通訊號以產生一停用控制訊號；以及 一資料選通控制電路，經配置以根據該停用控制訊號、該第三資料選通訊號和該第四資料選通訊號而產生一第一輸出資料選通訊號和一第二輸出資料選通訊號。
  2. 如請求項1所述之記憶體元件，其中響應於該第一資料選通訊號和該第二資料選通訊號滿足一第一條件，藉由該輔助控制電路所產生的該停用控制訊號在一高邏輯狀態。
  3. 如請求項2所述之記憶體元件，其中該第一條件表示該第一資料選通訊號和該第二資料選通訊號在一低邏輯狀態。
  4. 如請求項3所述之記憶體元件，其中響應於該停用控制訊號在該高邏輯狀態，該資料選通控制電路被停用，並且藉由該資料選通控制電路所產生的該第一輸出資料選通訊號和該第二輸出資料選通訊號保持在該低邏輯狀態。
  5. 如請求項2所述之記憶體元件，其中響應於該第一資料選通訊號和該第二資料選通訊號不滿足該第一條件，藉由該輔助控制電路所產生的該停用控制訊號在一低邏輯狀態。
  6. 如請求項5所述之記憶體元件，其中響應於該停用控制訊號在該低邏輯狀態，該資料選通控制電路被啟動以使用該第三資料選通訊號和該第四資料選通訊號來產生該第一輸出資料選通訊號和該第二輸出資料選通訊號。
  7. 如請求項4所述之記憶體元件，其中該輔助控制電路包括： 一第一電晶體，具有連接至該第一資料選通訊號的一閘極、電性連接至一第一節點的一汲極以及電性連接至一第二節點的一源極； 一第二電晶體，具有電性連接至該第二資料選通訊號的一閘極、電性連接至該第一節點的一汲極以及電性連接至該第二節點的一源極； 一第三電晶體，具有電連接至該第一資料選通訊號的一閘極、電性連接至一第三節點的一汲極以及接地的一源極； 一第四電晶體，具有電性連接至該第二資料選通訊號的一閘極、電性連接至該第三節點的一汲極以及接地的一源極； 一第一電阻器，耦接於該第二節點與該第三節點之間；以及 一第二電阻器，耦接於一電源電壓與該第一節點之間； 其中該停用控制訊號產生在該第二節點處。
  8. 如請求項7所述之記憶體元件，其中該第一電阻器的一第一電阻值小於該第二電阻器的一第二電阻值。
  9. 如請求項8所述之記憶體元件，其中當該第一電晶體、該第二電晶體、該第三電晶體和該第四電晶體分別在一導通狀態和一截止狀態下時具有該第一電阻值和該第二電阻值時，該第二電阻值遠高於該第一電阻值。
  10. 如請求項9所述之記憶體元件，其中該第一電阻值和該第二電阻值是指該第一電晶體、該第二電晶體、該第三電晶體和該第四電晶體在分別在該導通狀態和該截止狀態下的一第一汲極-源極電阻值和一第二汲極-源極電阻值。
  11. 如請求項9所述之記憶體元件，其中響應於該第一資料選通訊號和該第二資料選通訊號等於該電源電壓的一半，該第一電晶體、該第二電晶體、該第三電晶體以及該第四電晶體在該導通狀態下具有該第一電阻值。
  12. 如請求項11所述之記憶體元件，其中當該第一電晶體、該第二電晶體、該第三電晶體以及該第四電晶體在該導通狀態下時，該停用控制訊號在該低邏輯狀態。
  13. 一種記憶體元件，包括： 一記憶體單元陣列； 一控制電路，經配置以控制該記憶體單元陣列的資料存取；以及 一接收器電路，經配置以從一記憶體控制器接收一第一資料選通訊號和一第二資料選通訊號，其中該接收器電路包括： 一差動放大器，經配置以放大該第一資料選通訊號和該第二資料選通訊號，以產生一第三資料選通訊號和一第四資料選通訊號； 一輔助控制電路，經配置以使用分別從該第一資料選通訊號和該第二資料選通訊號所產生的一第五資料選通訊號和一第六資料選通訊號來產生一停用控制訊號；以及 一資料選通控制電路，經配置以根據該停用控制訊號、該第三資料選通訊號和該第四資料選通訊號產生一第一輸出資料選通訊號和一第二輸出資料選通訊號。
  14. 如請求項13所述之記憶體元件，其中響應於該第一資料選通訊號和該第二資料選通訊號滿足一第一條件，藉由該輔助控制電路所產生的該停用控制訊號在一高邏輯狀態。
  15. 如請求項14所述之記憶體元件，其中該第一條件表示該第一資料選通訊號和該第二資料選通訊號在一低邏輯狀態。
  16. 如請求項15所述之記憶體元件，其中響應於該停用控制訊號在該高邏輯狀態，該資料選通控制電路被停用，且該第一輸出資料選通訊號和該第二輸出資料選通訊號保持在該低邏輯狀態。
  17. 如請求項15所述之記憶體元件，該輔助控制電路包括： 一第一放大器，經配置以放大該第一資料選通訊號以產生一第一放大資料選通訊號； 一第二個放大器，經配置以放大該第二資料選通訊號以產生一第二放大資料選通訊號； 一第一電晶體，具有電性連接至該第一放大資料選通訊號的一閘極、電性連接至一第一節點的一汲極以及電性連接至一第二節點的一源極； 一第二電晶體，具有電性連接至該第二放大資料選通訊號的一閘極、電性連接至該第一節點的一汲極以及電性連接至該第二節點的一源極； 一第三電晶體，具有電性連接該第一資料選通訊號的一閘極、電性連接至一第三節點的一汲極以及接地的一源極； 一第四電晶體，具有電性連接至第二資料選通訊號的一閘極、電性連接至該第三節點的一汲極以及接地的一源極； 一第一電阻器，耦接於該第二節點與該第三節點之間；以及 一第二電阻器，耦接於一電源電壓與該第一節點之間； 其中該停用控制訊號產生在該第二節點處。
  18. 如請求項17所述之記憶體元件，其中該第一電阻器的一第一電阻值小於該第二電阻器的一第二電阻值。
  19. 如請求項17所述之記憶體元件，其中該第一放大資料選通訊號和該第二放大資料選通訊號的一振幅高於該第一電晶體、該第二電晶體、該第三電晶體和該第四電晶體的一臨界電壓。
  20. 如請求項17所述之記憶體元件，其中當該第一電晶體、該第二電晶體、該第三電晶體和該第四電晶體分別在一導通狀態和一截止狀態具有該第一電阻值和該第二電阻值時，該第二電阻值遠高於該第一電阻值。
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