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TWI892401B - 記憶體裝置及其雜訊抑制方法 - Google Patents

記憶體裝置及其雜訊抑制方法

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TWI892401B
TWI892401B TW113100247A TW113100247A TWI892401B TW I892401 B TWI892401 B TW I892401B TW 113100247 A TW113100247 A TW 113100247A TW 113100247 A TW113100247 A TW 113100247A TW I892401 B TWI892401 B TW I892401B
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Inventor
楊吳德
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南亞科技股份有限公司
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Abstract

一種記憶體裝置及其雜訊抑制方法。記憶體電路的輸入 接收電路接收資料選通差動信號對。雜訊抑制電路於寫入序言期間前的寫入資料選通關閉期間，提供連接於輸入接收電路的輸入端與接地電壓之間的雜訊抑制電阻。

Description

記憶體裝置及其雜訊抑制方法
本發明是有關於一種電子裝置，且特別是有關於一種記憶體裝置及其雜訊抑制方法。
在低功率DDR4(low power DDR4,LPDDR4)動態隨機存取記憶體(DRAM)中，有時會出現控制器輸出至記憶體電路的控制信號違反固態技術協會(Solid State Technology Association,JEDEC)標準(standard)對資料選通信號(Data Strobe Signal,DQS)的序言(preamble)期間前的時序定義的情形。例如在寫入序言期間前的寫入資料選通信號關閉期間讓資料選通信號DQS_t與DQS_c皆處於低邏輯準位。
由於資料選通信號DQS_c與DQS_t為差動信號對，因此任何的小信號都可能被放大進而產生造成線路誤動作的雜訊信號，尤其是動態隨機存取記憶體的片內終結器(On Die Termination,ODT)”是維持在關閉(off)的情況下更容易出現產生足以造成線路誤動作的雜訊信號的情形。
本發明提供一種記憶體裝置的雜訊抑制方法，當在寫入資料選通信號關閉期間資料選通信號對處於低邏輯準位時，可有效避免雜訊信號被放大為足以造成線路誤動作的雜訊信號。
本發明的記憶體裝置包括記憶體電路以及雜訊抑制電路。記憶體電路依據資料選通差動信號對接收資料，記憶體電路包括輸入接收電路，接收資料選通差動信號對。雜訊抑制電路耦接輸入接收電路的輸入端，於寫入序言期間前的寫入資料選通信號關閉期間，提供連接於輸入接收電路的輸入端與接地電壓之間的雜訊抑制電阻。
在本發明的一實施例中，上述的輸入接收電路為差動放大器，雜訊抑制電路包括第一開關電路、第一電阻、第二開關電路以及第二電阻。第一電阻與第一開關電路串接於差動放大器的第一輸入端與接地電壓之間。第二電阻與第二開關電路串接於差動放大器的第二輸入端與接地電壓之間，第一開關電路與第二開關電路於寫入資料選通信號關閉期間，提供連接於差動放大器的第一輸入端與接地電壓之間的第一電阻以及連接於差動放大器的第二輸入端與接地電壓之間的第二電阻。
在本發明的一實施例中，上述的資料選通差動信號對包括第一資料選通信號以及第二資料選通信號，差動放大器放大第一資料選通信號以及第二資料選通信號而於其第一輸出端與第二 輸出端輸出第一輸出信號以及第二輸出信號。第一開關電路包括第一開關以及第二開關，第二開關與第一開關串接於差動放大器的第一輸入端與第一電阻之間，第一開關的導通狀態受控於第一資料選通信號或第一輸出信號，第二開關的導通狀態受控於第二資料選通信號或第二輸出信號。
在本發明的一實施例中，上述的第一開關與第二開關為電晶體。
在本發明的一實施例中，上述的資料選通差動信號對包括第一資料選通信號以及第二資料選通信號，差動放大器放大第一資料選通信號以及第二資料選通信號而於其第一輸出端與第二輸出端輸出第一輸出信號以及第二輸出信號。第二開關電路包括第三開關以及第四開關，第四開關與第三開關串接於差動放大器的第二輸入端與第二電阻之間，第三開關的導通狀態受控於第一資料選通信號或第一輸出信號，第四開關的導通狀態受控於第二資料選通信號或第二輸出信號。
在本發明的一實施例中，上述的第三開關與第四開關為電晶體。
在本發明的一實施例中，上述的記憶體裝置還包括控制電路，其提供資料選通差動信號對，記憶體電路依據資料選通差動信號對接收來自控制電路的資料。
本發明還提供一種記憶體裝置的雜訊抑制方法，記憶體裝置包括輸入接收電路，輸入接收電路用以接收資料選通差動信 號對，記憶體裝置的雜訊抑制方法包括下列步驟。判斷記憶體裝置是否進入寫入序言期間前的寫入資料選通信號關閉期間。於記憶體裝置進入寫入資料選通信號關閉期間時，提供連接於輸入接收電路的輸入端與接地電壓之間的雜訊抑制電阻。
在本發明的一實施例中，上述的輸入接收電路為差動放大器，記憶體裝置的雜訊抑制方法包括下列步驟。提供第一開關電路、第二開關電路、第一電阻以及第二電阻，其中第一電阻與第一開關電路串接於差動放大器的第一輸入端與接地電壓之間，第二電阻與第二開關電路串接於差動放大器的第二輸入端與接地電壓之間。於寫入資料選通信號關閉期間，控制第一開關電路與第二開關電路分別提供連接於差動放大器的第一輸入端與接地電壓之間的第一電阻以及連接於差動放大器的第二輸入端與接地電壓之間的第二電阻。
在本發明的一實施例中，上述的資料選通差動信號對包括第一資料選通信號以及第二資料選通信號，差動放大器放大第一資料選通信號以及第二資料選通信號而於其第一輸出端與第二輸出端輸出第一輸出信號以及第二輸出信號。第一開關電路包括第一開關以及第二開關，第二開關與第一開關串接於差動放大器的第一輸入端與第一電阻之間，第一開關的導通狀態受控於第一資料選通信號或第一輸出信號，第二開關的導通狀態受控於第二資料選通信號或第二輸出信號。
在本發明的一實施例中，上述的第一開關與第二開關為 電晶體。
在本發明的一實施例中，上述的資料選通差動信號對包括第一資料選通信號以及第二資料選通信號，差動放大器放大第一資料選通信號以及第二資料選通信號而於其第一輸出端與第二輸出端輸出第一輸出信號以及第二輸出信號，第二開關電路包括第三開關以及第四開關，第四開關與第三開關串接於差動放大器的第二輸入端與第二電阻之間，第三開關的導通狀態受控於第一資料選通信號或第一輸出信號，第四開關的導通狀態受控於第二資料選通信號或第二輸出信號。
在本發明的一實施例中，上述的第三開關與第四開關為電晶體。
基于上述，本發明實施例的雜訊抑制電路可於寫序言期間前的寫入資料選通信號關閉期間，提供連接於所述輸入接收電路的輸入端與接地電壓之間的雜訊抑制電阻，如此當在寫入資料選通信號關閉期間資料選通信號對處於低邏輯準位時，可有效避免雜訊信號被放大為足以造成線路誤動作的雜訊信號。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100:記憶體裝置
102:控制電路
104:記憶體電路
106:雜訊抑制電路
108:輸入接收電路
302、304:開關電路
306:差動放大器
SC1:指令控制信號
DQS_c、DQS_t:資料選通信號
D1:資料信號
CR:輸出電阻
WDQS_OFF:寫入資料選通信號關閉期間
tWPRE:寫入序言期間
TD:資料傳輸期間
R1、R2:電阻
GND:接地電壓
SW1~SW6:開關
P1~P4:電晶體
*DQS_c、*DQS_t:輸出信號
ODTR1、ODTR2:片內終結器的電阻
VN:雜訊信號的電壓值
S702~S704:記憶體裝置的雜訊抑制方法的流程步驟
圖1是依照本發明實施例的一種記憶體裝置的示意圖。
圖2是依照本發明實施例的一種資料選通信號DQS_c與DQS_t的波形示意圖。
圖3是依照本發明實施例的一種輸入接收電路與雜訊抑制電路的示意圖。
圖4是依照本發明另一實施例的輸入接收電路與雜訊抑制電路的示意圖。
圖5是依照本發明實施例的一種雜訊抑制電阻與控制電路的輸出電阻的示意圖。
圖6是依照本發明實施例的一種雜訊抑制電阻、片內終結器電阻與控制電路的輸出電阻的示意圖。
圖7是依照本發明實施例的一種記憶體裝置的雜訊抑制方法的流程圖。
圖1是依照本發明的實施例的一種記憶體裝置的示意圖，請參照圖1。記憶體裝置100包括記憶體電路104以及雜訊抑制電路106，其中記憶體電路104具有輸入接收電路108，記憶體電路104耦接控制電路102以及輸入接收電路108，雜訊抑制電路106耦接輸入接收電路108的輸入端。控制電路102可輸出指令控制信號SC1以及資料選通差動信號對(包括資料選通信號DQS_c與DQS_t)給記憶體電路104，其中輸出指令控制信號SC1用以控制記憶體電路104的資料存取操作，以於控制電路102以及記憶 體電路104之間傳輸資料信號D1，資料選通信號DQS_c與DQS_t用以觸發記憶體電路104的存取操作。其中控制電路102可例如為處理器或中央處理單元，記憶體裝置100可例如為低功率DDR4動態隨機存取記憶體，然不以此為限。此外，在部分實施例中，控制電路102也可例如整合至記憶體裝置100中，而不以本實施例為限。
如圖2所示，由於資料選通信號DQS_c與DQS_t為差動信號對，當資料選通信號DQS_c與DQS_t在寫入序言期間tWPRE前的寫入資料選通信號關閉期間WDQS_OFF皆被設定為低電壓邏輯準位時，由於輸入接收電路108的輸入端為差動輸入端，若輸入接收電路108的輸入端出現雜訊信號，雜訊信號將可能被放大到足以造成記憶體電路104的誤操作，而於資料傳輸期間TD存取到錯誤的資料。為避免此情形，雜訊抑制電路106可於寫入資料選通信號關閉期間WDQS_OFF，提供連接於輸入接收電路108的輸入端與接地電壓之間的雜訊抑制電阻，如此可藉由雜訊抑制電阻對雜訊信號進行分壓(例如通過與控制電路102的輸出電阻CR形成的分壓電路進行分壓)，避免雜訊信號被放大為可造成記憶體電路104的誤操作的雜訊信號。
進一步來說，輸入接收電路108與雜訊抑制電路106的實施方式可如圖3所示，在圖3實施例中，輸入接收電路108為以差動放大器306來實施，而雜訊抑制電路106則可包括開關電路302、304以及電阻R1、R2。差動放大器306具有第一輸入端 與第二輸入端，開關電路302與電阻R1串接於差動放大器306的第一輸入端與接地電壓GND之間，開關電路302與電阻R1串接於差動放大器306的第一輸入端與接地電壓GND之間。開關電路302與304可於寫入資料選通信號關閉期間WDQS_OFF，提供連接於差動放大器306的第一輸入端與接地電壓GND之間的電阻R1以及連接於差動放大器306的第二輸入端與接地電壓GND之間的電阻R2。
在本實施例中，開關電路302由串接的開關SW1、SW2實施，開關電路304則由串接的開關SW3、SW4實施，其中開關SW1、SW3的導通狀態可受控於資料選通信號DQS_c，SW2、SW4的導通狀態可受控於資料選通信號DQS_t，如此在資料選通信號DQS_c與DQS_t皆為低電壓準位時，開關電路302與304可處於導通狀態而提供連接於差動放大器306的第一輸入端與接地電壓GND之間的電阻R1以及連接於差動放大器306的第二輸入端與接地電壓GND之間的電阻R2。其中開關SW1~SW4可例如圖4所示，以P型電晶體P1~P4實施。在其它實施例中，開關SW1~SW4也可例如以N型電晶體實施，此外，開關SW1、SW3的導通狀態也可例如由差動放大器306依據資料選通信號DQS_c而於第一輸出端輸出的輸出信號*DQS_c控制，開關SW2、SW4的導通狀態則可例如由差動放大器306依據資料選通信號DQS_t而於第二輸出端輸出的輸出信號*DQS_t控制，而不以本實施例為限。
當記憶體裝置100的片內終結器的電阻關閉時(亦即圖 3、4中的開關SW5、SW6斷開時)，以差動放大器306的第二輸入端為例，差動放大器306的第二輸入端的等効電阻電路可如圖5所示。由於開關SW6斷開，片內終結器的電阻ODTR2可被忽略，控制電路102的輸出電阻CR與雜訊抑制電路106的電阻R2形成的分壓電路可對差動放大器的第二輸入端上出現的雜訊信號進行分壓，而可達到抑制雜訊信號的效果，避免雜訊信號被放大為可造成記憶體電路104的誤操作的雜訊信號。類似地，差動放大器306的第一輸入端也可形成由控制電路102的輸出電阻CR與雜訊抑制電路106的電阻R1構成的分壓電路，來抑制差動放大器的第一輸入端上出現的雜訊信號。舉例來說，在差動放大器306的第二輸入端上出現的雜訊信號的電壓值VN等於134mV的情形下，若控制電路102的輸出電阻CR為50ohm，雜訊抑制電路106的電阻R1為40ohm，則差動放大器306的第二輸入端的雜訊信號的電壓值將被抑制為59mV。
此外，當記憶體裝置100的片內終結器的電阻開啟時(亦即圖3、4中的開關SW5、SW6導通時)，開關電路302與304提供的電阻R1、R2可進一步抑制差動放大器306的第二輸入端的雜訊信號。如圖6所示，以差動放大器306的第二輸入端為例，相較於圖5實施例，差動放大器306的第二輸入端的等効電阻電路可更包括片內終結器的電阻ODTR2，控制電路102的輸出電阻CR與並聯的電阻R2與電阻ODTR2串接，以進一步抑制差動放大器306的第二輸入端的雜訊信號。舉例來說，在差動放大器306的第 二輸入端上出現的雜訊信號的電壓值VN等於134mV的情形下，若控制電路102的輸出電阻CR為50ohm，雜訊抑制電路106的電阻R1以及電阻ODTR2皆為40ohm，則差動放大器306的第二輸入端的雜訊信號的電壓值將被抑制為38mV。
圖7是依照本發明實施例的一種記憶體裝置的雜訊抑制方法的流程圖，記憶體裝置包括輸入接收電路，輸入接收電路接收資料選通差動信號對(其包括第一資料選通信號與第二資料選通信號)。由上述實施例可知，記憶體裝置的雜訊抑制方法可至少包括下列步驟。首先，判斷記憶體裝置是否進入寫入序言期間前的寫入資料選通信號關閉期間(步驟S702)。接著，於記憶體裝置進入寫入資料選通信號關閉期間時，提供連接於輸入接收電路的輸入端與接地電壓之間的雜訊抑制電阻(步驟S704)，以通過雜訊抑制電阻與控制電路的輸出電阻形成的分壓電路對雜訊信號進行分壓，避免雜訊信號被放大為可造成記憶體電路的誤操作的雜訊信號。
進一步來說，輸入接收電路可例如為差動放大器，提供雜訊抑制電阻的方式可例如為提供第一開關電路、第二開關電路、第一電阻以及第二電阻，其中第一電阻與第一開關電路串接於差動放大器的第一輸入端與接地電壓之間，第二電阻與第二開關電路串接於差動放大器的第二輸入端與接地電壓之間。於寫入資料選通信號關閉期間，通過導通第一開關電路與第二開關電路可分別提供連接於差動放大器的第一輸入端與接地電壓之間的第 一電阻以及連接於差動放大器的第二輸入端與接地電壓之間的第二電阻。第一開關電路可例如包括第一開關與第二開關，第二開關電路可例如包括第三開關與第四開關，第一開關與第二開關串接於差動放大器的第一輸入端與第一電阻之間，第三開關與第四開關串接於差動放大器的第二輸入端與第二電阻之間。第一開關與第三開關的導通狀態可例如受控於第一資料選通信號或差動放大器的第一輸出端輸出的第一輸出信號，第二開關與第四開關的導通狀態可例如受控於第二資料選通信號或差動放大器的第二輸出端輸出的第二輸出信號。如此可使第一開關至第四開關在第一資料選通信號與第二資料選通信號處於低邏輯準位時導通，以提供第一電阻與第二電阻做為雜訊抑制電阻。其中第一開關至第四開關可例如為以電晶體實施。
綜上所述，本發明實施例的雜訊抑制電路可於寫序言期間前的寫入資料選通信號關閉期間，提供連接於所述輸入接收電路的輸入端與接地電壓之間的雜訊抑制電阻，如此當在寫入資料選通信號關閉期間資料選通信號對處於低邏輯準位時，可有效避免雜訊信號被放大為足以造成線路誤動作的雜訊信號。
100:記憶體裝置
102:控制電路
104:記憶體電路
106:雜訊抑制電路
108:輸入接收電路
SC1:指令控制信號
DQS_c、DQS_t:資料選通信號
D1:資料信號
CR:輸出電阻

Claims (9)

  1. 一種記憶體裝置，包括：一記憶體電路，依據一資料選通差動信號對接收資料，該記憶體電路包括：一輸入接收電路，接收該資料選通差動信號對；以及一雜訊抑制電路，耦接該輸入接收電路的輸入端，於一寫入序言期間前的一寫入資料選通信號關閉期間，提供連接於該輸入接收電路的輸入端與一接地電壓之間的雜訊抑制電阻，其中該輸入接收電路為一差動放大器，該雜訊抑制電路包括：一第一開關電路；一第一電阻，與該第一開關電路串接於該差動放大器的第一輸入端與一接地電壓之間；一第二開關電路；以及一第二電阻，與該第二開關電路串接於該差動放大器的第二輸入端與該接地電壓之間，該第一開關電路與該第二開關電路於該寫入資料選通關閉期間，提供連接於該差動放大器的第一輸入端與該接地電壓之間的該第一電阻以及連接於該差動放大器的第二輸入端與該接地電壓之間的該第二電阻，其中該資料選通差動信號對包括一第一資料選通信號以及一第二資料選通信號，該差動放大器放大該第一資料選通信號以及該第二資料選通信號而於其第一輸出端與第二輸出端輸出一第一輸出信號以及一第二輸出信號，該第一開關電路包括：一第一開關；以及 一第二開關，與該第一開關串接於該差動放大器的第一輸入端與該第一電阻之間，該第一開關的導通狀態受控於該第一資料選通信號或該第一輸出信號，該第二開關的導通狀態受控於該第二資料選通信號或該第二輸出信號。
  2. 如請求項1所述的記憶體裝置，其中該第一開關與該第二開關為電晶體。
  3. 如請求項1所述的記憶體裝置，其中該資料選通差動信號對包括一第一資料選通信號以及一第二資料選通信號，該差動放大器放大該第一資料選通信號以及該第二資料選通信號而於其第一輸出端與第二輸出端輸出一第一輸出信號以及一第二輸出信號，該第二開關電路包括：一第三開關；以及一第四開關，與該第三開關串接於該差動放大器的第二輸入端與該第二電阻之間，該第三開關的導通狀態受控於該第一資料選通信號或該第一輸出信號，該第四開關的導通狀態受控於該第二資料選通信號或該第二輸出信號。
  4. 如請求項3所述的記憶體裝置，其中該第三開關與該第四開關為電晶體。
  5. 如請求項1所述的記憶體裝置，還包括：一控制電路，提供一資料選通差動信號對，該記憶體電路依據該資料選通差動信號對接收來自該控制電路的資料。
  6. 一種記憶體裝置的雜訊抑制方法，該記憶體裝置包括一輸入接收電路，其中該輸入接收電路為一差動放大器，該輸入接收電路用以接收一資料選通差動信號對，該資料選通差動信號 對包括一第一資料選通信號以及一第二資料選通信號，該差動放大器放大該第一資料選通信號以及該第二資料選通信號而於其第一輸出端與第二輸出端輸出一第一輸出信號以及一第二輸出信號，該記憶體裝置的雜訊抑制方法包括：判斷該記憶體裝置是否進入一寫入序言期間前的一寫入資料選通關閉期間；提供一第一開關電路、一第二開關電路、一第一電阻以及一第二電阻，其中該第一電阻與該第一開關電路串接於該差動放大器的第一輸入端與一接地電壓之間，該第二電阻與該第二開關電路串接於該差動放大器的第二輸入端與該接地電壓之間；以及於該記憶體裝置進入該寫入資料選通關閉期間時，控制該第一開關電路與該第二開關電路分別提供連接於該差動放大器的第一輸入端與該接地電壓之間的該第一電阻以及連接於該差動放大器的第二輸入端與該接地電壓之間的該第二電阻，其中該第一開關電路包括：一第一開關；以及一第二開關，與該第一開關串接於該差動放大器的第一輸入端與該第一電阻之間，該第一開關的導通狀態受控於該第一資料選通信號或該第一輸出信號，該第二開關的導通狀態受控於該第二資料選通信號或該第二輸出信號。
  7. 如請求項6所述的記憶體裝置的雜訊抑制方法，其中該第一開關與該第二開關為電晶體。
  8. 如請求項6所述的記憶體裝置的雜訊抑制方法，其中該資料選通差動信號對包括一第一資料選通信號以及一第二資料 選通信號，該差動放大器放大該第一資料選通信號以及該第二資料選通信號而於其第一輸出端與第二輸出端輸出一第一輸出信號以及一第二輸出信號，該第二開關電路包括：一第三開關；以及一第四開關，與該第三開關串接於該差動放大器的第二輸入端與該第二電阻之間，該第三開關的導通狀態受控於該第一資料選通信號或該第一輸出信號，該第四開關的導通狀態受控於該第二資料選通信號或該第二輸出信號。
  9. 如請求項8所述的記憶體裝置的雜訊抑制方法，其中該第三開關與該第四開關為電晶體。
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