[go: up one dir, main page]

TWI892507B - 資料選通訊號的自適應雜訊抑制方法及使用該方法的記憶體元件 - Google Patents

資料選通訊號的自適應雜訊抑制方法及使用該方法的記憶體元件

Info

Publication number
TWI892507B
TWI892507B TW113109293A TW113109293A TWI892507B TW I892507 B TWI892507 B TW I892507B TW 113109293 A TW113109293 A TW 113109293A TW 113109293 A TW113109293 A TW 113109293A TW I892507 B TWI892507 B TW I892507B
Authority
TW
Taiwan
Prior art keywords
data strobe
strobe signal
noise suppression
signal
resistor
Prior art date
Application number
TW113109293A
Other languages
English (en)
Other versions
TW202529107A (zh
Inventor
楊吳德
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW202529107A publication Critical patent/TW202529107A/zh
Application granted granted Critical
Publication of TWI892507B publication Critical patent/TWI892507B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H21/00—Adaptive networks
    • H03H21/0001—Analogue adaptive filters

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Abstract

本揭露提供一種用於資料選通訊號的自適應雜訊抑制的方法。該方法包括下列步驟：判斷一第一資料選通訊號與一第二資料選通訊號是否滿足一第一條件；響應於該第一資料選通訊號和該第二資料選通訊號滿足該第一條件，確定與一第一晶粒上終端器和一第二晶粒上終端器相關聯的一模式暫存器設定值(MRSV)是否大於N ；以及響應於該MRSV不大於 N，將一第一電阻器和一第二電阻器分別與一差動放大器的一第一輸入端和一第二輸入端斷開耦接；以及響應於該MRSV大於N，該第一電阻器與該第二電阻器分別耦接該差動放大器的第一輸入端與第二輸入端。

Description

資料選通訊號的自適應雜訊抑制方法及使用該方法的記憶體元件
本申請案主張美國第18/402,797號專利申請案之優先權（即優先權日為「2024年1月3日」），其內容以全文引用之方式併入本文中。
本揭露關於一種電子電路。特別是有關於一種對資料選通訊號進行自適應雜訊抑制的方法以及使用該方法的記憶體元件。
LPDDR4(低功耗第4代雙倍資料速率)記憶體是DDR4(第4代雙倍資料速率)記憶體的行動版本。一記憶體控制器可以經由指令控制訊號、資料訊號和資料選通訊號來控制一LPDDR4記憶體的資料存取。然而，當記憶體控制器的一寫入資料選通(WDQS)功能關閉時，來自記憶體控制器的資料選通訊號的邏輯狀態可能會受到其上的雜訊的影響，因為雜訊被在LPDDR4記憶體的電路接收器中的差動放大器所放大，導致LPDDR4記憶體控制電路故障或失效。因此，需要一種對資料選通訊號進行自適應雜訊抑制的方法以及使用該方法的記憶體元件來解決上述問題。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種記憶體元件。該記憶體元件包括一記憶體單元陣列、一控制電路以及一接收器電路。該控制電路經配置以控制該記憶體單元陣列的資料存取。該接收器電路經配置以從一記憶體控制器接收一第一資料選通訊號和一第二資料選通訊號。該接收器電路包括一差動放大器、一第一晶粒上終端器、一第二晶粒上終端器、一雜訊抑制控制電路、一第一雜訊抑制電路以及一第二雜訊抑制電路。該差動放大器經配置以放大該第一資料選通訊號和該第二資料選通訊號，以產生一第三資料選通訊號和一第四資料選通訊號。該第一晶粒上終端器耦接到該差動放大器的一第一輸入端。該第二晶粒上終端器耦接到該差動放大器的一第二輸入端。該雜訊抑制控制電路經配置以根據與該第一晶粒上終端器和該第二晶粒上終端器對應的一模式暫存器設定值，而產生一雜訊抑制控制訊號。該第一雜訊抑制電路經配置以根據該第三資料選通訊號、該第四資料選通訊號以及該雜訊抑制控制訊號而選擇性地將一第一電阻器耦接到該差動放大器的該第一輸入端。該第二雜訊抑制電路經配置以根據該第三資料選通訊號、該第四資料選通訊號以及該雜訊抑制控制訊號而選擇性地將依第二電阻器耦接到該差動放大器的該第二輸入端。
本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一記憶體單元陣列、一控制電路以及一介面電路。該控制電路經配置以控制該記憶體單元陣列的資料存取。該介面電路，經配置以從一記憶體控制器接收一第一資料選通訊號和一第二資料選通訊號。該介面電路包括一接收器電路。該接收器電路經配置以放大該第一資料選通訊號和該第二資料選通訊號，以產生一第三資料選通訊號和一第四資料選通訊號。響應於該第一資料選通訊號和該第二資料選通訊號滿足一預定條件，該接收器電路還經配置以基於一模式暫存器設定值選擇性地將一第一電阻器和一第二電阻器分別耦接到該第一資料選通訊號和該第二資料選通訊號以用於雜訊抑制。
本揭露之另一實施例提供一種用於記憶體元件的自適應雜訊抑制方法。該記憶體元件包括一接收器電路，該接收器電路具有一差動放大器、一第一晶粒上終端器、一第二晶粒上終端器。該方法包括下列步驟：判斷來自一記憶體控制器的一第一資料選通訊號和一第二資料選通訊號是否滿足一第一條件；響應於該第一資料選通訊號和該第二資料選通訊號滿足該第一條件，判斷與該第一晶粒上終端器和該第二晶粒上終端器相關聯的一模式暫存器設定值是否大於N，其中N為正整數；以及響應於該模式暫存器設定值不大於N，將一第一電阻器和一第二電阻器分別與該差動放大器的一第一輸入端和一第二輸入端斷開耦接；以及響應於該模式暫存器設定值大於N，將該第一電阻器和該第二電阻器分別耦接到該差動放大器的該第一輸入端與該第二輸入端。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本揭露進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
在整份說明書中對「一例子」或「一實施例」的提及意味著結合該例子所描述的特定特徵、結構或特性被納入本揭露的至少一個例子中。因此，在整份說明書的不同地方出現的片語「在一例子中」或「在一實施例中」不一定都指同一例子。此外，在一個或多個例子中，可以以任何合適的方式組合特定特徵、結構或特性。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本揭露。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。另外，也應當理解，當一層稱為位於兩層「之間」時，其可以是兩層之間的唯一層，或者也可以存在一個或多個中間層。
應當理解，當一個元件被稱為「連接(connected)」或「耦接(coupled)」到另一個元件時，則其可以直接連接或耦接到其他元件，或者可以存在中間元件。相反，當一個元件被稱為「直接連接」或「直接耦接」到另一個元件時，則不存在中間元件。用於描述元素之間關係的其他字詞應以類似的方式解釋(例如，「之間」與「直接在之間」、「相鄰」與「直接相鄰」等)。
應當理解，當一元件或一層稱為「形成在」另一元件或層上時，其可以直接或間接形成在另一個元件或層上。意即，舉例來說，可以存在中間元件或層。相反，當一個元件或層被稱為「直接形成在」另一個元件上時，不存在中間元件或層。用於描述元素或層之間的關係的其他詞語應該以類似的方式解釋(例如，「之間」與「直接在之間」、「相鄰」與「直接相鄰」等)。
圖1是方塊示意圖，例示本揭露一實施例的電子元件100。
在一些實施例中，電子元件100可以包括一記憶體控制器110和一記憶體元件120，如圖1所示。記憶體控制器110可藉由一中央處理單元(CPU)、一微處理器、一數位訊號處理器、一現場可程式化邏輯閘陣列(FPGA)、一專用積體電路(ASIC)或一射頻積體電路(RFIC)來實現。
在一些實施例中，記憶體元件120可以是一動態隨機存取記憶體(DRAM)。在其他實施例中，可以使用其他類型的記憶體。為描述的目的，本揭露可以集中於例如LPDDR4的雙倍資料速率同步動態隨機存取記憶體(DDR SDRAM)，但是實施例的範圍並以任何特定記憶體技術或標準為限。
在一些實施例中，記憶體元件120可以包括一介面電路121、一控制電路122和一記憶體單元陣列123。介面電路121可以經配置以透過匯流排15而傳送和接收多個資料訊號12，並且透過匯流排15而從記憶體控制器110接收多個指令控制訊號11以及資料選通訊號DQS_c和DQS_t。換句話說，介面電路121可以包括用於資料訊號12的TX電路(未明確示出)、以及用於指令控制訊號11、資料訊號12以及資料選通訊號DQS_c和DQS_t的RX電路(未明確示出)。
在一些實施例中，資料選通訊號DQS_c可以是資料選通訊號DQS_t的一互補訊號。舉例來說，當資料選通訊號DQS_t在高邏輯狀態(例如，1)時，資料選通訊號DQS_c則在低邏輯狀態(例如，0)。當資料選通訊號DQS_t在低邏輯狀態(例如，0)時，資料選通訊號DQS_c則在高邏輯狀態(例如，1)。在一些實施例中，如果記憶體控制器110的一寫入資料選通(WDQS)功能沒有被啟用或沒有正確實現的話，則資料選通訊號DQS_t和DQS_c的邏輯狀態可以相同。
在一些實施例中，用於資料選通訊號DQS_c和DQS_t的RX電路可以稱為圖1所示的一接收器電路1211。接收器電路1211可以經配置以用不適當的邏輯狀態及/或時序來校正資料選通訊號DQS_c和DQS_t，以產生資料選通訊號13和14。資料選通訊號13和14可以是具有符合由JEDEC固態技術協會(即，縮寫為JEDEC)定義的LPDDR4標準的校正邏輯狀態的資料選通訊號(例如，*DQS_c和*DQS_t)。
在一些實施例中，控制電路122可以根據指令控制訊號11以及資料選通訊號13和14來執行一讀取操作或一寫入操作。舉例來說，在一寫入操作期間，記憶體元件120可以透過匯流排15而從記憶體控制器110接收一寫入指令(例如，包括指令控制訊號11和資料訊號12)，然後，控制電路122可以將接收到的資料儲存在記憶體單元陣列123中。在一讀取操作期間，記憶體元件120可以透過匯流排15而從記憶體控制器110接收一讀取指令訊號(例如，指令控制訊號11)，然後，控制電路122可以從記憶體單元陣列123的各個記憶體單元存取資料，並且透過匯流排15而將資料的那些位元(例如，資料訊號12)傳送到記憶體控制器110。
圖2是電路示意圖，例示本揭露一實施例的接收器電路200。圖3A到圖3E是波形示意圖，例示本揭露一實施例在寫入操作期間的資料選通訊號。請參考圖1、圖2及圖3A至圖3E。
在一些實施例中，圖1所示的接收器電路1211可以使用圖2所示的接收器電路200來實現。接收器電路200可以包括一差動放大器202，差動放大器202經配置以放大資料選通訊號DQS_c和DQS_t以產生資料選通訊號*DQS_c和*DQS_t。另外，差動放大器202的負輸入端子和正輸入端子可以分別耦接到晶粒上終端器ODT1和ODT2。晶粒上終端器ODT1和ODT2可以經配置以抑制接收到的資料選通訊號DQS_c和DQS_t上的雜訊。此外，記憶體控制器110可以透過一對應的輸出電阻值(或特性電阻)CR將資料選通訊號DQS_t和DQS_c從連接埠A1和A2傳送到接收器電路200的節點B1和B2。在一些實施例中，記憶體控制器110的連接埠A1和A2各自的輸出電​​阻值CR可以約為50歐姆，但本揭露並不以此為限。
舉例來說，接收器電路200可以分別在其正輸入端子(例如，+)和負輸入端子(例如，-)接收資料選通訊號DQS_c和DQS_t，以產生資料選通訊號*DQS_c和*DQS_t。在一些實施例中，資料選通訊號DQS_c和DQS_t的振幅可以在50mv和100mv之間，其可能不具有足夠的電壓位準(例如，對於LPDDR4 DRAM為0.6V或1.1V)來供控制電路122執行一寫入操作或一讀取操作。資料選通訊號*DQS_c和*DQS_t的振幅可以大約為0.6V或1.1V，並且控制電路122可根據指令控制訊號11以及資料選通訊號*DQS_c和*DQS_t來執行一寫入操作或一讀取操作。
在一些實施例中，假設記憶體元件120是LPDDR4 DRAM且記憶體控制器110遵循LPDDR4標準(例如，寫入資料選通(WDQS)功能被開啟)，當記憶體控制器110向記憶體元件120發出一寫入指令時，在時間t0，在記憶體控制器110向記憶體元件120發出一寫入前導碼之前，資料選通訊號DQS_t和DQS_c應分別保持在低邏輯狀態和高邏輯狀態。寫入前導碼的持續時間tWPRE可以持續兩個時脈週期(例如，從時間t0到時間t4)，直到控制電路122在時間t4接收到資料(例如，資料訊號12)，並且資料選通訊號DQS_t和DQS_c可以在寫入前導碼的持續時間tWPRE上變化，如圖3A所示。
然而，在某些情況下，記憶體控制器110的WDQS功能可能未開啟或未正確實現，導致資料選通訊號DQS_t和DQS_c在控制電路122在時間t0所接收到寫入前導碼之前的一段持續時間內(例如，從時間t(n-4)到時間t0的時間間隔)的邏輯狀態不確定。
舉例來說，如圖3A所示，從t(n-4)到t6的每兩個相鄰時間點之間的時間間隔可以是半個時脈週期T/2。換句話說，兩個時間間隔(例如，從t0到t2)可以構成一個時脈週期T。
在時間t0，記憶體控制器110發出寫入前導碼tWPRE。如果WDQS功能關閉的話，如圖3A所示，在時間t0發出寫入前導碼tWPRE之前的一段持續時間(例如，從時間t(n-4)到時間t0)，資料選通訊號DQS_t和DQS_c的邏輯狀態可能是不確定的。這種情況會導致控制電路122在一寫入操作期間發生故障。
更具體地，在時間t0之前的持續時間內，資料選通訊號DQS_t和DQS_c的邏輯狀態有四種條件。在第一條件下，記憶體控制器110的WDQS功能可以不被啟用，並且資料選通訊號DQS_t和DQS_c可以在控制電路122在時間t0接收到寫入前導碼之前的一持續時間內保持在低邏輯狀態，如圖3B所示。由於第一條件不符合JEDEC定義的LPDDR4標準的寫入操作的要求，因此第一條件會導致控制電路122在寫入操作期間發生故障。
在第二條件下，記憶體控制器110的WDQS功能可以不被啟用，並且資料選通訊號DQS_t和DQS_c可以在控制電路122在時間t0接收到寫入前導碼之前的一持續時間內保持在高邏輯狀態，如圖3C所示。由於第二條件不符合JEDEC定義的LPDDR4標準的寫入操作的要求，因此第二條件會導致控制電路122在寫入操作期間發生故障。
在第三條件下，記憶體控制器110的WDQS功能可以被啟用，並且資料選通訊號DQS_t和DQS_c分別在控制電路122在時間t0接收到寫入前導碼之前的一持續時間內保持在低邏輯狀態和高邏輯狀態，如圖3D所示。由於第三條件符合JEDEC所定義的LPDDR4標準的寫入操作的要求，因此第三條件將不會導致控制電路122在寫入操作期間發生故障。
在第四條件下，記憶體控制器110的WDQS功能可以被啟用，並且資料選通訊號DQS_t和DQS_c分別在控制電路122在時間t0接收到寫入前導碼之前的一持續時間內保持在高邏輯狀態和低邏輯狀態，如圖3E所示。由於第四條件符合JEDEC所定義的LPDDR4標準，因此第四條件將不會導致控制電路122在寫入操作期間發生故障。
現在請再次參考圖2。在一些實施例中，晶粒上終端器ODT1和ODT2的電阻值可以在多個預設電阻值之間變化，可以包括40歐姆、60歐姆、80歐姆、120歐姆、240歐姆以及開路電阻值，並且它們是由記憶體控制器110所設定的記憶體元件120中對應的模式暫存器的設定值(例如圖1中的控制電路122的模式暫存器組MRS中的一暫存器)所決定的。在一些實施例中，當與晶粒上終端器ODT1和ODT2對應的模式暫存器設定值(MRSV)設定為0時，晶粒上終端器ODT1和ODT2可以關閉以用作開路(例如，電阻值=∞)。當晶粒上終端器ODT1和ODT2對應的模式暫存器設定值設定為1、2、3、4和5時，晶粒上終端器ODT1和ODT2的電阻值可以分別為40歐姆、60歐姆、80歐姆、120歐姆、240歐姆，但本揭露並不以此為限。
在一些實施例中，當WDQS功能關閉時，記憶體控制器110可能將對應於晶粒上終端器ODT1和ODT2的模式暫存器設定為一特定值(例如，0)，使得晶粒上終端器ODT1和ODT2被關閉以充當開路。在這種情況下，接收器電路1211接收到的雜訊的振幅將不會被抑制。圖2所示的差動放大器202放大資料選通訊號DQS_t和DQS_c以及資料選通訊號DQS_t和DQS_c上的雜訊。在一些實施例中，資料選通訊號DQS_t和DQS_c的振幅可以大約在300mV和600mV之間，並且資料選通訊號DQS_t和DQS_c上的雜訊的振幅可以大約在80mV到170mV之間。
當資料選通訊號DQS_t和DQS_c在低邏輯狀態且WDQS功能關閉時，放大的雜訊可以達到與在高邏輯狀態的資料選通訊號DQS_t和DQS_c的振幅相似的振幅。因此，放大的雜訊將更有可能導致資料選通訊號DQS_t和DQS_c從低邏輯狀態改變為高邏輯狀態，潛在地導致控制電路122的誤操作或故障。
請參考圖3F，雜訊302和304在資料選通訊號DQS_t上，且雜訊306在資料選通訊號DQS_c上。雜訊302和306可以具有高於一特定電壓VA(例如，大約90mV)的振幅，且雜訊304可以具有低於特定電壓VA的一振幅。更具體地，當資料選通訊號DQS_t或DQS_c上的雜訊的振幅高於特定電壓VA(例如雜訊302和306)時，放大後的雜訊將導致資料選通訊號DQS_t和DQS_c從低邏輯狀態變成高邏輯狀態，潛在地導致控制電路122的故障或失效。圖4所示的接收器電路400提供了此問題的解決方案，其細節將進一步討論。
圖4是電路示意圖，例示本揭露另一實施例的接收器電路400。
在一些實施例中，圖1所示的接收器電路1211可以使用圖4所示的接收器電路400來實現。接收器電路400可以包括一差動放大器402、晶粒上終端器ODT1和ODT2以及雜訊抑制電路412A和412B。晶粒上終端器ODT1和ODT2的操作可以與圖2所示的晶粒上終端器ODT1和ODT2的操作類似，在此不再重複其細節。
在一些實施例中，差動放大器402可以經配置以放大資料選通訊號DQS_c和DQS_t(例如，輸入資料選通訊號)以產生資料選通訊號*DQS_c和*DQS_t。
在一些實施例中，雜訊抑制電路412A和412B可以經配置以抑制分別來自記憶體控制器110的連接埠A1和A2的資料選通訊號DQS_t和DQS_c的雜訊。舉例來說，雜訊抑制電路412A可以並聯耦接到晶粒上終端器ODT1，並且它們可以耦接到差動放大器402的負輸入端(-)。雜訊抑制電路412B可以與晶粒上終端器ODT2並聯，並且它們可以耦接到差動放大器402的正輸入端子(+)。
在一些實施例中，雜訊抑制控制電路410可以經配置以使用一雜訊抑制控制訊號NSC來控制雜訊抑制電路412A和412B將各個電阻器DR與差動放大器402的負輸入端和正輸入端耦接或斷開耦接。具體地，可以基於資料選通訊號DQS_t和DQS_c以及來自雜訊抑制控制電路410的雜訊抑制控制訊號NSC來控制雜訊抑制電路412A和412B。舉例來說，雜訊抑制電路412A可以包括電晶體Q1至Q3以及各個電阻器DR。電晶體Q1、Q2和Q3可以用作分別由資料選通訊號*DQS_c和*DQS_t以及雜訊抑制控制訊號NSC所控制的開關。另外，雜訊抑制電路412B可以包括電晶體Q4至Q6和對應的電阻器DR。電晶體Q4、Q5和Q6可以用作分別由資料選通訊號*DQS_c和*DQS_t以及雜訊抑制控制訊號NSC所控制的開關。在一些實施例中，電阻器DR的電阻值可以是大約40歐姆，但本揭露並不以此為限。所屬技術領域中具有通常知識者可依實際需求修改電阻器DR的電阻值。
在一些實施例中，響應於雜訊抑制控制訊號NSC處於低邏輯狀態，電晶體Q3和Q6可以截止，導致各個電阻器DR的接地路徑被切斷。因此，無論資料選通訊號*DQS_t和*DQS_c是處於高邏輯狀態還是低邏輯狀態，各個電阻器DR都可以與差動放大器402的負輸入端和正輸入端斷開耦接。
響應於雜訊抑制控制訊號NSC處於高邏輯狀態，電晶體Q3和Q6可以導通，導致各個電阻器DR的接地路徑導通。此時，電阻器DR的耦接或斷開耦接可以取決於資料選通訊號*DQS_t和*DQS_c的邏輯狀態。舉例來說，當資料選通訊號*DQS_t和*DQS_c處於低邏輯狀態時，電晶體Q1、Q2、Q4和Q5導通，導致各個電阻器DR耦接到差動放大器402的負輸入端和正輸入端。
當資料選通訊號*DQS_t和*DQS_c中的任何一個處於高邏輯狀態時，從負輸入端到各個電阻器DR以及從正輸入端到另一個各個電阻器DR的路徑可以被切斷，導致各個電阻器DR與差動放大器402的負輸入端和正輸入端斷開耦接。舉例來說，當資料選通訊號*DQS_t和*DQS_c分別處於高邏輯狀態和低邏輯狀態時，電晶體Q1和Q4導通，電晶體Q2和Q5截止，導致各個電阻器DR與差動放大器402的負輸入端和正輸入端斷開耦接。類似地，當資​​料選通訊號*DQS_t和*DQS_c分別處於低邏輯狀態和高邏輯狀態時，電晶體Q2和Q5導通，電晶體Q1和Q4截止，導致各個電阻器DR與差動放大器402的負輸入端和正輸入端斷開耦接。同樣地，當資料選通訊號*DQS_t和*DQS_c都處於高邏輯狀態時，電晶體Q1-Q2和Q4-Q5截止，導致各個電阻器DR與差動放大器402的負輸入端和正輸入端斷開耦接。
雜訊抑制控制電路410產生雜訊抑制控制訊號NSC的結構將在下列圖5至圖9的實施例中描述。
圖5A是電路示意圖，例示本揭露一實施例呈第一配置的接收器電路。圖5B是等效電路示意圖，例示圖5A的接收器電路。
在一些實施例中，圖1所示的接收器電路1211可以使用圖5A所示的接收器電路500來實現。接收器電路500可以包括差動放大器502和晶粒上終端器ODT1和ODT2。應當理解，圖5A所示的接收器電路500可以不配備圖4所示的雜訊抑制控制電路410以及雜訊抑制電路412A和412B。另外，與晶粒上終端器ODT1和ODT2相對應的模式暫存器設定值可以被記憶體控制器110設定為0，導致晶粒上終端器ODT1和ODT2關閉(例如，晶粒上終端器ODT1和ODT2的電阻值RODT＝∞)，如圖5A所示。此時，資料選通訊號DQS_t和DQS_t可以透過各個輸出電​​阻值CR從連接埠A1和A2傳送到節點B1和B2(例如，差動放大器502的負輸入端和正輸入端)，如圖所示圖5B。
假設資料選通訊號DQS_t上的雜訊的振幅為134mV，則節點B1處的電壓VB1可計算為VB1=134*(RODT/(CR+RODT))=134*(∞/(50+∞))=134mV。節點B2處的電壓VB2可以用類似的方式計算。具體來說，當晶粒上終端器ODT1和ODT2關閉並且沒有配備雜訊抑制電路時，資料選通訊號DQS_t和DQS_c上的雜訊將不會被抑制，並且由差動放大器502所產生的資料選通訊號*DQS_t和*DQS_c的邏輯狀態會受到雜訊的影響。
圖6A是電路示意圖，例示本揭露一實施例呈第二配置的接收器電路。圖6B是等效電路示意圖，例示圖6A的接收器電路。
在一些實施例中，圖1所示的接收器電路1211可以使用圖6A所示的接收器電路600來實現。接收器電路600可以包含一差動放大器602、雜訊抑制控制電路610、晶粒上終端器ODT1和ODT2、以及雜訊抑制電路612A和612B。為了描述的目的，假設資料選通訊號*DQS_t和*DQS_c處於低邏輯狀態且雜訊抑制控制訊號NSC處於高邏輯狀態，導致電晶體Q1至Q6導通。因此，各個電阻器DR可以耦接到差動放大器602的負輸入端和正輸入端。另外，與晶粒上終端器ODT1和ODT2相對應的模式暫存器設定值可以被記憶體控制器110設定為0，導致晶粒上終端器ODT1和ODT2關閉(例如，晶粒上終端器ODT1和ODT2的電阻值RODT＝∞)，如圖6A所示。此時，接收電路600的等效示意圖可參考圖6。
假設資料選通訊號DQS_t上的雜訊的振幅為134mV，則節點B1處的電壓VB1可以計算為VB1=134*(DR/(CR+DR))=134* (40/(50+40))=59.5mV。節點B2處的電壓VB2可以用類似的方式計算。具體地，當晶粒上終端器ODT1和ODT2截止並且雜訊抑制電路612A和612B的電晶體Q1至Q6導通時，資料選通訊號DQS_t和DQS_c上的雜訊的振幅可以降低到一特定電壓以下，例如大約90mV。這防止了由差動放大器602所產生的資料選通訊號*DQS_t和*DQS_c的邏輯狀態受到雜訊的影響。
圖7A是電路示意圖，例示本揭露一實施例呈第三配置的接收器電路。圖7B是等效電路示意圖，例示圖7A的接收器電路。
在一些實施例中，圖7A所示的接收器電路700可包括與圖4中的雜訊抑制電路412A和412B類似的雜訊抑制電路712A和712B。為了描述的目的，假設資料選通訊號*DQS_t和*DQS_c處於高邏輯狀態且雜訊抑制控制訊號NSC也處於高邏輯狀態，導致電晶體Q1-Q2和Q4-Q5截止並且電晶體Q3和Q6導通。因此，各個電阻器DR可以與差動放大器702的負輸入端和正輸入端斷開耦接。另外，與晶粒上終端器ODT1和ODT2相對應的模式暫存器設定值可以被記憶體控制器110設定為1，導致晶粒上終端器ODT1和ODT2的電阻值RODT為40歐姆，如圖7A所示。此時，接收電路700的等效示意圖可參考圖7B。
假設資料選通訊號DQS_t上的雜訊的振幅為134mV，則節點B1處的電壓VB1可計算為VB1=134*(RODT/(CR+RODT))=134* (40/(50+40))=59.5mV。節點B2處的電壓VB2可以用類似的方式計算。具體地，當晶粒上終端器ODT1和ODT2導通並且雜訊抑制電路712A和712B的電晶體Q1至Q6截止時，資料選通訊號DQS_t和DQS_c上的雜訊的振幅可以降低到一特定電壓以下，例如大約90mV。這防止了由差動放大器702所產生的資料選通訊號*DQS_t和*DQS_c的邏輯狀態受到雜訊的影響。
圖8A是電路示意圖，例示本揭露一實施例呈第四配置的接收器電路。圖8B是等效電路示意圖，例示圖8A的接收器電路。
在一些實施例中，圖8A所示的接收器電路800可包括與圖4中的雜訊抑制電路412A和412B類似的雜訊抑制電路812A和812B。為了描述的目的，假設資料選通訊號*DQS_t和*DQS_c處於低邏輯狀態，導致電晶體Q1-Q2和Q4-Q5導通。
在一些實施例中，雜訊抑制控制電路810可以基於與晶粒上終端器ODT1和ODT2相對應的模式暫存器設定值來決定雜訊抑制控制訊號NSC的邏輯狀態。舉例來說，當模式暫存器設定值大於一特定值(例如2)時，雜訊抑制控制電路810可以將雜訊抑制控制訊號NSC設定為高邏輯狀態，導致電晶體Q3和Q6導通，並且各個電阻器DR耦接到差動放大器802的負輸入端和正輸入端。另外，當模式暫存器設定值等於或小於特定值(例如，2)時，雜訊抑制控制電路810可以將雜訊抑制控制訊號NSC設定為低邏輯狀態，導致電晶體Q3和Q6截止，且各個電阻器DR與差動放大器802的負輸入端和正輸入端斷開耦接。
在一第一種情況下，記憶體控制器110可以將與晶粒上終端器ODT1和ODT2對應的模式暫存器設定值設定為1，導致晶粒上終端器ODT1和ODT2的電阻值RODT為40歐姆，如圖8A所示。如果雜訊抑制控制電路810將雜訊抑制控制電路訊號NSC設定為高邏輯狀態而不考慮與晶粒上終端器ODT1和ODT2相對應的模式暫存器設定值，則電晶體Q3和Q6導通，導致各個電阻器DR耦接到差動放大器802的負輸入端和正輸入端。
請參考圖8B，假設資料選通訊號DQS_t上的雜訊的振幅為134mV，則節點B1處的電壓VB1(例如，DQS_t)可計算為VB1＝134*((DR//RODT)/(CR+( DR// RODT))) = 134 * ((40//40)/(50+(40//40))) = 134 * (20/(50+20)) = 38.3mV。可以以類似的方式計算節點B2處的電壓VB2(例如，DQS_c)。具體地，當晶粒上終端器ODT1和ODT2導通並且雜訊抑制電路812A和812B的電晶體Q1至Q6導通時，資料選通訊號DQS_t和DQS_c上的雜訊的振幅可以降低到一特定電壓以下，例如大約90mV。這防止了由差動放大器802產生的資料選通訊號*DQS_t和*DQS_c的邏輯狀態受到雜訊的影響。然而，當晶粒上終端器ODT1和ODT2的電阻值相對較小時(例如，40或60歐姆)，接收器電路800的雜訊抑制能力可能太強，導致資料選通訊號DQS_c和DQS_t的振幅被過度抑制。
在一第二種情況下，記憶體控制器110可以將與晶粒上終端器ODT1和ODT2對應的模式暫存器設定值設定為4，導致晶粒上終端器ODT1和ODT2的電阻值RODT為120歐姆。另外，雜訊抑制控制電路910可以基於晶粒上終端器ODT1和ODT2相對應的模式暫存器設定值將雜訊抑制控制訊號NSC設定為低邏輯狀態，導致各個電阻器DR耦接到差動放大器802的負輸入端和正輸入端。
請參考圖8B，假設資料選通訊號DQS_t上的雜訊的振幅為134mV，則節點B1處的電壓VB1(例如，DQS_t)可計算為VB1＝134*((DR//RODT)/(CR+(DR//RODT))) =134* ((40//120)/(50+(40//120))) = 134 * (30/(50+30)) = 50.3mV。可以以類似的方式計算節點B2處的電壓VB2(例如，DQS_c)。具體地，當晶粒上終端器ODT1和ODT2導通並且雜訊抑制電路812A和812B的電晶體Q1至Q6導通時，資料選通訊號DQS_t和DQS_c上的雜訊的振幅可以降低到一特定電壓以下，例如大約90mV。這防止了由差動放大器802所產生的資料選通訊號*DQS_t和*DQS_c的邏輯狀態受到雜訊的影響。應當理解，在第二種情況下，資料選通訊號DQS_t和DQS_c的振幅不會被過度抑制。
圖9A是電路示意圖，例示本揭露一實施例呈第四配置的接收器電路。圖9B是等效電路示意圖，例示圖9A的接收器電路。
在一些實施例中，圖9A所示的接收器電路900可包括與圖4中的雜訊抑制電路412A和412B類似的雜訊抑制電路912A和912B。為了描述的目的，假設資料選通訊號*DQS_t和*DQS_c處於低邏輯狀態，導致電晶體Q1-Q2和Q4-Q5導通。另外，與晶粒上終端器ODT1和ODT2相對應的模式暫存器設定值可以被記憶體控制器110設定為1，導致晶粒上終端器ODT1和ODT2的電阻值RODT為40歐姆，如圖9A所示。因此，雜訊抑制控制電路910可以基於模式暫存器設定值將雜訊抑制控制訊號NSC設定為低邏輯狀態，導致各個電阻器DR與差動放大器802的負輸入端和正輸入端斷開耦接。
請參考圖9B，假設資料選通訊號DQS_t上的雜訊的振幅為134mV，則節點B1處的電壓VB1(例如，DQS_t)可計算為VB1＝134*(RODT/(CR+RODT))＝134*( 40 /(50+40))= 59.5mV。可以以類似的方式計算節點B2(例如，DQS_c)處的電壓VB2(例如，DQS_c)。具體地，當晶粒上終端器ODT1和ODT2截止並且雜訊抑制電路912A和912B的電晶體Q3和Q6截止時，資料選通訊號DQS_t和DQS_c上的雜訊的振幅可以降低到一特定電壓以下，例如大約90mV。這防止了由差動放大器902所產生的資料選通訊號*DQS_t和*DQS_c的邏輯狀態受到雜訊的影響。
圖10是電路示意圖，例示本揭露另一實施例的接收器電路。
圖10所示的接收器電路1000可以類似圖4所示的接收器電路400，不同之處在於電晶體Q1和Q4由資料選通訊號DQS_c所控制，而電晶體Q2和Q5則由資料選通訊號DQS_t所控制。圖10所示的接收器電路1000的操作可與圖4所示的接收器電路400的操作類似，在此不再贅述。
圖11是電路示意圖，例示本揭露再另一實施例的接收器電路。
圖11所示的接收器電路1100可以類似圖4所示的接收器電路400，不同之處在於電晶體Q1和Q4由資料選通訊號DQS_c’所控制，電晶體Q2和Q5由資料選通訊號DQS_t’所控制。
在一些實施例中，記憶體元件120可以使用0.6V或1.1V的一電源電壓來操作。然而，來自記憶體控制器110的資料選通訊號DQS_c與DQS_t的振幅介於50mv與100mv之間，其電壓位準不足以讓控制電路122對記憶體元件120執行寫入或讀取操作。另外，由於電晶體Q1-Q2和Q4-Q5的臨界電壓可以在0.5V和0.7V之間，所以資料選通訊號DQS_c和DQS_t的振幅不足以導通電晶體Q1-Q2和Q4-Q5。放大器1104和1106產生的放大資料選通訊號DQS_c’和DQS_t’的振幅可以在0.6V和1.1V之間，其電壓位準足以讓控制電路122對記憶體元件120進行寫入或讀取操作，並且足以導通電晶體Q1-Q2和Q4-Q5。圖11所示的接收器電路1100的操作可與圖4所示的接收器電路400的操作類似，在此不再贅述。
圖12是流程示意圖，例示本揭露一實施例的資料選通訊號自適應雜訊抑制方法1200。請參考圖1、圖4及圖12。
步驟1210:判斷來自一記憶體控制器(例如，記憶體控制器110)的一第一資料選通訊號(例如，第一DQS，例如DQS_c)和一第二資料選通訊號(例如，第二DQS，例如DQS_t)是否滿足一第一條件(例如，DQS_c=DQS_t=0)。當判斷該第一資料選通訊號和該第二資料選通訊號滿足該第一條件時，執行步驟1220。當判斷該第一資料選通訊號和該第二資料選通訊號不滿足該第一條件時，執行步驟1230。舉例來說，當該記憶體控制器的一寫入資料選通(WDQS)功能關閉時，來自該記憶體控制器的處於低邏輯狀態的資料選通訊號DQS_t和DQS_c可能會受到其上的雜訊的影響，因為雜訊會被LPDDR4記憶體的接收電路中的差動放大器所放大，導致LPDDR4記憶體控制電路故障或失效。
步驟1220：判斷一第一晶粒上終端器(例如ODT1)和一第二晶粒上終端器(例如ODT2)所對應的一模式暫存器設定值(MRSV)是否大於N，其中N為正整數。舉例來說，雜訊抑制控制電路410可以判斷該模式暫存器設定值是否大於N(例如，2)。響應於該模式暫存器設定值大於N，執行步驟1240。響應於該模式暫存器設定值等於或小於N，執行步驟1230。
在一些實施例中，當與晶粒上終端器ODT1和ODT2所對應的該模式暫存器設定值(MRSV)被設定為0時，晶粒上終端器ODT1和ODT2可以被關閉以用作開路(例如，電阻=∞)。當晶粒上終端器ODT1和ODT2所對應的該模式暫存器設定值設定為1、2、3、4和5時，晶粒上終端器ODT1和ODT2的電阻值可以是分別為40歐姆、60歐姆、80歐姆、120歐姆、240歐姆，但本揭露並不以此為限。
步驟1230:將一第一電阻器(例如，低側電阻器DR)和一第二電阻器(例如，高側電阻器DR) 分別從該差動放大器(例如，差動放大器402)的一第一輸入端(例如，負輸入端)和一第二輸入端(例如，正輸入端)斷開耦接。舉例來說，當MRSV等於或低於N(例如，2)時，可以象徵晶粒上終端器ODT1和ODT2的電阻值相對較低，例如約40或60歐姆。如果雜訊抑制電路412A和412B的各個電阻器DR耦接到差動放大器402的負輸入端和正輸入端，則接收器電路400的雜訊抑制能力可能過強，導致資料選通訊號 DQS_t 和 DQS_c 過度抑制。因此，雜訊抑制控制電路410可以發出低邏輯狀態的雜訊抑制控制訊號NSC來截止電晶體Q3和Q6，導致各個電阻器DR與差動放大器402的負輸入端和正輸入端斷開耦接。
步驟1240：將該第一電阻器(例如，低側電阻器DR)和該第二電阻器(例如，高側電阻器DR)分別與該差動放大器(例如，差動放大器402)的該第一輸入端(例如，負輸入端)和該第二輸入端(例如，正輸入端)耦接。舉例來說，當MRSV大於N(例如，2)時，可能表示晶粒上終端器ODT1和ODT2的電阻值相對較高，例如大約80、120或240歐姆。如果雜訊抑制電路412A和412B的各個電阻器DR耦接差動放大器402的負輸入端和正輸入端，則接收器電路400的雜訊抑制能力不會太強，導致資料選通訊號DQS_t和DQS_c沒有過度抑制。因此，雜訊抑制控制電路410可發出高邏輯狀態的雜訊抑制控制訊號NSC來導通電晶體Q3和Q6，導致各個電阻器DR耦接到差動放大器402的負輸入端和正輸入端。
本揭露之一實施例提供一種記憶體元件。該記憶體元件包括一記憶體單元陣列、一控制電路以及一接收器電路。該控制電路經配置以控制該記憶體單元陣列的資料存取。該接收器電路經配置以從一記憶體控制器接收一第一資料選通訊號和一第二資料選通訊號。該接收器電路包括一差動放大器、一第一晶粒上終端器、一第二晶粒上終端器、一雜訊抑制控制電路、一第一雜訊抑制電路以及一第二雜訊抑制電路。該差動放大器經配置以放大該第一資料選通訊號和該第二資料選通訊號，以產生一第三資料選通訊號和一第四資料選通訊號。該第一晶粒上終端器耦接到該差動放大器的一第一輸入端。該第二晶粒上終端器耦接到該差動放大器的一第二輸入端。該雜訊抑制控制電路經配置以根據與該第一晶粒上終端器和該第二晶粒上終端器對應的一模式暫存器設定值，而產生一雜訊抑制控制訊號。該第一雜訊抑制電路經配置以根據該第三資料選通訊號、該第四資料選通訊號以及該雜訊抑制控制訊號而選擇性地將一第一電阻器耦接到該差動放大器的該第一輸入端。該第二雜訊抑制電路經配置以根據該第三資料選通訊號、該第四資料選通訊號以及該雜訊抑制控制訊號而選擇性地將依第二電阻器耦接到該差動放大器的該第二輸入端。
在一些實施例中，該第一晶粒上終端器的一第一電阻值和該第二晶粒上終端器的一第二電阻值基本上相同。
在一些實施例中，該第一電阻值和該第二電阻值是基於與該第一晶粒上終端器和該第二晶粒上終端器所對應的一模式暫存器設定值來決定的。
在一些實施例中，當該模式暫存器設定值等於0時，該第一晶粒上終端器和該第二晶粒上終端器是呈開路。
在一些實施例中，當該模式暫存器設定值設定為1時，該第一電阻器的一第三電阻值和該第二電阻器的一第四電阻值基本上等於該第一電阻值和該第二電阻值。
在一些實施例中，響應於該模式暫存器設定值大於一特定值，該雜訊抑制控制電路所產生的該雜訊抑制控制訊號處於一高邏輯狀態，並且響應於該模式暫存器設定值等於或小於該特定值，該雜訊抑制控制電路所產生的該雜訊抑制控制訊號處於一低邏輯狀態。該特定值為2。
在一些實施例中，該第一雜訊抑制電路包括一第一電晶體、一第二電晶體、一第一電阻器和一第三電晶體。該第一電晶體具有耦接到該第三資料選通訊號的一控制端、耦接到該差動放大器的該第一輸入端的一第一端、以及耦接到一第一節點的一第二端。該第二電晶體具有耦接到該第四資料選通訊號的一控制端、耦接到該第一節點的一第一端、以及耦接到一第二節點的一第二端。該第一電阻器耦接在該第二節點和一第三節點之間。該第三電晶體具有耦接到該雜訊抑制控制訊號的一控制端、耦接到該第三節點的一第一端、以及耦接到一接地電壓的一第二端。
在一些實施例中，該第二雜訊抑制電路包括一第四電晶體、一第五電晶體、一第二電阻器和一第六電晶體。該第四電晶體具有耦接到該第三資料選通訊號的一控制端、耦接到該差動放大器的該第二輸入端的一第一端、以及耦接到一第四節點的一第二端。該第五電晶體具有耦接到該第四資料選通訊號的一控制端、耦接到該第四節點的一第一端、以及耦接到一第五節點的一第二端。該第二電阻器耦接在該第五節點和一第六節點之間。該第六電晶體具有耦接到該雜訊抑制控制訊號的一控制端、耦接到該第六節點的一第一端、以及耦接到該接地電壓的一第二端。
在一些實施例中，該第一電晶體、該第二電晶體、該第四電晶體和該第五電晶體為P型電晶體，該第三電晶體和該第六電晶體為N型電晶體。
在一些實施例中，當該第三資料選通訊號和該第四資料選通訊號中的任何一個處於一高邏輯狀態時，該第一電阻器和該第二電阻器分別與該差動放大器的該第一輸入端和該第二輸入端斷開耦接。
在一些實施例中，當該第三資料選通訊號和該第四資料選通訊號處於該低邏輯狀態且該雜訊抑制控制訊號處於該高邏輯狀態時，該第一電阻器與該第二電阻器分別耦接該差動放大器的該第一輸入端與該第二輸入端。
本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一記憶體單元陣列、一控制電路以及一介面電路。該控制電路經配置以控制該記憶體單元陣列的資料存取。該介面電路，經配置以從一記憶體控制器接收一第一資料選通訊號和一第二資料選通訊號。該介面電路包括一接收器電路。該接收器電路經配置以放大該第一資料選通訊號和該第二資料選通訊號，以產生一第三資料選通訊號和一第四資料選通訊號。響應於該第一資料選通訊號和該第二資料選通訊號滿足一預定條件，該接收器電路還經配置以基於一模式暫存器設定值選擇性地將一第一電阻器和一第二電阻器分別耦接到該第一資料選通訊號和該第二資料選通訊號以用於雜訊抑制。
在一些實施例中，該接收器電路包括一差動放大器、一第一晶粒上終端器和一第二晶粒上終端器。該差動放大器經配置以放大該第一資料選通訊號和該第二資料選通訊號以產生該第三資料選通訊號和該第四資料選通訊號。該第一晶粒上終端器耦接到該差動放大器的一第一個輸入端。該第二晶粒上終端器耦接到該差動放大器的一第二輸入端。基於該模式暫存器設定值來決定該第一晶粒上終端器的一第一電阻值和該第二晶粒上終端器的一第二電阻值。
在一些實施例中，該第一晶粒上終端器的一第一電阻值和該第二晶粒上終端器的一第二電阻值基本上相同。
在一些實施例中，當該模式暫存器設定值等於0時，該第一晶粒上終端器和該第二晶粒上終端器是呈開路。
在一些實施例中，該接收器電路還包括一雜訊抑制控制電路、一第一雜訊抑制電路和一第二雜訊抑制電路。該雜訊抑制控制電路經配置以基於與該第一晶粒上終端器和該第二晶粒上終端器相對應的該模式暫存器設定值來產生一雜訊抑制控制訊號。該第一雜訊抑制電路經配置以根據一第一控制訊號、一第二控制訊號以及該雜訊抑制控制訊號選擇性地將該第一電阻器耦接到該差動放大器的該第一輸入端。該第二雜訊抑制電路經配置以根據該第一控制訊號、該第二控制訊號以及該雜訊抑制控制訊號選擇性地將該第二電阻器耦接到該差動放大器的該第二輸入端。
在一些實施例中，該第一控制訊號和該第二控制訊號分別是該第三資料選通訊號和該第四資料選通訊號。
在一些實施例中，該第一控制訊號和該第二控制訊號分別是該第一資料選通訊號和該第二資料選通訊號。
在一些實施例中，該接收器電路還包括一第一放大器和一第二放大器。該第一放大器經配置以放大該第一資料選通訊號以產生一第一放大資料選通訊號。該第二放大器經配置以放大該第二資料選通訊號以產生一第二放大資料選通訊號。該第一控制訊號和該第二控制訊號分別是該第一放大資料選通訊號和該第二放大資料選通訊號。
在一些實施例中，當該模式暫存器設定值設定為1時，該第一電阻器的一第三電阻值和該第二電阻器的一第四電阻值基本上等於該第一電阻值和該第二電阻值。
在一些實施例中，響應於該模式暫存器設定值大於一特定值，該雜訊抑制控制電路所產生的該雜訊抑制控制訊號處於一高邏輯狀態。響應於該模式暫存器設定值等於或小於該特定值，該雜訊抑制控制電路所產生的該雜訊抑制控制訊號處於一低邏輯狀態。該特定值是2。
在一些實施例中，該第一雜訊抑制電路包括一第一電晶體、一第二電晶體、一第一電阻器和一第三電晶體。該第一電晶體具有耦接到該第一控制訊號的一控制端、耦接到該差動放大器的該第一輸入端的一第一端、以及耦接到一第一節點的一第二端。該第二電晶體具有耦接到該第二控制訊號的一控制端、耦接到該第一節點的一第一端、以及耦接到一第二節點的一第二端。該第一電阻器耦接在該第二節點和一第三節點之間。該第三電晶體具有耦接到該雜訊抑制控制訊號的一控制端、耦接到該第三節點的一第一端、以及耦接到一接地電壓的一第二端。
在一些實施例中，該第二雜訊抑制電路包括一第四電晶體、一第五電晶體、一第二電阻器和一第六電晶體。該第四電晶體具有耦接到該第一控制訊號的一控制端、耦接到該差動放大器的該第二輸入端的一第一端、以及耦接到一第四節點的一第二端。該第五電晶體具有耦接到該第二控制訊號的一控制端、耦接到該第四節點的一第一端、以及耦接到一第五節點的一第二端。該第二電阻器耦接在該第五節點和一第六節點之間。該第六電晶體具有耦接到該雜訊抑制控制訊號的一控制端、耦接到該第六節點的一第一端、以及耦接到該接地電壓的一第二端。
在一些實施例中，該第一電晶體、該第二電晶體、該第四電晶體和該第五電晶體為P型電晶體，該第三電晶體和該第六電晶體為N型電晶體。
本揭露之另一實施例提供一種用於記憶體元件的自適應雜訊抑制方法。該記憶體元件包括一接收器電路，該接收器電路具有一差動放大器、一第一晶粒上終端器、一第二晶粒上終端器。該方法包括下列步驟：判斷來自一記憶體控制器的一第一資料選通訊號和一第二資料選通訊號是否滿足一第一條件；響應於該第一資料選通訊號和該第二資料選通訊號滿足該第一條件，判斷與該第一晶粒上終端器和該第二晶粒上終端器相關聯的一模式暫存器設定值是否大於N，其中N為正整數；以及響應於該模式暫存器設定值不大於N，將一第一電阻器和一第二電阻器分別與該差動放大器的一第一輸入端和一第二輸入端斷開耦接；以及響應於該模式暫存器設定值大於N，將該第一電阻器和該第二電阻器分別耦接到該差動放大器的該第一輸入端與該第二輸入端。
在一些實施例中，該方法還包括以下步驟：響應於該第一資料選通訊號和該第二資料選通訊號滿足該第一條件，將該第一電阻器和該第二電阻器分別與該差動放大器的該第一輸入端和該第二輸入端斷開耦接。
在一些實施例中，該第一條件象徵該第一資料選通訊號和該第二資料選通訊號處於一低邏輯狀態。
在一些實施例中，基於與該第一晶粒上終端器和該第二晶粒上終端器相對應的該模式暫存器設定值來決定該第一晶粒上終端器的一第一電阻值和該第二晶粒上終端器的一第二電阻值。
在一些實施例中，該接收器電路還包括一雜訊抑制控制電路、一第一雜訊抑制電路和一第二雜訊抑制電路。該方法還包括以下步驟：利用該差動放大器放大該第一資料選通訊號與該第二資料選通訊號，以產生一第三資料選通訊號和一第四資料選通訊號；利用該雜訊抑制控制電路根據該第一晶粒上終端器與該第二晶粒上終端器所對應的該模式暫存器設定值，以產生一雜訊抑制控制訊號；利用該第一雜訊抑制電路根據該第三資料選通訊號、該第四資料選通訊號以及該雜訊抑制控制訊號選擇性地將該第一電阻器耦接到該差動放大器的該第一輸入端；以及利用該第二雜訊抑制電路根據該第三資料選通訊號、該第四資料選通訊號、該雜訊抑制控制訊號選擇性地將該第二電阻器耦接到該差動放大器的該第二輸入端。
在一些實施例中，響應於該模式暫存器設定值大於一特定值，該雜訊抑制控制電路所產生的該雜訊抑制控制訊號處於一高邏輯狀態，並且響應於該模式暫存器設定值等於或小於該特定值，該雜訊抑制控制電路所產生的該雜訊抑制控制訊號處於一低邏輯狀態。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
11:指令控制訊號 12:資料訊號 13:資料選通訊號 14:資料選通訊號 15:匯流排 100:電子元件 110:記憶體控制器 120:記憶體元件 121:介面電路 122:控制電路 123:記憶體單元陣列 200:接收器電路 202:差動放大器 302:雜訊 304:雜訊 306:雜訊 400:接收器電路 402:差動放大器 410:雜訊抑制控制電路 412A:雜訊抑制電路 412B:雜訊抑制電路 500:接收器電路 502:差動放大器 600:接收器電路 602:差動放大器 610:雜訊抑制控制電路 612A:雜訊抑制電路 612B:雜訊抑制電路 700:接收器電路 702:差動放大器 712A:雜訊抑制電路 712B:雜訊抑制電路 800:接收器電路 802:差動放大器 810: 雜訊抑制控制電路 812A:雜訊抑制電路 812B:雜訊抑制電路 900:接收器電路 902:差動放大器 910: 雜訊抑制控制電路 912A:雜訊抑制電路 912B:雜訊抑制電路 1000:接收器電路 1100:接收器電路 1104:放大器 1106:放大器 1210:步驟 1211:接收器電路 1220:步驟 1230:步驟 1240:步驟 A1:連接埠 A2:連接埠 B1:節點 B2:節點 CR:輸出電阻值 DQS_c, DQS_t:資料選通訊號 DQS_c’, DQS_t’:資料選通訊號 *DQS_c, *DQS_t:資料選通訊號 DR:電阻器 MRS:模式暫存器組 MRSV:模式暫存器設定值 NSC:雜訊抑制控制訊號 ODT1:晶粒上終端器 ODT2:晶粒上終端器 Q1~Q6:電晶體 RODT:電阻值 T:時脈週期 t(n-4), t(n-3), t(n-2), t(n-1), t0, t1, t2, t3, t4, t5, t6:時間 tWPRE:持續時間 VA:特定電壓 VB1:電壓 VB2:電壓
藉由參考詳細描述以及申請專利範圍而可以獲得對本揭露更完整的理解。本揭露還應理解為與圖式的元件編號相關聯，而圖式的元件編號在整個描述中代表類似的元件。 圖1是方塊示意圖，例示本揭露一實施例一電子元件。 圖2是電路示意圖，例示本揭露一實施例的接收器電路。 圖3A到圖3F是波形示意圖，例示本揭露一實施例在寫入操作期間的資料選通訊號。 圖4是電路示意圖，例示本揭露另一實施例的接收器電路。 圖5A是電路示意圖，例示本揭露一實施例呈第一配置的接收器電路。 圖5B是等效電路示意圖，例示圖5A的接收器電路。 圖6A是電路示意圖，例示本揭露一實施例呈第二配置的接收器電路。 圖6B是等效電路示意圖，例示圖6A的接收器電路。 圖7A是電路示意圖，例示本揭露一實施例呈第三配置的接收器電路。 圖7B是等效電路示意圖，例示圖7A的接收器電路。 圖8A是電路示意圖，例示本揭露一實施例呈第四配置的接收器電路。 圖8B是等效電路示意圖，例示圖8A的接收器電路。 圖9A是電路示意圖，例示本揭露一實施例呈第四配置的接收器電路。 圖9B是等效電路示意圖，例示圖9A的接收器電路。 圖10是電路示意圖，例示本揭露另一實施例的接收器電路。 圖11是電路示意圖，例示本揭露再另一實施例的接收器電路。 圖12是流程示意圖，例示本揭露一實施例的資料選通訊號自適應雜訊抑制方法。
100:電子元件 11:指令控制訊號 110:記憶體控制器 12:資料訊號 120:記憶體元件 121:介面電路 1211:接收器電路 122:控制電路 123:記憶體單元陣列 13:資料選通訊號 14:資料選通訊號 15:匯流排 DQS_c、DQS_t:資料選通訊號 MRS:模式暫存器組

Claims (20)

  1. 一種記憶體元件，包括： 一記憶體單元陣列； 一控制電路，經配置以控制該記憶體單元陣列的資料存取；以及 一接收器電路，經配置以從一記憶體控制器接收一第一資料選通訊號和一第二資料選通訊號，其中該接收器電路包括： 一差動放大器，經配置以放大該第一資料選通訊號和該第二資料選通訊號，以產生一第三資料選通訊號和一第四資料選通訊號； 一第一晶粒上終端器，耦接到該差動放大器的一第一輸入端； 一第二晶粒上終端器，耦接到該差動放大器的一第二輸入端； 一雜訊抑制控制電路，經配置以根據與該第一晶粒上終端器和該第二晶粒上終端器對應的一模式暫存器設定值，而產生一雜訊抑制控制訊號； 一第一雜訊抑制電路，經配置以根據該第三資料選通訊號、該第四資料選通訊號以及該雜訊抑制控制訊號而選擇性地將一第一電阻器耦接到該差動放大器的該第一輸入端；以及 一第二雜訊抑制電路，經配置以根據該第三資料選通訊號、該第四資料選通訊號以及該雜訊抑制控制訊號而選擇性地將依第二電阻器耦接到該差動放大器的該第二輸入端。
  2. 如請求項1所述之記憶體元件，其中該第一晶粒上終端器的一第一電阻值和該第二晶粒上終端器的一第二電阻值基本上相同。
  3. 如請求項2所述之記憶體元件，其中該第一電阻值和該第二電阻值是根據該第一晶粒上終端器和該第二晶粒上終端器對應的該模式暫存器設定值來確定的。
  4. 如請求項3所述之記憶體元件，其中當該模式暫存器設定值等於0時，該第一晶粒上終端器和該第二晶粒上終端器是呈開路。
  5. 如請求項4所述之記憶體元件，其中當該模式暫存器設定值設定為1時，該第一電阻器的一第三電阻值和該第二電阻器的一第四電阻值基本上等於該第一電阻值和該第二電阻值。
  6. 如請求項1所述之記憶體元件，其中響應於該模式暫存器設定值大於一特定值，藉由該雜訊抑制控制電路所產生的該雜訊抑制控制訊號處於一高邏輯狀態，並且響應於該模式暫存器設定值等於或小於該特定值，藉由該雜訊抑制控制電路所產生的該雜訊抑制控制訊號處於一低邏輯狀態。
  7. 如請求項6所述之記憶體元件，其中該特定值為2。
  8. 如請求項6所述之記憶體元件，其中該第一雜訊抑制電路包括： 一第一電晶體，具有耦接到該第三資料選通訊號的一控制端、耦接到該差動放大器的該第一輸入端的一第一端、以及耦接到一第一節點的一第二端； 一第二電晶體，具有耦接到該第四資料選通訊號的一控制端、耦接到該第一節點的一第一端以及耦接到一第二節點的一第二端； 該第一電阻器，耦接在該第二節點與一第三節點之間；以及 一第三電晶體，具有耦接到該雜訊抑制控制訊號的一控制端、耦接到該第三節點的一第一端、以及耦接到一接地電壓的一第二端。
  9. 如請求項8所述之記憶體元件，其中該第二雜訊抑制電路包括： 一第四電晶體，具有耦接到該第三資料選通訊號的一控制端、耦接到該差動放大器的該第二輸入端的一第一端、以及耦接到一第四節點的一第二端； 一第五電晶體，具有耦接到該第四資料選通訊號的一控制端，耦接到該第四節點的一第一端、以及耦接到一第五節點的一第二端； 該第二電阻器，耦接在該第五節點與一第六節點之間；以及 一第六電晶體，具有耦接到該雜訊抑制控制訊號的一控制端、耦接到該第六節點的一第一端、以及耦接到該接地電壓的一第二端。
  10. 如請求項9所述之記憶體元件，其中該第一電晶體、該第二電晶體、該第四電晶體和該第五電晶體為P型電晶體，以及該第三電晶體和該第六電晶體為N型電晶體。
  11. 如請求項10所述之記憶體元件，其中當該第三資料選通訊號和該第四資料選通訊號中的任何一個處於該高邏輯狀態時，該第一電阻器和該第二電阻器分別與該差動放大器的該第一輸入端和該第二輸入端斷開耦接。
  12. 如請求項11所述之記憶體元件，其中當該第三資料選通訊號與該第四資料選通訊號處於該低邏輯狀態且該雜訊抑制控制訊號處於該高邏輯狀態時，該第一電阻器與該第二電阻器分別耦接該差動放大器的該第一輸入端與該第二輸入端。
  13. 一種記憶體元件，包括： 一記憶體單元陣列； 一控制電路，經配置以控制該記憶體單元陣列的資料存取；以及 一介面電路，經配置以從一記憶體控制器接收一第一資料選通訊號和一第二資料選通訊號，其中該介面電路包括： 一接收器電路，經配置以放大該第一資料選通訊號和該第二資料選通訊號，以產生一第三資料選通訊號和一第四資料選通訊號； 其中響應於該第一資料選通訊號和該第二資料選通訊號滿足一預定條件，該接收器電路還經配置以基於一模式暫存器設定值選擇性地將一第一電阻器和一第二電阻器分別耦接到該第一資料選通訊號和該第二資料選通訊號以用於雜訊抑制。
  14. 如請求項13所述之記憶體元件，其中該接收器電路包括： 一差動放大器，經配置以放大該第一資料選通訊號和該第二資料選通訊號，以產生該第三資料選通訊號和該第四資料選通訊號； 一第一晶粒上終端器，耦接到該差動放大器的一第一輸入端；以及 一第二晶粒上終端器，耦接到該差動放大器的一第二輸入端； 其中該第一晶粒上終端器的一第一電阻值和該第二晶粒上終端器的一第二電阻值是基於該模式暫存器設定值所確定的。
  15. 如請求項14所述之記憶體元件，其中該第一晶粒上終端器的該第一電阻值和該第二晶粒上終端器的該第二電阻值基本上相同。
  16. 如請求項15所述之記憶體元件，其中當該模式暫存器設定值等於0時，該第一晶粒上終端器和該第二晶粒上終端器是呈開路。
  17. 如請求項15所述之記憶體元件，該接收器電路還包括： 一雜訊抑制控制電路，經配置以根據該第一晶粒上終端器和該第二晶粒上終端器對應的該模式暫存器設定值，而產生一雜訊抑制控制訊號； 一第一雜訊抑制電路，經配置以根據一第一控制訊號、一第二控制訊號以及該雜訊抑制控制訊號選擇性地將該第一電阻器耦接到該差動放大器的該第一輸入端；以及 一第二雜訊抑制電路，經配置以根據該第一控制訊號、該第二控制訊號和該雜訊抑制控制訊號選擇性地將該第二電阻器耦接到該差動放大器的該第二輸入端。
  18. 如請求項17所述之記憶體元件，其中該第一控制訊號和該第二控制訊號分別是該第三資料選通訊號和該第四資料選通訊號。
  19. 如請求項17所述之記憶體元件，其中該第一控制訊號和該第二控制訊號分別是該第一資料選通訊號和該第二資料選通訊號。
  20. 如請求項17所述之記憶體元件，其中該接收器電路還包括： 一第一放大器，經配置以放大該第一資料選通訊號以產生一第一放大資料選通訊號；以及 一第二放大器，經配置以放大該第二資料選通訊號以產生一第二放大資料選通訊號； 其中該第一控制訊號和該第二控制訊號分別為該第一放大資料選通訊號與該第二放大資料選通訊號。
TW113109293A 2024-01-03 2024-03-13 資料選通訊號的自適應雜訊抑制方法及使用該方法的記憶體元件 TWI892507B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US18/402,797 US12469524B2 (en) 2024-01-03 2024-01-03 Method for adaptive noise suppression on data strobe signals and memory device using the same
US18/402,797 2024-01-03

Publications (2)

Publication Number Publication Date
TW202529107A TW202529107A (zh) 2025-07-16
TWI892507B true TWI892507B (zh) 2025-08-01

Family

ID=96174277

Family Applications (2)

Application Number Title Priority Date Filing Date
TW113140991A TW202529108A (zh) 2024-01-03 2024-03-13 資料選通訊號的自適應雜訊抑制方法及使用該方法的記憶體元件
TW113109293A TWI892507B (zh) 2024-01-03 2024-03-13 資料選通訊號的自適應雜訊抑制方法及使用該方法的記憶體元件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW113140991A TW202529108A (zh) 2024-01-03 2024-03-13 資料選通訊號的自適應雜訊抑制方法及使用該方法的記憶體元件

Country Status (3)

Country Link
US (3) US12469524B2 (zh)
CN (2) CN120260633A (zh)
TW (2) TW202529108A (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790821B1 (ko) * 2006-11-15 2008-01-03 삼성전자주식회사 반도체 메모리 장치에서의 온다이 터미네이션 회로
US7969799B2 (en) * 2007-10-09 2011-06-28 Lsi Corporation Multiple memory standard physical layer macro function

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7289386B2 (en) * 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
US8504788B2 (en) * 2006-12-20 2013-08-06 Rambus Inc. Memory controller, system and method for read signal timing calibration
US8988102B2 (en) * 2011-02-02 2015-03-24 Rambus Inc. On-die termination
US8638622B2 (en) * 2011-07-06 2014-01-28 Arm Limited Apparatus and method for receiving a differential data strobe signal
JP2013074563A (ja) * 2011-09-29 2013-04-22 Elpida Memory Inc 半導体装置
US9389637B2 (en) * 2012-04-25 2016-07-12 Rambus Inc. Methods and systems for recovering intermittent timing-reference signals
JP6190697B2 (ja) * 2013-11-07 2017-08-30 ルネサスエレクトロニクス株式会社 半導体装置
US9583176B1 (en) * 2015-09-24 2017-02-28 Intel Corporation Variable weak leaker values during read operations
US10366041B2 (en) * 2017-01-27 2019-07-30 Micron Technology, Inc. Methods and apparatuses for differential signal termination
US20180322914A1 (en) * 2017-05-03 2018-11-08 Mediatek Inc. Multi-rank topology of memory module and associated control method
US10657009B2 (en) * 2018-01-22 2020-05-19 Dell Products, L.P. System and method to dynamically increase memory channel robustness at high transfer rates
KR102621098B1 (ko) * 2018-07-23 2024-01-04 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US11217299B2 (en) * 2019-11-15 2022-01-04 Electronics And Telecommunications Research Institute Device and method for calibrating reference voltage
US11804261B2 (en) * 2021-05-07 2023-10-31 Micron Technology, Inc. Termination for single-ended mode
JP2023039342A (ja) * 2021-09-08 2023-03-20 キオクシア株式会社 半導体装置及び半導体装置の出力信号のデューティ比の補正方法
US11816352B2 (en) * 2021-10-22 2023-11-14 Realtek Semiconductor Corporation Electronic device, data strobe gate signal generator circuit and data strobe gate signal generating method
US12322470B2 (en) * 2022-04-19 2025-06-03 SK Hynix Inc. Semiconductor devices and semiconductor systems calibrating termination resistance

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790821B1 (ko) * 2006-11-15 2008-01-03 삼성전자주식회사 반도체 메모리 장치에서의 온다이 터미네이션 회로
US7969799B2 (en) * 2007-10-09 2011-06-28 Lsi Corporation Multiple memory standard physical layer macro function

Also Published As

Publication number Publication date
US20250218471A1 (en) 2025-07-03
US20250218482A1 (en) 2025-07-03
CN120260633A (zh) 2025-07-04
TW202529107A (zh) 2025-07-16
US12469524B2 (en) 2025-11-11
TW202529108A (zh) 2025-07-16
US20250218472A1 (en) 2025-07-03
CN120260637A (zh) 2025-07-04
US12505867B2 (en) 2025-12-23

Similar Documents

Publication Publication Date Title
US7557603B2 (en) Method and apparatus for output driver calibration, and memory devices and system embodying same
JP2006180559A (ja) 調整可能出力ドライバ回路
US10825506B2 (en) Systems and methods for improving output signal quality in memory devices
US8334706B2 (en) Impedance calibration mode control circuit
JP2022536209A (ja) メモリデバイスのラッチ回路
US10672437B2 (en) Lower power auto-zeroing receiver incorporating CTLE, VGA, and DFE
US20190259441A1 (en) Systems and methods for conserving power in signal quality operations for memory devices
TWI892507B (zh) 資料選通訊號的自適應雜訊抑制方法及使用該方法的記憶體元件
TWI895990B (zh) 阻抗校準電路與方法
US10580478B2 (en) Systems and methods for generating stagger delays in memory devices
US12394475B2 (en) Memory device and method for adjusting logic states of data strobe signals used by memory device
TW202526607A (zh) 資料選通訊號的控制方法以及使用該方法的記憶體元件
TWI892401B (zh) 記憶體裝置及其雜訊抑制方法
US12462868B2 (en) Systems and methods for improved dual-tail latch with load control
US11417391B2 (en) Systems and methods for level down shifting drivers