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TWI885741B - 具有經過改善的p-n接面的記憶體元件 - Google Patents

具有經過改善的p-n接面的記憶體元件 Download PDF

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TWI885741B
TWI885741B TW113105266A TW113105266A TWI885741B TW I885741 B TWI885741 B TW I885741B TW 113105266 A TW113105266 A TW 113105266A TW 113105266 A TW113105266 A TW 113105266A TW I885741 B TWI885741 B TW I885741B
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Inventor
蘇國輝
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南亞科技股份有限公司
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Abstract

本揭露提供一種具有經過改善的P-N接面的記憶體元件。該記憶體元件包括：一半導體基板，具有一第一表面且在該第一表面下方定義有一主動區；一閘極結構，相鄰於該主動區且從該第一表面凹進到該半導體基板；一摻雜構件，延伸至該半導體基板內且被該主動區所圍繞；一導電層，包括從該第一表面延伸到該半導體基板中的一第一部分，以及設置在該摻雜構件之上且耦合至該第一部分的一第二部分；一第一絕緣層，設置為相鄰於該導電層的該第一部分且位於該摻雜構件與該半導體基板的該主動區之間；一第一接觸，設置在該導電層之上且被一第一介電層所圍繞；以及一導電柱，設置在該第一接觸之上。

Description

具有經過改善的P-N接面的記憶體元件
本申請案主張美國第18/531,966號專利申請案之優先權(即優先權日為「2023年12月7日」)，其內容以全文引用之方式併入本文中。
本揭露是有關於一種件記憶體元件及其製造方法，更具體而言，是有關於一種具有絕緣層及與此絕緣層相對應的導電層以形成通道P-N接面的記憶體元件及其製造方法。
動態隨機存取記憶體(Dynamic random access memory,DRAM)是一種用以將資料的位元儲存在積體電路(integrated circuit,IC)內的單獨電容中的半導體配置。DRAM通常被形成為溝槽電容DRAM單元。製造埋入閘極電極的先進方法涉及在包括淺溝槽隔離(shallow trench isolation,STI)結構的主動區(active area,AA)中的溝槽中建構電晶體的閘極電極與字元線。
過去幾十年來，隨著半導體製造技術的持續改善，電子元件的尺寸也相應縮減。隨著P-N接面的尺寸縮減至幾奈米的長度，P-N接面內的不期望的傳導可能會明顯降低DRAM的效能。因此需要避免P-N接面漏電流。
本揭露的一個面向提供一種記憶體元件。該記憶體元件包括：一半導體基板，具有一第一表面且在該第一表面下方定義有一主動區；一閘極結構，相鄰於該主動區且從該第一表面凹進到該半導體基板；一摻雜構件，延伸至該半導體基板內且被該主動區所圍繞；一導電層，包括從該第一表面延伸到該半導體基板中的一第一部分，以及設置在該摻雜構件之上且耦合至該第一部分的一第二部分；一第一絕緣層，設置為相鄰於該導電層的該第一部分且位於該摻雜構件與該半導體基板的該主動區之間；一第一接觸，設置在該導電層之上且被一第一介電層所圍繞；以及一導電柱，設置在該第一接觸之上且設置在該第一接觸與一電容之間，其中該導電層的該第一部分設置在該閘極結構與該摻雜構件之間。
本揭露的另一個面向提供一種記憶體元件。該記憶體元件包括：一半導體基板，定義有一第一主動區及一第二主動區；一閘極結構，相鄰於該第一主動區及該第二主動區且從該半導體基板的一第一表面凹進到該半導體基板；一摻雜構件，延伸至該半導體基板中且被該第一主動區所圍繞；一導電層，包括從該半導體基板的該第一表面延伸到該半導體基板中的一第一部分，以及設置在該摻雜構件之上且耦合到該第一部分的一第二部分；一第一絕緣層，設置為相鄰於該導電層的該第一部分且位於該摻雜構件與該半導體基板的該第一主動區之間，以及一第二絕緣層，設置在該閘極結構之上，其中該第一絕緣層與該第二絕緣層彼此分隔；一第一接觸及第二接觸，設置在該導電層之上且被一第一介電層所圍繞；以及一第一導電柱及一第二導電柱，設置在該第一介電層之上，其中該導電層的該第一部分設置在該閘極結構與該摻雜構件之間。
本揭露的另一個面向提供一種記憶體元件的製備方法。該製備方法包括以下步驟：提供定義有主動區的一半導體基板，其中該半導體基板包括相鄰於該主動區的一閘極結構，以及圍繞該主動區及該閘極結構的一隔離結構；形成延伸到該半導體基板中並位於該主動區內的一凹槽；以及形成順應於該凹槽的一絕緣層。該製備方法還包括：移除該絕緣層的部分，以暴露該凹槽的一第一側，其中該凹槽的該第一側相鄰於該閘極結構；形成一導電層的一第一部分在該凹槽的該第一側上；形成一摻雜構件在該凹槽內且位於該絕緣層及該導電層的該第一部分之上；形成該導電層的一第二部分在該摻雜構件之上且耦合到該導電層的該第一部分；形成一第一接觸在該導電層的該第二部分之上；進行蝕刻製程，以形成一導電柱在該第一接觸之上且形成接觸墊在該導電柱之上；以及形成一第二接觸在該接觸墊之上且形成一電容在該第二接觸之上。
總結而言，因為設置在半導體基板的摻雜構件與主動區之間的絕緣層耦合到相鄰於閘極結構且位於上述摻雜構件之上的導電層，所以可以避免來自P-N接面的漏電流。因此，改善了記憶體元件的整體效能及製造記憶體元件的製程。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
100:第一記憶體元件
101:半導體基板
101a:第一表面
101b:第二表面
101c:第一凹槽
102:隔離結構
103:閘極結構
103a:閘極氧化物
103b:閘極電極
104:主動區
104a:第一主動區
104b:第二凹槽
104c:第一側
104d:第二側
104e:佈植區
104m:第二主動區
105:摻雜構件
105a:頂表面
105b:摻雜材料
106:絕緣層
106a:第一絕緣層
106b:第二絕緣層
106c:頂表面
106x:部分
108:第一導電層
111:導電層
111a:第一部分
111b:第二部分
113:第一導電材料
115:第二導電材料
116’:初始導電柱
116a:導電柱
116b:導電柱
120:第二導電層
121a:接觸
121b:接觸
121m:接觸
122:第一介電層
122’:第二介電層
123:電容
124:第三介電層
124a:子層
124b:子層
124c:子層
125:接觸墊
127:位元線
141:圖案化光罩
142:開口
200:第二記憶體元件
CP:接觸墊
D1:深度
D2:深度
L1:長度
L2:長度
S300:方法
S301:步驟
S302:步驟
S303:步驟
S304:步驟
S305:步驟
S306:步驟
S307:步驟
S308:步驟
S400:方法
S401:步驟
S402:步驟
S403:步驟
S404:步驟
S405:步驟
S406:步驟
S407:步驟
S408:步驟
S409:步驟
S410:步驟
T1:厚度
T2:厚度
T3:厚度
σ:角度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容。需注意的是，依照業界標準慣例，各特徵並未依比例繪製。事實上，為了討論的清楚性，各種特徵的尺寸可以任意增加或減少。
圖1是剖視圖，例示本揭露一些實施例的記憶體元件。
圖2是剖視圖，例示本揭露其他實施例的記憶體元件。
圖3是流程圖，例示本揭露一些實施例的記憶體元件的製備方法。
圖4至圖23是剖視圖，例示本揭露一些實施例的記憶體元件的形成過程中的中間階段。
圖24及圖25是流程圖，例示本揭露一些實施例的記憶體元件的製備方法。
本揭露提供了許多用於實現所提供的主題的不同特徵的不同的實施例或範例。下文所描述的組件及配置的具體範例以簡化本揭露。當然，這些僅僅是例示且並非旨在進行限制。例如，在下文的描述中，在第二特徵之上或上方形成第一特徵可以包括其中第一特徵與第二特徵以直接接觸之方式而被形成的實施例，也可以包括其中在第一特徵與第二特徵之間形成有附加特徵而使得第一特徵與第二特徵可能並非直接接觸的實施例。
此外，本揭露可以在各個範例中重複使用元件符號及/或字母。如此的重複是為了簡單與清楚的目的，且其本身並非限定所討論的各個實施例及/或配置之間的關係。
再者，為了易於描述，可以在本文中使用空間相關用語，例如，「下方」、「之下」、「下部」、「上方」、「上部」或相似用語等，而描述圖式所繪示的一個部件或特徵與另一個部件或特徵的相對關係。除了圖中描繪的方位之外，空間相關術語旨在涵蓋元件在使用或操作中的不同方位。此裝置可以以其他方式定向(旋轉90度或以其他定向)，並且本文中所使用的空間相對描述符可以同樣地被相應解釋。
圖1是剖視圖，例示本揭露一些實施例的第一記憶體元件100。在一些實施例中，第一記憶體元件100包括多個單位單元。
在一些實施例中，第一記憶體元件100包括半導體基板101。在一些實施例中，半導體基板101包括半導體材料，例如，矽、鍺、鎵、砷或其組合。在一些實施例中，半導體基板101包括主體半導體材料。在一些實施例中，半導體基板101是半導體晶圓(例如，矽晶圓)或絕緣體上覆半導體(semiconductor-on-insulator,SOI)晶圓(例如，絕緣體上覆矽晶圓)。在一些實施例中，半導體基板101是矽基板。在一些實施例中，半導體基板101包括輕摻雜單晶矽。在一些實施例中，半導體基板101是p型基板。
在一些實施例中，半導體基板101包括第一表面101a以及與第一表面101a相對的第二表面101b。在一些實施例中，第一表面101a是半導體基板101的前側，其中電子元件或部件隨後形成在第一表面101a之上，並且電性連接到外部電路。在一些實施例中，第二表面101b是半導體基板101的背面，其中不存在電子元件或部件。
在一些實施例中，半導體基板101包括多個彼此分隔的主動區104。每一個主動區104均是半導體基板101中的摻雜區。在一些實施 例中，每一個主動區104水平地延伸於半導體基板101的第一表面101a之上或之下。在一些實施例中，每一個主動區104包括相同類型的摻質。在一些實施例中，每一個主動區104包括與其他主動區104中所包括的摻質類型不同的摻質類型。在一些實施例中，每一個主動區104具有相同的導電類型。在一些實施例中，主動區104包括N型摻質。
在一些實施例中，半導體基板101包括延伸到半導體基板101中的第一凹槽101c。在一些實施例中，第一凹槽101c從第一表面101a朝向半導體基板101的第二表面101b延伸。在一些實施例中，第一個凹槽101c設置在複數個主動區104之間，例如在第一主動區104a及第二主動區104m之間。在一些實施例中，第一凹槽101c從第一表面101a朝向半導體基板101的第二表面101b逐漸縮窄。在一些實施例中，第一凹槽101c的深度實質上大於每一個主動區104的深度。
在一些實施例中，第一記憶體元件100包括設置在第一凹槽101c內的閘極結構103。在一些實施例中，閘極結構103設置在複數個主動區104之間，例如在第一主動區104a及第二主動區104m之間。
在一些實施例中，閘極結構103包括設置在第一凹槽101c內的閘極氧化物103a以及被閘極氧化物103a所圍繞的閘極電極103b。在一些實施例中，閘極氧化物103a設置為順應於第一凹槽101c並且位於第一凹槽101c內。在一些實施例中，閘極氧化物103a沿著第一凹槽101c的整個側壁而設置。在一些實施例中，閘極電極103b順應於閘極氧化物103a。在一些實施例中，閘極氧化物103a包括氧化矽或相似材料。在一些實施例中，閘極電極103b包括導電材料，例如鎢(W)。
在一些實施例中，第一記憶體元件100還包括相鄰於閘極 結構103的隔離結構102。在一些實施例中，隔離結構102從第一表面101a朝向第二表面101b而延伸到半導體基板101中。在一些實施例中，隔離結構102是淺溝槽隔離(STI)。在一些實施例中，隔離結構102定義主動區104的邊界。在一些實施例中，半導體基板101定義有主動區104並且包括圍繞主動區104及閘極結構103的隔離結構102。在一些實施例中，隔離結構102是由絕緣材料所形成，例如，氧化矽、氮化矽、氮氧化矽、其他類似材料或其組合。在一些實施例中，隔離結構102的深度實質上大於閘極結構103的深度。
在一些實施例中，半導體基板101包括延伸到半導體基板101中的第二凹槽104b。在一些實施例中，第二凹槽104b相鄰於閘極結構103。在一些實施例中，第二凹槽104b從第一表面101a朝向半導體基板101的第二表面101b延伸。在一些實施例中，第二凹槽104b從第一表面101a朝向半導體基板101的第二表面101b逐漸縮窄。在一些實施例中，第二凹槽104b設置在其中一個主動區104內，例如在第一主動區104a內。在一些實施例中，第二凹槽104b設置在閘極結構103及隔離結構102之間。在一些實施例中，第二凹槽104b的深度實質上等於或小於第一凹槽101c的深度。在一些實施例中，第二凹槽104b的深度小於第一凹槽101c的深度。在一些實施例中，第二凹槽104b具有相鄰於閘極結構103的第一側104c以及與第一側104c相對的第二側104d。
在一些實施例中，第一記憶體元件100包括設置在第二凹槽104b內的第一絕緣層106a。在一些實施例中，第二凹槽104b的第一側104c透過第一絕緣層106a而暴露。在一些實施例中，第一絕緣層106a順應於第二凹槽104b的第二側104d。在一些實施例中，第一絕緣層106a設 置在第一主動區104a內並被第一主動區104a所圍繞。在一些實施例中，第一絕緣層106a設置在第一主動區104a內且位於與第二凹槽104b相鄰的隔離結構102之上。在一些實施例中，第一絕緣層106a包括氧化物。在一些實施例中，第一絕緣層106a包括氧化矽或相似材料。
在一些實施例中，第一記憶體元件100包括延伸到半導體基板101中且被第一主動區104a所圍繞的摻雜構件105。在一些實施例中，摻雜構件105設置在第二凹槽104b內。在一些實施例中，摻雜構件105設置在第一絕緣層106a之上。在一些實施例中，第一絕緣層106a設置在摻雜構件105之下且被第一主動區104a所圍繞。在一些實施例中，摻雜構件105設置在隔離結構102及閘極結構103之間。
在一些實施例中，摻雜構件105包括多晶矽(polysilicon)。在一些實施例中，摻雜構件105包括與主動區104中所包含的摻質類型相同的摻質類型。在一些實施例中，摻雜構件105包括N型摻質。
在一些實施例中，第一記憶體元件100包括導電層111。在一些實施例中，導電層111設置在第一主動區104a之上。在一些實施例中，導電層111覆蓋第一主動區104a。在一些實施例中，導電層111設置在閘極結構103及隔離結構102之間。在一些實施例中，導電層111設置在摻雜構件105之上。在一些實施例中，摻雜構件105被第一絕緣層106a及導電層111所圍繞。在一些實施例中，導電層111包括導電材料，例如金屬或合金。在一些實施例中，導電層111包括鈷。
在一些實施例中，導電層111包括從第一表面101a延伸到半導體基板101的第一主動區104a中的第一部分111a、以及設置在摻雜構 件105上方且耦合到第一部分111a的第二部分111b。第一部分111a耦合到第二部分111b且從第二部分111b延伸。在一些實施例中，導電層111的第一部分111a實質上正交於導電層111的第二部分111b。
在一些實施例中，第一部分111a及第二部分111b是一體的。在一些實施例中，第一部分111a及第二部分111b是同時形成或分別形成。在一些實施例中，第一部分111a的形成是在第二部分111b的形成之前進行。在第一部分111a及第二部分111b中的導電材料可以相同或不同。
在一些實施例中，導電層111的第一部分111a設置在閘極結構103與摻雜構件105之間。在一些實施例中，導電層111的第一部分111a設置在第一主動區104a與摻雜構件105之間。在一些實施例中，導電層111的第一部分111a從第一表面101a延伸到半導體基板101的第一主動區104a中。在一些實施例中，導電層111的第一部分111a設置在第一主動區104a內。在一些實施例中，導電層111的第一部分111a設置在第二凹槽104b內。在一些實施例中，導電層111的第一部分111a接觸摻雜構件105。
在一些實施例中，導電層111的第一部分111a設置為相鄰於第一絕緣層106a。在一些實施例中，導電層111的第一部分111a耦合到第一絕緣層106a。在一些實施例中，導電層111的第一部分111a設置在第二凹槽104b的第一側104c上。在一些實施例中，導電層111的第一部分111a接觸第一絕緣層106a及第一主動區104a。當電流(未繪示)流經第一記憶體元件100時，電流可以沿著箭頭A指示的方向流動。在一些實施例中，電流可以沿著閘極結構103從第二主動區104m流到第一主動區104a。 由於第一絕緣層106a設置在第一主動區104a內並阻擋電流，因此電流流到導電層111的第一部分111a且流經導電層111的第一部分111a而流到導電層111的第二部分111b。此外，由於第一絕緣層106a被配置為限制第一主動區104a內的P-N接面面積，電流必須經過導電層111，因此可以避免P-N接面漏電流。第一記憶體元件100的整體效能因此得到改善。
在一些實施例中，為了避免接面漏電流，導電層111的第一部分111a的長度L1實質上等於或小於第一絕緣層106a的長度L2。在一些實施例中，長度L1小於長度L2。在一些實施例中，長度L2大於長度L1的兩倍。在一些實施例中，長度L2是長度L1的2倍至30倍。
在一些實施例中，導電層111的第二部分111b覆蓋摻雜構件105。在一些實施例中，導電層111的第二部分111b接觸摻雜構件105。在一些實施例中，第二部分111b設置在第一絕緣層106a及第一主動區104a之上。在一些實施例中，導電層111的第二部分111b設置在導電層111的第一部分111a之上。在一些實施例中，導電層111的第二部分111b接觸第一絕緣層106a。在一些實施例中，摻雜構件105設置在第一絕緣層106a與導電層111的第二部分111b之間。
在一些實施例中，第一記憶體元件100包括設置在閘極結構103之上的第二絕緣層106b。在一些實施例中，第一絕緣層106a與第二絕緣層106b彼此分隔。在一些實施例中，第二絕緣層106b設置在閘極結構103、第二主動區104m及與第二主動區104m相鄰的隔離結構102之上。在一些實施例中，第二絕緣層106b接觸閘極結構103。在一些實施例中，第二絕緣層106b包括氧化物。在一些實施例中，第二絕緣層106b包括氧化矽或相似材料。在一些實施例中，第一絕緣層106a及第二絕緣層106b 包括相同的材料。在一些實施例中，第一絕緣層106a的厚度T1小於或等於第二絕緣層106b的厚度T2。在一些實施例中，第一絕緣層106a及第二絕緣層106b同時形成或分別形成。
在一些實施例中，導電層111的第一部分111a設置在第一絕緣層106a與第二絕緣層106b之間且耦合到第一絕緣層106a及第二絕緣層106b。在一些實施例中，導電層111的第二部分111b設置在第一絕緣層106a與第二絕緣層106b之間。在一些實施例中，導電層111的第二部分111b的頂表面與第二絕緣層106b的頂表面106c實質上共平面。在一些實施例中，摻雜構件105的頂表面105a與第二絕緣層106b的頂表面106c實質上共平面。在一些實施例中，第二絕緣層106b的頂表面106c實質上低於導電層111的第二部分111b。
圖2是剖視圖，例示本揭露其他實施例的第二記憶體元件200。在一些實施例中，圖2所繪示的第二記憶體元件200相似於圖1所繪示的第一記憶體元件100，除此之外，第二記憶體元件200還包括設置在導電層111之上的接觸121a、設置在接觸121a之上的導電柱116a、以及經由接觸121a及導電柱116a而電性連接到導電層111的電容123。在一些實施例中，接觸墊125設置在導電柱116a之上，且接觸121b設置在接觸墊125之上，使得導電柱116a、接觸墊125及接觸121b設置在接觸121a與電容123之間。在一些實施例中，電容123藉由接觸121a、121b、導電柱116a、接觸墊125及導電層111而電性連接到半導體基板101中的第一主動區104a。在一些實施例中，電容123設置在接觸121a、121b、導電柱116a及接觸墊125之上。在一些實施例中，導電柱116a設置在接觸121a之上且設置在接觸121a與接觸墊125之間。在一些實施例中，第二記憶體元件 200是DRAM。
在一些實施例中，第二記憶體元件200還包括設置在第二主動區104m之上的接觸121m、設置在接觸121m之上的導電柱116b、以及經由接觸121m及導電柱116b而電性連接到位於半導體基板101中的第二主動區104m的位元線127。在一些實施例中，接觸121m穿透第二絕緣層106b。在一些實施例中，接觸121m被第二絕緣層106b所圍繞且電性連接到第二主動區104m。在一些實施例中，位元線127設置為相鄰於接觸墊125。在一些實施例中，導電柱116b設置在接觸121m之上且設置在接觸121m與位元線127之間。
在一些實施例中，接觸121a、121b、121m包括導電材料，例如多晶矽、鎢(W)、銅(Cu)或相似材料。在一些實施例中，電容123、接觸墊125及位元線127包括導電材料，例如多晶矽、鎢(W)、銅(Cu)或相似材料。在一些實施例中，導電柱116a、116b包括導電材料，例如多晶矽、鎢(W)、銅(Cu)或相似材料。接觸121a、121b、121m、電容123、接觸墊125、導電柱116a、116b以及位元線127包括相同材料或不同材料。在一些實施例中，接觸墊125、位元線127與導電柱116a、116b分別由不同的導電材料製成。在一些實施例中，用以形成接觸墊125及位元線127的導電材料的電阻率小於用以形成導電柱116a、116b的導電材料的電阻率，且用於形成導電柱116a、116b的導電材料具有相對於足以形成接觸墊125及位元線127的導電材料的蝕刻選擇性。在一些實施例中，導電柱116a、116b中的每一者都是單層結構。在一些實施例中，導電柱116a、116b中的每一者是包括相同或不同導電材料的多層結構。在一些實施例中，導電柱116a、116b中的每一者的厚 度大於接觸墊125的厚度。
在一些實施例中，第二記憶體元件200還包括圍繞接觸121a、121m且覆蓋導電層111、第一絕緣層106a、第二絕緣層106b、摻雜構件105、主動區104及閘極結構103的第一介電層122。在一些實施例中，接觸121a、121m穿透第一介電層122。在一些實施例中，第一介電層122包括氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低介電常數(low-k)介電材料及/或其他合適的介電材料。
在一些實施例中，第二記憶體元件200包括位於第一電介質層122之上且圍繞導電柱116a、116b的第二介電層122’。在一些實施例中，導電柱116a、116b穿透第二介電層122’。在一些實施例中，第二介電層122’包括氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低介電常數(low-k)介電材料及/或其他合適的介電材料。
在一些實施例中，第二記憶體元件200包括位於第二介電層122’之上且圍繞電容123的第三介電層124。在一些實施例中，第三介電層124包括多個子層124a、124b及124c。在一些實施例中，子層124a設置在第二介電層122’之上，且接觸墊125被子層124a所圍繞。在一些實施例中，子層124b設置在子層124a之上，且接觸121b被子層124b所圍繞。在一些實施例中，子層124c設置在子層124b之上，且電容123被子層124c所圍繞。在一些實施例中，位元線127被第三介電層124所圍繞。在一些實施例中，位元線127被子層124a所圍繞。
在一些實施例中，多個電容123設置在第三介電層124內。 在一些實施例中，這些電容123藉由多個接觸墊125、多個導電柱116a以及多個接觸121a、121b而電性連接到半導體基板101中的對應主動區104。在一些實施例中，電容123設置在第三介電層124內。在一些實施例中，第三介電層124包括氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低介電常數(low-k)介電材料及/或其他合適的介電材料。第一介電層122、第二介電層122’及第三介電層124包括相同材料或不同材料。在一些實施例中，第二介電層122’及第三介電層124是層間介電層(ILD)。
圖3是流程圖，例示本揭露一些實施例的第一記憶體元件100或第二記憶體元件200的製備方法S300，圖4至圖23是剖面圖，例示本揭露一些實施例的第一記憶體元件100或第二記憶體元件200的形成過程中的中間階段。
繪示於圖4至圖23的階段也示意性地顯示在圖3的流程圖中。在下文的討論中，繪示於圖4至圖23的階段是參考圖3所顯示的製程步驟而進行討論的。方法S300包括多個操作，且描述及說明不應被視為對這些操作順序的限制。方法S300包括多個步驟(S301、S302、S303、S304、S305、S306、S307及S308)。
參見圖4，根據圖3中的步驟S301，提供半導體基板101。半導體基板101定義有第一主動區104a，並且包括相鄰於第一主動區104a的閘極結構103，以及圍繞第一主動區104a及閘極結構103的隔離結構102。在一些實施例中，閘極結構103設置為相鄰於第一主動區104a且從第一表面101a朝向半導體基板101的第二表面101b延伸。在一些實施例中，隔離結構102從第一表面101a朝向半導體基板101的第二表面101b延 伸。在一些實施例中，閘極結構103設置在第一主動區104a與第二主動區104m之間。在一些實施例中，第一主動區104a包括N型摻質。在一些實施例中，半導體基板101是p型基板。
參見圖5至圖7，根據圖3中的步驟S302，形成延伸到半導體基板101中且位於第一主動區104a內的第二凹槽104b。在一些實施例中，參見圖5，圖案化光罩141設置在半導體基板101的第一表面101a之上。在一些實施例中，圖案化光罩141包括設置在第一主動區104a之上的開口142。開口142暴露靠近閘極結構103的第一主動區104a。圖案化光罩141藉由以下步驟形成，包括(1)在半導體基板101的第一表面101上順應性地塗佈感光材料，(2)將感光材料的部分曝光於輻射中(未繪示)，(3)進行曝光後烘烤(post-exposure baking)製程，以及(4)對感光材料進行顯影，以形成開口142而暴露靠近閘極結構103的第一主動區104a。
參見圖6，形成延伸到半導體基板101中的第二凹槽104b。在一些實施例中，第二凹槽104b在第一主動區104a內延伸。在一些實施例中，第二凹槽104b的形成包括移除半導體基板101的一些部分。在一些實施例中，第二凹槽104b從第一表面101a朝向半導體基板101的第二表面101b延伸。在一些實施例中，第二凹槽104b的深度D1小於閘極結構103的深度D2。在一些實施例中，第二凹槽104b具有相鄰於閘極結構103的第一側104c以及與第一側104c相對且相鄰於隔離結構102的第二側104d。在一些實施例中，藉由蝕刻或任何其他合適的製程形成第二凹槽104b。在一些實施例中，第二凹槽104b藉由乾式蝕刻形成。參見圖7，在一些實施例中，在形成第二凹槽104b之後移除圖案化光罩141。
參見圖8，根據圖3中的步驟S303，在第二凹槽104b的第一側104c上形成第一主動區104a的佈植區104e。在一些實施例中，藉由在第二凹槽104b中且朝向閘極結構103佈植佈植物，以形成佈植區104e。在一些實施例中，藉由以角度σ將佈植物佈植到第一主動區104a中，以形成佈植區104e。在一些實施例中，相對於半導體基板101的第一表面101a的角度σ是在7度至30度之間。在一些實施例中，藉由氮離子佈植形成佈植區104e。在一些實施例中，省略步驟S303。
參見圖9，根據圖3的步驟S304，形成順應於第二凹槽104b的絕緣層106。在一些實施例中，絕緣層106形成在隔離結構102、第二凹槽104b、閘極結構103及第二主動區104m之上。在一些實施例中，絕緣層106形成在半導體基板101的第一表面101a之上。在一些實施例中，藉由沉積、氧化、旋轉塗佈製程或任何其他合適的製程形成絕緣層106。在一些實施例中，藉由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程或任何其他合適的製程形成絕緣層106。在一些實施例中，絕緣層106包括氧化物，例如氧化矽。
在一些實施例中，絕緣層106不容易形成在第二凹槽104b的第一側104c上。在一些實施例中，絕緣層106不容易形成在佈植區104e上。在一些實施例中，絕緣層106在佈植區104e之上的部分106x的厚度T3小於絕緣層106在第二凹槽104b的第二側104d之上的第一絕緣層106a的厚度T1。
參見圖10，根據圖3的步驟S305，移除絕緣層106的部分106x，以暴露第二凹槽104b的第一側104c，其中第二凹槽104b的第一側104c相鄰於閘極結構103。在一些實施例中，絕緣層106的部分106x設置 在佈植區104e之上。在一些實施例中，藉由蝕刻或任何其他合適的製程移除絕緣層106的部分106x。在一些實施例中，絕緣層106的部分106x被稀氫氟酸溶液(DHF)洗掉。在一些實施例中，在第二凹槽104b的第一側104c暴露之後移除佈植區104e的佈植物。
在一些實施例中，在移除絕緣層106的部分106x之後，絕緣層106被分隔成設置在第二凹槽104b內的第一片段106a及設置在閘極結構103上方的第二片段106b。在一些實施例中，在移除絕緣層106的部分106x之後，絕緣層106的第一片段106a的厚度T1小於絕緣層106的第二片段106b的厚度T2。絕緣層106的第一片段106a形成第一絕緣層106a，且絕緣層106的第二片段106b形成第二絕緣層106b。
參見圖11至圖13，根據圖3中的步驟S306，在第二凹槽104b的第一側104c上形成導電層111的第一部分111a。在一些實施例中，參見圖11，第一導電材料113設置在第二凹槽104b的第一側104c、第一絕緣層106a及第二絕緣層106b之上。在一些實施例中，第一導電材料113順應於第二凹槽104b的第一側104c。在一些實施例中，第一導電材料113包括導電層111的第一部分111a。在一些實施例中，藉由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程或任何其他合適的製程形成第一導電材料113。在一些實施例中，第一導電材料113包括鈷。
在一些實施例中，參見圖12，對導電層111的第一部分111a進行退火。在一些實施例中，對第一導電材料113進行退火。在一些實施例中，在650℃至800℃之間的溫度下對導電層111的第一部分111a進行退火。
在一些實施例中，參見圖13，移除設置在第一絕緣層106a及第二絕緣層106b上的第一導電材料113，且在第二凹槽104b的第一側104c之上形成導電層111的第一部分111a。在一些實施例中，導電層111的第一部分111a的形成是在形成絕緣層106且移除絕緣層106的部分106x之後進行。
在一些實施例中，藉由蝕刻或任何其他合適的製程移除設置在第一絕緣層106a及第二絕緣層106b上的第一導電材料113。在一些實施例中，設置在第一絕緣層106a及第二絕緣層106b上的第一導電材料113被稀氫氟酸溶液(DHF)洗掉。在一些實施例中，導電層111的第一部分111a的長度L1實質上等於或小於第一絕緣層106a的長度L2。在一些實施例中，長度L1小於長度L2。
參見圖14及圖15，根據圖3中的步驟S307，在第二凹槽104b內且在絕緣層106及導電層111的第一部分111a之上形成摻雜構件105。在一些實施例中，參見圖14，摻雜材料105b設置在第二凹槽104b內且位於導電層111的第一部分111a、第一絕緣層106a及第二絕緣層106b之上。在一些實施例中，摻雜材料105b包括多晶矽。在一些實施例中，藉由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程、旋轉塗佈製程或另一合適的製程形成摻雜材料105b。
在一些實施例中，參見圖15，在形成摻雜材料105b之後，進行平坦化製程，且在第二凹槽104b內形成摻雜構件105。在一些實施例中，平坦化製程包括研磨製程、化學機械研磨(CMP)製程、蝕刻製程、另一合適的製程或其組合。在一些實施例中，摻雜構件105的頂表面105a實質上與第二絕緣層106b的頂表面106c共平面。
參見圖16至圖18，根據圖3中的步驟S308，在摻雜構件105之上形成導電層111的第二部分111b，其中導電層111的第二部分111b耦合到導電層111的第一部分111a。
在一些實施例中，參見圖16，第二導電材料115設置在摻雜構件105、第一絕緣層106a及第二絕緣層106b之上。在一些實施例中，第二導電材料115耦合到導電層111的第一部分111a。在一些實施例中，第二導電材料115包括設置在摻雜構件105之上的導電層111的第二部分111b。在一些實施例中，藉由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程或任何其他合適的製程形成第二導電材料115。在一些實施例中，第二導電材料115包括鈷。
在一些實施例中，參見圖17，對導電層111的第二部分111b進行退火。在一些實施例中，對第二導電材料115進行退火。在一些實施例中，在650℃至800℃之間的溫度下對導電層111的第二部分111b進行退火。在一些實施例中，第二導電材料115與摻雜構件105反應。在一些實施例中，第二導電材料115包括CoSiO2。
在一些實施例中，參見圖18，移除設置在第二絕緣層106b及隔離結構102上的第二導電材料115，且形成導電層111的第二部分111b在摻雜構件105上並耦合到導電層111的第一部分111a。在一些實施例中，在導電層111的第一部分111a的形成以及摻雜構件105的形成之後，進行導電層111的第二部分111b的形成。在一些實施例中，導電層111的第二部分111b的頂表面與第二絕緣層106b的頂表面106c實質上共平面。在一些實施例中，形成第一記憶體元件100。
在一些實施例中，藉由蝕刻或任何其他合適的製程移除設 置在第二絕緣層106b及隔離結構102上的第二導電材料115。在一些實施例中，設置在第二絕緣層106b及隔離結構102上的第二導電材料115被稀氫氟酸溶液(DHF)洗掉。
在一些實施例中，參見圖19，方法S300還包括在導電層111、第一絕緣層106a及第二絕緣層106b之上形成第一介電層122。在一些實施例中，藉由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程、旋轉塗佈製程或另一合適的製程形成第一介電層122。在形成第一介電層122之後，在第一介電層122內形成接觸121a、121m，並且可以選擇性地進行平坦化製程。接觸121a耦合到導電層111的第二部分111b且被第一介電層122所圍繞。接觸121m耦合到第二主動區104m且被第一介電層122及第二絕緣層106b所圍繞。在一些實施例中，平坦化製程包括研磨製程、化學機械研磨(CMP)製程、蝕刻製程、另一合適的製程或其組合。在一些實施例中，接觸121a、121m包括導電材料。
參見圖20至圖22，在一些實施例中，方法S300還包括在第一介電層122之上形成第二介電層122’。在一些實施例中，在形成第二介電層122’之後，在第二介電層122’內形成接觸墊125及導電柱116a、116b。
在一些實施例中，參見圖20，第一導電層108及第二導電層120整體形成在目前的結構上。換言之，接觸121a、121m及第一介電層122可以被第一導電層108及第二導電層120所覆蓋。第二導電層120堆疊在第一導電層108上。第一導電層108由包括相同或不同導電材料的多個層所組成。在一些實施例中，第一導電層108的厚度大於第二導電層120 的厚度。此外，在一些實施例中，用以形成第二導電層120的導電材料的電阻率小於用以形成第一導電層108的導電材料的電阻率，且用以形成第一導電層108的導電材料具有相對於足以形成第二導電層120的導電材料的蝕刻選擇性。形成每一個第一導電層108、每一個第二導電層120的方法可以包括沉積製程(例如，PVD製程)、電鍍製程或其組合。
在一些實施例中，參見圖21，對第一導電層108及第二導電層120進行圖案化，以形成初始導電柱116’及接觸墊CP。在如此的圖案化期間，第一導電層108的一些部分及第二導電層120的一些部分被移除，且使得第一介電層122的一些部分可以被暴露。所形成的初始導電柱116’的側壁可以實質上與所形成的接觸墊CP的側壁共平面。換言之，每一個初始導電柱116’的足跡面積可以實質上相同於其所覆蓋的接觸墊CP的足跡面積。在一些實施例中，用以形成初始導電柱116’及接觸墊CP的方法可以包括微影製程及異向性蝕刻製程(例如，乾式蝕刻製程)。
在一些實施例中，參見圖22，使初始導電柱116’橫向凹陷化，以形成導電柱116a、116b，同時在蝕刻接觸墊CP之後形成接觸墊125及位元線127。在一些實施例中，用以使初始導電柱116’橫向凹陷化的方法包括等向性蝕刻製程(例如，濕式蝕刻製程)。在用以形成接觸墊125及位元線127的導電材料具有相對於足以形成導電柱116a、116b的導電材料的蝕刻選擇性的那些實施例中，可以避免接觸墊CP在如此的等向性蝕刻製程期間損壞(或可以僅被輕微地消耗)。如此一來，所形成的導電柱116a、116b可以相對於接觸墊125及位元線127被橫向凹陷化。在等向性蝕刻製程之後，導電柱116a與接觸墊125、以及導電柱116b與位元線127分別在接觸121a、121m之上形成T形堆疊結構。在一些實施例中，第二介 電層122’形成為覆蓋且圍繞這些T形堆疊結構。在一些實施例中，形成第二介電層122’的方法包括沉積製程(例如，CVD製程)，並且可以進一步包括平坦化製程，以移除接觸墊125及位元線127之上的多餘材料。
在一些實施例中，參見圖23，方法S300還包括在第二介電層122’之上形成第三介電層124。在一些實施例中，第二介電層122’的一些部分被移除，因此接觸墊125、位元線127及第二介電層122’的其他部分被暴露。在一些實施例中，在第二介電層122’之上形成第三介電層124的多個子層124a、124b、124c。在一些實施例中，第三介電層124的材料與第二介電層122’的材料不同，使得在後續製程期間第三介電層124相對於第二介電層122’的蝕刻選擇比是較高的。在一些實施例中，藉由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程、旋轉塗佈製程或另一合適的製程形成第三介電層124。在形成第三介電層124之後，接觸墊125及位元線127被第三介電層124所圍繞。在一些實施例中，在第三介電層124內且在接觸墊125之上形成接觸121b及電容123。在一些實施例中，可以選擇性地進行平坦化製程。在一些實施例中，平坦化製程包括研磨製程、化學機械研磨(CMP)製程、蝕刻製程、另一合適的製程或其組合。在一些實施例中，電容123耦合到接觸121a、121b、導電柱116a及接觸墊125。在一些實施例中，位元線127耦合到接觸121m及導電柱116b。在一些實施例中，接觸121m、電容123、接觸墊125、位元線127、導電柱116a及導電柱116b包括導電材料。
圖24、圖25是流程圖，例示本揭露一些實施例的第一記憶體元件100或第二記憶體元件200的製備方法400。
方法S400包括多個操作，且描述及說明不應被視為對這些 操作順序的限制。方法S400包括多個步驟(S401、S402、S403、S404、S405、S406、S407、S408、S409及S410)。
在一些實施例中，根據圖24中的步驟S401，提供半導體基板。在一些實施例中，半導體基板定義有主動區，並且包括相鄰於主動區的閘極結構，以及圍繞主動區及閘極結構的隔離結構。在一些實施例中，根據圖24中的步驟S402，形成延伸到半導體基板中且位於主動區內的凹槽。在一些實施例中，根據圖24的步驟S403，形成順應於凹槽的絕緣層。
在一些實施例中，根據圖24中的步驟S404，移除絕緣層的一部分，以暴露凹槽的第一側，其中凹槽的第一側相鄰於閘極結構。在一些實施例中，根據圖4的步驟S405，在凹槽的第一側上形成導電層的第一部分。在一些實施例中，根據圖24中的步驟S406，在凹槽內且在絕緣層及導電層的第一部分之上形成摻雜構件。在一些實施例中，根據圖24中的步驟S407，形成導電層的第二部分在摻雜構件之上且耦合到導電層的第一部分。
在一些實施例中，根據圖24中的步驟S408，在導電層的第二部分之上形成第一接觸。在一些實施例中，根據圖25中的步驟S409，進行蝕刻製程，以在第一接觸之上形成導電柱，且在導電柱之上形成接觸墊。在一些實施例中，蝕刻製程包括第一蝕刻製程及第二蝕刻製程。在一些實施例中，第一蝕刻製程是異向性蝕刻，且第二蝕刻製程是等向性蝕刻。
在一些實施例中，根據圖25中的步驟S410，在接觸墊之上形成第二接觸，且在第二接觸之上形成電容。
在本揭露的一個面向，提供一種記憶體元件。該記憶體元件包括：一半導體基板，具有一第一表面且在該第一表面下方定義有一主動區；一閘極結構，相鄰於該主動區且從該第一表面凹進到該半導體基板；一摻雜構件，延伸至該半導體基板內且被該主動區所圍繞；一導電層，包括從該第一表面延伸到該半導體基板中的一第一部分，以及設置在該摻雜構件之上且耦合至該第一部分的一第二部分；一第一絕緣層，設置為相鄰於該導電層的該第一部分且位於該摻雜構件與該半導體基板的該主動區之間；一第一接觸，設置在該導電層之上且被一第一介電層所圍繞；以及一導電柱，設置在該第一接觸之上且設置在該第一接觸與一電容之間，其中該導電層的該第一部分設置在該閘極結構與該摻雜構件之間。
在一些實施例中，該導電層的該第一部分設置在該閘極結構與該摻雜構件之間。在一些實施例中，該閘極結構包括一閘極電極及圍繞該閘極電極的一閘極氧化物。在一些實施例中，該摻雜構件設置在該第一絕緣層與該導電層的該第二部分之間。在一些實施例中，該摻雜構件被該第一絕緣層及該導電層所圍繞。在一些實施例中，該導電層的該第一部分接觸該摻雜構件。
在一些實施例中，該導電層設置在該主動區之上。在一些實施例中，該導電層的該第一部分耦合到該第一絕緣層。在一些實施例中，該導電層的該第一部分實質上正交於該導電層的該第二部分。在一些實施例中，該第一接觸設置在該導電柱與該導電層之間。在一些實施例中，該導電柱是單層結構或多層結構。在一些實施例中，該記憶體元件還包括：一接觸墊，設置在該導電柱之上。
在一些實施例中，該接觸墊與該導電柱由不同的導電材料 製成。在一些實施例中，該接觸墊的電阻率小於該導電柱的電阻率。在一些實施例中，該記憶體元件還包括：一第二接觸，設置在該接觸墊之上且設置在該電容與該接觸墊之間。在一些實施例中，該電容藉由該第二接觸、該接觸墊、該導電柱、該第一接觸及該導電層而電性連接到該主動區。
在本揭露的另一個面向，提供一種記憶體元件。該記憶體元件包括：一半導體基板，定義有一第一主動區及一第二主動區；一閘極結構，相鄰於該第一主動區及該第二主動區且從該半導體基板的一第一表面凹進到該半導體基板；一摻雜構件，延伸至該半導體基板中且被該第一主動區所圍繞；一導電層，包括從該半導體基板的該第一表面延伸到該半導體基板中的一第一部分，以及設置在該摻雜構件之上且耦合到該第一部分的一第二部分；一第一絕緣層，設置為相鄰於該導電層的該第一部分且位於該摻雜構件與該半導體基板的該第一主動區之間，以及一第二絕緣層，設置在該閘極結構之上，其中該第一絕緣層與該第二絕緣層彼此分隔；一第一接觸及一第二接觸，設置在該導電層之上且被一第一介電層所圍繞；以及一第一導電柱及一第二導電柱，設置在該第一介電層之上，其中該導電層的該第一部分設置在該閘極結構與該摻雜構件之間。
在一些實施例中，該閘極結構包括一閘極電極以及圍繞該閘極電極的一閘極氧化物。在一些實施例中，該摻雜構件設置在該第一絕緣層與該導電層的該第二部分之間。在一些實施例中，該摻雜構件被該導電層及該第一絕緣層所圍繞。
在一些實施例中，該導電層的該第一部分接觸該摻雜構件。在一些實施例中，該導電層設置在該第一主動區及該第二主動區之 上。在一些實施例中，該導電層的該第一部分耦合到該第一絕緣層。在一些實施例中，該第一接觸設置在該第一導電柱與該導電層之間，且該第二接觸設置在該第二導電柱與該第二絕緣層之間。
在一些實施例中，該第一導電柱及該第二導電柱中的每一者形成一單層結構或多層結構。在一些實施例中，該記憶體元件還包括設置在該第一導電柱之上的一接觸墊。在一些實施例中，該記憶體元件還包括設置在該第二導電柱之上的一位元線。在一些實施例中，該接觸墊、該位元線與該第一導電柱與第二導電柱由不同的導電材料製成。在一些實施例中，該接觸墊及該位元線的電阻率小於該第一導電柱及該第二導電柱的電阻率。在一些實施例中，該記憶體還包括設置在該接觸墊之上且設置在該電容與該接觸墊之間的一第三接觸。在一些實施例中，該電容透過該第三接觸、該接觸墊、該第一導電柱、該第一接觸及該導電層而電性連接到該第一主動區。
在本揭露的另一個面向，提供一種記憶體元件的製備方法。該製備方法包括以下步驟：提供定義有一主動區的一半導體基板，其中該半導體基板包括相鄰於該主動區的一閘極結構，以及圍繞該主動區及該閘極結構的一隔離結構；形成延伸到該半導體基板中並位於該主動區內的一凹槽；以及形成順應於該凹槽的一絕緣層。該製備方法還包括：移除該絕緣層的一部分，以暴露該凹槽的一第一側，其中該凹槽的該第一側相鄰於該閘極結構；形成一導電層的一第一部分在該凹槽的該第一側上；形成一摻雜構件在該凹槽內且位於該絕緣層及該導電層的該第一部分之上；形成該導電層的一第二部分在該摻雜構件之上且耦合到該導電層的該第一部分；形成一第一接觸在該導電層的該第二部分之上；進行一蝕刻製程， 以形成導電柱在該第一接觸之上且形成一接觸墊在該導電柱之上；以及形成一第二接觸在該接觸墊之上且形成一電容在該第二接觸之上。
在一些實施例中，該蝕刻製程包括一第一蝕刻製程及一第二蝕刻製程。在一些實施例中，該第一蝕刻製程是一異向性蝕刻，且該第二蝕刻製程是一等向性蝕刻。
在一些實施例中，該接觸墊與該導電柱由不同的材料製成。在一些實施例中，該接觸墊的電阻率小於該導電柱的電阻率。
總結而言，由於絕緣層被配置為將P-N接面面積限制在主動區內，因此電流必須流過耦合到絕緣層的導電層，因而可以避免P-N接面漏電流。因此，改善了記憶體元件的整體效能及製造記憶體元件的製程。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100:第一記憶體元件
101:半導體基板
101a:第一表面
101b:第二表面
101c:第一凹槽
102:隔離結構
103:閘極結構
103a:閘極氧化物
103b:閘極電極
104:主動區
104a:第一主動區
104b:第二凹槽
104c:第一側
104d:第二側
104m:第二主動區
105:摻雜構件
105a:頂表面
106a:第一絕緣層
106b:第二絕緣層
106c:頂表面
111:導電層
111a:第一部分
111b:第二部分
D1:深度
D2:深度
T1:厚度
T2:厚度

Claims (20)

  1. 一種記憶體元件，包括： 一半導體基板，具有一第一表面且在該第一表面下方定義有一主動區； 一閘極結構，相鄰於該主動區且從該第一表面凹進到該半導體基板； 一摻雜構件，延伸至該半導體基板內且被該主動區所圍繞； 一導電層，包括從該第一表面延伸到該半導體基板中的一第一部分，以及設置在該摻雜構件之上且耦合至該第一部分的一第二部分； 一第一絕緣層，設置為相鄰於該導電層的該第一部分且位於該摻雜構件與該半導體基板的該主動區之間； 一第一接觸，設置在該導電層之上且被一第一介電層所圍繞；以及 一第一導電柱，設置在該第一接觸之上且設置在該第一接觸與一電容之間， 其中該導電層的該第一部分設置在該閘極結構與該摻雜構件之間。
  2. 如請求項1所述之記憶體元件，其中該閘極結構包括一閘極電極及圍繞該閘極電極的一閘極氧化物。
  3. 如請求項1所述之記憶體元件，其中該摻雜構件設置在該第一絕緣層及該導電層的該第二部分之間。
  4. 如請求項1所述之記憶體元件，其中該摻雜構件被該第一絕緣層及該導電層所圍繞。
  5. 如請求項1所述之記憶體元件，其中該導電層的該第一部分接觸該摻雜構件。
  6. 如請求項1所述之記憶體元件，其中該導電層設置在上述主動區之上。
  7. 如請求項1所述之記憶體元件，其中該導電層的該第一部分耦合到該第一絕緣層。
  8. 如請求項1所述之記憶體元件，其中該導電層的該第一部分實質上正交於該導電層的該第二部分。
  9. 如請求項1所述之記憶體元件，其中該第一接觸設置在該第一導電柱及該導電層之間。
  10. 如請求項1所述之記憶體元件，其中該第一導電柱是一單層結構或多層結構。
  11. 如請求項1所述之記憶體元件，還包括：一接觸墊，設置在該第一導電柱之上。
  12. 如請求項11所述之記憶體元件，其中該接觸墊與該第一導電柱由不同的導電材料製成。
  13. 如請求項12所述之記憶體元件，其中該接觸墊的一電阻率小於該第一導電柱的一電阻率。
  14. 如請求項11所述之記憶體元件，還包括：一第二接觸，設置在該接觸墊之上且設置在該電容與該接觸墊之間。
  15. 如請求項14所述之記憶體元件，其中該電容藉由該第二接觸、該接觸墊、該第一導電柱、該第一接觸及該導電層而電性連接到該主動區。
  16. 一種記憶體元件，包括： 一半導體基板，定義有一第一主動區及一第二主動區； 一閘極結構，相鄰於該第一主動區及該第二主動區且從該半導體基板的一第一表面凹進到該半導體基板； 一摻雜構件，延伸至該半導體基板中且被該第一主動區所圍繞； 一導電層，包括從該半導體基板的該第一表面延伸到該半導體基板中的一第一部分，以及設置在該摻雜構件之上且耦合到該第一部分的一第二部分； 一第一絕緣層，設置為相鄰於該導電層的該第一部分且位於該摻雜構件與該半導體基板的該第一主動區之間，以及一第二絕緣層，設置在該閘極結構之上，其中該第一絕緣層與該第二絕緣層彼此分隔； 一第一接觸及一第二接觸，設置在該導電層之上且被一第一介電層所圍繞；以及 一第一導電柱及一第二導電柱，設置在該第一介電層之上， 其中該導電層的該第一部分設置在該閘極結構與該摻雜構件之間。
  17. 如請求項16所述之記憶體元件，其中該閘極結構包括一閘極電極以及圍繞該閘極電極的一閘極氧化物。
  18. 如請求項16所述之記憶體元件，其中該摻雜構件設置在該第一絕緣層與該導電層的該第二部分之間。
  19. 如請求項16所述之記憶體元件，其中該摻雜構件被該第一絕緣層及該導電層所圍繞。
  20. 如請求項16所述之記憶體元件，其中該導電層的該第一部分接觸該摻雜構件。
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