TWI855965B - 具有改良之p-n接面的記憶體裝置的製造方法 - Google Patents

Abstract

本申請提供一記憶體裝置的製造方法，包括：提供有定義一主動區的一半導體基底，其中該半導體基底包含相鄰於該主動區的一閘極結構，以及環繞該主動區和該閘極結構的一隔離結構；形成延伸進入該半導體基底且在該主動區內的一凹陷；形成與該凹陷共形的一絕緣層；除該絕緣層的一部分以暴露出該凹陷的一第一側，其中該凹陷的該第一側相鄰於該閘極結構；在該凹陷的該第一側上形成一導電層的一第一部分；在該凹陷內並在該絕緣層和該導電層的該第一部分上形成一摻雜構件；以及在該摻雜構件上形成該導電層的一第二部分，且該導電層的該第二部分耦接至該導電層的該第一部分。

Description

具有改良之P-N接面的記憶體裝置的製造方法

本申請案是2023年5月25日申請之第112119579號申請案的分割案，第112119579號申請案主張2023年1月16日申請之美國正式申請案第18/097,338號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露係關於一種記憶體裝置及其製造方法。特別是關於一種具有絕緣層和與絕緣層相應之導電層以形成通道式P-N接面的記憶體裝置及該記憶體裝置的製造方法。

動態隨機存取記憶體(DRAM)是一種將數據位元儲存在積體電路(IC)之個別電容中的半導體佈局。DRAM的形成通常是以溝槽電容DRAM單元的形式。一種製造埋置閘極電極的先進方法涉及在包括淺溝槽隔離(STI)結構之主動區(AA)的溝槽中建造電晶體的閘極電極和字元線。

過去的幾十年內，隨著半導體製造技術持續地改良，電子裝置的尺寸也相應地縮小。當P-N接面的尺寸縮小到長度為幾個奈米時，P-N接面內不期望的傳導可能顯著地降低DRAM的效能。因此，希望能避 免P-N接面的漏電流。

本揭露的一層面提供一種記憶體裝置的製造方法。該方法包含的步驟為提供有定義一主動區的一半導體基底，其中該半導體基底包含相鄰於該主動區的一閘極結構，以及環繞該主動區和該閘極結構的一隔離結構；形成延伸進入該半導體基底且在該主動區內的一凹陷；以及形成與該凹陷共形的一絕緣層。該方法更包含移除該絕緣層的一部分以暴露出該凹陷的一第一側，其中該凹陷的該第一側相鄰於該閘極結構；在該凹陷的該第一側上形成一導電層的一第一部分；在該凹陷內並在該絕緣層和該導電層的該第一部分上形成一摻雜構件；以及在該摻雜構件上形成該導電層的一第二部分，且該導電層的該第二部分耦接至該導電層的該第一部分。

總結而言，由於設置在摻雜構件與半導體基底之主動區之間的絕緣層耦接至與閘極結構相鄰且在摻雜構件上的導電層，可避免P-N接面的漏電流。因此，可改善記憶體裝置的整體效能和製造記憶體的過程。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

100:第一記憶體裝置

101:半導體基底

101a:第一表面

101b:第二表面

101c:第一凹陷

102:隔離結構

103:閘極結構

103a:閘極氧化物

103b:閘極電極

104:主動區

104a:第一主動區

104b:第二凹陷

104c:第一側

104d:第二側

104e:植入區

104m:第二主動區

105:摻雜構件

105a:頂面

105b:摻雜材料

106:絕緣層

106a:第一絕緣層

106b:第二絕緣層

106c:頂面

106x:部分

111:導電層

111a:第一部分

111b:第二部分

113:第一導電材料

115:第二導電材料

121a:接觸

121b:接觸

121m:接觸

122:第一介電層

123:電容

124:第二介電層

124a:子層

124b:子層

124c:子層

125:著陸接墊

127:位元線

141:圖案遮罩

142:開口

200:第二記憶體裝置

A:箭頭

D1:深度

D2:深度

L1:長度

L2:長度

S300:方法

S301:步驟

S302:步驟

S303:步驟

S304:步驟

S305:步驟

S306:步驟

S307:步驟

S308:步驟

S400:方法

S401:步驟

S402:步驟

S403:步驟

S404:步驟

S405:步驟

S406:步驟

S407:步驟

T1:厚度

T2:厚度

T3:厚度

T4:厚度

σ:角度

本揭露的樣態可配合以下圖式及詳細說明一起閱讀以便於瞭解。要注意的是，依照工業上的標準慣例，各個特徵部件並未按照比例繪製。事實上，為了清楚地討論，可能任意的放大或縮小各個特徵部件的尺寸。

圖1為根據本揭露一些實施例之記憶體裝置的剖面示意圖。

圖2為根據本揭露其他實施例之記憶體裝置的剖面示意圖。

圖3為根據本揭露一些實施例之記憶體裝置的製造方法的流程圖。

圖4至圖20為根據本揭露一些實施例之形成記憶體裝置的中間階段的剖面示意圖。

圖21為根據本揭露一些實施例之記憶體裝置的製造方法的流程圖。

以下揭露提供許多不同的實施例或是範例來實行本發明之不同特徵部件。以下描述組件和配置的具體範例以簡化本揭露。當然，這些僅是範例且不該以此限定本揭露的範圍。例如，在描述中提及第一特徵部件形成於第二特徵部件之上或上方時，可能包含第一特徵部件與第二特徵部件直接接觸的實施例，也可能包含第一與第二特徵部件之間有其他特徵部件形成，使得第一與第二特徵部件沒有直接接觸的實施例。

此外，本揭露可在不同範例中重複參照符號及/或標記。這些重複係為了簡化與清楚的目的，並非用以限定所討論的不同實施例及/或組態之間的關係。

再者，此處用到與空間相關的用詞，例如「在…下方」、「在…下」、「下」、「在…上」、「上」及其類似的用詞係為了便於描 述圖式中所示的一個元件或特徵部件與另一個元件或特徵部件之間的關係。這些空間相關用詞係用以涵蓋圖式所描繪的方位之外，使用中或操作中的裝置不同方位。儀器可被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關用詞也可相應地解釋。

圖1為根據本揭露一些實施例之第一記憶體裝置100的剖面示意圖。在一些實施例中，第一記憶體裝置100包含多個單元(unit cell)。

在一些實施例中，第一記憶體裝置100包含半導體基底101。在一些實施例中，半導體基底101包含像是矽、鍺、鎵、砷或前述之組合的半導體材料。在一些實施例中，半導體基底101包含塊材半導體材料。在一些實施例中，半導體基底101為半導體晶圓(例如矽晶圓)或絕緣層上覆半導體(semiconductor-on-insulator，SOI)晶圓(例如絕緣層上覆矽(silicon-on-insulator)晶圓)。在一些實施例中，半導體基底101為矽基底。在一些實施例中，半導體基底101包含輕度摻雜之單晶矽。在一些實施例中，半導體基底101為P型基底。

在一些實施例中，半導體基底101包含第一表面101a和相對於第一表面101a的第二表面101b。在一些實施例中，第一表面101a為半導體基底101的前側，電子裝置或組件隨後形成在第一表面101a上，用以電性連接至外部電路。在一些實施例中，第二表面101b為半導體基底101的背側，此處沒有電子裝置或組件。

在一些實施例中，半導體基底101包含多個彼此隔開的主動區104。每一個主動區104皆為半導體基底101內的摻雜區。在一些實施例中，每一個主動區104皆水平地延伸於半導體基底101的第一表面101a 上或下。在一些實施例中，每一個主動區104皆包含相同類型的摻質。在一些實施例中，主動區104分別包含不同於其他主動區104所包含的摻質類型。在一些實施例中，每一個主動區104皆具有相同的導電類型。在一些實施例中，主動區104包含N型摻質。

在一些實施例中，半導體基底101包含延伸進入半導體基底101的第一凹陷101c。在一些實施例中，第一凹陷101c自半導體基底101的第一表面101a向第二表面101b延伸。在一些實施例中，第一凹陷101c係設置在主動區104之間，例如在第一主動區104a與第二主動區104m之間。在一些實施例中，第一凹陷101c自半導體基底101的第一表面101a向第二表面101b逐漸變細(tapered)。在一些實施例中，第一凹陷101c的深度實質上大於主動區104各別的深度。

在一些實施例中，第一記憶體裝置100包含設置在第一凹陷101c內的閘極結構103。在一些實施例中，閘極結構103係設置在主動區104之間，例如在第一主動區104a與第二主動區104m之間。

在一些實施例中，閘極結構103包含設置在第一凹陷101c內的閘極氧化物103a，以及由閘極氧化物103a環繞的閘極電極103b。在一些實施例中，閘極氧化物103a係設置在第一凹陷101c內且與第一凹陷101c共形(conformal)。在一些實施例中，閘極氧化物103a係沿著第一凹陷101c之整體的側壁設置。在一些實施例中，閘極電極103b與閘極氧化物103a共形。在一些實施例中，閘極氧化物103a包含氧化矽或類似的材料。在一些實施例中，閘極電極103b包含導電材料，例如鎢(W)。

在一些實施例中，第一記憶體裝置100更包含與閘極結構103相鄰的隔離結構102。在一些實施例中，隔離結構102自第一表面101a 向第二表面101b延伸進入半導體基底101。在一些實施例中，隔離結構102為淺溝槽隔離(STI)。在一些實施例中，隔離結構102定義主動區104的邊界。在一些實施例中，半導體基底101有定義主動區104，並包含環繞主動區104和閘極結構103的隔離結構102。在一些實施例中，隔離結構102由絕緣材料形成，例如氧化矽、氮化矽、氮氧化矽、類似的材料或前述之組合。在一些實施例中，隔離結構102的深度實質上大於閘極結構103的深度。

在一些實施例中，半導體基底101包含延伸進入半導體基底101的第二凹陷104b。在一些實施例中，第二凹陷104b相鄰於閘極結構103。在一些實施例中，第二凹陷104b自半導體基底101的第一表面101a向第二表面101b延伸。在一些實施例中，第二凹陷104b自半導體基底101的第一表面101a向第二表面101b逐漸變細。在一些實施例中，第二凹陷104b係設置在其中一個主動區104內，例如第一主動區104a。在一些實施例中，第二凹陷104b係設置在閘極結構103與隔離結構102之間。在一些實施例中，第二凹陷104b的深度實質上等於或小於第一凹陷101c的深度。在一些實施例中，第二凹陷104b的深度小於第一凹陷101c的深度。在一些實施例中，第二凹陷104b具有與閘極結構103相鄰的第一側104c和與第一側104c相對的第二側104d。

在一些實施例中，第一記憶體裝置100包含設置在第二凹陷104b內的第一絕緣層106a。在一些實施例中，第一絕緣層106a暴露出第二凹陷104b的第一側104c。在一些實施例中，第一絕緣層106a共形於第二凹陷104b的第二側104d。在一些實施例中，第一絕緣層106a係設置在第一主動區104a內且由第一主動區104a所環繞。在一些實施例中，第 一絕緣層106a係設置在第一主動區104a內且在與第二凹陷104b相鄰的隔離結構102上。在一些實施例中，第一絕緣層106a包含氧化物。在一些實施例中，第一絕緣層106a包含氧化矽或類似的材料。

在一些實施例中，第一記憶體裝置100包含延伸進入半導體基底101並由第一主動區104a環繞的摻雜構件105。在一些實施例中，摻雜構件105係設置在第二凹陷104b內。在一些實施例中，摻雜構件105係設置在第一絕緣層106a上。在一些實施例中，第一絕緣層106a係設置在摻雜構件105下並由第一主動區104a所環繞。在一些實施例中，摻雜構件105係設置在隔離結構102與閘極結構103之間。

在一些實施例中，摻雜構件105包含多晶矽(polysilicon)。在一些實施例中，摻雜構件105包含的摻質類型與主動區104包含的摻質類型相同。在一些實施例中，摻雜構件105包含N型摻質。

在一些實施例中，第一記憶體裝置100包含導電層111。在一些實施例中，導電層111係設置在第一主動區104a上。在一些實施例中，導電層111覆蓋第一主動區104a。在一些實施例中，導電層111係設置在閘極結構103與隔離結構102之間。在一些實施例中，導電層111係設置在摻雜構件105上。在一些實施例中，摻雜構件105由第一絕緣層106a和導電層111所環繞。在一些實施例中，導電層111包含導電材料，例如金屬或合金。在一些實施例中，導電層111包含鈷。

在一些實施例中，導電層111包含自第一表面101a延伸進入半導體基底101之第一主動區104a的第一部分111a，以及設置在摻雜構件105上並與第一部分111a耦接的第二部分111b。第一部分111a自第二部 分111b延伸並與第二部分111b耦接。在一些實施例中，導電層111的第一部分111a實質上垂直於導電層111的第二部分111b。

在一些實施例中，第一部分111a和第二部分111b是構成整體所必需的。在一些實施例中，第一部分111a和第二部分111b是同時或分開形成的。在一些實施例中，第一部分111a在第二部分111b之前形成。第一部分111a和第二部分111b所包含的導電材料可相同或不同。

在一些實施例中，導電層111的第一部分111a係設置在閘極結構103與摻雜構件105之間。在一些實施例中，導電層111的第一部分111a係設置在第一主動區104a與摻雜構件105之間。在一些實施例中，導電層111的第一部分111a自第一表面101a延伸進入半導體基底101的第一主動區104a。在一些實施例中，導電層111的第一部分111a係設置在第一主動區104a內。在一些實施例中，導電層111的第一部分111a係設置在第二凹陷104b內。在一些實施例中，導電層111的第一部分111a接觸摻雜構件105。

在一些實施例中，導電層111的第一部分111a係設置與第一絕緣層106a相鄰。在一些實施例中，導電層111的第一部分111a耦接至第一絕緣層106a。在一些實施例中，導電層111的第一部分111a係設置在第二凹陷104b的第一側104c上。在一些實施例中，導電層111的第一部分111a接觸第一絕緣層106a和第一主動區104a。當電流(未繪示)流經第一記憶體裝置100時，電流可能按箭頭A所指示的方向流動。在一些實施例中，電流可自第二主動區104m沿著閘極結構103流至第一主動區104a。由於第一絕緣層106a係設置在第一主動區104a內並阻擋電流，電流會流至導電層111的第一部分111a，並經由導電層111的第一部分111a流至導 電層111的第二部分111b。此外，由於第一絕緣層106a係用來限制第一主動區104a內的P-N接面區，電流必須經過導電層111，因此可避免P-N接面的漏電流。藉此改善第一記憶體裝置100的整體效能。

在一些實施例中，為了避免接面漏電流，導電層111的第一部分111a的長度L1實質上等於或小於第一絕緣層106a的長度L2。在一些實施例中，長度L1小於長度L2。在一些實施例中，長度L2超過長度L1的兩倍。在一些實施例中，長度L2為長度L1的2倍至30倍。

在一些實施例中，導電層111的第二部分111b覆蓋摻雜構件105。在一些實施例中，導電層111的第二部分111b接觸摻雜構件105。在一些實施例中，第二部分111b係設置在第一絕緣層106a和第一主動區104a上。在一些實施例中，導電層111的第二部分111b係設置在導電層111的第一部分111a上。在一些實施例中，導電層111的第二部分111b接觸第一絕緣層106a。在一些實施例中，摻雜構件105係設置在第一絕緣層106a與導電層111的第二部分111b之間。

在一些實施例中，第一記憶體裝置100包含設置在閘極結構103上的第二絕緣層106b。在一些實施例中，第一絕緣層106a和第二絕緣層106b彼此分開。在一些實施例中，第二絕緣層106b係設置在閘極結構103、第二主動區104m和與第二主動區104m相鄰之隔離結構102上。在一些實施例中，第二絕緣層106b接觸閘極結構103。在一些實施例中，第二絕緣層106b包含氧化物。在一些實施例中，第二絕緣層106b包含氧化矽或類似的材料。在一些實施例中，第一絕緣層106a和第二絕緣層106b包含相同的材料。在一些實施例中，第一絕緣層106a的厚度T1小於或等於第二絕緣層106b的厚度T2。在一些實施例中，第一絕緣層106a和第二 絕緣層106b是同時或分開形成的。

在一些實施例中，導電層111的第一部分111a係設置在第一絕緣層106a與第二絕緣層106b之間，且與第一絕緣層106a和第二絕緣層106b耦接。在一些實施例中，導電層111的第二部分111b係設置在第一絕緣層106a與第二絕緣層106b之間。在一些實施例中，導電層111的第二部分111b與第二絕緣層106b的頂面106c實質上共平面。在一些實施例中，摻雜構件105的頂面105a與第二絕緣層106b的頂面106c實質上共平面。在一些實施例中，第二絕緣層106b的頂面106c實質上低於導電層111的第二部分111b。

圖2為根據本揭露一些實施例之第二記憶體裝置200的剖面示意圖。在一些實施例中，圖2顯示之第二記憶體裝置200相似於圖1顯示之第一記憶體裝置100，除了第二記憶體裝置200更包含設置在導電層111上的接觸121a，以及經由接觸121a電性連接至導電層111的電容123。在一些實施例中，著陸接墊125係設置在接觸121a上，且接觸121b係設置在著陸接墊125上，著陸接墊125和接觸121b係設置在接觸121a與電容123之間。在一些實施例中，電容123藉由接觸121a、121b、著陸接墊125和導電層111電性連接至半導體基底101內的第一主動區104a。在一些實施例中，電容123係設置在接觸121a、121b和著陸接墊125上。在一些實施例中，第二記憶體裝置200為DRAM。

在一些實施例中，第二記憶體裝置200更包含設置在第二主動區104m上的接觸121m，以及經由接觸121m電性連接至半導體基底101內之第二主動區104m的位元線127。在一些實施例中，接觸121m穿過第二絕緣層106b。在一些實施例中，接觸121m由第二絕緣層106b環繞且 電性連接至第二主動區104m。在一些實施例中，位元線127係設置與著陸接墊125相鄰。

在一些實施例中，接觸121a、121b、121m包含導電材料，例如多晶矽、鎢(W)、銅(Cu)或類似的材料。在一些實施例中，電容123、著陸接墊125和位元線127包含導電材料，例如多晶矽、鎢(W)、銅(Cu)或類似的材料。接觸121a、121b、121m、電容123、著陸接墊125和位元線127包含相同或不同的材料。

在一些實施例中，第二記憶體裝置200包含環繞接觸121a、121m並覆蓋導電層111、第一絕緣層106a、第二絕緣層106b、摻雜構件105、主動區104和閘極結構103的第一介電層122。在一些實施例中，接觸121a、121m穿過第一介電層122。在一些實施例中，第一介電層122包含氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低介電常數的介電材料及/或其他合適的介電材料。

在一些實施例中，第二記憶體裝置200包含在第一介電層122上並環繞電容123的第二介電層124。在一些實施例中，第二介電層124包含複數個子層124a、124b、124c。在一些實施例中，子層124a係設置在第一介電層122上並環繞著陸接墊125。在一些實施例中，子層124b係設置在子層124a上並環繞接觸121b。在一些實施例中，子層124c係設置在子層124b上並環繞電容123。在一些實施例中，第二介電層124環繞位元線127。在一些實施例中，子層124a環繞位元線127。

在一些實施例中，複數個電容123設置在第二介電層124內。在一些實施例中，電容123藉由複數個著陸接墊125和複數個接觸121a、121b電性連接至半導體基底101中相應的主動區104。在一些實施 例中，電容123係設置在第二介電層124內。在一些實施例中，第二介電層124包含氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低介電常數的介電材料及/或其他合適的介電材料。第一介電層122和第二介電層124包含相同或不同的材料。在一些實施例中，第二介電層124為層間介電質(ILD)。

圖3為根據本揭露一些實施例之第一記憶體裝置100或第二記憶體裝置200的製造方法S300的流程圖，且圖4至圖20為根據本揭露一些實施例之形成第一記憶體裝置100或第二記憶體裝置200的中間階段的剖面示意圖。

圖4至圖20顯示之階段也在圖3的流程圖中示意性地說明。以下的討論中，圖4至圖20的製造階段會參照圖3顯示的製程步驟進行討論。方法S300包含數個操作，此處的敘述和繪示並不限制操作的順序。方法S300包含數個步驟(S301、S302、S303、S304、S305、S306、S307和S308)。

參見圖4，根據圖3的步驟S301提供半導體基底101。半導體基底101有定義第一主動區104a，且包含相鄰於第一主動區104a的閘極結構103，以及環繞第一主動區104a和閘極結構103的隔離結構102。在一些實施例中，閘極結構103係設置與第一主動區104a相鄰，且自半導體基底101的第一表面101a向第二表面101b延伸。在一些實施例中，隔離結構102自半導體基底101的第一表面101a向第二表面101b延伸。在一些實施例中，閘極結構103係設置在第一主動區104a與第二主動區104m之間。在一些實施例中，第一主動區104a包含N型摻質。在一些實施例中，半導體基底101為P型基底。

參見圖5至圖7，根據圖3的步驟S302，形成延伸進入半導體基底101並在第一主動區104a內的第二凹陷104b。在一些實施例中，參見圖5，在半導體基底101的第一表面101a上設置圖案遮罩141。在一些實施例中，圖案遮罩141包含提供於第一主動區104a上的開口142。開口142暴露出靠近閘極結構103的第一主動區104a。圖案遮罩141的形成步驟包含(1)在半導體基底101的第一表面101a上共形地塗布光敏感材料，(2)將部分的光敏感材料對輻射進行曝光(未繪示)，(3)實施曝光後烘烤製程，以及(4)對光敏感材料進行顯影，藉此形成暴露出靠近閘極結構103之第一主動區104a的開口142。

參見圖6，形成延伸進入半導體基底101的第二凹陷104b。在一些實施例中，第二凹陷104b延伸至第一主動區104a內。在一些實施例中，第二凹陷104b的形成包含移除半導體基底101的一些部分。在一些實施例中，第二凹陷104b自半導體基底101的第一表面101a向第二表面101b延伸。在一些實施例中，第二凹陷104b的深度D1小於閘極結構103的深度D2。在一些實施例中，第二凹陷104b具有相鄰於閘極結構103的第一側104c，以及相對於第一側104c且相鄰於隔離結構102的第二側104d。在一些實施例中，藉由蝕刻或其他合適的製程以形成第二凹陷104b。在一些實施例中，藉由乾式蝕刻以形成第二凹陷104b。參見圖7，在一些實施例中，在形成第二凹陷104b之後移除圖案遮罩141。

參見圖8，根據圖3的步驟S303，在第二凹陷104b的第一側104c上形成第一主動區104a的植入區104e。在一些實施例中，藉由在第二凹陷104b內朝閘極結構103的方向佈植植入物以形成植入區104e。在一些實施例中，以角度σ佈植植入物進入半導體基底101的第一主動區104a 內以形成植入區104e。在一些實施例中，相對於半導體基底101的第一表面101a，角度σ的範圍在7度與30度之間。在一些實施例中，藉由氮離子植入來形成植入區104e。在一些實施例中，可省略步驟S303。

參見圖9，根據圖3的步驟S304，形成與第二凹陷104b共形的絕緣層106。在一些實施例中，絕緣層106係形成在隔離結構102、第二凹陷104b、閘極結構103和第二主動區104m上。在一些實施例中，絕緣層106係形成在半導體基底101的第一表面101a上。在一些實施例中，藉由沉積、氧化、旋轉塗布製程或任何其他合適的製程以形成絕緣層106。在一些實施例中，藉由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程或任何其他合適的製程以形成絕緣層106。在一些實施例中，絕緣層106包含氧化物，例如氧化矽。

在一些實施例中，絕緣層106並不容易形成在第二凹陷104b的第一側104c上。在一些實施例中，絕緣層106並不容易形成在植入區104e上。在一些實施例中，絕緣層106在植入區104e上的部分106x的厚度T3小於絕緣層106在第二凹陷104b之第二側104d上的部分106a的厚度T1。

參見圖10，根據圖3的步驟S305，移除絕緣層106的部分106x以暴露出第二凹陷104b的第一側104c，其中第二凹陷104b的第一側104c相鄰於閘極結構103。在一些實施例中，絕緣層106的部分106x係設置在植入區104e上。在一些實施例中，藉由蝕刻或任何其他合適的製程來移除絕緣層106的部分106x。在一些實施例中，藉由稀釋的氫氟酸(DHF)溶液來洗去絕緣層106的部分106x。在一些實施例中，在暴露出第二凹陷104b的第一側104c之後，移除植入區104e的植入物。

在一些實施例中，在移除絕緣層106的部分106x之後，絕緣層106可分為設置在第二凹陷104b內的第一區段106a和設置在閘極結構103上的第二區段106b。在一些實施例中，在移除絕緣層106的部分106x之後，絕緣層106之第一區段106a的厚度T1小於絕緣層106之第二區段106b的厚度T2。在一些實施例中，絕緣層106之第一區段106a形成第一絕緣層106a，且絕緣層106之第二區段106b形成第二絕緣層106b。

參見圖11至圖13，根據圖3的步驟S306，在第二凹陷104b的第一側104c上形成導電層111的第一部分111a。在一些實施例中，參見圖11，在第二凹陷104b的第一側104c、第一絕緣層106a和第二絕緣層106b上設置第一導電材料113。在一些實施例中，第一導電材料113與第二凹陷104b的第一側104c共形。在一些實施例中，第一導電材料113包含導電層111的第一部分111a。在一些實施例中，藉由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程或任何其他合適的製程以形成第一導電材料113。在一些實施例中，第一導電材料113包含鈷。

在一些實施例中，參見圖12，對導電層111的第一部分111a進行退火。在一些實施例中，對第一導電材料113進行退火。在一些實施例中，在650℃與800℃之間的溫度下對導電層111的第一部分111a進行退火。

在一些實施例中，參見圖13，移除設置在第一絕緣層106a和第二絕緣層106b上的第一導電材料113，並在第二凹陷104b的第一側104c上形成導電層111的第一部分111a。在一些實施例中，在形成絕緣層106並移除絕緣層106的部分106x之後，才形成導電層111的第一部分 111a。

在一些實施例中，藉由蝕刻或任何其他合適的製程以移除設置在第一絕緣層106a和第二絕緣層106b上的第一導電材料113。在一些實施例中，藉由稀釋的氫氟酸(DHF)溶液來洗去設置在第一絕緣層106a和第二絕緣層106b上的第一導電材料113。在一些實施例中，導電層111之第一部分111a的長度L1實質上等於或小於第一絕緣層106a的長度L2。在一些實施例中，長度L1小於長度L2。

參見圖14和圖15，根據圖3的步驟S307，在第二凹陷104b內並在絕緣層106和導電層111的第一部分111a上形成摻雜構件105。在一些實施例中，參見圖14，在第二凹陷104b內並在導電層111的第一部分111a、第一絕緣層106a和第二絕緣層106b上設置摻雜材料105b。在一些實施例中，摻雜材料105b包含多晶矽。在一些實施例中，藉由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程、旋轉塗布製程或其他合適的製程以形成摻雜材料105b。

在一些實施例中，參見圖15，在形成摻雜材料105b之後，實施平坦化製程，並在第二凹陷104b內形成摻雜構件105。在一些實施例中，平坦化製程包含研磨製程、化學機械研磨(CMP)製程、蝕刻製程、其他合適的製程或前述之組合。在一些實施例中，摻雜構件105的頂面105a實質上與第二絕緣層106b的頂面106c共平面。

參見圖16至圖18，根據圖3的步驟S308，在摻雜構件105上形成導電層111的第二部分111b，且導電層111的第二部分111b耦接至導電層111的第一部分111a。

在一些實施例中，參見圖16，在摻雜構件105、第一絕緣 層106a和第二絕緣層106b上設置第二導電材料115。在一些實施例中，第二導電材料115耦接至導電層111的第一部分111a。在一些實施例中，第二導電材料115包含設置在摻雜構件105上之導電層111的第二部分111b。在一些實施例中，藉由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程或任何其他合適的製程以形成第二導電材料115。在一些實施例中，第二導電材料115包含鈷。

在一些實施例中，參見圖17，對導電層111的第二部分111b進行退火。在一些實施例中，對第二導電材料115進行退火。在一些實施例中，在650℃與800℃之間的溫度下對導電層111的第二部分111b進行退火。在一些實施例中，第二導電材料115與摻雜構件105進行反應。在一些實施例中，第二導電材料115包含CoSiO₂。

在一些實施例中，參見圖18，移除設置在第二絕緣層106b和隔離結構102上的第二導電材料115，並在摻雜構件105上形成與導電層111之第一部分111a耦接的導電層111之第二部分111b。在一些實施例中，在形成導電層111之第一部分111a和摻雜構件105之後，實施導電層111之第二部分111b的形成。在一些實施例中，導電層111之第二部分111b實質上與第二絕緣層106b的頂面106c共平面。在一些實施例中，形成第一記憶體裝置100。

在一些實施例中，藉由蝕刻或任何其他合適之製程來移除設置在第二絕緣層106b和隔離結構102上的第二導電材料115。在一些實施例中，藉由稀釋的氫氟酸(DHF)溶液來洗去設置在第二絕緣層106b和隔離結構102上的第二導電材料115。

在一些實施例中，參見圖19，方法S300更包含在導電層 111、第一絕緣層106a和第二絕緣層106b上形成第一介電層122。在一些實施例中，藉由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程、旋轉塗布製程或其他合適的製程以形成第一介電層122。在形成第一介電層122之後，在第一介電層122內形成接觸121a、121m，並選擇性地實施平坦化製程。接觸121a耦接至導電層111的第二部分111b，並由第一介電層122所環繞。接觸121m耦接至第二主動區104m，並由第一介電層122和第二絕緣層106b所環繞。在一些實施例中，平坦化製程包含研磨製程、化學機械研磨(CMP)製程、蝕刻製程、其他合適的製程或前述之組合。在一些實施例中，接觸121a、121m包含導電材料。

在一些實施例中，方法S300更包含在第一介電層122上形成第二介電層124。在一些實施例中，在第一介電層122上形成第二介電層124的複數個子層124a、124b、124c。在一些實施例中，第二介電層124的材料不同於第一介電層122的材料，使得隨後的製程期間，相對於第一介電層122而言，第二介電層124有較高的蝕刻選擇比。在一些實施例中，藉由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程、旋轉塗布製程或其他合適的製程以形成第二介電層124。在形成第二介電層124之後，在第二介電層124內且在導電層111上形成接觸121b、電容123和著陸接墊125，以及在第二介電層124內且在第二主動區104m上形成位元線127。在一些實施例中，可選擇性地實施平坦化製程。在一些實施例中，平坦化製程包含研磨製程、化學機械研磨(CMP)製程、蝕刻製程、其他合適的製程或前述之組合。在一些實施例中，電容123耦接至接觸121a、121b和著陸接墊125。在一些實施例 中，位元線127耦接至接觸121m。在一些實施例中，接觸121m、電容123、著陸接墊125和位元線127包含導電材料。

圖21為根據本揭露一些實施例之第一記憶體裝置100或第二記憶體裝置200的製造方法S400的流程圖。

方法S400包含數個操作，此處的敘述和繪示並不限制操作的順序。方法S400包含數個步驟(S401、S402、S403、S404、S405、S406和S407)。

在一些實施例中，根據圖21的步驟S401，提供半導體基底。在一些實施例中，半導體基底有定義主動區，且包含相鄰於主動區的閘極結構，以及環繞主動區和閘極結構的隔離結構。在一些實施例中，根據圖21的步驟S402，形成延伸進入半導體基底且在主動區內的凹陷。在一些實施例中，根據圖21的步驟S403，形成與凹陷共形的絕緣層。

在一些實施例中，根據圖21的步驟S404，移除絕緣層的一部分以暴露出凹陷的第一側，其中凹陷的第一側相鄰於閘極結構。在一些實施例中，根據圖21的步驟S405，在凹陷的第一側上形成導電層的第一部分。在一些實施例中，根據圖21的步驟S406，在凹陷內並在絕緣層和導電層的第一部分上形成摻雜構件。在一些實施例中，根據圖21的步驟S407，在摻雜構件上形成導電層的第二部分，且導電層的第二部分耦接至導電層的第一部分。

本揭露的一層面提供一種記憶體裝置的製造方法。該方法包含的步驟為提供有定義一主動區的一半導體基底，其中該半導體基底包含相鄰於該主動區的一閘極結構，以及環繞該主動區和該閘極結構的一隔離結構；形成延伸進入該半導體基底且在該主動區內的一凹陷；以及形成 與該凹陷共形的一絕緣層。該方法更包含移除該絕緣層的一部分以暴露出該凹陷的一第一側，其中該凹陷的該第一側相鄰於該閘極結構；在該凹陷的該第一側上形成一導電層的一第一部分；在該凹陷內並在該絕緣層和該導電層的該第一部分上形成一摻雜構件；以及在該摻雜構件上形成該導電層的一第二部分，且該導電層的該第二部分耦接至該導電層的該第一部分。

在一些實施例中，在形成該導電層的該第一部分和形成該摻雜構件之後，實施該導電層的該第二部分的形成。在一些實施例中，該方法更包含在該凹陷的該第一側上形成該主動區的一植入區。在一些實施例中，藉由以一角度佈植植入物進入該半導體基底的該主動區內以形成該植入區。

在一些實施例中，該角度相對於該半導體基底的一第一表面在7度與30度之間的範圍內。在一些實施例中，該絕緣層的該部分係設置在該植入區上。在一些實施例中，在移除該絕緣層的該部分之後，該絕緣層分為設置在該凹陷內的一第一區段和設置在該閘極結構上的一第二區段。在一些實施例中，該絕緣層的該部分的厚度實質上小於該絕緣層的該第一區段的厚度。

在一些實施例中，在形成該絕緣層並移除該絕緣層的該部分之後，實施該導電層的該第一部分的形成。在一些實施例中，該方法更包含在形成該摻雜構件之前，對該導電層的該第一部分進行退火。在一些實施例中，在650℃與800℃之間的溫度下對該導電層的該第一部分進行退火。

總結而言，由於絕緣層用來限制主動區內的P-N接面區， 電流必須經過耦接至絕緣層的導電層，因此可避免P-N接面的漏電流。藉此改善記憶體裝置的整體效能和記憶體裝置的製造過程。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。

101:半導體基底 101a:第一表面 101b:第二表面 101c:第一凹陷 102:隔離結構 103:閘極結構 103a:閘極氧化物 103b:閘極電極 104:主動區 104a:第一主動區 104b:第二凹陷 104c:第一側 104d:第二側 104m:第二主動區 105:摻雜構件 105a:頂面 106a:第一絕緣層 106b:第二絕緣層 106c:頂面 111:導電層 111a:第一部分 111b:第二部分 121a:接觸 121b:接觸 121m:接觸 122:第一介電層 123:電容 124:第二介電層 124a:子層 124b:子層 124c:子層 125:著陸接墊 127:位元線 200:第二記憶體裝置

Claims (11)

1. 一種記憶體裝置的製造方法，包括： 提供有定義一主動區的一半導體基底，其中該半導體基底包含相鄰於該主動區的一閘極結構，以及環繞該主動區和該閘極結構的一隔離結構； 形成延伸進入該半導體基底且在該主動區內的一凹陷； 形成與該凹陷共形的一絕緣層； 除該絕緣層的一部分以暴露出該凹陷的一第一側，其中該凹陷的該第一側相鄰於該閘極結構； 在該凹陷的該第一側上形成一導電層的一第一部分； 在該凹陷內並在該絕緣層和該導電層的該第一部分上形成一摻雜構件；以及 在該摻雜構件上形成該導電層的一第二部分，且該導電層的該第二部分耦接至該導電層的該第一部分。
2. 如請求項1所述之製造方法，其中在形成該導電層的該第一部分和形成該摻雜構件之後，實施該導電層的該第二部分的形成。
3. 如請求項1所述之製造方法，更包括： 在該凹陷的該第一側上形成該主動區的一植入區。
4. 如請求項3所述之製造方法，其中藉由以一角度佈植植入物進入該半導體基底的該主動區內以形成該植入區。
5. 如請求項4所述之製造方法，其中該角度相對於該半導體基底的一第一表面在7度與30度之間的範圍內。
6. 如請求項3所述之製造方法，其中該絕緣層的該部分係設置在該植入區上。
7. 如請求項1所述之製造方法，其中在移除該絕緣層的該部分之後，該絕緣層分為設置在該凹陷內的一第一區段和設置在該閘極結構上的一第二區段。
8. 如請求項7所述之製造方法，其中該絕緣層的該部分的厚度實質上小於該絕緣層的該第一區段的厚度。
9. 如請求項1所述之製造方法，其中在形成該絕緣層並移除該絕緣層的該部分之後，實施該導電層的該第一部分的形成。
10. 如請求項1所述之製造方法，其中該方法更包含在形成該摻雜構件之前，對該導電層的該第一部分進行退火。
11. 如請求項10所述之製造方法，其中在650°C與800°C之間的溫度下對該導電層的該第一部分進行退火。