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TWI702715B - 半導體元件及其製造方法 - Google Patents

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TWI702715B
TWI702715B TW108126230A TW108126230A TWI702715B TW I702715 B TWI702715 B TW I702715B TW 108126230 A TW108126230 A TW 108126230A TW 108126230 A TW108126230 A TW 108126230A TW I702715 B TWI702715 B TW I702715B
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何立瑋
王宇揚
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漢薩科技股份有限公司
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Abstract

本揭露提供一種半導體元件及其製造方法。半導體元件包括基板、第一至第三多晶矽層、第一隔離層、閘極介電層、閘極導電層、第二隔離層、第三隔離層與第一通孔接觸。第一與第二多晶矽層位於基板上。第三多晶矽層位於第一與第二多晶矽層間，且具有位於第一與第二多晶矽層間的凹部部分，凹部部分定義為記憶體元件的本體。第一隔離層鄰接於第一至第三多晶矽層。閘極介電層與閘極導電層嵌設於第三多晶矽層內。第二隔離層位於閘極導電層與第三多晶矽層上。第三隔離層位於第一與第二隔離層上。第一通孔接觸位於第三隔離層中。

Description

半導體元件及其製造方法
本揭露係有關於一種半導體元件及其製造方法。
半導體記憶體元件可分為揮發性記憶體元件(volatile memory devices)與非揮發性記憶體元件兩類。相較於揮發性記憶體元件，非揮發性記憶體由於在保留資料時不需要電力，故廣泛用於程式編碼、固態硬碟(solid state devices；SSD)與雲端儲存。
快閃記憶體(Flash)是非揮發性記憶體元件的一種，而快閃記憶體的NOR Flash具有重量輕、體積小與功率低的優點，故廣泛應用於各種個人電腦、消費型電子產品與網路通訊產品，例如筆記型電腦、數位電視與行動通訊裝置。然而，NOR Flash讀取的速度快，但其寫入速度較慢。因此，NOR Flash的效能與密度仍待改善。
本揭露提供一種用於提升密度與提升效能的半導體元件及其製造方法。依據本揭露的一實施方式中，半導體元 件的製造方法包括以下步驟。形成一疊層，疊層包括第一多晶矽層、氮化矽層與第二多晶矽層。形成第一溝槽穿透疊層。填入第一隔離層於第一溝槽中。形成第二溝槽穿透疊層，以暴露第一多晶矽層、氮化矽層與第二多晶矽層的複數側壁。移除氮化矽層，以形成第一凹陷，第一凹陷位於第一多晶矽層與第二多晶矽層之間。摻雜暴露的第一多晶矽層與第二多晶矽層的側壁，以定義源極端點接觸與汲極端點接觸。形成第三多晶矽層於第一多晶矽層與第二多晶矽層上，以及位於第一多晶矽層與第二多晶矽層的第一凹陷中，使得第三多晶矽層具有凹部部分，凹部部分位於第一多晶矽層與第二多晶矽層之間。摻雜凹部部分，以定義源極區域與汲極區域。摻雜凹部部分，以定義通道區域，其中凹部部分定義為記憶體元件的本體。形成閘極介電層於第三多晶矽層上。形成閘極導電層於閘極介電層上，其中閘極導電層定義為一字元線。形成第二隔離層於閘極導電層與第三多晶矽層上。形成第三隔離層於第一隔離層與第二隔離層上。
在一些實施方式中，半導體的製造方法更包括以下步驟。形成第一通孔接觸於第三隔離層中，且第一通孔接觸設置於汲極端點接觸上。形成第四隔離層於該第三隔離層上。蝕刻第四隔離層，以形成第二凹陷。填入第一導電材料於第二凹陷中，以形成內連接導電墊，且內連接導電墊位於第四隔離層中。
在一些實施方式中，半導體的製造方法更包括以下步驟。形成第五隔離層，於第四隔離層與內連接導電墊上， 且第五隔離層具有通孔孔洞。填入第二導電材料於通孔孔洞中，以形成第二通孔接觸。形成汲極導電層，於第五隔離層與該第二通孔接觸上，其中該汲極導電層定義為位元線。
在一些實施方式中，第二隔離層平行於第一隔離層。
在一些實施方式中，第三多晶矽層更具有連接於凹部部分的第一部分與第二部分。第一部分與第二部分分別位於第一多晶矽層與第二多晶矽層上。
在一些實施方式中，第一通孔接觸對齊於汲極端點接觸。
依據本揭露的另一實施方式，半導體元件包括基板、第一多晶矽層、第二多晶矽層、第三多晶矽層、第一隔離層、閘極介電層、閘極導電層、第二隔離層、第三隔離層與第一通孔接觸。第一多晶矽層與第二多晶矽層位於基板上。第三多晶矽層位於第一多晶矽層與第二多晶矽層之間。第三多晶矽層具有凹部部分，凹部部分定義為記憶體元件的本體。第一隔離層鄰接於第一多晶矽層、第二多晶矽層與第三多晶矽層。閘極介電層與閘極導電層嵌設於第三多晶矽層內。第二隔離層位於閘極導電層與第三多晶矽層上。第三隔離層位於第一隔離層與第二隔離層上。第一通孔接觸位於第三隔離層中。
在一些實施方式中，半導體元件更包括第四隔離層與內連接導電墊。第四隔離層位於第三隔離層上。內連接導電墊位於第四隔離層中。
在一些實施方式中，半導體元件更包括第五隔離 層與第二通孔接觸。第五隔離層位於第四隔離層上。第二通孔接觸位於第五隔離層中。
在一些實施方式中，內連接導電墊與第一通孔接觸及第二通孔接觸相接觸。
在一些實施方式中，第一通孔接觸的材料與第二通孔接觸的材料相同。
在一些實施方式中，第一通孔接觸、內連接導電墊與閘極導電層定義為一組NOR快閃記憶體單元，且NOR快閃記憶體單元包括二個NOR快閃記憶體晶胞，且NOR快閃記憶體晶胞的每一個所定義的面密度低於每單位特徵尺寸平方的六倍。
在一些實施方式中，半導體元件更包括汲極導電層，位於第五隔離層與第二通孔接觸上，且汲極導電層定義為位元線。
在一些實施方式中，第一隔離層在上視圖中具有蜿蜒狀形狀，且記憶體元件的本體於第一隔離層上呈交錯排列。
在一些實施方式中，第二隔離層在上視圖中具有直條形形狀。
在一些實施方式中，半導體元件更包括第四多晶矽層，位於基板上，定義為共同接地線。
在一些實施方式中，第三多晶矽層覆蓋第一多晶矽層與第二多晶矽層，且第三多晶矽層與閘極介電層在上視圖中具有半橢圓輪廓。
在一些實施方式中，第三多晶矽層的邊緣對齊於閘極導電層的邊緣。
在一些實施方式中，第一通孔接觸在基板的垂直投影與第二通孔接觸在基板的垂直投影不完全重疊。
綜上所述，本揭露提供一種半導體元件及其製造方法。透過上述的半導體元件的製造方法，可增加半導體元件的密度，進而提升半導體元件的效能。
應當瞭解前面的一般描述和以下的詳細描述都是示例，並且旨在提供對本揭露的進一步解釋。
100‧‧‧基板
110‧‧‧第一多晶矽層
200‧‧‧疊層
202、204‧‧‧側壁
210‧‧‧第二多晶矽層
214‧‧‧側
220‧‧‧氮化矽層
230‧‧‧第三多晶矽層
232‧‧‧襯墊層
234‧‧‧側
240‧‧‧第一隔離層
250‧‧‧源極端點接觸
252‧‧‧汲極端點接觸
260‧‧‧第四多晶矽層
260C‧‧‧通道區域
260D‧‧‧汲極區域
260S‧‧‧源極區域
262‧‧‧凹部部分
264‧‧‧第一部分
266‧‧‧第二部分
270‧‧‧閘極介電層
280‧‧‧閘極導電層
290‧‧‧第二隔離層
300‧‧‧第三隔離層
310‧‧‧第一通孔接觸
320‧‧‧第四隔離層
330‧‧‧第一導電材料
332‧‧‧內連接導電墊
340‧‧‧第五隔離層
352‧‧‧第二通孔接觸
360‧‧‧汲極導電層
400‧‧‧NOR快閃記憶體單元
T1‧‧‧第一溝槽
T2‧‧‧第二溝槽
R1‧‧‧第一凹陷
R2‧‧‧第二凹陷
本揭露之態樣可從以下實施方式的詳細說明及隨附的圖式理解。
第1圖、第2圖、第3A圖、第4A圖、第5A圖、第6圖、第7圖、第8A圖、第9圖、第10A圖、第11A圖、第12A圖、第13A圖、第14圖、第15圖、第16圖、第17A圖、第18A圖與第21A圖是根據本揭露的一實施方式在各個階段形成一半導體元件的方法之示意圖。
第3B圖、第4B圖與第5B圖是根據本揭露的一實施方式沿著第3A圖、第4A圖與第5A圖的氮化矽層的水平位置之半導體元件的上視圖。
第8B圖、第10B圖、第11B圖與第12B圖是根據本揭露的一實施方式沿著第8A圖、第10A圖、第11A圖與第12A圖移除氮化矽層的水平位置之半導體元件的上視圖。
第13B圖是根據本揭露的一實施方式沿著第13A圖的第一通孔接觸的水平位置之半導體元件的上視圖。
第17B圖為沿著第17A圖的內連接導電墊的水平位置的半導體元件的上視圖。
第18B圖為沿著第18A圖的第二通孔接觸的水平位置的半導體元件的上視圖。
第19圖繪示根據本揭露一些實施方式沿第18B圖之1-1線所繪示的剖面圖。
第20圖繪示根據本揭露一些實施方式沿第18B圖之2-2線所繪示的剖面圖
第21B圖為沿著第21A圖的汲極導電層的水平位置的半導體元件的上視圖。
第22圖是根據本揭露的一實施方式的NOR快閃記憶體單元陣列的電路圖。
以下揭露內容提供用於實施本揭露之不同特徵之諸多不同實施方式或示例。下文描述組件及排列之某些實施方式或示例以簡化本揭露。當然，此等僅係示例性且並非意欲為限制性。舉例而言，部件之尺寸不限於所揭示範圍或值，而是可取決於元件之製程條件及/或所期望性質。此外，隨後之描述中在第二特徵上方或在第二特徵上形成第一特徵可包含其中第一特徵及第二特徵直接接觸形成之實施方式且亦可包含其中可插入第一特徵及第二特徵中間以形成額外特徵以使得 第一特徵及第二特徵可不直接接觸之實施方式。為簡單與清晰起見，各特徵可按不同比例而任意繪製。
進一步而言，為了便於描述，本文可使用諸如「下面」、「下方」、「下部」、「上方」、「上部」及類似者等空間相對性術語來描述如圖中所圖示之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了圖中所描繪之定向外，空間相對性術語意欲囊括使用或操作中之元件之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且因此可同樣解讀本文所使用之空間相對性描述詞。
第1圖、第2圖、第3A圖、第4A圖、第5A圖、第6圖、第7圖、第8A圖、第9圖、第10A圖、第11A圖、第12A圖、第13A圖、第14圖、第15圖、第16圖、第17A圖、第18A圖與第21A圖是根據本揭露的一實施方式在各個階段形成一半導體元件的方法之示意圖。
參閱第1圖及第2圖。第一多晶矽層110形成在基板100之上，且疊層200形成在基板100與第一多晶矽層110之上。第一多晶矽層110定義為共同接地線(common ground line)。在一些實施方式中，疊層200包含第二多晶矽層210、氮化矽層220與第三多晶矽層230。換句話說，第二多晶矽層210、氮化矽層220與第三多晶矽層230堆疊排列於基板100之上，且最靠近基板100的第二多晶矽層210直接接觸於第一多晶矽層110。
在一些實施方式中，基板100可以是矽基板。在一些其他的實施方式中，基板100可包括其他半導體元素，例 如：鍺(germauium)，或包括半導體化合物，例如：碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenic)、及/或銻化銦(indium antimonide)，或其他半導體合金，例如：矽鍺(SiGe)、磷化砷鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鎵鋁(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)、及/或磷砷化銦鎵(GaInAsP)，以及以上之任意組合。在一些其他的實施方式中，基板100包括絕緣層覆矽(semiconductor-on-insulator；SOI)基板，例如具有埋層(buried layer)。
參閱第3A圖與第3B圖，其中第3B圖為沿著第3A圖之氮化矽層220的水平位置的半導體元件的上視圖。在形成疊層200之後，蝕刻疊層200的一部分，以形成第一溝槽T1穿透於疊層200。詳細來說，疊層200上可藉由適當的沉積、顯影及/或蝕刻技術形成圖案化的硬遮罩層，並使用圖案化的硬遮罩層作為蝕刻遮罩，以蝕刻疊層200。蝕刻疊層200終止於第一多晶矽層110。也就是說，形成第一溝槽T1，使得疊層200的側壁202被暴露，且第一溝槽T1暴露下面的第一多晶矽層110。在一些實施方式中，第一溝槽T1在第3B圖的水平剖面圖中呈現平行排列的蜿蜒狀(serpentine shape)。
在一些實施方式中，可以使用端點偵測(end point detection)的技術來確定蝕刻疊層200的停止位置。蝕刻製程可以使用乾式或濕式蝕刻。當使用乾式蝕刻時，製程之氣體可包括四氟化碳(CF4)、三氟甲烷(CHF3)、三氟化氮(NF3)、 六氟化硫(SF6)、溴(Br2)、溴化氫(HBr)、氯(Cl2)或以上之任意組合。可選擇性地使用稀薄氣體諸如氮氣(N2)、氧氣(O2)或氬氣(Ar)。當使用濕式蝕刻時，蝕刻劑可包括氫氧化氨：過氧化氫：水(NH4OH：H2O2：H2O)(亦稱APM)、羥胺(NH2OH)、氫氧化鉀(KOH)、硝酸：氟化銨：水(HNO3：NH4F：H2O)及/或類似物。
參閱第4A圖與第4B圖，其中第4B圖為沿著第4A圖之氮化矽層220的水平位置的半導體元件的上視圖。襯墊層232形成在疊層200的暴露側壁202(見第3A圖)上。襯墊層232可包括例如氮化矽或其他適當的絕緣材料。在形成襯墊層232之後，填入第一隔離層240於第一溝槽T1(見第3A圖)中。在一些實施方式中，在填入第一隔離層240之後，可進行平坦化製程，如化學機械研磨製程(CMP)來移除第一隔離層240之多餘材料。在一些實施方式中，第一隔離層240包括氧化矽層、氮化矽層或氮氧化矽層等等。第一隔離層240的材料可以是低介電(low-k)材料，例如是四乙氧基矽烷(tetraethoxysilane；TEOS)。第一隔離層240可藉由化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、可流動式化學氣相沉積(FCVD)或低壓化學氣相沉積(LPCVD)來形成。
參閱第5A圖與第5B圖，其中第5B圖為沿著第5A圖之氮化矽層220的水平位置的半導體元件的上視圖。進行另一蝕刻製程，形成第二溝槽T2穿透疊層200，以暴露第二多晶矽層210、氮化矽層220與第三多晶矽層230的複數側壁204。詳細來說，第二溝槽T2穿透第二多晶矽層210、氮化矽層220 與第三多晶矽層230。在一些實施方式中，如第5B圖所示，第二溝槽T2呈直條形的形狀排列。
在一些實施方式中，蝕刻疊層200終止於第一多晶矽層110。也就是說，第二溝槽T2暴露下面的第一多晶矽層110。在一些實施方式中，可以使用端點偵測的技術來確定蝕刻疊層200的停止位置。蝕刻製程可以使用乾式或濕式蝕刻。當使用乾式蝕刻時，製程之氣體可包括四氟化碳(CF4)、三氟甲烷(CHF3)、三氟化氮(NF3)、六氟化硫(SF6)、溴(Br2)、溴化氫(HBr)、氯(Cl2)或以上之任意組合。可選擇性地使用稀薄氣體諸如氮氣(N2)、氧氣(O2)或氬氣(Ar)。當使用濕式蝕刻時，蝕刻劑可包括氫氧化氨：過氧化氫：水(NH4OH：H2O2：H2O)(亦稱APM)、羥胺(NH2OH)、氫氧化鉀(KOH)、硝酸：氟化銨：水(HNO3：NH4F：H2O)及/或類似物。
參閱第6圖。第5A圖的氮化矽層220被移除，以形成第一凹陷R1，且第一凹陷R1位於第二多晶矽層210與第三多晶矽層230之間。詳細來說，由於形成第一凹陷R1，使得襯墊層232的一部分被暴露。也就是說，襯墊層232的一部分被第一凹陷R1暴露，而襯墊層232的其餘部分係分別被第二多晶矽層210與第三多晶矽層230所覆蓋。在一些實施方式中，第一凹陷R1連通於第二溝槽T2。在一些實施方式中，在形成第一凹陷R1之後，第二多晶矽層210的一側214與第三多晶矽層230的一側234被暴露。
參閱第7圖。在形成第一凹陷R1之後，摻雜暴露的側壁204(見第5A圖)，以定義源極端點接觸250與汲極端 點接觸252。詳細來說，在暴露的側壁204(見第5A圖)進行離子佈植(ion implantation)製程之後，進行退火製程以激活佈植的摻雜劑。在一些實施方式中，摻雜暴露的側壁204(見第5A圖)更包括摻雜第二多晶矽層210位於第一凹陷R1的一側214(見第6圖)與第三多晶矽層230位於第一凹陷R1的一側234(見第6圖)。進一步來說，第二多晶矽層210的一側214(見第6圖)的一部分被摻雜，而第二多晶矽層210的一側214(見第6圖)的其餘部分未被摻雜。同樣地，第三多晶矽層230的一側234(見第6圖)的一部分被摻雜，而第三多晶矽層230的一側234(見第6圖)的其餘部分未被摻雜。在一些實施方式中，摻雜源極端點接觸250與汲極端點接觸252的摻雜劑可以包括P型摻雜劑或N型摻雜劑。舉例而言，P型摻雜劑可以是硼(B)、二氟化硼(BF2)、三氟化硼(BF3)或四氟化二硼(B2F4)，N型摻雜劑可以是磷(P)、砷(As)或銻(Sb)。在一些實施方式中，在氮化矽層220(見第6圖)被移除之後，源極端點接觸250與汲極端點接觸252分別位於第一凹陷R1的不同側。
參閱第8A圖與第8B圖，其中第8B圖為沿著第8A圖移除氮化矽層220(見第5A圖)的水平位置的半導體元件的上視圖。在本實施方式中，進行凹陷處晶胞整合(recessed cell integration；RCI)製程。也就是說，在形成第7圖的第一凹陷R1之後，在第一凹陷R1中填入第四多晶矽層260。詳細來說，第四多晶矽層260形成於第二多晶矽層210與第三多晶矽層230上，以及位於第二多晶矽層210與第三多晶矽層230的第一凹陷R1(見第7圖)中，使得第四多晶矽層260具有凹部部分 262。凹部部分262位於第二多晶矽層210與第三多晶矽層230之間。
在填入第四多晶矽層260之後，摻雜凹部部分262，以形成源極區域260S與汲極區域260D。詳細來說，藉由以特定角度控制離子佈植的摻雜劑，在第四多晶矽層260中形成源極區域260S與汲極區域260D，並進行退火製程以激活佈植的摻雜劑。在一些實施方式中，摻雜源極區域260S與汲極區域260D的摻雜劑可以包括P型摻雜劑或N型摻雜劑。舉例而言，P型摻雜劑可以是硼(B)、二氟化硼(BF2)、三氟化硼(BF3)或四氟化二硼(B2F4)，N型摻雜劑可以是磷(P)、砷(As)或銻(Sb)。
在一些實施方式中，第四多晶矽層260覆蓋第二多晶矽層210與第三多晶矽層230。在一些實施方式中，第四多晶矽層260更具有連接凹部部分262的第一部分264與第二部分266。第一部分264位於第二多晶矽層210上，第二部分266位於第三多晶矽層230上，且凹部部分262位於襯墊層232的暴露部分上。換句話說，第四多晶矽層260的第一部分264與第二部分266凸出於凹部部分262。
參閱第9圖。在摻雜凹部部分262以定義源極區域260S與汲極區域260D之後，摻雜凹部部分262，以定義通道區域260C，並利用摻雜濃度以及摻雜範圍調整臨界電壓。詳細來說，藉由以特定角度控制離子佈植的摻雜劑，並在對第四多晶矽層260的凹部部分262進行離子佈植製程之後，進行退火製程以激活佈植的摻雜劑，以形成通道區域260C。通道區 域260C位於源極區域260S與汲極區域260D之間。在一些實施方式中，摻雜凹部部分262的摻雜劑可以包括P型摻雜劑或N型摻雜劑。舉例而言，P型摻雜劑可以是硼(B)、二氟化硼(BF2)、三氟化硼(BF3)或四氟化二硼(B2F4)，N型摻雜劑可以是磷(P)、砷(As)或銻(Sb)。在本實施方式中，凹部部分262可定義為記憶體元件的本體。
在一些實施方式中，在佈植製程之後進行的退火製程是在攝氏約700度至約1500度範圍內的溫度下執行的快速熱退火(rapid thermal annealing；RTA)製程，持續約5秒至約250秒的範圍之間。在其他的實施方式中，傳統的爐管退火(conventional furnace annealing；CFA)製程可以在攝氏約900度至約1500度範圍內的溫度下執行，持續約30分鐘至約3小時的範圍之間。
參閱第10A圖與第10B圖，其中第10B圖為沿著第10A圖移除氮化矽層220(見第5A圖)的水平位置的半導體元件的上視圖。形成閘極介電層270於第四多晶矽層260上。在形成閘極介電層270之後，形成閘極導電層280於閘極介電層270上，且閘極導電層280定義為字元線。詳細來說，閘極介電層270共形地(conformally)形成於第四多晶矽層260上，且閘極導電層280形成於閘極介電層270上。
在一些實施方式中，如第10A圖所示，閘極介電層270位於閘極導電層280與第四多晶矽層260之間。
在一些實施方式中，如第10B圖所示，第四多晶矽層260與閘極介電層270在上視圖中具有半橢圓輪廓。在一 些實施方式中，第四多晶矽層260與閘極介電層270在移除氮化矽層220(見第5B圖)的位置在上視圖中具有半橢圓形的輪廓，因此，當填入閘極導電層280之後，閘極導電層280作為記憶體元件的閘極電極的部分會是對應的半橢圓柱形。然而，本發明不限於此，第四多晶矽層260、閘極介電層270、閘極導電層280的閘極電極的部分從上視圖觀之，亦可為長方形、正方形、三角形、梯形、半圓形等形狀。
在一些實施方式中，閘極介電層270的材料可以是穿隧氧化物(tunnel oxide)、氮化矽、氧化鋁(Al2O3)，或其他適當的材料。在一些實施方式中，閘極介電層270的材料可以為氧化物與氮化物的組合物(例如：ONO)。閘極導電層280的材料可以包括導電材料且可以選自多晶矽、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物，或是其他金屬材料的組合。舉例來說，金屬氮化物可以是氮化鎢、氮化鉬、氮化鈦、氮化鉭，或其組合。金屬矽化物可以是矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺，或其組合。金屬可以是銅、銀，或其他適當的金屬。
參閱第11A圖與第11B圖，其中第11B圖為沿著第11A圖移除氮化矽層220(見第5A圖)的水平位置的半導體元件的上視圖。進行淺溝槽隔離蝕刻製程，使得一部分的第四多晶矽層260、閘極介電層270與閘極導電層280被移除。詳細來說，閘極介電層270與閘極導電層280嵌設於第四多晶矽層260中。也就是說，閘極介電層270與閘極導電層280位於第四多晶矽層260的凹部部分262上。在一些實施方式中，閘極導電 層280可作為字元線，且字元線與第四多晶矽層260以交替的方式垂直排列，以形成記憶體單元。
參閱第12A圖與第12B圖，其中第12B圖為沿著第12A圖移除氮化矽層220(見第5A圖)的水平位置的半導體元件的上視圖。形成第二隔離層290於第四多晶矽層260上。詳細來說，第二隔離層290覆蓋第四多晶矽層260與閘極導電層280。在一些實施方式中，第二隔離層290與第一隔離層240在上視圖中呈交替排列。也就是說，第二隔離層290平行於第一隔離層240。在一些實施方式中，第二隔離層290在水平剖面圖中具有直條形形狀，與第一隔離層240在水平剖面圖中具有的蜿蜒狀形狀不同。
在一些實施方式中，第二隔離層290包括氧化矽層、氮化矽層或氮氧化矽層等等。第二隔離層290的材料可以是低介電(low-k)材料，例如是四乙氧基矽烷(tetraethoxysilane；TEOS)。第二隔離層290可藉由化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、可流動式化學氣相沉積(FCVD)或低壓化學氣相沉積(LPCVD)來形成。可藉由平坦化製程，例如化學機械研磨製程(CMP)來移除第二隔離層290之多餘材料。
如第12A圖所示，在形成第二隔離層290之後，形成第三隔離層300於第二隔離層290與第四多晶矽層260上。換句話說，第三隔離層300形成於第一隔離層240與第二隔離層290上。在一些實施方式中，第三隔離層300垂直於第二隔離層290。也就是說，第三隔離層300垂直於第四多晶矽 層260的長度方向。在一些實施方式中，第三隔離層300為金屬層間介電(inter-metal dielectric；IMD)層。第三隔離層300可包括低介電材料。舉例來說，低介電材料可為摻雜氧化物，例如磷矽玻璃(phosphor silicate glass；PSG)、硼磷矽玻璃(boron phosphor silicate glass；BPSG)，或其他的適當材料。
參閱第13A圖與第13B圖，其中第13B圖為沿著第13A圖的第一通孔接觸310的水平位置的半導體元件的上視圖。第一通孔接觸310形成於第三隔離層300中，且第一通孔接觸310接觸於汲極端點接觸252。詳細來說，可利用適當的蝕刻方法來蝕刻第三隔離層300，以形成通孔孔洞。在第三隔離層300內的通孔孔洞中，填入適當的導電材料，以形成第一通孔接觸310。舉例來說，可藉由化學氣相沉積(CVD)在前述的通孔孔洞中填入鎢，以形成第一通孔接觸310。在一些實施方式中，第一通孔接觸310對齊於汲極端點接觸252。也就是說，第一通孔接觸310的底表面接觸於汲極端點接觸252的頂表面。在一些其他的實施方式中，第一通孔接觸310的底表面接觸於汲極端點接觸252與第三多晶矽層230的頂表面。
在一些實施方式中，在形成第一通孔接觸310之後，可進行平坦化製程，如化學機械研磨製程(CMP)來移除多餘材料。
在一些實施方式中，在形成第一通孔接觸310之前，在通孔孔洞的內壁形成阻障層(barrier layer)。詳細來說，阻障層可通過濺射沉積(sputter deposit)來形成，且阻障層的材料可例如是氮化鈦(TiN)。在一些實施方式中，第一通孔接 觸310的材料可以是金屬(例如：鎢)。
參閱第14圖。在第三隔離層300上形成第四隔離層320。詳細來說，第四隔離層320覆蓋第一通孔接觸310與第三隔離層300。在一些實施方式中，第四隔離層320平行於第三隔離層300，且第四隔離層320垂直於第二隔離層290。在一些實施方式中，第四隔離層320為金屬層間介電層。第四隔離層320可包括低介電材料。舉例來說，低介電材料可為摻雜氧化物，例如磷矽玻璃、硼磷矽玻璃，或其他的適當材料。
參閱第15圖。第四隔離層320被蝕刻，以形成第二凹陷R2。詳細來說，第二凹陷R2被形成，以暴露第一通孔接觸310。如此一來，後續在第二凹陷R2中填入導電材料時，可使導電材料接觸於第一通孔接觸310。
參閱第16圖。在第14圖的第二凹陷R2中，填入第一導電材料330。詳細來說，一部分的第一導電材料330位於第四隔離層320中，而另一部分的第一導電材料330位於第四隔離層320上。也就是說，第一導電材料330覆蓋第四隔離層320中，且一部分的第一導電材料330嵌設於第四隔離層320內。
參閱第17A圖與第17B圖，其中第17B圖為沿著第17A圖的內連接導電墊332的水平位置的半導體元件的上視圖。為了清楚說明本揭露，第一通孔接觸310在第16B圖中以虛線繪示，合先敘明。在填入第一導電材料330(見第16圖)於第二凹陷R2(見第15圖)之後，平坦化第四隔離層320與第一導電材料330(見第16圖)，以形成內連接導電墊 (interconnect conductive pad)332。詳細來說，內連接導電墊332位於第四隔離層320中，且內連接導電墊332接觸於第一通孔接觸310。在一些實施方式中，內連接導電墊332的底表面與第一通孔接觸310的頂表面共平面。
在一些實施方式中，平坦化第四隔離層320與第一導電材料330可以透過進行化學機械研磨製程(CMP)，以移除多餘材料。
參閱第18A圖與第18B圖，其中第18B圖為沿著第18A圖的第二通孔接觸352的水平位置的半導體元件的上視圖。為了清楚說明本揭露，第一通孔接觸310與內連接導電墊332在第18B圖中以虛線繪示，合先敘明。
第五隔離層340形成於第四隔離層320與內連接導電墊332上。也就是說，第五隔離層340覆蓋第四隔離層320與內連接導電墊332。在形成第五隔離層340之後，可利用適當的蝕刻方法來蝕刻第五隔離層340，使得第五隔離層340具有通孔孔洞。接著，在第五隔離層340內的通孔孔洞中，填入導電材料，以形成第二通孔接觸352。在一些實施方式中，第五隔離層340可包括低介電材料。舉例來說，低介電材料可為摻雜氧化物，例如磷矽玻璃、硼磷矽玻璃，或其他的適當材料。
在一些實施方式中，在形成第二通孔接觸352之前，在通孔孔洞的內壁形成阻障層。詳細來說，阻障層可通過濺射沉積來形成，且阻障層的材料可例如是氮化鈦。在一些實施方式中，第二通孔接觸352的材料可以是金屬(例如：鎢)。
在一些實施方式中，在形成第二通孔接觸352之 後，可進行平坦化製程，如化學機械研磨製程(CMP)來移除多餘材料。
在一些實施方式中，內連接導電墊332連接第一通孔接觸310與第二通孔接觸352。也就是說，內連接導電墊332與第一通孔接觸310以及第二通孔接觸352相接觸。
在一些實施方式中，第一通孔接觸310在基板100的垂直投影與第二通孔接觸352在基板100的垂直投影不完全重疊。也就是說，第一通孔接觸310在基板100的垂直投影與第二通孔接觸352在基板100的垂直投影可以是部分重疊或不重疊。
在一些實施方式中，第一通孔接觸310的材料與第二通孔接觸352的材料相同。舉例來說，第一通孔接觸310的材料與第二通孔接觸352的材料可以是鎢。
在一些實施方式中，第一通孔接觸310、內連接導電墊332與閘極導電層280定義為一組NOR快閃記憶體單元400。NOR快閃記憶體單元400包括兩個NOR快閃記憶體晶胞，且NOR快閃記憶體晶胞的每一個所定義的面密度低於每單位特徵尺寸的六倍。舉例來說，NOR快閃記憶體晶胞的每一個的面密度可以是每單位特徵尺寸的五倍。
在一些實施方式中，NOR快閃記憶體單元400與位於另一第一隔離層240上的NOR快閃記憶體單元400彼此呈非對稱排列，以增加結構的密度。
在一些實施方式中，NOR快閃記憶體單元400可以並聯的形式連接。詳細來說，第二通孔接觸352連接下面的 內連接導電墊332，且內連接導電墊332連接下面並聯的第一通孔接觸310。隨後，相鄰的兩個第一通孔接觸310分別連接下面的汲極端點接觸252，並經由記憶體元件的本體(第9圖的凹部部分262)，再經由源極端點接觸250連接至作為共同接地線的第一多晶矽層110。
第19圖繪示根據本揭露一些實施方式沿第18B圖之1-1線所繪示的剖面圖。第20圖繪示根據本揭露一些實施方式沿第18B圖之2-2線所繪示的剖面圖。如第19圖與第20圖所示，內連接導電墊332連接下面的第一通孔接觸310，且第二通孔接觸352位於內連接導電墊332的上面。
參閱第21A圖與第21B圖，其中第21B圖為沿著第21A圖的汲極導電層360的水平位置的半導體元件的上視圖。為了清楚說明本揭露，第一通孔接觸310、內連接導電墊332與第二通孔接觸352在第21B圖中以虛線繪示，合先敘明。在第五隔離層340與第二通孔接觸352之上，形成汲極導電層360。第21A圖中的汲極導電層360可被圖案化而定義為第21B圖中之位元線。在一些實施方式中，在形成汲極導電層360之後，可進行平坦化製程，如化學機械研磨製程(CMP)來移除多餘材料。
在一些實施方式中，在形成汲極導電層360之後，形成第六隔離層，以作為保護層。換句話說，第六隔離層覆蓋汲極導電層360。在一些實施方式中，第六隔離層包括氧化矽層、氮化矽層或氮氧化矽層等等。在一些實施方式中，在形成第六隔離層之後，可進行平坦化製程，如化學機械研磨製 程(CMP)來移除多餘材料。在一些實施方式中，本揭露提供的NOR製造方法可為多層的堆疊製程。也就是說，在前述的第六隔離層上可繼續形成基板100、第一多晶矽層110與後續的製程，為簡化之目的不再贅述。
參閱第22圖。第22圖是根據本揭露的一實施方式的NOR快閃記憶體單元陣列的電路圖。第一列的NOR快閃記憶體單元的閘極連接至第一字元線WL0，而第二列的NOR快閃記憶體單元的閘極連接至第二字元線WL1。以此類推，第三列的NOR快閃記憶體單元的閘極連接至第三字元線WL2，而第四列的NOR快閃記憶體單元的閘極連接至第四字元線WL3。第一行的NOR快閃記憶體單元的汲極連接至第一位元線BL0，而第二行的NOR快閃記憶體單元的汲極連接至第二位元線BL1。
綜上所述，本揭露提供一種半導體元件及其製造方法。透過上述的半導體元件的製造方法，可增加半導體元件的密度，進而提升半導體元件的效能。
雖然本揭露已經將實施方式詳細地揭露如上，然而其他的實施方式也是可能的，並非用以限定本揭露。因此，所附之申請專利範圍的精神及範圍不應限於本揭露實施方式的描述。
本領域任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之改變或替換，因此所有的這些改變或替換都應涵蓋於本揭露所附的申請專利範圍的保護範圍之內。
100‧‧‧基板
110‧‧‧第一多晶矽層
210‧‧‧第二多晶矽層
230‧‧‧第三多晶矽層
232‧‧‧襯墊層
240‧‧‧第一隔離層
250‧‧‧源極端點接觸
252‧‧‧汲極端點接觸
260‧‧‧第四多晶矽層
260C‧‧‧通道區域
260D‧‧‧汲極區域
260S‧‧‧源極區域
270‧‧‧閘極介電層
280‧‧‧閘極導電層
290‧‧‧第二隔離層
300‧‧‧第三隔離層
310‧‧‧第一通孔接觸
320‧‧‧第四隔離層
332‧‧‧內連接導電墊
340‧‧‧第五隔離層
352‧‧‧第二通孔接觸
360‧‧‧汲極導電層

Claims (20)

  1. 一種半導體元件的製造方法，包含：形成一疊層，該疊層包含一第一多晶矽層、一氮化矽層與一第二多晶矽層；形成一第一溝槽穿透該疊層；填入一第一隔離層於該第一溝槽中；形成一第二溝槽穿透該疊層，以暴露該第一多晶矽層、該氮化矽層與該第二多晶矽層的複數側壁；移除該氮化矽層，以形成一第一凹陷，該第一凹陷位於該第一多晶矽層與該第二多晶矽層之間；摻雜暴露的該第一多晶矽層與該第二多晶矽層的該些側壁，以定義一源極端點接觸與一汲極端點接觸；形成一第三多晶矽層於該第一多晶矽層、該第二多晶矽層上，以及位於該第一多晶矽層與該第二多晶矽層的該第一凹陷中，使得該第三多晶矽層具有一凹部部分，該凹部部分位於該第一多晶矽層與該第二多晶矽層之間；摻雜該凹部部分，以定義一源極區域與一汲極區域；摻雜該凹部部分，以定義一通道區域，其中該凹部部分定義為一記憶體元件的本體；形成一閘極介電層於該第三多晶矽層上；形成一閘極導電層於該閘極介電層上，其中該閘極導電層定義為一字元線；形成一第二隔離層於該閘極導電層與該第三多晶矽層上；以及形成一第三隔離層於該第一隔離層與該第二隔離層上。
  2. 如請求項1所述之半導體元件的製造方法，更包含：形成一第一通孔接觸於該第三隔離層中，且該第一通孔接觸設置於該汲極端點接觸上；形成一第四隔離層於該第三隔離層上；蝕刻該第四隔離層，以形成一第二凹陷；以及填入一第一導電材料於該第二凹陷中，以形成一內連接導電墊，且該內連接導電墊位於該第四隔離層中。
  3. 如請求項2所述之半導體元件的製造方法，更包含：形成一第五隔離層，於該第四隔離層與該內連接導電墊上，且該第五隔離層具有一通孔孔洞；填入一第二導電材料於該通孔孔洞中，以形成一第二通孔接觸；以及形成一汲極導電層，於該第五隔離層與該第二通孔接觸上，其中該汲極導電層定義為一位元線。
  4. 如請求項1所述之半導體元件的製造方法，其中該第二隔離層平行於該第一隔離層。
  5. 如請求項1所述之半導體元件的製造方法，其中該第三多晶矽層更具有連接於該凹部部分的一第一部份與一第二部分，該第一部分與該第二部分分別位於該第一多晶矽層與該第二多晶矽層上。
  6. 如請求項3所述之半導體元件的製造方法，其中該內連接導電墊連接該第一通孔接觸與該第二通孔接觸。
  7. 如請求項2所述之半導體元件的製造方法，其中該第一通孔接觸對齊於該汲極端點接觸。
  8. 一種半導體元件，包含：一基板；一第一多晶矽層與一第二多晶矽層，位於該基板上；一第三多晶矽層，位於該第一多晶矽層與該第二多晶矽層之間，其中該第三多晶矽層具有一凹部部分，該凹部部分位於該第一多晶矽層與該第二多晶矽層之間，其中該凹部部分定義為一記憶體元件的本體；一第一隔離層，鄰接於該第一多晶矽層、該第二多晶矽層與該第三多晶矽層；一閘極介電層與一閘極導電層，嵌設於該第三多晶矽層內；一第二隔離層，位於該閘極導電層與該第三多晶矽層上；一第三隔離層，位於該第一隔離層與該第二隔離層上；以及一第一通孔接觸，位於該第三隔離層中。
  9. 如請求項8所述之半導體元件，更包含： 一第四隔離層，位於該第三隔離層上；以及一內連接導電墊，位於該第四隔離層中。
  10. 如請求項9所述之半導體元件，更包含：一第五隔離層，位於該第四隔離層上；以及一第二通孔接觸，位於該第五隔離層中。
  11. 如請求項10所述之半導體元件，其中該內連接導電墊與該第一通孔接觸及該第二通孔接觸相接觸。
  12. 如請求項10所述之半導體元件，其中該第一通孔接觸的材料與該第二通孔接觸的材料相同。
  13. 如請求項12所述之半導體元件，其中該第一通孔接觸、該內連接導電墊與該閘極導電層定義為一組NOR快閃記憶體單元，且該組NOR快閃記憶體單元包含二個NOR快閃記憶體晶胞，且該些NOR快閃記憶體晶胞的每一者所定義的面密度低於每單位特徵尺寸平方的六倍。
  14. 如請求項11所述之半導體元件，更包含：一汲極導電層，位於該第五隔離層與該第二通孔接觸上，且該汲極導電層定義為一位元線。
  15. 如請求項9所述之半導體元件，其中該第一隔離層在上視圖中具有一蜿蜒狀形狀，且該記憶體元件的本 體於該第一隔離層上呈交錯排列。
  16. 如請求項9所述之半導體元件，其中該第二隔離層在上視圖中具有一直條形形狀。
  17. 如請求項9所述之半導體元件，更包含：一第四多晶矽層，位於該基板上，定義為共同接地線。
  18. 如請求項9所述之半導體元件，其中該第三多晶矽層覆蓋該第一多晶矽層與該第二多晶矽層，且其中該第三多晶矽層與該閘極介電層在上視圖中具有一半橢圓輪廓。
  19. 如請求項9所述之半導體元件，其中該第三多晶矽層的一邊緣對齊於該閘極導電層的一邊緣。
  20. 如請求項10所述之半導體元件，其中該第一通孔接觸在該基板的垂直投影與該第二通孔接觸在該基板的垂直投影不完全重疊。
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