TWI884561B

TWI884561B - 半導體基板及其製造方法

Info

Publication number: TWI884561B
Application number: TW112140803A
Authority: TW
Inventors: 胡迪群
Original assignee: 胡迪群
Priority date: 2023-02-13
Filing date: 2023-10-25
Publication date: 2025-05-21
Also published as: TW202433705A

Abstract

一種半導體基板，包括第一線路結構以及第二線路結構。第一線路結構包括第一線路層。第一線路層包括第一介電層。第二線路結構包括第二線路層。第二線路層包括第二介電層。第二線路結構設置在第一線路結構上並與第一線路結構電性連接，以構成半導體基板。另提供一種半導體基板的製造方法。

Description

半導體基板及其製造方法

本發明是有關於一種半導體基板及其製造方法。

一般而言，半導體基板為了符合產品需求，常需使用多層線路結構，然而，當多層線路結構內的材料不同時就容易產生熱膨脹係數(coefficient of thermal expansion, CTE)失配(mismatch)的情形，且隨著層數的增加應力也會隨之累積，因此在依序形成基板內膜層(連續形成至少四層)的過程中容易導致半導體基板的翹曲問題，且層數越多時翹曲問題會更加明顯，如此一來，會對半導體基板的良率與後續應用中的電氣性能產生不良影響(如導致後續接合於其上的晶片焊點失效)。

本發明提供一種半導體基板，其可以在具有多層線路結構的同時維持較佳的良率並提升後續應用時的電氣性能表現。

本發明的一種半導體基板，包括第一線路結構以及第二線路結構。第一線路結構包括第一線路層。第一線路層包括第一介電層。第二線路結構包括第二線路層。第二線路層包括第二介電層。第二線路結構設置在第一線路結構上並與第一線路結構電性連接，以構成半導體基板。

本發明的一種電子構裝包括上述的半導體基板以及設置於半導體基板上的至少一晶片。

本發明的一種半導體基板的製造方法至少包括以下步驟。形成第一線路結構於第一載體上，其中第一線路結構包括第一線路層，第一線路層包括多個第一導電圖案與第一介電層；形成第二線路結構於第二載體上，其中第二線路結構包括第二線路層，第二線路層包括多個第二導電圖案與第二介電層，第一載體與第二載體中的一者為臨時載體，且第一載體與第二載體中的另一者為臨時載體或永久載體；以及接合第一線路結構與第二線路結構，使第一線路結構與第二線路結構電性連接，以構成半導體基板。

基於上述，本發明先將多個線路結構單獨製作完成後，再將前述多個線路結構組裝成半導體基板，如此一來，相較於一次性依序製作的半導體基板而言，可以有效地降低翹曲程度，使半導體基板可以在具有多層線路結構的同時維持較佳的良率並提升後續應用時的電氣性能表現。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下將參考圖式來全面地描述本發明的例示性實施例，但本發明還可按照多種不同形式來實施，且不應解釋為限於本文所述的實施例。在圖式中，為了清楚起見，各區域、部位及層的大小與厚度可不按實際比例繪製。為了方便理解，下述說明中相同的元件將以相同之符號標示來說明。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層或區域的厚度、尺寸或大小會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

本文所使用之方向用語(例如，上、下、右、左、前、後、頂部、底部)僅作為參看所繪圖式使用且不意欲暗示絕對定向。

應當理解，儘管術語”第一”、”第二”、”第三”等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。

除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。

除非另有說明，本說明書中用於數值範圍界定之術語「介於」，旨在涵蓋等於所述端點值以及所述端點值之間的範圍，例如尺寸範圍介於第一數值到第二數值之間，係指尺寸範圍可以涵蓋第一數值、第二數值與第一數值到第二數值之間的任何數值。

圖1A是示出根據本發明的一些實施例的半導體基板的組裝示意圖。圖1B至圖1E是示出根據本發明的一些實施例的半導體基板的製造方法的部分示意性剖視圖。圖1F是示出根據本發明的一些實施例的半導體基板接合時的示意圖。圖1G、圖1H是示出包括本發明的一些實施例的半導體基板的電子構裝的部分示意性剖視圖。圖2、圖3是示出圖1D的結構的替代性實施例的部分示意性剖視圖。

請參考圖1A與圖1B，於第一載體10上形成包括多層第一線路層111(圖1B示意地繪示出二層)的第一線路結構110，其中在本實施例中，第一載體10可以是由玻璃、塑料、矽、金屬或其他合適的材料所製成的臨時載體，因此第一載體10可以是僅具有承載功能而不具有配線功能且也不具有主動元件及/或被動元件，但本發明不限於此。在此，第一線路結構110包括彼此相對的頂表面110t和底表面110b，且底表面110b較頂表面110t靠近第一載體10。

在本實施例中，由於第一載體10為臨時載體，因此在第一載體10與第一線路結構110之間可以塗敷離型層(例如光熱轉換膜或其他合適的離型層)(未繪示)，以增強在後續過程中第一載體10與第一線路結構110之間的可剝離性並可以改善第一線路結構110的平面度，提升後續接合以提升後續接合的可靠度，但本發明不限於此。

在一些實施例中，每一第一線路層111可以包括第一導電圖案111a、第一介電層111b及/或第一導電通孔111c。在此，第一導電圖案111a與第一導電通孔111c可以是嵌設於第一介電層111b內，但本發明不限於此。

在本實施例中，第一導電通孔111c朝向遠離第一載體10的方向上逐漸變粗(如寬度或直徑逐漸變粗)，換句話說，第一導電通孔111c朝向第一載體10的方向上逐漸變細(如寬度或直徑逐漸變細)，但本發明不限於此。

應說明的是，圖1B中所示第一線路結構110僅為示例性的，根據不同電路設計要求，各層第一線路層111中可以具有圖式中未繪示出的線路，舉例而言，靠近第一載體10的第一線路層111中可以佈設有可以用於與其他構件連接之導電特徵。此外，第一導電圖案111a、第一介電層111b及/或第一導電通孔111c的位置亦可以佈設於不同位置上。

在一些實施例中，第一線路結構110為後段製程(BEOL)類型(可以用於連接多個電晶體)，亦即第一線路結構110是根據後段製程設計規則製造，其中基於第一介電層111b的材料(如包括氮化矽(Si ₃N ₄)、氧化矽(SiO ₂)或其他適宜的無機材料)之選用，其第一線路層111中的第一介電層111b的厚度小於1微米，以減少其內部的材料應力，降低開裂的機率，但本發明不限於此。

在一些實施例中，後段製程設計規則可以是使用化學及機械式的研磨製程，銅導線的線寬線距從約0.2微米到約1微米，但本發明不限於此。

在一些實施例中，第一線路結構110為薄膜重佈線(Thin film distribution layers)類型(可以用於中介板(interposer))，亦即第一線路結構110是根據薄膜重佈線設計規則製造，其中基於第一介電層111b的材料(如包括感光型聚醯亞胺(Photo sensitive polyimide, PSPI)、苯並環丁烯(benzocyclobutene, BCB)或其他適宜的有機材料)之選用，其第一線路層111中的第一介電層111b的厚度介於1微米至10微米之間，以減少其內部的材料應力，降低開裂的機率，但本發明不限於此。

在一些實施例中，薄膜重佈線設計規則可以是將如銅導線(第一線路層111)製作在感光型聚醯亞胺等介電材料(第一介電層111b)上面，其銅導線的線寬線距從約1.5微米到約10微米，但本發明不限於此。

在一些實施例中，第一線路結構110為增層(build-up)基板類型，亦即第一線路結構110是根據增層基板設計規則製造，其中基於第一介電層111b的材料(如包括ABF材料或ABF衍生材料)之選用，其第一線路層111中的第一介電層111b的厚度介於8微米至30微米之間，但本發明不限於此。

在一些實施例中，增層基板設計規則可以是以ABF材料所用的真空壓合方式生產，其中ABF材料(第一介電層111b)上面的銅導電層(第一線路層111)的線寬線距從約5微米(um)到約25微米，但本發明不限於此。

在一些實施例中，第一線路結構110為印刷電路板(PCB)類型，亦即第一線路結構110是根據印刷電路板設計規則製造，其中基於第一介電層111b的材料(如包括以玻璃纖維作為填充材料之半固化膠片(prepreg, pp)或雙馬來醯亞胺三嗪(BT))之選用，其第一線路層111中的第一介電層111b的厚度介於15微米至60微米之間，以減少其內部的材料應力，降低開裂的機率，但本發明不限於此。

在一些實施例中，印刷電路板設計規則可以是所屬技術領域中具有通常知識者熟知的PCB量產製程，其中其介電層(第一介電層111b)上的銅導線(第一線路層111)的線寬線距從約25微米至75微米之間，但本發明不限於此。

在一些實施例中，上述各種類型中的第一導電圖案111a、第一導電通孔111c的材料可以包括銅、金、鎳、鋁、鉑、錫、石墨烯、其組合、其合金或其他合適的導電材料，但本發明不限於此。

在一些實施例中，對頂表面110t處的頂部線路層111進行平坦化製程(例如研磨製程、化學機械拋光製程或其組合)，以使頂部線路層111中的頂部第一導電圖案111a與頂部第一介電層111b的頂面共平面(coplanar)，其中平坦化製程後頂表面110t所暴露出的第一導電圖案111a可以用於與其他線路結構(如圖1B的第二線路結構120)進行電性連接。

請參考圖1A與圖1C，於第二載體20上形成包括多層第二線路層121(圖1C示意地繪示出二層)的第一線路結構120，其中在本實施例中，第二載體20可以是由玻璃、塑料、矽、金屬或其他合適的材料所製成的臨時載體，因此第二載體20可以是僅具有承載功能而不具有配線功能且也不具有主動元件及/或被動元件，但本發明不限於此。在此，第二線路結構120包括彼此相對的第一表面120t和第二表面120b，且第二表面120b較第一表面120t靠近第二載體20。

在本實施例中，由於第二載體20為臨時載體，因此在第二載體20與第二線路結構120之間可以塗敷離型層(例如光熱轉換膜或其他合適的離型層)(未繪示)，以增強在後續過程中第二載體20與第二線路結構120之間的可剝離性並可以改善第二線路結構120的平面度，提升後續接合以提升後續接合的可靠度，但本發明不限於此。

在一些實施例中，每一第二線路層121可以包括第二導電圖案121a、第二介電層121b及/或第二導電通孔121c。在此，第二導電圖案121a與第二導電通孔121c可以是嵌設於第二介電層121b內，但本發明不限於此。

在本實施例中，第二導電通孔121c朝向遠離第二載體20的方向上逐漸變粗(如寬度或直徑逐漸變粗)，換句話說，第二導電通孔121c朝向第二載體20的方向上逐漸變細(如寬度或直徑逐漸變細)，但本發明不限於此。

應說明的是，圖1C中所示第二線路結構120僅為示例性的，根據不同電路設計要求，各層第二線路層121中可以具有圖式中未繪示出的線路，舉例而言，靠近第二載體20的第二線路層121可以佈設有可以用於與其他構件連接之導電特徵。此外，第二導電圖案121a、第二介電層121b及/或第二導電通孔121c的位置亦可以佈設於不同位置上。

在一些實施例中，第二線路結構120為後段製程類型，亦即第二線路結構120是根據後段製程設計規則製造(類似於上方說明，於此不再贅述)，其中基於第二介電層121b的材料(如包括氮化矽、氧化矽或其他適宜的無機材料)之選用，其第二線路層121中的第二介電層121b的厚度小於1微米，以減少其內部的材料應力，降低開裂的機率，但本發明不限於此。

在一些實施例中，第二線路結構120為薄膜重佈線類型，亦即第二線路結構120是根據薄膜重佈線設計規則製造(類似於上方說明，於此不再贅述)，其中基於第二介電層121b的材料(如包括感光型聚醯亞胺、苯並環丁烯或其他適宜的有機材料)之選用，其第二線路層121中的第二介電層121b的厚度介於1微米至10微米之間，以減少其內部的材料應力，降低開裂的機率，但本發明不限於此。

在一些實施例中，第二線路結構120為增層基板類型，亦即第二線路結構120是根據增層基板設計規則製造(類似於上方說明，於此不再贅述)，其中基於第二介電層121b的材料(如包括ABF材料或ABF衍生材料)之選用，其第二線路層121中的第二介電層121b的厚度介於8微米至30微米之間，以減少其內部的材料應力，降低開裂的機率，但本發明不限於此。

在一些實施例中，第二線路結構120為印刷電路板(PCB)類型，亦即第二線路結構120是根據印刷電路板設計規則製造(類似於上方說明，於此不再贅述)，其中基於第二介電層121b的材料(如包括以玻璃纖維作為填充材料之半固化膠片或雙馬來醯亞胺三嗪)之選用，其第二線路層121中的第二介電層121b的厚度介於15微米至60微米之間，以減少其內部的材料應力，降低開裂的機率，但本發明不限於此。

在一些實施例中，上述各種類型中的第二導電圖案121a、第二導電通孔121c的材料可以包括銅、金、鎳、鋁、鉑、錫、其組合、其合金或其他合適的導電材料，但本發明不限於此。

應說明的是，本文中所述的介電層的厚度為單一膜層的厚度。此外，間距由小至大排列依序可以為後段製程類型、薄膜重佈線類型、增層基板類型、印刷電路板類型，其中間距可以是以各種類型中的最小間距為基準，但本發明不限於此。

在一些實施例中，線路層中的間距可以例如是相鄰的二個線路的中心點之間的距離或者是相鄰的二個接墊之間的距離，因此前述間距可以依照實際設計上的需求使用該些設計，本發明不加以限制。

請參考圖1A、圖1D至圖1E，將圖1C所繪示的結構上下翻面(flipped upside down)，接合第一線路結構110與第二線路結構120，使第一線路結構110與第二線路結構120電性連接。接著，在本實施例中，由於第一載體10及第二載體20皆為臨時載體，因此可以藉由適宜的方法(如在線路結構的底表面和臨時載體之間施加外部能量以剝離離型層)移除第一載體10及第二載體20，以構成半導體基板S1。據此，本實施例先將多個線路結構(如第一線路結構110與第二線路結構120)單獨製作完成後，再將前述多個線路結構組裝成半導體基板S1，如此一來，相較於一次性依序製作的半導體基板而言，可以有效地降低翹曲程度，使半導體基板S1可以在具有多層線路結構的同時維持較佳的良率並提升後續應用時的電氣性能表現。

進一步而言，由於製程上的限制，困難度與製作的層數會呈正相關，因此當要製作越多層時，在製造過程中使整個半導體基板受到損壞的機率就越高，進而無法有效控管良率與成本的問題，而本實施例將半導體基板S1拆分成多組較少層數的線路結構分別單獨製作，因此可以避免連續堆疊多層無法有效控管良率與成本的問題。此外，由於熱膨脹係數(CTE)之間的差異，會發生翹曲的現象，且在堆疊越多層的情況會愈發嚴重，因此當一次性連續製作半導體基板，翹曲的幅度會累加而越來越大，而本實施例藉由將半導體基板拆成多組線路結構(第一組線路結構110與第二組線路結構120)單獨製作後，再將其中一組上下翻面進行接合(後續可藉由上下壓力使接合平面趨於水平)，如此一來，藉由上下的翹曲方向不同(亦即第一線路結構110的翹曲方向與第二線路結構120的翹曲方向相反)，可以有效地抵銷應力，進而減緩翹曲的現象，如圖1F所示。

在一些實施例中，第一線路結構的尺寸(如圖面左邊緣至右邊緣的寬度)與第二線路結構120的尺寸(如圖面左邊緣至右邊緣的寬度)相同，因此可以更均勻地抵銷應力，更顯著地改善翹曲的情形，但本發明不限於此。

在一些實施例中，第一線路結構110與第二線路結構120為相同類型，舉例來說，第一線路結構110與第二線路結構120皆為後段製程類型、薄膜重佈線類型、增層基板類型或印刷電路板類型，但本發明不限於此，第一線路結構110與第二線路結構120也可以為不同類型，舉例來說，第一線路結構110為後段製程類型，第二線路結構120為薄膜重佈線類型，第一線路結構110為後段製程類型，第二線路結構120為增層基板類型，第一線路結構110為後段製程類型，第二線路結構120為印刷電路板類型等以此類推。

在一些實施例中，當線路的線距/間距(L/S)(例如是線寬)越細的時候，製程的要求會更加嚴苛，因此當第一線路結構110與第二線路結構120為後段製程類型或薄膜重佈線類型時，使用接合組裝多組線路結構的方式製作相較於連續形成的結構在良率與電氣性能上可以具有更大的優勢，但本發明不限於此。

在此，無論第一線路結構110與第二線路結構120為相同類型或不同類型，其皆可以依照實際設計上的需求有不同的厚度與線路間距，舉例而言，如圖1G所示，電子構裝(electronic packaging)EP中可以包括半導體基板S1、分別設置在半導體基板S1的相對表面上的晶片101(示意地繪示出兩個，亦可以為兩個以上，如三個或四個等)及多個外部端子102，其中靠近晶片101的線路結構中的線路間距可以小於靠近多個外部端子102的線路結構中的線路間距，亦即半導體基板S1可以同時包括精細間距與粗間距的線路結構，以將晶片101的訊號扇出至多個外部端子102，但本發明不限於此。在另一實施例中，如圖1H所示，電子構裝(electronic packaging)EP2中可以包括半導體基板S1、中介件1與晶片101，其中中介件1設置於半導體基板S1與晶片101之間，且中介件1可以是任何適宜的種類，本發明不加以限制。在此，半導體基板S1可以是薄膜重佈線類型與增層基板類型的接合，且半導體基板S1亦可以使用下述任一實施例中的半導體基板替代，於後續不再贅述。

在一些實施例中，晶片101可使用例如覆晶(Flip chip)接合以連接到半導體基板S1的表面上。舉例來說，晶片101的導電凸塊101a可以與半導體基板S1的表面線路直接接觸，以形成電性連接，但本發明不限於此，晶片101亦可以使用其它適宜的方式接合於半導體基板S1的表面上。在此，晶片101可以為執行相同或不同功能的多個晶片101。

在一些實施例中，晶片101例如是邏輯晶片(logic chip)、記憶體晶片(memory chip)、三維積體電路(3DIC)晶片(如高頻寬記憶體晶片(high bandwidth memory chip))、XPU、I/O、CPO及/或其類似者，其中3DIC晶片包括相互堆疊的多個層，且形成有矽穿孔(TSVs)以提供各層之間的垂直電性連接，但本發明不限於此。在此，晶片101可以是小晶片(chiplet)形式。

在一些實施例中，形成底膠(underfill)103在半導體基板S1的表面上，以填充半導體基板S1的表面和晶片101之間的間隙，從而增強覆晶接合的可靠性，但本發明不限於此。

在一些實施例中，外部端子102可以是焊球，並可使用植球製程形成以放置在半導體基板S1遠離於晶片101的表面上，且可選擇性地執行焊接製程和回焊(reflow)製程，以增強外部端子102與半導體基板S1的表面上的線路之間的黏附，但本發明不限於此。

在一些實施例中，第一線路結構與第二線路結構120之間不包括半導體元件(例如是主動元件及/或被動元件)，換句話說，由第一線路結構與第二線路結構120組合而成的半導體基板僅具有佈線功能，以縮小基板尺寸，但本發明不限於此。

應說明的是，本文中所述的半導體基板的各種實施態樣，皆可以以類似的規則應用於此電子構裝中，於後續的說明中不再贅述。

在本實施例中，第一線路結構110與第二線路結構120之間藉由連接件130進行電性連接，其中連接件130可以是預先先行在圖1B的頂部第二導電圖案121a上的焊球或其類似者，但本發明不限於此。

在一些實施例中，在接合後，相鄰的第一介電層111b與第二介電層121b不直接接觸，且相鄰的第一線路層111與第二線路層121藉由連接件130(例如是焊球)進行接合，其中第二線路結構120與第一線路結構110之間具有接合區域B1，而第一線路層111中的第一導電通孔111c朝向接合區域B1的方向上逐漸變粗，第二線路層121的第二導電通孔121c朝向接合區域B1的方向上逐漸變粗，但本發明不限於此。

在一些實施例中，第一線路結構110與第二線路結構120之間具有另一電性連接方式，如圖2所示，連接件可以是導電柱(pillar)230，且導電柱230可以藉由導電蓋230a接合於第一線路結構110上。在此，導電柱230可以由銅所製成，而導電蓋230a可以由焊料所製成，但本發明不限於此，導電柱230與導電蓋230a也可以是使用其他合適的材料所製成，舉例而言，導電蓋230a可以是Sn/Ag無鉛焊錫(lead-free solder)。

在一些實施例中，在接合後，相鄰的第一介電層111b與第二介電層121b不直接接觸，且相鄰的第一線路層111與第二線路層121藉由導電柱230進行接合，其中第二線路結構120與第一線路結構110之間具有接合區域B2，而第一線路層111中的第一導電通孔111c朝向接合區域B2的方向上逐漸變粗，第二線路層121的第二導電通孔121c朝向接合區域B2的方向上逐漸變粗，但本發明不限於此。

在一些實施例中，第一線路結構110與第二線路結構120之間具有又另一電性連接方式，如圖3所示，連接件可以被省略，換句話說，第一線路結構110與第二線路結構120之間可以藉由銅對銅混合接合製程(Cu to Cu hybrid bonding)或銅對銅直接接合製程(Cu to Cu direct bonding)進行直接接合，以使第一導電圖案111a與第二導電圖案121a直接接觸，且第一介電層111b與第二介電層121b直接接觸，其中第一導電圖案111a例如是實質上對準第二導電圖案121a，但由於製程條件設計，第一導電圖案111a也可以實質上部分交錯於第二導電圖案121a。此外，由於第一線路結構110與第二線路結構120之間沒有使用焊接材料進行接合，因此可以視為無焊(solderless)連接。

在一些實施例中，在接合後，相鄰的第一介電層111b與第二介電層121b直接接觸，且相鄰的第一導電圖案111a與第二導電圖案121a直接接觸，其中第二線路結構120與第一線路結構110之間具有接合區域B3，而第一線路層111中的第一導電通孔111c朝向接合區域B3的方向上逐漸變粗，第二線路層121的第二導電通孔121c朝向接合區域B3的方向上逐漸變粗，但本發明不限於此。

在此必須說明的是，以下實施例沿用上述實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明，關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。

圖4A、圖4B、圖4C、圖5是示出根據本發明的一些實施例的半導體基板的部分示意性剖視圖。

請參考圖4A，相較於圖1E的半導體基板S1而言，本實施例的半導體基板S2更包括設置於第一線路結構110上的電路板104，其中電路板104可以是印刷電路板(printed circuit board, PCB)或者可以是多層的陶瓷基板，但本發明並不限定電路板的種類或型式。應說明的是，電路板104亦可以是設置於第二線路結構120上(未繪示)。

舉例來說，電路板104包括核心介電層104a、設置在核心介電層212的相對兩側的增層結構104b、以及貫穿核心介電層104a的導電貫通孔104c，其中導電貫通孔104c提供垂直的導電路徑，使得設置在核心介電層104a的相對兩側的增層結構104b可藉由導電貫通孔104c而彼此電性連接。

在本實施例中，未繪示增層結構104b的內部線路，內部線路設計可以依照實際設計上的需求而定，例如增層結構4b的內部線路可包括依序疊設於核心介電層104a上的介電層與導電層(可包括導電線、導電通孔、導電接墊等導電特徵)。

在一些實施例中，核心介電層104a的材料包括半固化膠片、玻璃或其他適合的介電材料，而導電貫通孔104c與增層結構104b的導電特徵可包括銅或其他適用的導電材料，舉例而言，當核心介電層104a為玻璃時，電路板104可以稱為玻璃核心基板，其具有平坦性高的優勢，但本發明不限於此。

在圖4A中，第一線路結構110與電路板104之間藉由連接件102a電性連接，第一線路結構110與第二線路結構120之間藉由連接件130電性連接，但本發明不限於此，在未繪示的實施例中，第一線路結構110與電路板104之間亦可以省略連接件102a，藉由適宜的直接接合(direct bonding)製程進行電性連接，而第一線路結構110與第二線路結構120之間亦可以省略連接件130，藉由適宜的直接接合製程進行電性連接。

請參考圖4B，相較於圖4A的半導體基板S2而言，本實施例的半導體基板S3的連接件102a為導電柱形式，且相鄰連接件102a之間更包括第一半導體元件105(圖4B中示意地繪示出二個)，以進一步提升半導體基板S3的應用彈性，但本發明不限於此。在此，第一半導體元件105包括晶粒、電容、電感或其類似者。

請參考圖4C，相較於圖4B的半導體基板S3而言，本實施例的半導體基板S4更包括設置於電路板104(如玻璃核心基板)內的第二半導體元件106(圖4C中示意地繪示出二個)，以更進一步提升半導體基板S4的應用彈性，但本發明不限於此。在此，第二半導體元件106包括晶粒、電容、電感或其類似者。

請參考圖5，相較於圖1D的半導體基板S1而言，本實施例的半導體基板S5更包括永久(Permanent)載體10a，設置於第一線路結構110或第二線路結構120上，其中永久載體10a可以是替換圖1B的第一載體10或可以是替換圖1B的第二載體20，且在接合製程後不會被移除而保持在半導體基板S3上。

在此，儘管圖5中示意地繪示直接接觸於第一線路結構110，但本發明不限於此，永久載體10a亦可以是直接接觸於第二線路結構120。此外，永久載體10a可以是包括線路的載體，如圖4的電路板104或其類似者，於此不再贅述，但本發明不限制永久載體10a的種類，只要其不會影響到後續的應用即可。

圖6A是示出根據本發明的一些實施例的半導體基板的部分示意性剖視圖。圖6B至圖6D是示出圖6A中的第一線路結構或第二線路結構的一製造方法的部分示意性剖視圖。圖6E至圖6G是示出圖6A中的第一線路結構或第二線路結構的另一製造方法的部分示意性剖視圖。

請參考圖6A，相較於圖1D的半導體基板S1而言，本實施例的半導體基板S6的第一線路結構110由第一玻璃核心基板112、與位於其相對兩側的第一接合墊113跟第一薄膜線路114所構成，而第二線路結構120由第二玻璃核心基板122、與位於其相對兩側的第二接合墊123跟第二薄膜線路124所構成。在此，第一薄膜線路114與第二薄膜線路124在本實施例與後續的實施例中為可選地形成，亦即第一薄膜線路114與第二薄膜線路124可以被省略，後續將不再贅述。此外，第一薄膜線路114與第二薄膜線路124可以是適宜的重分佈結構(RDL)，圖式中皆僅示意地繪示為交替堆疊的線路層與介電層(未標示)。

在本實施路中，第一線路結構110與第二線路結構120之間可以藉由接合層310進行接合，其中接合層310可以是底膠或適宜的黏著材料且接合方式例如是混合接合(hybrid bonding)。進一步而言，當接合層310是底膠時，可以是於第一接合墊113與第二接合墊123直接接合後形成接合層310，因此底膠可以填充第一接合墊113與第二接合墊123之間的間隙，而當接合層310是黏著材料時，可以具有其他製造方式，下方會詳細說明。

在本實施例中，第一玻璃核心基板112與第二玻璃核心基板122分別包括多個玻璃穿孔，而由於本發明先將多個線路結構中的玻璃穿孔單獨製作完成後，再將前述多個線路結構組裝成半導體基板，如此一來，可以不用一次性形成大的深寬比(aspect ratio)的玻璃穿孔(一次僅需形成一半尺寸的玻璃穿孔)，進而可以降低玻璃穿孔製造時填入金屬的困難度，且可以降低裂紋傳播的機率，進而可以有效提升半導體基板的可靠度。在此，深寬比為玻璃穿孔的深度/玻璃穿孔的直徑。

請參考圖6B至圖6D，在先形成玻璃穿孔(TGV first)的實施例中，可以是先於玻璃基材11中形成多個通孔12，如圖6B所示，接著，於多個通孔12中填充導電金屬材料，以形成玻璃穿孔13，如圖6C所示。然後，可選地於前述結構上形成薄膜線路14並形成玻璃穿孔13上的相應接合墊15，如圖6D所示，其中前述製造過程可以適用於第一線路結構110及第二線路結構120中，玻璃基材11與玻璃穿孔13可以對應至第一玻璃核心基板112/第二玻璃核心基板122，接合墊15可以對應至第一接合墊113/第二接合墊123，而薄膜線路14可以對應至第一薄膜線路114/第二薄膜線路124。

請參考圖6E至圖6G，在後形成玻璃穿孔(TGV last)的實施例中，可以是可選地先於玻璃基材11上形成薄膜線路14，如圖6E所示，接著，於玻璃基材11中形成多個通孔12，如圖6F所示。然後，於多個通孔12中填充導電金屬材料，以形成玻璃穿孔13再形成相應其上的接合墊15，如圖6G所示，其中前述製造過程可以適用於第一線路結構110及第二線路結構120中且具有類似對應關係，於此不再贅述。

應說明的是，在下述實施例中為清楚說明，簡略繪示了第一玻璃核心基板112與第二玻璃核心基板122，第一玻璃核心基板112與第二玻璃核心基板122可以是如圖6A所示，且其製造方法可以參照圖6B至圖6G。

圖7A至圖7B是示出根據本發明的一些實施例的半導體基板的製造方法的部分示意性剖視圖。

請參考圖7A，於玻璃核心基板112/122上形成具有開口O1(例如藉由適宜的圖案化製程)的兩階段固化材料層311，其中開口暴露出部分接合墊113/123，接著，請參考圖7B，形成金屬黏著層312(例如銅/銀)於前述開口內，以藉由金屬黏著層312與兩階段固化材料層311接合玻璃核心基板112/122形成半導體基板S7，其中金屬黏著層312使接合墊113/123相互接合，兩階段固化材料層311圍繞金屬黏著層312，在此，金屬黏著層312與兩階段固化材料層311(黏著材料)構成接合層310，且金屬黏著層312可以稱為第一部分，兩階段固化材料層311可以稱為第二部分。此外，兩階段固化材料層311於金屬黏著層312形成前可以為半固化狀態，而於金屬黏著層312形成後執行加熱製程而成為固化狀態。

在本實施例中，第二部分覆蓋接合墊113/123的頂表面的一部分，但本發明不限於此。

圖8A至圖8B是示出根據本發明的一些實施例的半導體基板的製造方法的部分示意性剖視圖。

請參考圖8A，相較於圖7A的玻璃核心基板112/122而言，本實施例的玻璃核心基板112A/122A不具有接合墊，且其上形成具有開口O2(例如藉由適宜的圖案化製程)的兩階段固化材料層311A，其中開口暴露出玻璃核心基板112A/122A中的玻璃穿孔，接著，請參考圖8B，形成金屬黏著層312A於前述開口內，以藉由金屬黏著層312A與兩階段固化材料層311A接合玻璃核心基板112A/122A形成半導體基板S8，其中金屬黏著層312A使玻璃核心基板112A/122A中的玻璃穿孔相互接合，兩階段固化材料層311A圍繞金屬黏著層312A，在此，金屬黏著層312A與兩階段固化材料層311A類似於金屬黏著層312與兩階段固化材料層311，於此不再贅述。

在本實施例中，第二部分(兩階段固化材料層311A)不直接接觸玻璃核心基板112A/122A中的玻璃穿孔，但本發明不限於此。

圖9A至圖9C是示出根據本發明的一些實施例的半導體基板的製造方法的部分示意性剖視圖。

請參考圖9A，相較於圖8A的第二玻璃核心基板122A而言，本實施例的第二玻璃核心基板122B中的玻璃穿孔13藉由如蝕刻製程使其內縮於玻璃基材中並構成開口O3。接著，請參考圖9B，進一步可選地藉由如蝕刻製程移除部分玻璃穿孔13與部分玻璃基材11，以擴大開口O3。然後，請參考圖9C，形成金屬黏著層312B於前述開口內，再藉由金屬黏著層312B將第二玻璃核心基板122B接合加熱至第一玻璃核心基板112B形成半導體基板S9。在此，儘管圖式中是於第二玻璃核心基板122B中形成開口O3，然而，亦可以是於第一玻璃核心基板112B中形成開口，再藉由類似步驟進行接合。此外，本實施例中可以省略兩階段固化材料層。

圖9D、圖9E、圖9F是示出圖9C的替代性實施例的部分示意性剖視圖。圖9G是示出圖9D和圖9F的部分示意性俯視圖。

請參考圖9D，相較於圖9C的半導體基板S9而言，本實施例的半導體基板S10的不具有開口的第一玻璃核心基板112C的玻璃穿孔13延伸至金屬黏著層312B(接合層)，以形成卡扣結構(lock and key)，進而可以提升接合可靠度。

請參考圖9E，相較於圖9C的半導體基板S9而言，本實施例的半導體基板S10更包括金屬黏著層312C與兩階段固化材料層311B，以提升接合力，但本發明不限於此。

請參考圖9E，相較於圖9E的半導體基板而言，本實施例的半導體基板S11的第一玻璃核心基板112C的玻璃穿孔13延伸至金屬黏著層312C(接合層)，以形成卡扣結構，進而可以提升接合可靠度。

請參考圖9G，在圖9D跟圖9F的卡榫結構中，其接合部分可以具有小尺寸的接合部2與大尺寸的接合部3，並且可以藉由大尺寸的接合部3更有效地提升卡扣能力，進而增強可靠度，但本發明不限於此，在此，小尺寸的接合部2可以依據實際設計上的需求應用至上述各種實施態樣中，本發明不加以限制。

在上述當第一線路結構110與第二線路結構120包括玻璃核心基板與薄膜線路的實施例中，若第二線路結構120的熱膨脹係數(CTE)小於第一線路結構110的CTE時，高溫冷凝後第二線路結構120的收縮較小，第一線路結構110的收縮較大，進而會產生向下凹(哭臉)的翹曲現象，而由於玻璃核心基板的CTE會小於薄膜線路中的介電層的CTE，因此當薄膜線路形成於玻璃核心基板上時，會產生向上凹(笑臉)的力量，以達到平衡彌補前述翹曲現象的功能。在此，第一線路結構110與第二線路結構120中的玻璃核心基板可以是藉由適宜的厚度或組成設計使其具有不同的CTE。

應說明的是，儘管本文中僅繪示出兩個線路結構的接合，但本發明不限制接合的線路結構的數量，亦即依照本發明的設計準則，可以進行三個或以上的線路結構的接合，舉例來說，第一線路結構與第二線路結構之間可以更包括第三線路結構，且第三線路結構同時電性連接至第一線路結構與第二線路結構，以提升產品使用的彈性。此外，上述揭露的實施態樣僅為示例性說明，在不脫離本發明的精神和範圍內依據實際設計上的需求所組合與合理延伸的內容皆屬於本發明的保護範圍。

綜上所述，本發明先將多個線路結構單獨製作完成後，再將前述多個線路結構組裝成半導體基板，如此一來，相較於一次性依序製作的半導體基板而言，可以有效地降低翹曲程度，使半導體基板可以在具有多層線路結構的同時維持較佳的良率並提升後續應用時的電氣性能表現。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

1:中介件 2、3:接合部 10:第一載體 10a:永久載體 11:玻璃基材 12:通孔 13:玻璃穿孔 14:薄膜線路 15:接合墊 20:第二載體 101:晶片 101a:凸塊 102:外部端子 103:底膠 104:電路板 104a:核心介電層 104b:增層結構 104c:導電貫通孔 105、106:半導體元件 110:第一線路結構 110t、120t:頂表面 110b、120b:底表面 111:第一線路層 111a:第一導電圖案 111b:第一介電層 111c:第一導電通孔 112、112A、112B、112C:第一玻璃核心基板 113:第一接合墊 114:第一薄膜線路 120:第二線路結構 121:第二線路層 121a:第二導電圖案 121b:第二介電層 121c:第二導電通孔 122、122A、122B:第二玻璃核心基板 123:第二接合墊 124:第二薄膜線路 130:連接件 230:導電柱 230a:導電蓋 310:接合層 311、311A、311B:兩階段固化材料層 312、312A、312B、312C:金屬黏著層 B1、B2、B3:接合區域 EP、EP2:電子構裝 S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11:半導體基板 O1、O2、O3:開口

圖1A是示出根據本發明的一些實施例的半導體基板的組裝示意圖。圖1B至圖1E是示出根據本發明的一些實施例的半導體基板的製造方法的部分示意性剖視圖。圖1F是示出根據本發明的一些實施例的半導體基板接合時的示意圖。圖1G、圖1H是示出包括本發明的一些實施例的半導體基板的電子構裝的部分示意性剖視圖。圖2、圖3是示出圖1D的結構的替代性實施例的部分示意性剖視圖。圖4A、圖4B、圖4C、圖5是示出根據本發明的一些實施例的半導體基板的部分示意性剖視圖。圖6A是示出根據本發明的一些實施例的半導體基板的部分示意性剖視圖。圖6B至圖6D是示出圖6A中的第一線路結構或第二線路結構的一製造方法的部分示意性剖視圖。圖6E至圖6G是示出圖6A中的第一線路結構或第二線路結構的另一製造方法的部分示意性剖視圖。圖7A至圖7B是示出根據本發明的一些實施例的半導體基板的製造方法的部分示意性剖視圖。圖8A至圖8B是示出根據本發明的一些實施例的半導體基板的製造方法的部分示意性剖視圖。圖9A至圖9C是示出根據本發明的一些實施例的半導體基板的製造方法的部分示意性剖視圖。圖9D、圖9E、圖9F是示出圖9C的替代性實施例的部分示意性剖視圖。圖9G是示出圖9D和圖9F的部分示意性俯視圖。

10:第一載體

20:第二載體

110:第一線路結構

110t、120t:頂表面

110b、120b:底表面

111:第一線路層

111a:第一導電圖案

111b:第一介電層

111c:第一導電通孔

120:第二線路結構

121:第二線路層

121a:第二導電圖案

121b:第二介電層

121c:第二導電通孔

130:連接件

B1:接合區域

Claims

一種半導體基板，包括：第一線路結構，包括第一線路層、第一玻璃核心基板、第一接合墊及位於所述第一玻璃核心基板上且位於所述第一接合墊相對側的第一薄膜線路，其中所述第一線路層包括第一介電層；以及第二線路結構，包括第二線路層、第二玻璃核心基板、第二接合墊及位於所述第二玻璃核心基板上且位於所述第二接合墊相對側的第二薄膜線路，其中所述第一玻璃核心基板的熱膨脹係數不同於所述第二玻璃核心基板的熱膨脹係數，所述第二線路層包括第二介電層，所述第二線路結構設置在所述第一線路結構上並與所述第一線路結構電性連接，以構成所述半導體基板，其中所述第一線路結構為後段製程類型、薄膜重佈線類型、增層基板類型或印刷電路板類型，而所述第二線路結構為所述後段製程類型、所述薄膜重佈線類型、所述增層基板類型或所述印刷電路板類型，所述後段製程類型中的所述第一介電層的厚度小於1微米，所述薄膜重佈線類型中的所述第一介電層的厚度介於1微米至10微米之間，所述增層基板類型中的所述第一介電層的厚度介於8微米至30微米之間，而所述印刷電路板類型中的所述第一介電層的厚度介於15微米至60微米之間。
如請求項1所述的半導體基板，其中所述第一線路結構與所述第二線路結構為相同類型或不同類型。
如請求項1所述的半導體基板，其中所述後段製程類型中的所述第一介電層的材料包括氮化矽或氧化矽，所述薄膜重佈線類型中的所述第一介電層的材料包括聚醯亞胺或苯並環丁烯，所述增層基板類型中的所述第一介電層的材料包括味之素構成膜材料或味之素構成膜衍生材料，而所述印刷電路板類型中的所述第一介電層的材料包括半固化膠片或雙馬來醯亞胺三嗪。
如請求項1所述的半導體基板，其中所述第一線路結構的翹曲方向與所述第二線路結構的翹曲方向相反。
如請求項1所述的半導體基板，更包括永久載體，設置於所述第一線路結構或所述第二線路結構上。
如請求項1所述的半導體基板，其中所述第二線路結構與所述第一線路結構之間具有接合區域，所述第一線路層更包括朝向所述接合區域的方向上逐漸變粗的第一導電通孔，所述第二線路層更包括朝向所述接合區域的方向上逐漸變粗的第二導電通孔。
如請求項1所述的半導體基板，其中：所述第一線路層包括多個第一導電圖案；所述第二線路層包括多個第二導電圖案；相鄰的所述第一介電層與所述第二介電層不直接接觸，且相鄰的所述第一導電圖案與所述第二導電圖案藉由焊球進行接合；相鄰的所述第一介電層與所述第二介電層不直接接觸，且相鄰的所述第一導電圖案與所述第二導電圖案藉由導電柱進行接合；或相鄰的所述第一介電層與所述第二介電層直接接觸，且相鄰的所述第一導電圖案與所述第二導電圖案直接接觸。
如請求項1所述的半導體基板，更包括第三玻璃核心基板，設置於所述第一線路結構或所述第二線路結構上。
如請求項8所述的半導體基板，其中所述第三玻璃核心基板與所述第一線路結構或所述第二線路結構之間藉由多個連接件進行電性連接。
如請求項9所述的半導體基板，更包括第一半導體元件，設置於所述多個連接件的相鄰兩者之間。
如請求項10所述的半導體基板，更包括第二半導體元件，設置於所述第三玻璃核心基板內。
如請求項8所述的半導體基板，其中所述第三玻璃核心基板與所述第一線路結構或所述第二線路結構之間不包括連接件。
如請求項1所述的半導體基板，更包括接合層，設置於所述第一線路結構與所述第二線路結構之間。
如請求項13所述的半導體基板，其中所述接合層為底膠，且所述底膠填充所述第一接合墊與所述第二接合墊之間的間隙。
如請求項13所述的半導體基板，其中所述接合層為黏著材料，且所述黏著材料包括接合所述第一接合墊與所述第二接合墊的第一部分及圍繞所述第一部分的第二部分。
如請求項15所述的半導體基板，其中所述第一部分為金屬黏著層，所述第二部分為兩階段固化材料層。
如請求項15所述的半導體基板，其中所述第二部分覆蓋所述第一接合墊與所述第二接合墊的頂表面的一部分。
如請求項1所述的半導體基板，其中所述第一玻璃核心基板藉由接合層接合至所述第二玻璃基板。
如請求項18所述的半導體基板，其中所述接合層為黏著材料，且所述黏著材料包括接合所述第一玻璃核心基板中的玻璃穿孔與所述第二玻璃核心基板中的玻璃穿孔的第一部分。
如請求項19所述的半導體基板，其中所述黏著材料更包括圍繞所述第一部分的第二部分。
如請求項20所述的半導體基板，其中所述第一部分為金屬黏著層，所述第二部分為兩階段固化材料層。
如請求項20所述的半導體基板，其中所述第二部分不直接接觸所述第一玻璃核心基板中的所述玻璃穿孔與所述第二玻璃核心基板中的所述玻璃穿孔。
如請求項20所述的半導體基板，其中所述第一部分嵌入所述第一玻璃核心基板或所述第二玻璃核心基板中的一者。
如請求項20所述的半導體基板，其中所述第一玻璃核心基板或所述第二玻璃核心基板中的另一者的所述玻璃穿孔延伸至所述接合層。
一種電子構裝，包括：如請求項1至請求項24中任一項所述半導體基板；以及至少一晶片，設置於所述半導體基板上。
一種半導體基板的製造方法，包括：形成第一線路結構於第一載體上，其中所述第一線路結構包括第一線路層、第一玻璃核心基板、第一接合墊與第一薄膜線路，所述第一線路層包括第一介電層；形成第二線路結構於第二載體上，其中所述第二線路結構包括第二線路層、第二玻璃核心基板、第二接合墊與第二薄膜線路，所述第二線路層包括第二介電層，所述第一載體與所述第二載體中的一者為臨時載體，且所述第一載體與所述第二載體中的另一者為臨時載體或永久載體；以及接合所述第一線路結構與所述第二線路結構，使所述第一線路結構與所述第二線路結構電性連接，以構成所述半導體基板。
如請求項26所述的半導體基板的製造方法，其中所述第一玻璃核心基板與所述第二玻璃核心基板中的玻璃穿孔分別比所述第一薄膜線路與所述第二薄膜線路先形成。
如請求項26所述的半導體基板的製造方法，其中所述第一玻璃核心基板與所述第二玻璃核心基板中的玻璃穿孔分別比所述第一薄膜線路與所述第二薄膜線路後形成。
如請求項28所述的半導體基板的製造方法，更包括多個開口，其中所述多個開口於接合所述第一線路結構與所述第二線路結構前暴露出部分所述第一線路結構或部分所述第二線路結構。
如請求項29所述的半導體基板的製造方法，其中所述多個開口形成於所述第一玻璃核心基板或所述第二玻璃核心基板中。
如請求項30所述的半導體基板的製造方法，更包括進一步擴大所述多個開口。