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TWI883735B - 存儲塊及其埋層製程方法 - Google Patents

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TWI883735B
TWI883735B TW112150443A TW112150443A TWI883735B TW I883735 B TWI883735 B TW I883735B TW 112150443 A TW112150443 A TW 112150443A TW 112150443 A TW112150443 A TW 112150443A TW I883735 B TWI883735 B TW I883735B
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曹開瑋
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大陸商武漢新芯集成電路股份有限公司
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Abstract

本發明提供一種存儲塊，存儲單元及存儲塊的製程方法。存儲塊包括：存儲陣列。存儲陣列包括複數列半導體堆疊條狀結構，複數列半導體堆疊條狀結構沿行方向間隔分佈，每列堆疊條狀結構沿列方向延伸，且每列堆疊條狀結構在高度方向上包括層疊的至少一汲區半導體條、至少一通道半導體條和至少一源區半導體條。其中，半導體堆疊條狀結構中的汲區半導體條和/或該源區半導體條包括低阻導電結構體。存儲單元對應該存儲塊的最小工作單元。由於該存儲塊中的汲區半導體條和/或該源區半導體條具備低阻導電結構體，故在汲/源區域具備較低電阻，具備較好的導電性及回應速度。

Description

存儲塊及其埋層製程方法
本發明涉及半導體器件技術領域，尤其涉及一種存儲塊及其埋層的製程方法。
三維(Three Dimensional，3D)存儲陣列是一種新型的電子裝置，可包括例如或非(NOR)閃速存儲陣列、與非(NAND)閃速存儲陣列、動態隨機存取記憶體(Dynamic Random-Access Memory，DRAM)陣列等。然而，在三維架構的存儲陣列的作為位線(Bitline，BL)的汲區和作為源極線(Source Line，SL)的源區中，由於源區和汲區是具有摻雜的半導體材料製成，其導電性較弱，電阻較大，這會大大影響存儲塊進行讀(RD)、程式設計(Program，PGM)等操作的速度。
本發明提供的存儲塊及其埋層的製程方法，旨在解決現有3D存儲陣列源區和汲區導電性較差，電阻較大，以導致大大影響該存儲塊進行讀(RD)、程式設計(Program，PGM)等操作的速度的問題。
為解決上述技術問題，本發明採用的一個技術方案是：存儲陣列，包括複數列半導體堆疊條狀結構，該複數列半導體堆疊條狀結構沿行方向間隔分佈，每列該堆疊條狀結構沿列方向延伸，且每列該堆疊條狀結構在高度方向上包括層疊的至少一汲區半導體條、至少一通道半導體條和至少一源區半導體條；其中，該半導體堆疊條狀結構中的該汲區半導體條和/或該源區半導體條包括低阻導電結構體。
在一個實施例中，該存儲陣列包括呈三維陣列分佈的複數個存儲單元；其中，該存儲陣列包括沿高度方向依次層疊的複數個存儲子陣列層，每個該存儲子陣列層包括沿該高度方向層疊的汲區半導體層、通道半導體層和源區半導體層；每個該存儲子陣列層中的該汲區半導體層、通道半導體層和源區半導體層分別包括沿行方向間隔分佈的複數條汲區半導體條、通道半導體條和源區半導體條，每條該汲區半導體條、通道半導體條和源區半導體條分別沿列方向延伸；其中，複數層該存儲子陣列層中的一列該汲區半導體條、通道半導體條和源區半導體條構成一列該半導體堆疊條狀結構。
在一實施例中，非邊緣處的每列該半導體堆疊條狀結構中，每個該汲區半導體條和/或每個該源區半導體條包括該低阻導電結構體。
在一實施例中，非邊緣處的每列該半導體堆疊條狀結構包括第一半導體子結構、第二半導體子結構、設置在該第一半導體子結構與該第二半導體子結構之間的絕緣隔離結構；其中，非邊緣處的每列該半導體堆疊條狀結構中的每個該汲區半導體條被分割成第一汲區半導體子條和第二汲區半導體子條；非邊緣處的每列該半導體堆疊條狀結構中的每個該通道半導體條被分割成第一通道半導體子條和第二通道半導體子條；非邊緣處的每列該半導體堆疊條狀結構中的每個該源區半導體條被分割成第一源區半導體子條和第二源區半導體子條。
在一實施例中，該第一汲區半導體子條和該第二汲區半導體子條分別包括第一汲區半導體層結構、第二汲區半導體層結構和第三汲區半導體層結構；其中，該第二汲區半導體層結構設置在該第一汲區半導體層結構與該第三汲區半導體層結構之間，該第一汲區半導體層結構和該第三汲區半導體層結構分別為矽半導體層結構，該第二汲區半導體層結構為鍺化矽半導體層結構；和/或該第一源區半導體子條和該第二源區半導體子條分別包括第一源區半導體層結構、第二源區半導體層結構和第三源區半導體層結構；其中，該第二源區半導體層結構設置在該第一源區半導體層結構與該第三源區半導體層結構之間，該第一源區半導體層結構和該第三源區半導體層結構分別為矽半導體層結構，該第二源區半導體層結構為鍺化矽半導體層結構。
在一實施例中，該第二汲區半導體層結構在該行方向上的長度小 於該第一汲區半導體層結構和該第三汲區半導體層結構在該行方向上的長度，以在該第一汲區半導體層結構、該第二汲區半導體層結構和該第三汲區半導體層結構之間定義出汲區填充空間；在該汲區填充空間中，形成有汲區低阻導電層結構，該第一汲區半導體子條和該第二汲區半導體子條中的該低阻導電結構體包括該汲區低阻導電層結構；和/或該第二源區半導體層結構在該行方向上的長度小於該第一源區半導體層結構和該第三源區半導體層結構在該行方向上的長度，以在該第一源區半導體層結構、該第二源區半導體層結構和該第三源區半導體層結構之間定義出源區填充空間；在該源區填充空間，形成有源區低阻導電層結構，該第一源區半導體子條和該第二源區半導體子條中的該低阻導電結構體包括該源區低阻導電層結構。
在一實施例中，該汲區低阻導電層結構和/或該源區低阻導電層結構為高電導材質製成的低阻導電層結構；該汲區低阻導電層結構或該源區低阻導電層結構包括第一導電層結構、第二導電層結構、第三導電層結構、第四導電層結構、和第五導電層結構，其中，該第一導電層結構形成在該第一汲區半導體層結構或該第一源區半導體層結構的部分上表面上，該第二導電層結構形成在該第二汲區半導體層結構或該第二源區半導體層結構的側面上，該第三導電層結構形成在該第三汲區半導體層結構或該第三源區半導體層結構的部分下表面上，該第四導電層結構形成在該第一汲區半導體層結構或該第一源區半導體層結構的側面上，該第五導電層結構形成在該第三汲區半導體層結構或該第三源區半導體層結構的側面上；該第一導電層結構、該第二導電層結構、該第三導電層結構、該第四導電層結構、和該第五導電層結構的材質包括金屬矽化物；或者該汲區低阻導電層結構或該源區低阻導電層結構包括第一導電層結構、第二導電層結構、和第三導電層結構，其中，該第一導電層結構形成在該第一汲區半導體層結構或該第一源區半導體層結構的部分上表面上，該第二導電層結構形成在該第二汲區半導體層結構或該第二源區半導體層結構的側面上，該第三導電層結構形成在該第三汲區半導體層結構或該第三源區半導體層結構的部分下表面上；其中，該第一導電層結構、該第二導電層結構、和該第三導電層結構分別至少包括第一低阻層，其中，該第一低阻層的材質包括氮化鈦或氮化鉭；或者該汲區低阻導電層結構或該源區低阻導電層結構包括導電層結構，其中，該導電層 結構填充在該汲區填充空間或該源區填充空間中，該導電層結構的材質包括金屬。
在一實施例中，該第一導電層結構、該第二導電層結構、和該第三導電層結構還包括第二低阻層，其中，該第二低阻層附著於該第一低阻層表面上；該第二低阻層的材質包括鈦或鉭金屬，或者該第二低阻層的材質包括鈦和其它金屬的組合層，或者鉭和其它金屬的組合層。
在一實施例中，第一導電層結構與第三導電層結構彼此間隔，從而配合該第二導電層結構定義出第一空間，以填充絕緣物質。在一實施例中，該半導體堆疊條狀結構在其邊緣處被蝕刻成階梯狀結構，以引出該半導體堆疊條狀結構中的每個該汲區半導體條和每個該源區半導體條。
在一實施例中，在該高度方向上，兩相鄰的該存儲子陣列層包括依次層疊的汲區半導體層、通道半導體層、源區半導體層、通道半導體層和汲區半導體層，以共用同一該源區半導體層；每兩層該存儲子陣列層上設置一層層間隔離層，以與其它兩層該存儲子陣列層彼此隔離。
為解決上述技術問題，本發明採用的另一個技術方案是：提供一存儲單元。該存儲單元包括：垂直於襯底堆疊的汲區部分、通道部分和源區部分，堆疊的該汲區部分、該通道部分和該源區部分的側面設置有閘極部分，其中，該汲區部分和/或該源區部分設置有低阻導電結構體。
在一具體實施例中，該汲區部分包括第一汲區半導體層結構、第二汲區半導體層結構和第三汲區半導體層結構；其中，該第二汲區半導體層結構設置在該第一汲區半導體層結構與該第三汲區半導體層結構之間，該第一汲區半導體層結構和該第三汲區半導體層結構分別為矽半導體層結構，該第二汲區半導體層結構為鍺化矽半導體層結構。該源區部分包括第一源區半導體層結構、第二源區半導體層結構和第三源區半導體層結構；其中，該第二源區半導體層結構設置在該第一源區半導體層結構與該第三源區半導體層結構之間，該第一源區半導體層結構和該第三源區半導體層結構分別為矽半導體層結構，該第二源區半導體層結構為鍺化矽半導體層結構。
在一實施例中，該第二汲區半導體層結構在第一方向上的長度小於該第一汲區半導體層結構和該第三汲區半導體層結構在該第一方向上的長 度，以在該第一汲區半導體層結構、該第二汲區半導體層結構和該第三汲區半導體層結構之間定義出汲區填充空間；在該汲區填充空間中，形成有汲區低阻導電層結構。該第二源區半導體層結構在該第一方向上的長度小於該第一源區半導體層結構和該第三源區半導體層結構在該第一方向上的長度，以在該第一源區半導體層結構、該第二源區半導體層結構和該第三源區半導體層結構之間定義出源區填充空間；在該源區填充空間，形成有源區低阻導電層結構。
在一實施例中，該汲區低阻導電層結構和/或該源區低阻導電層結構為高電導材質製成的低阻導電層結構；該低阻導電層結構包括第一導電層結構、第二導電層結構、第三導電層結構、第四導電層結構、和第五導電層結構，其中，該第一導電層結構形成在該第一汲區半導體層結構或該第一源區半導體層結構的部分上表面上，該第二導電層結構形成在該第二汲區半導體層結構或該第二源區半導體層結構的側面上，該第三導電層結構形成在該第三汲區半導體層結構或該第三源區半導體層結構的部分下表面上，該第四導電層結構形成在該第一汲區半導體層結構或該第一源區半導體層結構的側面上，該第五導電層結構形成在該第三汲區半導體層結構或該第三源區半導體層結構的側面上；該第一導電層結構、該第二導電層結構、該第三導電層結構、該第四導電層結構、和該第五導電層結構的材質包括金屬矽化物。或者，該低阻導電層結構包括第一導電層結構、第二導電層結構、和第三導電層結構，其中，該第一導電層結構形成在該第一汲區半導體層結構或該第一源區半導體層結構的部分上表面上，該第二導電層結構形成在該第二汲區半導體層結構或該第二源區半導體層結構的側面上，該第三導電層結構形成在該第三汲區半導體層結構或該第三源區半導體層結構的部分下表面上；其中，該第一導電層結構、該第二導電層結構、和該第三導電層結構分別至少包括第一低阻層，其中，該第一低阻層的材質包括氮化鈦或氮化鉭。或者，該低阻導電層結構包括導電層結構，其中，該導電層結構填充在該汲區填充空間或該源區填充空間中，該導電層結構的材質包括金屬。
在一實施例中，該第一導電層結構、該第二導電層結構、和該第三導電層結構還包括第二低阻層，其中，該第二低阻層附著於該第一低阻層表面上；該第二低阻層的材質包括鈦或鉭金屬，或者該第二低阻層的材質包括鈦和其它金屬的組合層，或者鉭和其它金屬的組合層。
為解決上述技術問題，本發明採用的又一個技術方案是：提供一種存儲塊的製程方法。該製程方法包括：提供一半導體基材，其中，該半導體基材包括襯底、和形成在該襯底上的複數列半導體堆疊條狀結構，該複數列半導體堆疊條狀結構沿行方向間隔分佈，每列該堆疊條狀結構沿列方向延伸，且每列該堆疊條狀結構在高度方向上包括層疊的至少一汲區半導體條、至少一通道半導體條和至少一源區半導體條；在該半導體堆疊條狀結構中開設隔離開口，其中，該隔離開口將該半導體堆疊條狀結構的至少部分分割成第一半導體子結構和第二半導體子結構；通過該隔離開口將該第一半導體子結構和該第二半導體子結構中的汲/源區半導體子條上形成填充開口，在該填充開口中形成低阻導電結構體。
在一實施例中，該提供一半導體基材，包括：提供該襯底；沿該高度方向在該襯底上依次形成複數個該存儲子陣列層，其中，每個該存儲子陣列層包括沿該高度方向層疊的汲區半導體層、通道半導體層和源區半導體層；在複數個該存儲子陣列層上形成第一硬屏蔽層，並在該第一硬屏蔽層和複數個該存儲子陣列層中開設複數個隔離擋牆孔洞和字線孔洞，以將每個該存儲子陣列層中的該汲區半導體層、通道半導體層和源區半導體層分別包括沿行方向分割成複數條汲區半導體條、通道半導體條和源區半導體條，其中，每條該汲區半導體條、通道半導體條和源區半導體條分別沿列方向延伸，複數層該存儲子陣列層中的一列該汲區半導體條、通道半導體條和源區半導體條構成一列該半導體堆疊條狀結構。
在一實施例中，該每個汲/源區半導體層的形成方式，分別包括：以外延生長方式形成第一汲/源半導體子層，其中，該第一汲/源半導體子層為矽半導體子層；在該第一汲/源半導體子層上以外延生長方式形成第二汲/源半導體子層，其中，該第二汲/源半導體子層為鍺化矽半導體子層；在該第二汲/源半導體子層上以外延生長方式形成第三汲/源半導體子層，其中，該第三汲/源半導體子層為矽半導體子層；其中，在將複數層該存儲子陣列層沿該行方向分割成複數列該半導體堆疊條狀結構後，該第一汲/源半導體子層、該第二汲/源半導體子層和該第三汲/源半導體子層分別被分割成複數列的第一汲/源半導體子層條、第二汲/源半導體子層條和第三汲/源半導體子層條；該半導體堆疊條狀結構中的每個 該汲區半導體條和/或每個該源區半導體條分別包括對應的該第一汲/源區半導體子層條、該第二汲/源區半導體子層條和該第三汲/源區半導體子層條；在非邊緣處的每列該半導體堆疊條狀結構中開設隔離開口將對應的該半導體堆疊條狀結構的至少部分分割成第一半導體子結構和第二半導體子結構後，該第一半導體子結構中的每個汲/源區半導體子層條和/或每個源區半導體子條分別包括對應的第一汲/源半導體層結構、第二汲/源半導體層結構和第三汲/源半導體層結構。
在一實施例中，該通過該隔離開口將該第一半導體子結構和該第二半導體子結構中的汲/源區半導體子條上形成填充開口，在該填充開口中形成低阻導電結構體，包括：利用該隔離開口，將該第一半導體子結構和該第二半導體子結構中的第一犧牲半導體層和第二犧牲半導體層替換成絕緣隔離層，將該第一半導體子結構和該第二半導體子結構中的該第二汲/源半導體層結構的部分替換成保護介質層，並將該第一半導體子結構和該第二半導體子結構中的該通道半導體子條的部分替換成絕緣隔離層；移除該第一半導體子結構和該第二半導體子結構中該第一凹陷槽中的該保護介質層並加深該第一凹陷槽，以形成汲/源區填充空間；在該汲/源區填充空間中，沉積高電導材質，形成該低阻導電結構體。
在一實施例中，該利用該隔離開口，將該第一半導體子結構和該第二半導體子結構中的第一犧牲半導體層和第二犧牲半導體層替換成絕緣隔離層，將該第一半導體子結構和該第二半導體子結構中的該第二汲/源半導體層結構的部分替換成保護介質層，並將該第一半導體子結構和該第二半導體子結構中的該通道半導體子條的部分替換成絕緣隔離層，包括：利用該隔離開口，將該第一半導體子結構和該第二半導體子結構中的第一犧牲半導體層、第二犧牲半導體層和該第二汲/源半導體層結構的部分進行蝕刻，以去除部分的該第一犧牲半導體層、該第二犧牲半導體層和該第二汲/源半導體層結構；在去除的部分的該第一犧牲半導體層、該第二犧牲半導體層和該第二汲/源半導體層結構所形成的第一凹陷槽中，形成保護介質層；去除該第一犧牲半導體層和該第二犧牲半導體層對應的該第一凹陷槽中的保護介質層，以露出殘留的該第一犧牲半導體層和該第二犧牲半導體層；移除殘留的該第一犧牲半導體層和該第二犧牲半導體 層；在移除的該第一犧牲半導體層和該第二犧牲半導體層所在區域進行沉積，以在移除的該第一犧牲半導體層和該第二犧牲半導體層所在區域填滿絕緣材質，從而將該第一犧牲半導體層和該第二犧牲半導體層替換成絕緣隔離層，並在該隔離開口的側壁上形成絕緣隔離層。
在一實施例中，該利用該隔離開口，將該第一半導體子結構和該第二半導體子結構中的第一犧牲半導體層和第二犧牲半導體層替換成絕緣隔離層，將該第一半導體子結構和該第二半導體子結構中的該第二汲/源半導體層結構的部分替換成保護介質層，並將該第一半導體子結構和該第二半導體子結構中的該通道半導體子條的部分替換成絕緣隔離層，還包括：去除該隔離開口的側壁上形成的該絕緣隔離層；將該第一半導體子結構和該第二半導體子結構中的該通道半導體子條的部分進行蝕刻，以去除部分的該通道半導體子條，在該通道半導體子條被去除的部分形成第二凹陷槽；在該第二凹陷槽所在區域進行沉積，以在該第二凹陷槽填充絕緣材質，並在該第二凹陷槽中和該隔離開口的側壁上形成該絕緣隔離層。
在一實施例中，該移除該第一半導體子結構和該第二半導體子結構中該第一凹陷槽中的該保護介質層並加深該第一凹陷槽，以形成汲/源區填充空間，包括：去除該隔離開口的側壁上形成的該絕緣隔離層；去除該第一凹陷槽中的該保護介質層；將該第一半導體子結構和該第二半導體子結構中該第一凹陷槽內部分繼續進行蝕刻，以去除部分的該第二汲/源半導體層結構，加深第一凹陷槽，形成汲/源區填充空間。
在一實施例中，該汲/源區填充空間中，沉積高電導材質，形成該低阻導電結構體，包括：在該汲/源填充空間的內表面及該隔離開口側壁上沉積金屬；熱處理，以使該金屬與該第一半導體子結構和該第二半導體子結構中的汲/源區半導體子條的矽材質反應形成金屬矽化物層，其中，該絕緣隔離層的側壁上殘留有該金屬；去除該絕緣隔離層的側壁上殘留的該金屬，保留該金屬矽化物層，以形成該低阻導電結構體，其中，該低阻導電結構體包括第一導電層結構、第二導電層結構、第三導電層結構、第四導電層結構、和第五導電層結構，該第一導電層結構形成在該第一汲區半導體層結構或該第一源區半導體層結構的部分上表面上，該第二導電層結構形成在該第二汲區半導體層結構或該第二源區 半導體層結構的側面上，該第三導電層結構形成在該第三汲區半導體層結構或該第三源區半導體層結構的部分下表面上，該第四導電層結構形成在該第一汲區半導體層結構或該第一源區半導體層結構的側面上，該第五導電層結構形成在該第三汲區半導體層結構或該第三源區半導體層結構的側面上。
在一實施例中，該汲/源區填充空間中，沉積高電導材質，形成該低阻導電結構體，包括：在該汲/源填充空間的內表面沉積第一低阻層，其中，該第一低阻層的材質包括氮化鈦或氮化鉭；從該隔離開口向該第一半導體子結構和該第二半導體子結構方向蝕刻，去除該隔離開口側壁上的氮化鈦或氮化鉭材質，以形成該低阻導電結構體，其中，該低阻導電結構體包括第一導電層結構、第二導電層結構、和第三導電層結構，該第一導電層結構形成在該第一汲區半導體層結構或該第一源區半導體層結構的部分上表面上，該第二導電層結構形成在該第二汲區半導體層結構或該第二源區半導體層結構的側面上，該第三導電層結構形成在該第三汲區半導體層結構或該第三源區半導體層結構的部分下表面上；其中，該第一導電層結構、該第二導電層結構、和該第三導電層結構分別包括第一低阻層。
在一實施例中，在該汲/源填充空間的內表面沉積第一低阻層後，在該第一低阻層和隔離開口側壁上沉積第二低阻層，其中該第二低阻層的材質包括鈦或鉭金屬，或者該第二低阻層的材質包括鈦和其它金屬的組合層，或者鉭和其它金屬的組合層；從該隔離開口向該第一半導體子結構和該第二半導體子結構方向蝕刻，去除該隔離開口側壁上的該第二低阻層，以形成該低阻導電結構體，其中，該低阻導電結構體包括第一導電層結構、第二導電層結構、和第三導電層結構，該第一導電層結構形成在該第一汲區半導體層結構或該第一源區半導體層結構的部分上表面上，該第二導電層結構形成在該第二汲區半導體層結構或該第二源區半導體層結構的側面上，該第三導電層結構形成在該第三汲區半導體層結構或該第三源區半導體層結構的部分下表面上；其中，該第一導電層結構、該第二導電層結構、和該第三導電層結構分別包括該第一低阻層和第二低阻層。
在一實施例中，該汲/源區填充空間中，沉積高電導材質，形成該低阻導電結構體，包括：在該汲/源填充空間內及該隔離開口側壁上沉積金屬； 從該隔離開口向該第一半導體子結構和該第二半導體子結構方向蝕刻，去除該隔離開口側壁上的該金屬，以形成該低阻導電結構體，其中，該低阻導電結構體包括填充在該汲/源區填充空間中的導電層結構，該導電層結構的材質包括該金屬。
在一實施例中，該汲/源區填充空間中，沉積高電導材質，形成該低阻導電結構體，還包括：在該第一導電層結構和該第三導電層結構之間的第一空間，和該隔離開口中填充絕緣材質，以形成該絕緣隔離層。
本發明的有益效果，區別於現有技術：本發明實施例提供的存儲塊，設置有存儲陣列，存儲陣列包括複數列半導體堆疊條狀結構沿行方向排布，每列堆疊條狀結構沿列方向延伸，且每列該堆疊條狀結構在高度方向上包括層疊的至少一汲區半導體條、至少一通道半導體條和至少一源區半導體條，其中，半導體堆疊條狀結構中的汲區半導體條和/或源區半導體條包括低阻導電結構體。具備低阻導電結構體的汲區半導體條和源區半導體條具備更高的電子遷移率，故導電性更強，電阻更低，從而提升存儲塊回應速度。同時，由於電能利用率升高，可以減少或者去除存儲塊中用於續壓的汲/源連接端子陣列，由此提升存儲塊的空間利用率，並節約工藝步驟和材料成本。
1:存儲陣列
10:存儲塊
100:絕緣介質結構
101:低阻導電結構體
101a:汲區低阻導電結構體
101b:源區低阻導電結構體
102a:第一半導體子結構
102b:第二半導體子結構
102c:絕緣隔離結構
103a:第一汲區半導體子條
103b:第二汲區半導體子條
104a:第一通道半導體子條
104b:第二通道半導體子條
105a:第一源區半導體子條
105b:第二源區半導體子條
106a:第一汲區半導體層結構
106b:第二汲區半導體層結構
106c:第三汲區半導體層結構
107a:第一源區半導體層結構
107b:第二源區半導體層結構
107c:第三源區半導體層結構
108a:汲區填充空間
108b:源區填充空間
109a:汲區低阻導電層結構
109b:源區低阻導電層結構
11:汲區半導體條
11’:汲區部分
110a:第一導電層結構
110b:第二導電層結構
110c:第三導電層結構
110d:第四導電層結構
110e:第五導電層結構
110f:第一低阻層
110g:第二低阻層
111:第一空間
112:層間隔離層
113a:第一汲/源半導體子層
113b:第二汲/源半導體子層
113c:第三汲/源半導體子層
114a:第一汲/源半導體子層條
114b:第二汲/源半導體子層條
114c:第三汲/源半導體子層條
115:隔離開口
116:第一凹陷槽
117:保護介質層
118:第一保護凹槽
119:第二凹陷槽
11a:位線連接線
11c:汲區半導體層
11c1:第一汲區半導體層
11c2:第二汲區半導體層
12:通道半導體條
12’:通道部分
120:金屬
121:金屬矽化物層
12a:阱區連接線
12b:公共阱區線(獨立阱區電壓線)
12c:公共阱區引出線
12c’,CH:通道半導體層
12c1:第一通道半導體層
12c2:第二通道半導體層
13:源區半導體條
13’:源區部分
13a:源極連接線
13b:公共源極線
13c:公共源極引出線
13c’,S:源區半導體層
14:第二犧牲半導體層(第二單晶犧牲半導體層)
14’:絕緣隔離層
14a:層間隔離條
14b:第一填充槽
15a:本體結構
15a’:本體部分
15b,15b’:凸起部
16:支撐柱
1a:存儲子陣列層
1b:半導體條狀結構(堆疊結構)
1c:半導體堆疊條狀結構
2,G:閘極條
2’:閘極部分
200:部分
3:隔離牆
31:隔離擋牆孔洞
4:字線孔洞
5:存儲結構
5’:存儲結構部分
51:第一介質層(第一介質部分)
52:電荷存儲層(電荷存儲部分)
53:第二介質層(第二介質部分)
54:浮閘
56,85a:第一絕緣介質層
6a,6b:字線引出線
7:字線連接線
81:襯底
82:第一犧牲半導體層(第一單晶犧牲半導體層)
83:第一硬屏蔽層
831:字線開口
84:第一凹槽
84’:第二凹槽
84a:第三凹槽
85:第一絕緣介質
85b:第二絕緣介質層
86:第二絕緣介質
8a,WL-a,WL-1-a:奇數字線
8b,WL-b,WL-1-b:偶數字線
9:汲/源連接端陣列
91a:汲連接端
91b:源連接端
92a:第一汲/源連接端群組
92b:第二汲/源連接端群組
93a:第一汲/源連接端子陣列
93b:第二汲/源連接端子陣列
94:汲/源連接插塞
95a:第一絕緣物質
95b:填充物
95c:絕緣層
96:汲/源孔洞
97:汲/源孔洞陣列
98:汲/源連接端孔洞
99:第二硬屏蔽層
9a:汲/源連接端子陣列
BL-1-1,BL-1-2,BL-1-3,BL-1-4,BL-1-5,BL-1-6,BL-2-1,BL-2-2,BL-2-3,BL-2-4,BL-2-5,BL-2-6:位線
D:汲區半導體層(步驟)
E1,E2:區域
F,X,Y,Z:方向
F1:低區
F2:高區
R,M:處
S21,S211a,S211b,S212a,S212b,S213a,S213b,S214b,S22,S221,S222,S223,S224,S23,S231,S232,S233,S24,S31,S32,S33,S331,S332,S333,3331,3332,S34,S41,S42,S43,S431,S432,S433,S434,S435,S436,S51,S511,S512,S512a,S512b,S512ba,S512bb,S512bc,S512bd,S512be,S513,S52,S53,S5311,S5312,S5313,S5314,S5315,S5316,S5317,S5318,S532,S5321,S5322,S5323,S533,S533a,S5331a,S5332a,S5333a,S5334a,S533b,S5331b,S5332b,S5333b,S5334b,S533c,S5331c,S5332c,S5333c,A,A’,a,B,B’,b,b1,b2,b3,b4,b5,C,c,E:步驟
為了更清楚地說明本發明實施例或先前技術中的技術方案，下面將對實施例中所需要使用的圖式作簡單地介紹，顯而易見地，下面描述中的圖式僅僅係本發明的一些實施例，對於本領域的通常知識者來講，在不付出進步性勞動的前提下，還可以根據這些圖式獲得其他的圖式。
圖1為本發明實施例提供的記憶體件的結構簡圖。
圖2a至圖4為本發明提供的存儲陣列的立體結構示意圖。
圖5為本發明一實施例提供的存儲單元的立體結構示意圖。
圖6繪示為兩個存儲單元共用同一列汲區半導體條、通道半導體條和源區半導體條的立體結構示意圖。
圖7為本發明另一實施例提供的存儲單元的立體結構示意圖。
圖8為本發明又一實施例提供的存儲單元的立體結構示意圖。
圖9為本發明又一實施例提供的存儲塊的立體結構的部分示意圖。
圖10為本發明再一實施例提供的存儲單元的立體結構示意圖。
圖11為本發明再一實施例提供的存儲塊的立體結構示意圖。
圖12為本發明一實施例所示的存儲塊的部分存儲單元的電路連接示意圖。
圖13為圖11所示存儲塊的電路示意圖。
圖14為圖11所示存儲塊的平面示意簡圖。
圖15為每層位線對應的存儲單元的示意圖。
圖16為字線和位線的三維分佈示意圖。
圖17為本發明一實施例提供的存儲塊的製程方法的流程圖。
圖18-27為本發明一實施例所示的存儲塊的製程方法的具體流程的結構示意圖。
圖28為本發明另一實施例提供的存儲塊的製程方法的流程圖。
圖29-42為本發明另一實施例所示的存儲塊的製程方法的具體流程的結構示意圖。
圖43為本發明另一實施例提供的存儲塊的平面示意圖。
圖44為圖43中的R處的局部放大圖。
圖45為本發明另一實施例提供的存儲塊的平面示意圖。
圖46為本發明一實施例提供的汲/源連接端子陣列的第一汲/源連接端群組和第二汲/源連接端群組與對應汲區/源區半導體條的連接示意圖。
圖47為本發明又一實施例提供的存儲塊的製程方法的流程圖。
圖48a-圖60為本發明又一實施例所示的存儲塊的製程方法的具體流程的結構示意圖。
圖61為本發明一實施例提供的存儲單元的立體結構示意圖。
圖62a為本發明一實施例提供的存儲塊的俯視平面示意圖。
圖62b為本發明另一實施例提供的存儲塊的俯視平面示意圖。
圖62c為本發明又一實施例提供的存儲塊的俯視平面示意圖。
圖63為本發明一實施例提供的存儲塊的行方向截面示意圖。
圖64為圖63中200部分的放大示意圖。
圖65為本發明一實施例提供的存儲塊的製程方法的流程圖。
圖66為本發明一實施例提供的半導體基材的俯視圖。
圖67a為圖66所示半導體基材的M處的橫向截面圖。
圖67b為圖66所示半導體基材的M處的橫向截面的部分示意圖。
圖68-92為本發明一實施例所示的存儲塊的部分製程方法的具體流程的結構示意圖。
下面將結合本發明實施例中的圖式，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅是本發明的一部分實施例，而不是全部的實施例。基於本發明中的實施例，本領域通常知識者在沒有做出進步性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。
本發明中的術語「第一」、「第二」、「第三」僅用於描述目的，而不能理解為指示或暗示相對重要性或者隱含指明所指示的技術特徵的數量。由此，限定有「第一」、「第二」、「第三」的特徵可以明示或者隱含地包括至少一個該特徵。本發明的描述中，「複數個」的含義是至少兩個，例如兩個，三個等，除非另有明確具體的限定。本發明實施例中所有方向性指示(諸如上、下、左、右、前、後......)僅用於解釋在某一特定姿態(如圖式所示)下各部件之間的相對位置關係、運動情況等，如果該特定姿態發生改變時，則該方向性指示也相應地隨之改變。此外，術語「包括」和「具有」以及它們任何變形，意圖在於覆蓋不排他的包含。例如包含了一系列步驟或單元的過程、方法、系統、產品或設備沒有限定於已列出的步驟或單元，而是可選地還包括沒有列出的步驟或單元，或可選地還包括對於這些過程、方法、產品或設備固有的其它步驟或單元。
在本文中提及「實施例」意味著，結合實施例描述的特定特徵、結構或特性可以包含在本發明的至少一個實施例中。在說明書中的各個位置出現該短語並不一定均是指相同的實施例，也不是與其它實施例互斥的獨立的或備選的實施例。本領域通常知識者顯式地和隱式地理解的是，本文所描述的實施例可以與其它實施例相結合。
下面結合圖式和實施例對本發明進行詳細的說明。
在本實施例中，參見圖1，圖1為本發明實施例提供的記憶體件的結構簡圖。提供一種記憶體件，該記憶體件具體可為非易失記憶體件。該記憶體件可以包括一個或複數個存儲塊10。存儲塊10的具體結構與功能可參見以下 任一實施例所提供的存儲塊10的相關描述。本領域通常知識者可以理解的是，存儲陣列1包括複數個存儲單元三維陣列排列的結構體；而存儲塊10除了包括複數個存儲單元陣列排列形成的存儲陣列1外，還可以包括其它的元件，例如，各種類型的導線(或者連接線)等等，使得存儲塊10能夠實現各種記憶體操作。
請參閱圖2a至圖3，為本發明實施例提供的存儲陣列的立體結構示意圖；在本實施例中，提供一種存儲塊10，該存儲塊10包括存儲陣列1。該存儲陣列1包括呈三維陣列分佈的複數個存儲單元。
如圖2a所示，存儲陣列1包括沿高度方向Z依次層疊的複數個存儲子陣列層1a，每個存儲子陣列層1a包括沿高度方向Z層疊的汲區半導體層11c、通道半導體層12c’和源區半導體層13c’。汲區半導體層11c、通道半導體層12c’和源區半導體層13c’可以是通過外延生長的單晶半導體層。高度方向Z為垂直於襯底(如圖9的襯底81)的方向。依次層疊表示在襯底上從下至上地依次排列，而層疊代表排列，不明示或暗示結構或各層的上下關係。
每層存儲子陣列層1a中，汲區半導體層(D)包括沿行方向X間隔分佈的複數條汲區半導體條11，每條汲區半導體條11沿列方向Y延伸；通道半導體層(CH)包括沿行方向X間隔分佈的複數條通道半導體條12，每條通道半導體條12沿列方向Y延伸。源區半導體層(S)包括沿行方向X間隔分佈的複數條源區半導體條13，每條源區半導體條13沿列方向Y延伸。每條汲區半導體條11、通道半導體條12和源區半導體條13分別為單晶半導體條。本領域通常知識者可以理解的是，每條汲區半導體條11、通道半導體條12和源區半導體條13可以是通過對外延生成形成的汲區半導體層、通道半導體層和源區半導體層進行處理而分別形成的單晶的半導體條。如圖2a-3所示，每列汲區半導體條11、通道半導體條12和源區半導體條13的兩側分別設置複數條閘極條2(G)，每列汲區半導體條11、通道半導體條12和源區半導體條13一側上分佈的複數個閘極條2沿列方向Y間隔分佈，且每一閘極條2沿高度方向Z延伸，以使複數層存儲子陣列層1a中同一列的複數個汲區半導體條11、通道半導體條12和源區半導體條13的相應部分共用同一條閘極條2。
如圖2b所示，複數列閘極條2中，處於同一列的每個閘極條2，與相鄰列的在行方向X對應的一對應閘極條2，在列方向Y上彼此錯開。例如， 第一列閘極條2中的每個閘極條2與第二列的每個閘極條2，在列方向Y上彼此錯開。當然，如圖2a所示，處於同一列的每個閘極條2，與相鄰列的在行方向X對應的一對應閘極條2，在列方向Y上也可彼此對齊。其中，錯開設置可以減少相鄰列中對應兩個閘極條2之間的電場的影響。
在高度方向Z上，每條閘極條2至少有部分與每層存儲子陣列層1a中對應的通道半導體條12的部分在一投影平面上的投影重合。其中，投影平面為高度方向Z和列方向Y所定義的平面，即投影平面沿高度方向Z和列方向Y延伸。如圖2a-3所示，為便於描述，以下定義，每層存儲子陣列層1a中一列汲區半導體條11、通道半導體條12和源區半導體條13構成一個半導體條狀結構；相鄰兩層存儲子陣列層1a可以採用共源設計，即相鄰兩層存儲子陣列層1a共用同一個源區半導體層(S)，具體如下，故，相鄰兩層存儲子陣列層1a對應的兩個半導體條狀結構共用同一個源區半導體條13；當然，本領域通常知識者可以理解的是，相鄰兩層存儲子陣列層1a也可以採用非共源設計，即每層存儲子陣列層1a具有一個獨立的源區半導體層，故，相鄰兩層存儲子陣列層1a對應的兩個半導體條狀結構分別具有各自獨立的源區半導體條13。複數層存儲子陣列層1a中同一列的複數個汲區半導體條11、通道半導體條12和源區半導體條13構成了一列半導體條狀結構1b，也就是一個堆疊結構1b。其中，一列半導體條狀結構1b包括複數個半導體條狀結構，且一列半導體條狀結構1b中的半導體條狀結構的個數與存儲子陣列層1a的個數相同。如圖2a-3所示，一列半導體條狀結構1b包括兩個半導體條狀結構，但本領域通常知識者應該知曉，一列半導體條狀結構1b可以包括複數個堆疊的半導體條狀結構，如圖4所示，圖4為本發明另一實施例提供的存儲陣列的立體結構簡圖，一列半導體條狀結構1b包括了三個半導體條狀結構。
換句話而言，本領域通常知識者可以理解的是，存儲陣列1包括複數個沿行方向X分佈的複數個堆疊結構1b，每個堆疊結構1b分別沿列方向Y延伸；且每個堆疊結構1b分別包括沿高度方向層疊的汲區半導體條11、通道半導體條12和源區半導體條13，每條汲區半導體條11、通道半導體條12和源區半導體條13分別沿列方向Y延伸；每個堆疊結構1b的兩側分別設置沿列方向Y間隔分佈的複數個閘極條2，每個閘極條2沿高度方向Z延伸。
每個半導體條狀結構的部分與一條對應的閘極條2的一相應部分在投影平面上的投影重合，特別是，每個半導體條狀結構中的通道半導體條12的部分與一條對應的閘極條2的某一部分在投影平面上的投影重合，故，閘極條2的部分、通道半導體條12的相應部分、配合與通道半導體條12的相應部分相鄰的汲區半導體條11的部分和源區半導體條13的部分，構成一個存儲單元。例如，如圖2a-3所示，沿行方向X的第一列以及沿列方向Y的第一行的閘極條2其有部分是與高度方向Z上的第一層存儲子陣列層1a的沿行方向X的第一列汲區半導體條11、通道半導體條12和源區半導體條13(一個D/CH/S結構的半導體條狀結構)中的通道半導體條12的相應部分在投影平面上的投影重合，則第一列第一行的閘極條2的部分、高度方向Z上的第一層存儲子陣列層1a的第一列通道半導體條12的相應部分、以及高度方向Z上的第一層存儲子陣列層1a中與第一列通道半導體條12的相應部分匹配的汲區半導體條11的部分和源區半導體條13的部分，用於構成一個存儲單元。
本領域通常知識者可以理解的是，在半導體器件中，需要在半導體汲區與半導體源區之間半導體區域中形成通道；而閘極設置在半導體汲區與半導體源區之間的半導體區域的一側，用於構成一個半導體器件。故，如圖2a-3所示，每個閘極條2與相鄰的一堆疊結構1b中的一通道半導體條12在上述投影平面上投影重合的部分，是用來作為閘極的，即對應的存儲單元的控制閘極；通道半導體條12與閘極條2在上述投影平面上投影重合的部分，即是通道半導體條12的相應部分，作為通道區域(阱區)，用於在其內形成通道；而與通道半導體條12相鄰的汲區半導體條11和源區半導體條13，其分別有部分是正好設置在通道半導體條12的相應部分之上或者之下，也就是說，其正好匹配通道半導體條12的相應部分，作為半導體汲區和半導體源區，中間夾設著通道半導體條12的相應部分，配合作為控制閘極的閘極條2的部分，從而用於構成一個存儲單元。
故，如圖2a-3所示，本發明的存儲陣列1通過汲區半導體條11、通道半導體條12、源區半導體條13和閘極條2構成了陣列排布的複數個存儲單元。特別是，本發明的存儲陣列1包括沿高度方向Z依次層疊的複數個存儲子陣列層1a，每個存儲子陣列層1a都包括一層的汲區半導體條11、通道半導體條 12、源區半導體條13，以及匹配該層的閘極條2的部分，故，每層存儲子陣列層1a都包括一層陣列排布的存儲單元，沿高度方向Z上層疊的複數層存儲子陣列層1a則構成複數層沿高度方向Z上陣列排布的存儲單元。
在本發明中，每條汲區半導體條11為第一摻雜類型的半導體條帶，例如N型摻雜的半導體條帶；在具體實施例中，每條汲區半導體條11分別作為存儲塊的一條位線(Bitline，BL)。
每條通道半導體條12分別為第二摻雜類型的半導體條，例如P型摻雜的半導體條帶；在具體實施例中，每條通道半導體條12作為存儲單元的阱區。
每條源區半導體條13也為第一摻雜類型的半導體條帶，例如N型摻雜的半導體條帶；在具體實施例中，每條源區半導體條13分別作為存儲塊的一條源極線(Source Line，SL)。
當然，本領域通常知識者可以理解的是，在其它類型的記憶體件中，每條汲區半導體條和每條源區半導體條也可以是P型摻雜的半導體條帶，而每條通道半導體條12則為N型摻雜的半導體條帶。本發明對此並不做限定。
請繼續參閱圖2a-3，在高度方向Z上，兩相鄰的存儲子陣列層1a包括依次層疊的汲區半導體層、通道半導體層、源區半導體層、通道半導體層和汲區半導體層，以共用同一源區半導體層。如圖2a-3所示，高度方向Z上，同一列相鄰的兩個通道半導體條12之間設置一個共同的源區半導體條13，相鄰的兩個通道半導體條12的兩側分別設置一個汲區半導體條11。也就是說，在高度方向Z上，兩相鄰的存儲子陣列層1a的同一列半導體條狀結構1b包括依次層疊的汲區半導體條11、通道半導體條12、源區半導體13、通道半導體條12和汲區半導體條11，從而構成兩個半導體條狀結構，且這兩個半導體條狀結構共用同一源區半導體條13。如此，能夠在降低成本、減少工藝的同時，進一步提高該存儲塊10的存儲密度。
請一併參閱4，存儲陣列1包括沿高度方向Z依次層疊的複數個存儲子陣列層1a，每個存儲子陣列層1a包括沿高度方向Z層疊的汲區半導體層、通道半導體層和源區半導體層。
每層存儲子陣列層1a中，汲區半導體層、通道半導體層和源區半 導體層分別包括沿行方向X間隔分佈的複數條汲區半導體條11、通道半導體條12和源區半導體條13。
兩相鄰的存儲子陣列層1a包括依次層疊的汲區半導體層、通道半導體層、源區半導體層、通道半導體層和汲區半導體層，以共用同一源區半導體層。
每兩層存儲子陣列層1a之間設置一個層間隔離層以與其它兩層存儲子陣列層1a彼此隔離。例如，在高度方向Z上，第一層的存儲子陣列層1a和第二層的存儲子陣列層1a與第三層的存儲子陣列層1a和第四層的存儲子陣列層1a之間設置一層間隔離層；第三層的存儲子陣列層1a和第四層的存儲子陣列層1a與第五層的存儲子陣列層1a和第六層的存儲子陣列層1a之間設置另一層間隔離層，可以依此不斷疊加。可以理解，其中一層間隔離層位於第二層的存儲子陣列層1a與第三層的存儲子陣列層1a之間；另一層間隔離層位於第四層的存儲子陣列層1a與第五層的存儲子陣列層1a之間。
具體地，如圖4所示，在高度方向Z上，同一列的半導體條狀結構中，每兩個半導體條狀結構之間設置了一個層間隔離條14a。類似地，其它列的半導體條狀結構中，每兩個半導體條狀結構之間也設置了一個層間隔離條14a。本領域通常知識者可以理解的是，在同一水平面上的複數個層間隔離條14a構成了一個層間隔離層，以與其它兩層存儲子陣列層1a中的半導體條狀結構彼此隔離。
換句話而言，在本發明中，每個堆疊結構1b可以包括複數組堆疊子結構，每組堆疊子結構包括沿高度方向Z依次層疊的汲區半導體條11、通道半導體條12、源區半導體條13、通道半導體條12和汲區半導體條11，從而共用同一源區半導體條13。堆疊結構1b中，相鄰兩組堆疊子結構之間設置一個層間隔離條14a，以彼此隔離。也就是說，兩相鄰的存儲子陣列層1a中同一列的汲區半導體條11、通道半導體條12、源區半導體條13、通道半導體條12和汲區半導體條11構成了一個堆疊子結構，故相鄰的兩個存儲子陣列層1a共用一個源區半導體條13。
請繼續參閱圖4或圖2a，存儲陣列1中還分佈有複數個隔離牆3，複數個隔離牆3在行方向X和列方向Y上按照矩陣排列。如圖2a所示，每列 汲區半導體條11、通道半導體條12和源區半導體條13的兩側，分別設置沿列方向Y分佈的複數個隔離牆3，每個隔離牆3沿高度方向Z和行方向X延伸相鄰，以隔開相鄰兩列汲區半導體條11、通道半導體條12和源區半導體條13的至少部分。也就是說，每個堆疊結構1b的兩側分別設置沿列方向Y分佈的複數個隔離牆3，以隔開相鄰兩列堆疊結構1b的至少部分。在具體實施例中，特別是在存儲塊10的製造過程中，隔離牆3可以進一步作為支撐結構，在製造過程中和/或製程之後可以用來支撐相鄰兩列堆疊結構1b。此外，每個堆疊結構1b的兩側的部分區域還分別設置有支撐柱(圖未示，在下文中詳細介紹)，以在存儲陣列1的製造過程中和/或製程之後，利用支撐柱支撐相鄰兩列堆疊結構1b。
在列方向Y上，同一列的相鄰兩隔離牆3之間的區域，用於形成字線孔洞4的。也就是說，同一列任意相鄰兩隔離牆3，配合其兩側的兩列半導體條狀結構1b(即堆疊結構1b)，從而可以定義出複數個用來形成字線孔洞4的區域，對這些區域進行處理，從而可以形成對應的字線孔洞4。即，沿列方向Y延伸的複數列汲區半導體條11、通道半導體條12和源區半導體條13穿設於沿行方向X延伸的複數行隔離牆3，以與複數個隔離牆3配合定義複數個字線孔洞4。其中，每個字線孔洞4沿高度方向Z延伸。
每個字線孔洞4用於填充閘極材料，以形成閘極條2。也就是說，在列方向Y上，同一列相鄰兩隔離牆3之間填充有閘極條2。
請一併參閱圖5，其中，圖5繪示為本發明一實施例提供的存儲單元的立體結構示意圖。如圖5所示，存儲單元包括汲區部分11’、通道部分12’、源區部分13’和閘極部分2’，其中，汲區部分11’、通道部分12’、源區部分13’分別沿高度方向Z層疊，通道部分12’位於汲區部分11’和源區部分13’之間，閘極部分2’位於汲區部分11’、通道部分12’、和源區部分13’閘的一側，且沿高度方向Z延伸。汲區部分11’，通道部分12’和源區部分13’分別為單晶半導體。
此外，在高度方向Z上，閘極部分2’與通道部分12’在一投影平面上的投影至少部分重合。投影平面位於汲區部分11’、通道部分12’、源區部分13’的一側並沿高度方向Z和汲區部分11’、通道部分12’和源區部分13’的延伸方向進行延伸。
如圖5所示，本領域通常知識者容易理解的是，汲區部分11’是圖2a-4所示的一個汲區半導體條11的一部分，通道部分12’是圖2a-4所示的一個通道半導體條12的一部分，源區部分13’是圖2a-4所示的一個源區半導體條13的一部分，閘極部分2’為圖2a-4所示的一個閘極條的一部分。故，在高度方向Z上，複數個存儲子陣列層1a包括複數個存儲單元。
此外，如圖5所示，閘極部分2’與汲區部分11’、通道部分12’、源區部分13’之間設置有存儲結構部分5’，其中，存儲結構部分5’可以用來存儲電荷；閘極部分2’與汲區部分11’、通道部分12’、源區部分13’以及夾設在閘極部分2’與通道部分12’之間的存儲結構部分5’構成一個存儲單元。其中，存儲單元可以通過存儲結構部分5’中是否存在存儲電荷的狀態來表示邏輯資料1或者邏輯資料0，從而實現資料的存儲。存儲結構部分5’可以包括電荷能陷存儲結構部分、浮閘存儲結構部分或者其它類型的電容式存儲結構部分。
故，本領域通常知識者可以理解的是，在圖2a-4所示的存儲陣列1中，閘極條2與汲區半導體條11、通道半導體條12和源區半導體條13之間也設置存儲結構5，以使每個存儲單元可以利用其相應的存儲結構部分5’來存儲電荷。
此外，需要指出的是，為了方便圖式示出存儲結構部分5’，圖5所示的汲區部分11’、通道部分12’、源區部分13’、閘極部分2’和存儲結構部分5’的尺寸，僅僅是為了示意，並不代表實際的尺寸或者比例。
本領域通常知識者可以理解的是，如上，閘極條2與相鄰的通道半導體條12在上述投影平面上投影重合的部分，是用來作為存儲單元的控制閘極，故，閘極條2中作為閘極部分2’即是其與通道半導體12在投影平面上投影重合的部分；通道半導體條12與閘極條2在上述投影平面上投影重合的部分，即是通道半導體條12的相應部分，作為阱區，故，通道半導體條12中作為通道部分12’即是其與閘極條2在投影平面上投影重合的部分；汲區半導體條11和源區半導體條13中作為汲區部分11’和源區部分13’，即是汲區半導體條11和源區半導體條13中設置在通道部分12’之上或之下的部分，作為半導體汲區和半導體源區。
類似地，存儲結構部分5’是位於通道部分12’與閘極部分2’之間 的存儲結構5中的部分。
請繼續參閱圖2a-圖4，一個閘極條2的兩側分佈兩列相鄰的汲區半導體條11、通道半導體條12和源區半導體條13；故，這兩列相鄰的汲區半導體條11、通道半導體條12和源區半導體條13共用該同一閘極條2。也就是說，對於一閘極條2而言，在一層存儲子陣列層1a中，其配合左側的汲區半導體條11、通道半導體條12和源區半導體條13的相應部分構成了一個存儲單元，其配合右側的汲區半導體條11、通道半導體條12和源區半導體條13的相應部分又構成了另一個存儲單元。換句話而言，在同一行中，一層存儲子陣列層1a中一列汲區半導體條11、通道半導體條12和源區半導體條13左右兩側設置有兩條閘極條2，故，其配合其左側的閘極條2的部分構成了一個存儲單元，其配合其右側的閘極條2的部分又構成了一個存儲單元，也就是說，同一行中，一層存儲子陣列層1a中一列汲區半導體條11、通道半導體條12和源區半導體條13被其左右側的兩條閘極條2所共用。
具體地，請一併參閱圖6，圖6繪示為兩個存儲單元共用同一列汲區半導體條、通道半導體條和源區半導體條的立體結構示意圖；如圖6所示，沿高度方向Z層疊的源區部分13’、通道部分12’、汲區部分11’配合其左側的閘極部分2’以及兩者之間的存儲結構部分5’，構成了一個存儲單元；同樣地，汲區部分11’、通道部分12’、源區部分13’配合其右側的閘極部分2’以及兩者之間的存儲結構部分5’，又構成了另一個存儲單元，故，兩個存儲單元共用相同的汲區部分11’、通道部分12’、源區部分13’。
為便於理解，可以認為，汲區部分11’、通道部分12’、源區部分13’配合其左側的閘極部分2’以及兩者之間的存儲結構部分5’，形成了一個存儲單元(bit)；汲區部分11’、通道部分12’、源區部分13’配合其右側的閘極部分2’以及兩者之間的存儲結構部分5’，形成了另一個存儲單元(bit)。
故，返回繼續參閱圖2a-4，本領域通常知識者可以理解的是，每一字線孔洞4中的左右兩側都先設置有存儲結構5，然後再在該字線孔洞4中填充閘極材料，形成閘極條2，即兩列相鄰的汲區半導體條11、通道半導體條12和源區半導體條13配合存儲結構5共用該同一閘極條2。
結合圖2a-3和圖5-6，在一實施例中，上述每一汲區半導體條11、 通道半導體條12和源區半導體條13分別為標準條狀結構。即，每一汲區半導體條11、通道半導體條12和源區半導體條13沿各自延伸方向的每一位置的橫截面均是標準的矩形截面。該實施例所對應的存儲單元具體可參見圖5和圖6。
在另一實施例中，結合圖4和圖7，圖7為本發明另一實施例提供的存儲單元的立體結構示意圖；每一汲區半導體條11、通道半導體條12和源區半導體條13分別包括本體結構15a和複數個凸起部15b。本體結構15a沿列方向Y延伸，並呈條狀。複數個凸起部15b呈兩列分佈於本體結構的兩側，且每一列包括複數個間隔設置的凸起部15b，每一凸起部15b沿行方向X從本體結構15a沿背離本體結構15a的方向向對應的閘極條2(字線孔洞4)進行延伸。也就是說，每列汲區半導體條11、通道半導體條12和源區半導體條13中，兩列凸起部15b分別從條狀的本體結構15a朝向兩側的閘極條2(字線孔洞4)進行延伸。故，本領域通常知識者可以理解的是，在字線孔洞4中形成的存儲結構5和閘極條2靠近汲區半導體條11、通道半導體條12和源區半導體條13的表面為彎曲的凹面。
如圖7所示，對於存儲單元而言，汲區部分11’、通道部分12’、源區部分13’具有本體部分15a’和凸起部15b’，存儲結構部分5’和閘極部分2’具有對應於凸起部15b’的凹面，以包裹凸起部15b遠離本體結構15a的表面。
在本發明中，通過使每一汲區半導體條11、通道半導體條12和源區半導體條13包括朝向兩側凸起的凸起部15b，能夠增加每一汲區半導體條11、通道半導體條12和源區半導體條13的表面積，以增加每一存儲單元中通道部分12’與閘極部分2’的對應區域的面積，從而增強存儲塊10的性能。
具體的，凸起部15b遠離本體結構15a的凸面可以為弧面或者其它形式的凸面，其中，弧面可以包括柱狀的半圓面，每列汲區半導體條11、通道半導體條12和源區半導體條13的凸起部15b構成一個柱狀的半圓柱。與該凸起部15b對應設置的閘極條2，其朝向汲區半導體條11、通道半導體條12和源區半導體條13的表面為凹面，該凹面為與凸起部15b的凸面對應的弧面，以保證閘極條2與對應位置處的通道半導體條12相互匹配。
在一具體實施例中，如圖4所示，存儲結構5在字線孔洞4內沿高度方向Z延伸，且設置在閘極條2與相鄰的汲區半導體條11、通道半導體條 12和源區半導體條13之間，以與對應位置處的汲區半導體條11的部分、通道半導體條12的部分和源區半導體條13的部分形成若干存儲單元。在本發明中，存儲結構5可以為電荷能陷存儲結構、浮閘存儲結構或者其它類型的電容式介質結構。
參見圖8，圖8為本發明又一實施例提供的存儲單元的立體結構示意圖；在本實施例中，存儲結構5採用電荷能陷存儲結構。如圖8所示，存儲單元的存儲結構部分5’包括第一介質部分51、電荷存儲部分52和第二介質部分53。其中，第一介質部分51位於電荷存儲部分52與層疊的汲區部分11’、通道部分12’和源區部分13’之間，電荷存儲部分52位於第一介質部分51與第二介質部分53之間，第二介質部分53位於電荷存儲部分52與閘極部分2’之間。其中，電荷存儲部分52用於存儲電荷，以使存儲單元實現資料的存儲。
故，參考圖8，本領域通常知識者可以理解的是，本發明如圖2a-4所示的存儲陣列中的存儲結構5包括第一介質層、電荷存儲層和第二介質層，第一介質層位於電荷存儲層與汲區半導體條11、通道半導體條12和源區半導體條13之間，電荷存儲層位於第一介質層與第二介質層之間，第二介質層位於電荷存儲層與閘極條2之間。
其中，第一介質層(第一介質部分51)和第二介質層(第二介質部分53)可採用絕緣材質製成，例如氧化矽材質製成。電荷存儲層(電荷存儲部分52)可採用具有電荷能陷特性的存儲材質製成，特別的，電荷存儲層採用氮化矽材質製成。故，第一介質層(第一介質部分51)、電荷存儲層(電荷存儲部分52)和第二介質層(第二介質部分53)構成了一個ONO存儲結構。具體地，也可以參見下文涉及電荷能陷存儲結構的存儲塊的製程方法。
在另一具體實施例中，參見圖9，圖9為本發明又一實施例提供的存儲塊10的立體結構的部分示意圖。在本實施例中，存儲結構5為浮閘存儲結構，浮閘存儲結構至少有部分在字線孔洞4內沿高度方向Z延伸，且設置在閘極條2與汲區半導體條11、通道半導體條12和源區半導體條13之間。
具體的，結合圖9-圖10，圖10為本發明再一實施例提供的存儲單元的立體結構示意圖；對於每個存儲單元，浮閘存儲結構包括若干浮閘54和包裹若干浮閘54的絕緣介質。如圖9所示，通過字線孔洞4可以看出，若干浮 閘54沿高度方向Z間隔設置，每一浮閘54沿行方向X設置於通道半導體條12的一側，且與通道半導體條12的相應部分對應。如圖10所示，包裹浮閘54的絕緣介質包括通道半導體條12與浮閘54之間的第一絕緣介質層56(可一併參閱下述圖41所示的第一絕緣介質層85a)，以及覆蓋浮閘54其它幾個面的第二絕緣介質層(圖未示出，請參閱下述圖41所示的第二絕緣介質層85b)。也就是說，浮閘54與通道半導體條12的相應部分之間、相鄰兩個浮閘54之間、浮閘54與閘極條2之間均存在絕緣介質。絕緣介質將浮閘54的任意表面包裹，以將浮閘54與其它結構完全隔離。
其中，浮閘54採用多晶矽材質製成。絕緣介質可採用氧化矽材質等絕緣材質製成。具體地，可以參見下文涉及浮閘存儲結構的存儲塊的製程方法。
在圖8和圖2a-4所示的電荷能陷存儲結構的存儲單元中，存儲結構5採用第一介質層(第一介質部分51)、電荷存儲層(電荷存儲部分52)和第二介質層(第二介質部分53)構成了一個ONO存儲結構。
由於ONO存儲結構的特點是可以將注入進來的電荷固定在注入點附近，而浮閘存儲結構(例如圖9-11採用多晶矽(poly)作為浮閘)的特點是注入進來的電荷可以均勻地分佈在整個浮閘54上。也就是說，ONO存儲結構中，電荷只能在注入/移除方向上移動，即存儲電荷只能固定在注入點附近，其不能在電荷存儲層中任意的移動，特別是其不能在電荷存儲層的延伸方向而進行移動，故，對於ONO存儲結構而言，電荷存儲層只需要在其正面和背面上設置有絕緣介質即可，每個存儲單元中存儲的電荷會固定在電荷存儲部分52的注入點附件，其不會沿著同一層的電荷存儲層移動到其它存儲單元中的電荷存儲部分52中；而浮閘存儲結構中，電荷不但能夠在注入/移除方向上移動，而且可以在浮閘54中進行任意移動，故，如果浮閘54是一個連續的整體，則存儲電荷可以沿著浮閘54的延伸方向進行移動，從而移動至其它存儲單元中的浮閘54中。故，對於浮閘存儲結構，每一個存儲單元的浮閘54都是獨立的，每個浮閘的各個表面均需要被絕緣介質所覆蓋，彼此隔離，防止一存儲單元中的浮閘54上存儲的電荷移動到其它存儲單元中的浮閘54上。
也就是說，對於圖8和圖2a-4所示的電荷能陷存儲結構的存儲單 元和存儲塊，存儲結構5可以在字線孔洞4中從上至下地延伸，電荷存儲層的兩側設置第一介質層和第二介質層即可。
而在圖9-11所示的浮閘存儲結構中，每一個存儲單元的浮閘54都是獨立的，每個浮閘54的各個表面均需要被絕緣介質所覆蓋，彼此隔離，防止一存儲單元中的浮閘54上存儲的電荷移動到其它存儲單元中的浮閘上。
本領域通常知識者可以理解的是，絕緣介質中的某些部分的絕緣介質(例如上文所提到的第二絕緣介質層85b)是彼此互連的，只要能夠確保每個存儲單元的浮閘54是彼此獨立的，且每個浮閘54的表面均被絕緣介質包裹即可，故，在字線孔洞4中，包裹浮閘54的部分的絕緣介質(例如上文所提到的第二絕緣介質層85b)可以大致在高度方向上延伸，包裹著各個存儲單元的浮閘54。具體地，具有浮閘存儲結構的存儲塊10可以參見下文中涉及浮閘存儲結構的存儲塊的製程方法。
此外，本領域通常知識者可以理解的是，存儲結構5也可以採用其它類型的存儲結構，例如鐵電或者可變電阻等其它類型的電容式存儲結構。
在一實施例中，參見圖11，圖11為本發明再一實施例提供的存儲塊10的立體結構示意圖。在圖11中僅僅示出了3層存儲子陣列層1a，這僅僅只是示意，本領域通常知識者可以理解的是，存儲塊10中包括複數層的存儲子陣列層1a，每兩層存儲子陣列層1a之間用一層間隔離層(複數個層間隔離條14a所構成)彼此隔開。該存儲塊10還包括複數條字線(Word Line，WL)和複數條字線連接線7。
如上，閘極條2與相鄰的一堆疊結構1b中的一通道半導體條12在上述投影平面上投影重合的部分，是用來作為對應的存儲單元的控制閘極；故，每個閘極條2用於形成複數個存儲單元的控制閘極(Control Gate，CG)。眾所周知，一行存儲單元的控制閘極會需要與一條對應的字線連接，通過字線來為這一行的存儲單元的控制閘極施加電壓，從而控制存儲單元執行各種記憶體操作。
在本發明中，如圖11所示，複數條字線設置在複數個存儲子陣列層1a之上，且在列方向Y上間隔分佈，每條字線沿行方向X延伸。且每條字線對應連接複數條字線連接線7。與同一字線連接的複數個字線連接線7分別沿高 度方向Z延伸，且分別延伸至同一行的複數個字線孔洞4中的閘極條2上，以與對應的字線孔洞4內的閘極條2連接，從而實現當前字線與複數個存儲子陣列層1a中的同一行的複數個存儲單元的控制閘極的連接。可以理解，複數個字線孔洞4和複數個字線連接線7一一對應設置。
具體的，同一行的字線可以是單獨一根字線，連接同一行的每個字線孔洞4中的閘極條2。當然，同一行的字線也可以包括複數種類型的字線；同一行上的複數個字線孔洞4中的閘極條2可以分別連接對應行的不同類型的字線。在一具體實施例中，如圖11所示，同一行的複數個閘極條2分別用於連接兩條對應的字線，即每行字線包括一奇數字線8a和一偶數字線8b兩種類型。需要說明的是，本發明中與同一行的複數個閘極條2連接的一個奇數字線8a和一個偶數字線8b定義為一行字線，與一行閘極條2對應。
具體的，複數層存儲子陣列層1a中，相同行的一部分的存儲單元分別通過同行的奇數字線孔洞4連接至對應行的奇數字線8a；複數層存儲子陣列層1a中相同行的剩餘部分的存儲單元分別通過同行的偶數字線孔洞4連接至對應行的偶數字線8b。比如，第一行的第一部分存儲單元通過第一行的第一個字線孔洞4、第三個字線孔洞4、第五個字線孔洞4...第n-1個字線孔洞4分別連接至第一行的奇數字線8a；第一行的第二部分存儲單元通過第一行的第二個字線孔洞4、第四個字線孔洞4、第六個字線孔洞4......第n個字線孔洞4分別連接至第一行的偶數字線8b。其中，n為大於1的偶數。也就是說，同一行字線的奇數字線8a連接這一行奇數字線孔洞4所對應的複數層存儲子陣列層1a中的複數個存儲單元(第一部分存儲單元)；同一行字線的偶數字線8b連接這一行偶數字線孔洞4所對應的複數層存儲子陣列層1a中的複數個存儲單元(第二部分存儲單元)。
如上，由於每列汲區半導體條11、通道半導體條12、源區半導體條13的一側分佈有奇數字線孔洞4，而其另一側分佈有偶數字線孔洞4，故，每層存儲子陣列層1a中的每條汲區半導體條11、通道半導體條12、源區半導體條13，可以配合其一側的奇數字線孔洞4中的奇數閘極條2，以及其之間設置的存儲結構5，用於構成一個存儲單元，即第一存儲單元；每層存儲子陣列層1a中的每條汲區半導體條11、通道半導體條12、源區半導體條13，可以配合其另 一側的偶數字線孔洞4中的偶數閘極條2，以及其之間設置的存儲結構5，用於構成另一個存儲單元，即第二存儲單元。
換句話而言，每個字線孔洞4內填充的閘極條2可以配合每層存儲子陣列層1a中左側的汲區半導體條11、通道半導體條12、源區半導體條13以及存儲結構5，用於構成一個存儲單元(bit)；也可以配合每層存儲子陣列層1a中右側的汲區半導體條11、通道半導體條12、源區半導體條13以及存儲結構5，用於構成另一個存儲單元(bit)。
故，對於奇數字線孔洞4而言，每層存儲子陣列層1a中的每條汲區半導體條11、通道半導體條12和源區半導體條13的左半部分或者右半部分配合對應的奇數字線孔洞4中的閘極條2，用於構成一第一存儲單元。具體地，每層的存儲子陣列層1a中，每列汲區半導體條11、通道半導體條12和源區半導體條13，例如，從左至右的第一列汲區半導體條11、通道半導體條12和源區半導體條13的左側的字線孔洞4為奇數字線孔，該列的汲區半導體條11、通道半導體條12和源區半導體條13配合其左側的奇數字線孔洞4中的閘極條2，用於構成第一存儲單元。從左至右的第二列汲區半導體條11、通道半導體條12和源區半導體條13的右側的字線孔洞4為奇數字線孔洞，該列的汲區半導體條11、通道半導體條12和源區半導體條13配合其一側的奇數字線孔洞4中的閘極條2，也用於構成一第一存儲單元。
類似地，對於偶數字線孔洞4而言，每層存儲子陣列層1a中的每條汲區半導體條11、通道半導體條12和源區半導體條13配合其另一側的偶數字線孔洞4中的閘極條2，用於構成第二存儲單元。具體地，每層的存儲子陣列層1a中，每列汲區半導體條11、通道半導體條12和源區半導體條13，例如，從左至右的第一列汲區半導體條11、通道半導體條12和源區半導體條13的右側的字線孔洞為偶數字線孔洞4，該列的汲區半導體條11、通道半導體條12和源區半導體條13配合其右側的偶數字線孔洞4中的閘極條2，用於構成一第二存儲單元。從左至右的第二列汲區半導體條11、通道半導體條12和源區半導體條13的左側的字線孔洞為偶數字線孔洞4。該列的汲區半導體條11、通道半導體條12和源區半導體條13配合其左側的偶數字線孔洞4中的閘極條2，也構成一第二存儲單元。
故，在本發明中，存儲陣列1中的閘極條2分別連接相應的字線，同一行的閘極條2連接一行對應的字線，其中，同一行中，設置在奇數字線孔洞4內的閘極條2連接該行字線中的奇數字線8a；設置在偶數字線孔洞4內的閘極條2連接該行字線中的偶數字線8b。也就是說，複數層存儲子陣列層1a中相同行的所有第一存儲單元分別通過同行的奇數字線孔洞4中的奇數閘極條2連接至對應行的奇數字線8a；複數層存儲子陣列層1a中相同行的所有第二存儲單元分別通過同行的偶數字線孔洞4中的偶數閘極條2連接至對應行的偶數字線8b。
當然，在其它實施例中，還可以是，同一行上，每相鄰的三個、四個或五個字線孔洞4等為一組連，則每行字線則包括三個、四個或五個等不同類型的字線，每組中的每個字線孔洞4內的閘極條2分別連接不同類型的字線。
此外，如圖11所示，在本發明中，可以定義字線的行數與字線孔洞4的行數是一致的。也就是說，如圖11所示，雖然同一行的字線孔洞4中的閘極條2是分別連接一個對應的奇數字線8a和一個對應的偶數字線8b，然，對應同一行的字線孔洞4的一個奇數字線8a和一個偶數字線8b，可以定義為一行字線，與一行閘極條2(字線孔洞4)對應。即，每行字線分別包括一個奇數字線8a和一個偶數字線8b兩種類型，則字線的行數與字線孔洞4的行數是一致的。另，還需要注意的是，如圖11所示，在每一行中，非首端和非末端的字線孔洞4左右兩側均對應一列汲區半導體條11、通道半導體條12和源區半導體條13。然，從左至右，對於首端的字線孔洞4，其只有右側對應一列汲區半導體條11、通道半導體條12和源區半導體條13；對於末端的字線孔洞4，其只有左側對應一列汲區半導體條11、通道半導體條12和源區半導體條13。故，本領域通常知識者可以理解的是，在每一行中，首端的字線孔洞4和末端的字線孔洞4在功能上構成的一個完整的字線孔洞。
如圖11所示，在本實施例中，存儲塊10中的複數層存儲子陣列層1a之上可以設置複數個字線8a或者8b，其通過字線連接線7而連接至對應的字線孔洞4。
當然，本領域通常知識者可以理解的是，複數個字線8a或者8b 也可以設置在另一堆疊晶片上，堆疊晶片可以以堆疊的方式與存儲塊10所在的晶片堆疊在一起並實現電連接，例如其可以採用混合鍵合(hybrid bonding)的方式實現堆疊晶片與存儲塊10所在晶片的堆疊。存儲塊10中的字線連接線7遠離閘極條2的一端作為存儲塊10的字線連接端，用於與存儲塊10在高度方向Z上堆疊在一起的堆疊晶片連接。
此外，如圖11所示，在另一實施例中，存儲塊10還可以進一步包括複數個字線引出線6a或者6b，每個字線8a或者8b進一步分別對應連接一個字線引出線6a或者6b，字線引出線6a或者6b在高度方向Z上延伸，且相對於字線連接線7遠離閘極條2，字線引出線6a或者6b遠離字線8a或者8b的一端作為字線連接端，用於與存儲塊10在高度方向Z上堆疊在一起的堆疊晶片連接，即將字線設置在存儲陣列晶片上，而控制電路設置在另一晶片上。當然，本領域通常知識者能夠理解的是，每個字線8a或者8b也可以通過對應的字線引出線6a或者6b，與存儲塊10所在晶片上的控制電路連接，即將相關的線路、存儲陣列和控制電路設置在同一晶片上。
請繼續參閱圖12，圖12為本發明一實施例所示的存儲塊的部分存儲單元的電路連接示意圖。如圖12所示，對於複數層存儲子陣列層1a的每列汲區半導體條11、通道半導體條12和源區半導體條13，在其末端，同一列的複數個汲區半導體條11分別通過不同的位線連接線11a引出，如圖12所示，位線連接線11a是在高度方向Z上延伸。例如，第一列的汲區半導體條11、通道半導體條12和源區半導體條13，第一層存儲子陣列層1a中的汲區半導體條11在其末端通過一條位線連接線11a引出，其中，位線連接線11a遠離汲區半導體條11的一端可作為位線連接端；第二層存儲子陣列層1a中的汲區半導體條11在其末端通過另一個位線連接線11a引出，另一位線連接線11a遠離對應的汲區半導體條11的一端作為另一個位線連接端；......，依次類推。故，每條汲區半導體條11可作為一條位線，通過位線連接端而接收位線電壓。
本領域通常知識者可以理解的是，存儲塊10也可以通過位線連接端，與存儲塊10在高度方向Z上堆疊在一起的其它堆疊晶片連接，利用其它堆疊晶片通過位線連接端向存儲塊10中作為位線的各個汲區半導體條11提供位線電壓。當然，位線連接端也可以用於與存儲塊10所在晶片上的控制電路連接， 即，將相關的線路、存儲陣列1和控制電路設置在同一晶片上。
類似地，對於複數層存儲子陣列層1a的每列汲區半導體條11、通道半導體條12和源區半導體條13，在其末端，同一列的複數個源區半導體條13分別通過對應的源極連接線13a引出，源極連接線13a是在高度方向Z上延伸。
如圖12所示，存儲塊10中的所有源極連接線13a可以分別連接至同一條公共源極線13b，通過公共源極線13b和源極連接線13a而向存儲塊10中的源區半導體條13施加源極電壓。
當然，本領域通常知識者可以理解的是，在其它實施例中，存儲塊10也可以包括複數條公共源極線13b，例如預設數量的複數條公共源極線13b，複數層存儲子陣列層1a中的源區半導體條13可以按照預設的規則，通過對應的源極連接線13a而連接至不同的複數條公共源極線13b。此外，也可以與汲區半導體條11對應的位線連接線11a類似，每個源區半導體條13對應的源極連接線13a遠離源區半導體條13的一端可以作為源區連接端，來分別接收源極電壓。
請繼續參閱圖12，存儲塊10還可以進一步包括公共源極引出線13c，其連接公共源極線13b，其中公共源極線13b連接存儲塊10中的所有源極連接線13a。公共源極引出線13c遠離存儲塊10中的存儲陣列1，且在高度方向Z上延伸，其中，公共源極引出線13c遠離公共源極線13b的一端可以作為公共源極連接端，用於與存儲塊10在高度方向Z上堆疊在一起的其它堆疊晶片連接。當然，公共源極連接端也可以用於與存儲塊10所在晶片上的控制電路連接，即，將相關的線路、存儲陣列和控制電路設置在同一晶片上。
當然，本領域通常知識者可以理解的是，公共源極線13b也可以設置在與存儲塊10在高度方向Z上堆疊在一起的其它堆疊晶片中。也就是說，可以利用源極連接線13a遠離對應的源區半導體條13的一端作為源極連接端，以用於與存儲塊10在高度方向Z上堆疊在一起的其它堆疊晶片連接，從而將公共源極線13b設置在其它堆疊晶片中。
同上，對於複數層存儲子陣列層1a的每列汲區半導體條11、通道半導體條12和源區半導體條13，在其末端，同一列的複數個通道半導體條12 分別通過對應的阱區連接線12a引出，阱區連接線12a是在高度方向Z上延伸。
如圖12所示，存儲塊10中所有的阱區連接線12a分別連接至同一公共阱區線12b，故，其可以通過這條公共阱區線12b統一給存儲塊10中的所有通道半導體條12施加阱區電壓。
當然，本領域通常知識者可以理解的是，存儲塊10中的每個通道半導體條12對應的阱區連接線12a可以分別連接複數條獨立阱區電壓線12b，以分別給每個通道半導體條12施加阱區電壓。例如，與上述類似，每個通道半導體條12對應的阱區連接線12a遠離通道半導體條12的一端作為一個阱區連接端，其用來接收單獨的阱區電壓。
請繼續參閱圖12，存儲塊10中所有的阱區連接線12a分別連接至同一公共阱區線12b；存儲塊10還可以進一步包括公共阱區引出線12c，其連接公共阱區線12b，公共阱區引出線12c遠離存儲塊10中的存儲陣列1，且在高度方向Z上延伸，其中，公共阱區引出線12c遠離公共阱區線12b的一端可以作為公共阱區連接端，用於存儲塊10在高度方向Z上堆疊在一起的其它堆疊晶片連接。當然，公共阱區連接端也可以用於與存儲塊10所在晶片上的控制電路連接，即，將相關的線路、存儲陣列1和控制電路設置在同一晶片上。也就是說，通過公共阱區線12b從而可以將存儲塊10中的所有通道半導體條12連接在一起，共同接收同一阱區電壓。在本實施例中，通道半導體條12為p型半導體條，形成p-well，存儲塊10中的所有通道半導體條12通過公共阱區線12b而連接在一起，其通過公共阱區線12b接收同一阱區電壓。此外，本實施例中，存儲塊10通過同一公共源極線13b進行信號的讀取。
當然，本領域通常知識者可以理解的是，公共阱區線12b也可以設置在與存儲塊10在高度方向Z上堆疊在一起的其它堆疊晶片中。也就是說，可以利用阱區連接線12a遠離對應的通道半導體條12的一端作為阱區連接端，以用於與存儲塊10在高度方向Z上堆疊在一起的其它堆疊晶片連接，從而將公共阱區線12b設置在其它堆疊晶片中。
此外，需要注意的是，如圖11和13所示，在本發明中，各種導線，例如字線8a或者8b、字線連接線7、字線引出線6a或者6b、公共源極線13b、公共阱區線12b等等均是設置在存儲塊10中的存儲陣列1的同一側，即 設置在存儲陣列1的上方，故，其保證了存儲陣列1中的汲區半導體條11、通道半導體條12和源區半導體條13可以採用外延生長而形成的單晶半導體條，而沉積方式只能形成多晶的半導體條。相較於沉積方式形成的多晶半導體條，本發明外延生長形成的汲區半導體條11、通道半導體條12和源區半導體條13，可以獲得優越的器件性能，極大地提升相關記憶體件的性能。具體的，採用單晶半導體(單晶汲區半導體條11、通道半導體條12和源區半導體條13)的存儲單元與採用多晶半導體的存儲單元相比，多晶半導體的存儲單元擁有更多的介面，電子在通過多晶半導體時，會沿著介面移動，即電子運動的距離增加，電流會顯著下降；根據實際經驗檢驗，多晶半導體的存儲單元的電流只有單晶半導體的存儲單元的電流1/10，故，本發明的存儲塊10採用單晶半導體的存儲單元，其可以極大地改善記憶體件的性能。另，多晶半導體的存儲單元電流小，會影響存儲單元在進行程式設計(PGM)和擦除操作(Erase，ERS)之間的讀取視窗(Read window)，對記憶體件的可靠性影響很大，特別是對於NOR記憶體件的可靠性影響極大。此外，對於NOR記憶體件而言，如果使用熱載流子注入(Hot Carrier Injection，HCI)方式進行讀寫操作，則必須採用單晶半導體才能完成。
另，由於本發明中各種導線設置在存儲塊10中的存儲陣列1的同一側，故，其更加方便與堆疊晶片進行三維的鍵合堆疊處理，從而提高相關記憶體件的性能，分開製作晶片，有利於優化工藝，減少製作時間。
本領域通常知識者可以理解的是，在一些實施例中，為了使存儲塊10獲取較好的性能，最外圍的存儲單元一般可以作為虛擬存儲單元(dummy cell)，並不進行實際的存儲工作。例如，最下層存儲子陣列層1a所包含的存儲單元，可以作為虛擬存儲單元。另，在一些實施例中存儲塊10中，最左側和最右側分別設置的是一列汲區半導體條11、通道半導體條12和源區半導體條13，則最左側的一列汲區半導體條11、通道半導體條12和源區半導體條13配合其右側的字線孔洞4中的閘極條2以及兩者之間的存儲結構5，所構成的存儲單元，最右側的一列汲區半導體條11、通道半導體條12和源區半導體條13配合其左側的字線孔洞4中的閘極條2以及兩者之間的存儲結構5，所構成的存儲單元，也是作為虛擬存儲單元，不參加實際的存儲工作。
故，在本發明中，非特意指出的話，全文中所涉及到的存儲子陣 列層1a並不包括虛擬存儲單元(dummy cell)所涉及到的最下層存儲子陣列層；汲區半導體條11、通道半導體條12和源區半導體條13也並不包括虛擬存儲單元(dummy cell)所涉及到最左側的一列汲區半導體條11、通道半導體條12和源區半導體條13和最右側的一列汲區半導體條11、通道半導體條12和源區半導體條13。
故，如上，在一行中，從左至右，對於首端的字線孔洞4，其只有右側對應一列汲區半導體條11、通道半導體條12和源區半導體條13；對於末端的字線孔洞4，其只有左側對應一列汲區半導體條11、通道半導體條12和源區半導體條13。故，本領域通常知識者可以理解的是，在一行中，首端的字線孔洞4和末端的字線孔洞4在功能上構成的一個完整的字線孔洞。
請一併參閱，結合圖13至圖16，圖13為圖11所示存儲塊10的電路示意圖；圖14為圖11所示存儲塊10的平面示意簡圖；圖15為每層位線對應的存儲單元的示意圖；圖16為字線和位線的三維分佈示意圖。
如圖13所示，存儲塊10包括複數層存儲子陣列層1a(圖13顯示了6層)，複數層存儲子陣列層1a中的汲區半導體條11作為位線，例如BL-1-1、BL-1-2、BL-1-3、BL-1-4、BL-1-5、BL-1-6；每層存儲子陣列層1a中的複數列汲區半導體條11構成了複數列位線，例如BL-1-1、BL-2-1、......；存儲塊10中複數層存儲子陣列層1a中的源區半導體條13連接至一條公共源極線13b；存儲塊10中複數層存儲子陣列層1a中的通道半導體條12連接至一條公共阱區線12b。此外，同一字線孔洞4中的一閘極條2與左右兩側的汲區半導體條11、通道半導體條12和源區半導體條13分別構成了兩列存儲單元(如中間兩列存儲單元所示)。奇數字數孔洞4對應的閘極條2連接至奇數字線WL-a，例如第一，第四列存儲單元，其對應第一和第三字線孔洞；偶數字線孔洞4對應的閘極條2連接至偶數字線WL-b，例如第二，第三列存儲單元，其對應第二字線孔洞。
如圖14-16所示，每層存儲子陣列層1a中，沿列方向延伸的汲區半導體條11、通道半導體條12和源區半導體條13，同一列的半導體條狀結構1b與左側字線孔洞4中的閘極條2形成一個存儲單元(bit)，與右側字線孔洞4中的閘極條2形成另一個存儲單元(bit)。第一行奇數字線孔洞4，例如hole-1，hole-3，......，連接第一行奇數字線WL-1-a，第一行偶數字線孔洞，例如hole- 2，hole-4，......，連接第一行偶數字線WL-1-b。
如圖16所示，假設存儲塊10包括P層存儲子陣列層1a、M行字線N列位線。則每層存儲子陣列層1a包括N列作為位線的汲區半導體條11，例如BL-1-1，......，BL-N-1所示；對於P層存儲子陣列層1a，例如BL-1-1，......，BL-N-P所示，存儲塊10包括N*P個作為位線的汲區半導體條11。M行字線，例如WL-1-a/b，......，WL-M-a/b，分別與N列位線在行方向X和列方向Y所定義的投影平面上的投影交叉，形成複數個存儲單元。其中，P、M、N均為大於0的自然數。
根據上述條件，本領域通常知識者可以理解的是，在同一行方向X上，存儲塊10包括(N+1)個字線孔洞4，例如WL-hole-1-1，......，WL-hole-1-(N+1)所示；在同一列方向Y上，存儲塊10包括M個字線孔洞4，例如WL-hole-1-(N+1)，......，WL-hole-M-(N+1)所示。每列汲區半導體條11、通道半導體條12和源區半導體條13的一側對應M個字線孔洞4。每行字線(一個奇數字線8a和一個偶數字線8b)對應(N+1)個字線孔洞4。如上，同一行中，首端和末端的字線孔洞4在每個存儲子陣列層1a中，只對應一個存儲單元，故，其可以在功能上看成一個完整的字線孔洞4；而其它的字線孔洞4在每個存儲子陣列層1a中，對應兩個存儲單元(左右兩側各一個存儲單元)。故，每行字線對應N*2*P個存儲單元。當N為偶數時，一個奇數字線8a對應(N/2+1)個字線孔洞，其包括同一行中首端和末端的字線孔洞4，也就是說，奇數字線8a也是對應N/2個完整的字線孔洞4，對應(N/2)*P*2個存儲單元；一個偶數字線8b對應N/2個字線孔洞4，對應(N/2)*P*2個存儲單元。也就是說，奇數字線8a和偶數字線8b對應的存儲單元的個數是相同的。
在一具體實施例中，假如存儲塊10具體包括8層存儲子陣列層1a和1024行字線，每行字線包括一個奇數字線8a和一個偶數字線8b，每層存儲子陣列層1a包括2048列作為位線的汲區半導體條11，存儲塊10包括2048*8個作為位線的汲區半導體條11。
在同一行方向X上，存儲塊10包括(2048+1=2049)個字線孔洞4；在同一列方向Y上，存儲塊10包括1024個字線孔洞4。作為位線的每個汲區半導體條11對應1024個字線孔洞4，對應1024*2個存儲單元。每行字線對 應(2048+1=2049)個字線孔洞4，首端和末端的字線孔洞4在每個存儲子陣列層1a中只對應一個存儲單元，則功能上構成一個完整字線孔洞4，其對應2048*2*8=32K個存儲單元。N為偶數2048，則一個奇數字線8a對應(2048/2+1=1025)個字線孔洞，其包括同一行中首端和末端的字線孔洞4，也就是說，奇數字線8a也是對應1024個完整的字線孔洞4，對應(2048/2)*8*2個存儲單元；一個偶數字線8b對應2048/2個字線孔洞4，對應(2048/2)*8*2個存儲單元。
存儲塊10可以定義1/8個字線對應的1024*2個存儲單元為一個存儲頁(128個完整字線孔洞4)。存儲塊10可以定義一行字線對應的32K個存儲單元為一個扇區(sector)，可以理解，一個扇區對應2個字線，(2048+1)個字線孔洞4(2048個完整字線孔洞4)，2048*2*8個存儲單元bit。
存儲塊10可以定義16個扇區構成一個子存儲塊10(eblk)，包括0.5M個存儲單元(2048*2*8*16=1024*2*2*8*16=1024*1024*0.5)。在具體實施例中，存儲塊10包括64個子存儲塊10，包括32M個存儲單元。每個存儲塊10共用一個公共源極線13b和一個公共阱區線12b。
本實施例提供的存儲塊10，包括存儲陣列1，存儲陣列1包括呈三維陣列分佈的複數個存儲單元，其中，存儲陣列1包括沿高度方向Z依次層疊的複數個存儲子陣列層1a，每個存儲子陣列層1a包括沿高度方向Z層疊的汲區半導體層、通道半導體層和源區半導體層；每個存儲子陣列層1a中的汲區半導體層、通道半導體層和源區半導體層分別包括沿行方向X分佈的複數條汲區半導體條11、通道半導體條12和源區半導體條13，每條汲區半導體條11、通道半導體條12和源區半導體條13分別沿列方向Y延伸；每列汲區半導體條11、通道半導體條12和源區半導體條13的兩側分別設置沿列方向Y分佈的複數條閘極條2，每條閘極條2沿高度方向Z延伸；在高度方向Z上，每條閘極條2至少有部分與每層存儲子陣列層1a中的一條對應的通道半導體條12的部分在一投影平面上的投影重合，投影平面沿高度方向Z和列方向Y延伸，閘極條2的部分、通道半導體條12的相應部分、配合與通道半導體條12的相應部分相鄰的汲區半導體條11的部分和源區半導體條13的部分，用於構成一個存儲單元。相比於二維存儲陣列，該存儲塊10的存儲密度較高。
如上，本發明的存儲塊10包括兩種結構的存儲單元，在一實施例中，結合圖5、圖7、圖8和圖10，提供一種存儲單元，該存儲單元包括汲區部分11’、通道部分12’、源區部分13’和閘極部分2’。其中，汲區部分11’、通道部分12’、源區部分13’沿高度方向Z層疊，閘極部分2’位於汲區部分11’、通道部分12’、源區部分13’的一側，且沿高度方向Z延伸。在高度方向Z上，閘極部分2’與通道部分12’在沿高度方向Z延伸的投影平面上的投影至少部分重合，閘極部分2’與汲區部分11’、通道部分12’、源區部分13’之間設置有存儲結構部分5’。
其中，汲區部分11’為上述實施例提供的存儲塊10的汲區半導體層的部分，通道部分12’為通道半導體層的部分，源區部分13’為源區半導體層的部分。汲區部分11’、通道部分12’、源區部分13’以及存儲結構部分5’的具體結構、功能及層疊方式可參見上述每一個存儲子陣列層1a中汲區半導體層、通道半導體層、源區半導體層及存儲結構5的具體結構、功能及層疊方式，且可實現相同或相似的技術效果，在此不再贅述。
其中，當汲區部分11’、通道部分12’、源區部分13’呈條狀結構，存儲結構部分5’為電荷能陷存儲結構部分時，該存儲單元的具體結構可參見圖5，該存儲單元的其它結構可參見上述關於圖5的相關描述。當汲區部分11’、通道部分12’、源區部分13’均包括本體結構15a和複數個凸起部15b，存儲結構部分5’為電荷能陷存儲結構部分時，該存儲單元的具體結構可參見圖7，該存儲單元的其它結構可參見上述關於圖7的相關描述。當存儲結構部分5’為浮閘存儲結構部分時，該存儲單元的具體結構可參見圖10和圖11，該存儲單元的其它結構可參見上述關於圖10和圖11的相關描述。
參見圖17，圖17為本發明一實施例提供的存儲塊的製程方法的流程圖。在本實施例中，提供一種存儲塊的製程方法，該方法可用於製備上述實施例圖2a-圖4所提供的存儲塊10，且存儲塊10的存儲結構5為電荷能陷存儲結構。具體的，該方法包括：
步驟S21：提供半導體基材。
參見圖18，圖18為本發明一實施例提供的半導體基材的側視圖。半導體基材包括襯底81、設置在襯底81上的第一單晶犧牲半導體層82、形成 在第一單晶犧牲半導體層82上的依次交替的兩層存儲子陣列層1a和第二單晶犧牲半導體層14，直至形成最上層的兩層存儲子陣列層1a。
其中，襯底81可為單晶襯底81；具體可為單晶矽材質。第一單晶犧牲半導體層82和/或第二單晶犧牲半導體層14可為鍺化矽(SiGe)。複數個存儲子陣列層1a在沿垂直襯底81的高度方向Z上依次層疊。每個存儲子陣列層1a包括沿高度方向Z層疊的汲區半導體層11c、通道半導體層12c’和源區半導體層13c’。而且在高度方向Z上，兩相鄰的存儲子陣列層1a可以共用源區，包括依次層疊的汲區半導體層11c、通道半導體層12c’、源區半導體層13c’、通道半導體層12c’和汲區半導體層11c，以共用同一源區半導體層13c’。故，對於共源的存儲子陣列層1a而言，每兩層存儲子陣列層1a上設置一第二單晶犧牲半導體層14，以與其它兩層存儲子陣列層1a彼此隔離。第二單晶犧牲半導體層14可為鍺化矽(SiGe)半導體材質。
需要說明的是，圖18所示結構僅示例性地繪出半導體基材的部分結構；本領域通常知識者可以理解，圖18所示的第一單晶犧牲半導體層82與第二單晶犧牲半導體層14之間實際設置的是具有共用源區半導體層13c’的兩個存儲子陣列層1a，為了圖式的簡潔，圖中僅僅示意性地示出一層存儲子陣列層1a僅僅只是示意。
在一具體實施方式中，步驟S21具體可包括：
步驟S211a：提供襯底81。
其中，襯底81可為單晶襯底81；具體可為單晶矽材質。
步驟S212a：沿高度方向Z在襯底81上依次形成複數個存儲子陣列層1a。
其中，步驟S212a具體包括：
步驟a：在襯底81上以外延生長方式形成第一單晶犧牲半導體層82。
其中，第一單晶犧牲半導體層82可為鍺化矽(SiGe)。
步驟b：在第一單晶犧牲半導體層82上以外延生長方式依次交替形成兩層存儲子陣列層1a和第二單晶犧牲半導體層14。然後繼續形成兩層存儲子陣列層1a，可繼續重複堆疊第二單晶犧牲半導體層14和共源的兩層存儲子陣 列層1a，直至形成最上層的共源的兩層存儲子陣列層。
其中，第二單晶犧牲半導體層14的材質與第一單晶犧牲半導體層82的材質相同，也可為鍺化矽(SiGe)。
本領域通常知識者可以理解的是，在襯底81上先設置第一單晶犧牲半導體層82的目的在於，避免其上的複數個存儲子陣列層1a直接接觸襯底81從而造成漏電。然，如上，本發明的存儲塊中最下層的存儲子陣列層1a的器件性能不佳，故，最下層的存儲子陣列層1a中的存儲單元一般是作為虛擬存儲單元的，並不參加實際的記憶體操作。故，本領域通常知識者可以理解的是，襯底81上也可以並不設置第一單晶犧牲半導體層82，直接在襯底81上形成作為虛擬存儲單元的一層存儲子陣列層1a或者共源的兩層存儲子陣列層1a，再在其上以外延生長方式依次交替形成第二單晶犧牲半導體層14和共源的兩層存儲子陣列層1a，直至形成最上層的共源的兩層存儲子陣列層1a。也就是說，作為虛擬存儲單元的最下層的一層存儲子陣列層1a或者共源的兩層存儲子陣列層1a，並不會參加實際的記憶體操作，故，其也可以防止對襯底81造成漏電。
其中，相鄰兩層存儲子陣列層1a共用源區，每個共源的兩層存儲子陣列層1a的形成方式包括：
步驟b1：在下層的第一單晶犧牲半導體層82或第二單晶犧牲半導體層14上，以外延生長方式形成一第一摻雜類型的第一單晶半導體層。
具體的，可同時通入半導體材料氣體和第一類型摻雜離子氣體，以在下層的第一單晶犧牲半導體層82或第二單晶犧牲半導體層14上以外延生長的方式形成一層第一摻雜類型的第一單晶半導體層。該第一單晶半導體層作為汲區半導體層11c(或源區半導體層13c’)。其中，第一摻雜離子可為砷離子。半導體材料可為現有形成汲區(或源區)的半導體材料。
步驟b2：在第一單晶半導體層上以外延生長的方式形成一層第二摻雜類型的第二單晶半導體層。
具體的，可同時通入半導體材料氣體和第二類型摻雜離子氣體，以在第一單晶半導體層上以外延生長的方式形成一層第二摻雜類型的第二單晶半導體層。該第二單晶半導體層作為通道半導體層12c’。其中，第二摻雜離子可為BF2+離子。該半導體材料可為現有形成阱區的半導體材料。
步驟b3：在第二單晶半導體層上以外延生長的方式形成一層第一摻雜類型的第三單晶半導體層。
具體的，可同時通入半導體材料氣體和第一類型摻雜離子氣體，以在第二單晶半導體層上以外延生長的方式形成一層第一摻雜類型的第三單晶半導體層。該第三單晶半導體層作為源區半導體層13c’(或者汲區半導體層11c)。其中，第一摻雜離子可為砷離子。半導體材料可為現有形成源區(或汲區)的半導體材料。
其中，在步驟S212a的具體實施過程中，在每兩層存儲子陣列層1a之間，進一步生成一層第二單晶犧牲半導體層14。而且在高度方向Z上，由第二單晶犧牲半導體層14隔離開的每相鄰的兩層存儲子陣列層1a包括依次層疊的汲區半導體層11c、通道半導體層12c’、源區半導體層13c’、通道半導體層12c’和汲區半導體層11c，以共用同一源區半導體層13c’。
步驟b4：在第三單晶半導體層上以外延生長方式形成一第二摻雜類型的第四單晶半導體層。
該步驟b4的具體實施方式與步驟b2類似。該第四單晶半導體層用於作為通道半導體層12c’。
步驟b5：在第四單晶半導體層上以外延生長方式形成一第一摻雜類型的第五單晶半導體層。
該步驟b5的具體實施方式與步驟b1類似。該第五單晶半導體層用於作為汲區半導體層11c(或源區半導體層13c’)。
其中，第一單晶半導體層、第二單晶半導體層和第三單晶半導體層構成一個存儲子陣列層1a；第三單晶半導體層、第四單晶半導體層和第五單晶半導體層構成另一個存儲子陣列層1a；兩個存儲子陣列層1a共用第三單晶半導體層作為共用的源極半導體層13c’。
可以理解，在具體實施過程中，步驟b5之後，則在第五單晶半導體層上形成一層第二單晶犧牲半導體層14。之後，在第二單晶犧牲半導體層14上繼續執行步驟b1-b5，直至形成預設層數的存儲子陣列層1a。
也就是說，在每兩層存儲子陣列層1a之間，會形成一層第二單晶犧牲半導體層14。而且在高度方向Z上，由第二單晶犧牲半導體層14隔離開的 每相鄰的兩層存儲子陣列層1a包括依次層疊的汲區半導體層11c、通道半導體層12c’、源區半導體層13c’、通道半導體層12c’和汲區半導體層11c，以共用同一源區半導體層13c’。
步驟S213a：在複數個存儲子陣列層1a上形成第一硬屏蔽層83，並在第一硬屏蔽層83和複數個存儲子陣列層1a中開設複數個隔離擋牆孔洞31，在隔離擋牆孔洞31中填充隔離物以形成複數個隔離牆3，以形成半導體基材。
其中，第一硬屏蔽層83可為二氧化矽材質或者氮化矽材質。
具體的，參見圖19，圖19為在存儲子陣列層1a上開設複數個隔離擋牆孔洞31的俯視圖。可採用蝕刻方式開設複數個隔離擋牆孔洞31。隔離擋牆孔洞31在行方向X和列方向Y上按照矩陣排列，每一隔離擋牆孔洞31沿高度方向Z延伸直至襯底81表面。在隔離擋牆孔洞31中形成隔離牆3的具體結構可參見圖20，圖20為圖19所示的隔離擋牆孔洞31中形成複數個隔離牆3的俯視圖。具體的，靠近存儲塊10的列方向Y邊緣處的隔離牆3，在列方向Y上進一步延伸至存儲塊10的列方向Y邊緣處，以保證列方向Y邊緣處的隔離牆3能夠完全隔離相鄰兩列堆疊結構1b即可。具體的，在一些實施例中，靠近存儲塊10的列方向Y邊緣處的隔離牆3為T形隔離牆3，即其包括橫向部分以及朝向存儲塊10的列方向Y邊緣處的凸出部分，凸出部分與存儲塊10的列方向Y邊緣處相接，以完全隔離相鄰兩列堆疊結構1b，防止兩列汲區半導體條11、通道半導體條12和源區半導體條13之間短路。隔離牆3與第一硬屏蔽層83可以採用同樣的材質製成。
在另一實施方式中，步驟S21具體包括：
步驟S211b：提供襯底81。
步驟S212b：在襯底81上形成複數個隔離牆3，其中，複數個隔離牆3在行方向X和列方向Y上按照矩陣排列，每一隔離牆3沿垂直於襯底81的高度方向Z延伸。
步驟S213b：沿高度方向Z在襯底81上和隔離牆3之間依次形成複數個存儲子陣列層1a。
其中，形成複數個存儲子陣列層1a的具體實施過程與上述步驟S212a中形成複數個存儲子陣列層1a的具體實施過程相同或相似，且可實現相 同或相似的技術效果，具體可參見上文。
步驟S214b：在上述結構上形成一第一硬屏蔽層83，以形成半導體基材。
具體的，可在經步驟S213b處理之後的產品結構上形成第一硬屏蔽層83，第一硬屏蔽層83位於複數個存儲子陣列層1a背離襯底81的一側表面。
步驟S22：在半導體基材上開設複數個字線孔洞，以將每層存儲子陣列層沿行方向分割成複數列汲區半導體條、通道半導體條和源區半導體條。
在具體實施過程中，步驟S22具體包括：
步驟S221：在第一硬屏蔽層83上形成複數個字線開口831。
其中，參見圖21，圖21為在半導體基材上形成複數個字線開口831和字線孔洞4的俯視圖；可採用蝕刻的方式在第一硬屏蔽層83上形成複數個字線開口831。複數個字線開口831在行方向X和列方向Y上按照矩陣排列。
步驟S222：利用字線開口831作為掩模，對第一硬屏蔽層83下的複數個存儲子陣列層1a進行蝕刻，以形成複數個字線孔洞4。
參見圖21至圖23，圖22為圖21所對應產品的E方向的剖視圖；圖23為圖21所對應產品的F方向的剖視圖。具體的，可採用蝕刻的方式加工字線孔洞4。如圖21所示，若干字線孔洞4區別於隔離牆3的位置間隔設置；且複數個字線孔洞4在行方向X和列方向Y上按照矩陣排列，並將每層存儲子陣列層1a沿行方向X分割成複數列汲區半導體條11、通道半導體條12和源區半導體條13。如圖22所示，每一字線孔洞4沿高度方向Z延伸，且非邊緣處的每一字線孔洞4的左右兩側(如圖22所在方位的左側和右側)分別暴露出複數個存儲子陣列層1a的兩列汲區半導體條11、通道半導體條12和源區半導體條13的部分。其中，每一字線孔洞4左側相對兩側是汲區半導體條11、通道半導體條12和源區半導體條13；前後相對兩側是隔離牆3。在本步驟中，可以採用對半導體材質高蝕刻比，而對隔離牆3低蝕刻比的蝕刻液來加工形成字線孔洞4。此外，如圖2-4所示，最左側的邊緣字線孔洞4，其只有右側存在一列汲區半導體條11、通道半導體條12和源區半導體條13；同樣地，最右側的邊緣字線孔洞4，其只有左側存在一列汲區半導體條11、通道半導體條12和源區半導體 條13。然，本領域通常知識者可以理解的是，最左側的邊緣字線孔洞4和最右側的邊緣字線孔洞4可以認為兩者結合構成了一個完整的字線孔洞，後續不再特意指出邊緣字線孔洞4的不同。
如圖2和圖4，複數個字線孔洞4配合複數個隔離牆3將每層存儲子陣列層1a中，汲區半導體層11c分割成沿行方向X間隔分佈的複數條汲區半導體條11；將通道半導體層12c’分割成沿行方向X間隔分佈的複數條通道半導體條12；將源區半導體層13c’分割成沿行方向X間隔分佈的複數條源區半導體條13。其中，每一汲區半導體條11、通道半導體條12、源區半導體條13的其它具體結構及功能可參見上文相關描述，在此不再贅述。此外，如圖23所示，隔離牆3的內部可以採用氧化矽，其外面包裹一層氮化矽材質，外部包裹的氮化矽材質與第一硬屏蔽層83的材質相同。
在具體實施過程中，參見圖24a-圖24b，圖24a為圖21所示結構經步驟S223處理之後的示意圖；圖24b為圖24a所示結構填充絕緣材質後的結構示意圖；在步驟S222之後，還包括：
步驟S223：利用字線孔洞4，對第一單晶犧牲半導體層82和第二單晶犧牲半導體層14進行移除。
具體的，可採用蝕刻的方式去除第一單晶犧牲半導體層82和第二單晶犧牲半導體層14。
步驟S224：在移除的第一單晶犧牲半導體層82和第二單晶犧牲半導體層14所在區域進行沉積，以在移除的第一單晶犧牲半導體層82和第二單晶犧牲半導體層14所在區域填滿絕緣材質，從而將第一單晶犧牲半導體層82和第二單晶犧牲半導體層14替換絕緣隔離層14’。
其中，可採用原子層沉積的方式填充絕緣材質。絕緣材質具體可為氧化矽。本領域通常知識者可以理解的是，在步驟S223去除第一單晶犧牲半導體層82和第二單晶犧牲半導體層14後，隔離牆3可以對相鄰的堆疊結構1b起到充分的支撐作用，以便於後續執行步驟S224。
此外，本領域通常知識者可以理解的是，在一些實施例中，存儲陣列1還包括支撐柱16。具體地，參見圖25a和圖25b，圖25a為本發明一實施例提供的存儲陣列的立體結構示意圖；圖25b為本發明一實施例提供的存儲陣 列的局部平面示意圖。
如圖25a和25b所示，存儲陣列1還包括複數個支撐柱16，支撐柱16分別沿存儲陣列1的高度方向Z延伸。
如上所述，第一單晶犧牲半導體層82和第二單晶犧牲半導體層14需要替換成絕緣隔離層14’。在該步驟中，第一單晶犧牲半導體層82和第二單晶犧牲半導體層14被部分地替換成絕緣隔離層14’，但在後續步驟中，根據電性隔離的需要，所有的第一單晶犧牲半導體層82和第二單晶犧牲半導體層14都將被替換成絕緣隔離層14’。也就是說，在存儲陣列1的製作過程中，在蝕刻掉第一單晶犧牲半導體層82和/或第二單晶犧牲半導體層14後，相關區域中的存儲子陣列層1a懸空，在這些相關區域中，如果設置有隔離牆3，則隔離牆3能夠對這些區域中懸空的存儲子陣列層1a起到充分的支援作用，防止存儲子陣列層1a出現塌陷的問題。
然，在某些區域中，其可能並不存在隔離牆3，例如，在汲/源引出區域，此區域中的存儲子陣列層1a並不需要製作存儲單元，此區域中的存儲子陣列層1a中的汲區半導體條11、源區半導體條13和/或通道半導體條12需要引出，與對應的各類導線連接，故，在這些區域中，兩列堆疊結構1b之間需要設置複數個支撐柱16，如此，則在存儲陣列1的製作過程中，對這些區域中的堆疊結構1b中的第一單晶犧牲半導體層82和/或第二單晶犧牲半導體層14蝕刻後，支撐柱16可以對懸空的存儲子陣列層1a起到充分的支撐作用，防止存儲子陣列層1a出現塌陷的問題，支撐存儲陣列1的框架，維持存儲陣列1的結構穩定。
本領域通常知識者可以理解的是，支撐柱16可以和隔離牆3採用相同的材質，在相同的製程步驟中製成。也就是說，隔離牆3和支撐柱16本質類似，只是，隔離牆3是設置在需要製作存儲單元的存儲陣列1的區域，其在存儲陣列1的製作過程中，起到支撐和形成字線孔洞4的作用；而支撐柱16則是形成在非需要製作存儲單元的存儲陣列1的其它區域，例如，汲/源引出區域，在存儲陣列1的製作過程中，起到支撐的作用。當然，在其它一些實施例中，支撐柱16也可以設置在需要製作存儲單元的存儲陣列1的區域中，例如，相鄰兩隔離牆3之間距離較遠時，隔離牆3並不能提供足夠的支撐作用時，則也可以 根據需要在此區域設置支撐柱16，以輔助隔離牆3來提供支撐力。支撐柱16可以根據實際的需要來進行設置，本發明對此並不做限定。
其中，支撐柱16的材質可為氧化矽或氮化矽。
步驟S23：在每一字線孔洞中暴露出汲區半導體條、通道半導體條和源區半導體條的部分的至少一側分別形成存儲結構，其中，存儲結構為電荷能陷存儲結構。
經步驟S23處理之後的產品結構具體可參見圖26，圖26為圖24b所示結構經步驟S23處理之後的示意圖。在具體實施過程中，步驟S23具體包括：
步驟S231：在具有字線孔洞4的半導體基材上沉積第一介質層。
具體的，在每一字線孔洞4內和第一硬屏蔽層83背離襯底81的表面沉積一層第一介質層。每一字線孔洞4內的第一介質層覆蓋於字線孔洞4中兩側暴露的汲區半導體條11、通道半導體條12和源區半導體條13的部分的表面。例如，結合圖4，第一個堆疊結構1b和第二個堆疊結構1b的部分通過第一行第二列的字線孔洞4(以下稱之為第一字線孔洞4)暴露，第一字線孔洞4中的第一介質層覆蓋於第一列半導體條狀結構1b通過第一字線孔洞4暴露的部分，以及覆蓋於第二列半導體條狀結構1b通過第一字線孔洞4暴露的部分。
步驟S232：在第一介質層上沉積電荷存儲層。
其中，電荷存儲層位於第一介質層背離半導體條狀結構1b的一側表面。
步驟S233：在電荷存儲層上沉積第二介質層。
其中，第二介質層位於電荷存儲層背離第一介質層的一側面。
步驟S24：在每一字線孔洞中分別填充閘極材料，以形成複數個閘極條。
其中，經步驟S24處理之後的產品結構具體參見圖5和圖27，圖27為圖26所示結構經步驟S24處理之後的示意圖。如圖5所示，每條閘極條2至少有部分與每層存儲子陣列層1a中的一條對應的通道半導體條12的部分在一投影平面上的投影重合，投影平面沿高度方向Z和列方向Y延伸，閘極條2的部分、通道半導體條12的相應部分、配合與通道半導體條12的相應部分相 鄰的汲區半導體條11的部分和源區半導體條13的部分以及電荷能陷存儲結構的部分構成一個存儲單元。
如上，在本實施例中，存儲結構5為電荷能陷存儲結構，如ONO型電荷能陷存儲結構，故，其可以將注入進來的電荷固定在注入點附近，電荷只能在注入/移除方向(大致垂直於電荷存儲層52的延伸方向)上移動，其不能自由地在電荷存儲層52中進行移動，特別是不能在電荷存儲層52延伸方向而進行移動，對於電荷能陷存儲結構而言，電荷存儲層52只需要在其正面和背面上設置有絕緣介質即可，每個存儲單元中存儲的電荷會固定在電荷存儲部分的注入點附件，其不會沿著同一層的電荷存儲層52移動到其它存儲單元中的電荷存儲部分中。故，在其對應的製程方法中，只需要在電荷存儲層52的兩側分別形成第一介質層51和第二介質層53，以將電荷存儲層52與汲區半導體條11、通道半導體條12、源區半導體條13和閘極條2隔開即可，其製程較為簡單。
具體的，上述存儲塊的製程方法可用於製備以下實施例所涉及的存儲塊。結合圖2a至圖4，該存儲塊10包括存儲陣列1。該存儲陣列1包括呈三維陣列分佈的複數個存儲單元，其中，存儲陣列1包括沿行方向X分佈的複數個堆疊結構1b，每個堆疊結構1b分別沿列方向Y延伸，且每個堆疊結構1b分別包括沿高度方向Z層疊的汲區半導體條11、通道半導體條12和源區半導體條13，每條汲區半導體條11、通道半導體條12和源區半導體條13分別沿列方向Y延伸；且每條汲區半導體條11、通道半導體條12和源區半導體條13分別為單晶半導體條。
每個堆疊結構1b的兩側分別設置沿列方向Y分佈的複數個閘極條2，每個閘極條2沿高度方向Z延伸。在高度方向Z上，每條閘極條2至少有部分與一條對應的通道半導體條12的部分在一投影平面上的投影重合，投影平面沿高度方向Z和列方向Y延伸；閘極條2的部分、通道半導體條12的相應部分、配合與通道半導體條12的相應部分相鄰的汲區半導體條11的部分和源區半導體條13的部分，用於構成一個存儲單元。具體的，每條閘極條2與複數個存儲子陣列層1a中的汲區半導體條11、通道半導體條12和源區半導體條13之間設置有電荷能陷存儲結構。其中，電荷能陷存儲結構的具體結構與功能，以及與存儲陣列1之間的位置關係等可參見上述相關描述。
具體的，每個堆疊結構1b包括複數組堆疊子結構，每組堆疊子結構包括沿高度方向Z依次層疊的汲區半導體條11、通道半導體條12、源區半導體條13、通道半導體條12和汲區半導體條11，以共用同一源區半導體條13。具體的，相鄰兩組堆疊子結構之間設置一層間隔離層(即為上述絕緣隔離層14’)，以彼此隔離。
堆疊結構1b的兩側分別設置沿列方向Y分佈的複數個隔離牆3，每個隔離牆3沿高度方向Z和行方向X延伸，以隔開相鄰兩列堆疊結構1b的至少部分，其中，在如上所示的製造過程中，隔離牆3還進一步作為支撐結構，以支撐相鄰兩列堆疊結構1b，方便進行後續的製造過程。當然，製程之後，隔離牆3也可以同樣作為支撐結構，用來支撐相鄰兩列堆疊結構1b。靠近存儲塊10的列方向Y邊緣處的隔離牆3為T形隔離牆，以完全隔離相鄰兩列堆疊結構1b。當然，列方向Y邊緣處的隔離牆3也可以採用採用其它的形式，例如在列方向Y上延伸至存儲塊10的列方向Y邊緣處等等，只要其能夠在列方向Y邊緣處完全隔離鄰兩列堆疊結構1b即可。
在列方向Y上，同一列的相鄰兩隔離牆3之間填充閘極條2；相鄰兩列堆疊結構1b的部分共用同一閘極條2。
該實施例提供的存儲塊10的其它結構與功能可參見上述任一實施例提供的存儲結構為電荷能陷存儲結構的存儲塊10的具體描述，在此不再贅述。
上述製程方法對應的存儲單元包括：汲區部分11’、通道部分12’、源區部分13’和閘極部分2’，其中，汲區部分11’、通道部分12’、源區部分13’沿高度方向Z層疊，閘極部分2’位於汲區部分11’、通道部分12’、源區部分13’的一側，且沿高度方向Z延伸；其中，在高度方向Z上，閘極部分2’與通道部分12’在一投影平面上的投影至少部分重合，投影平面沿高度方向Z和汲區部分11’、通道部分12’和源區部分13’的延伸方向進行延伸，閘極部分2’與汲區部分11’、通道部分12’、源區部分13’之間設置有電荷能陷存儲結構部分。
電荷能陷存儲結構部分具體結構與位置關係可參見上述相關描述。該存儲單元的其它結構與功能可參見上述實施例所涉及的存儲結構部分5’為電荷能陷存儲結構部分的存儲單元的相關描述，在此不再贅述。
在另一實施例中，參見圖28，圖28為本發明另一實施例提供的存儲塊的製程方法的流程圖，在本實施例中，存儲塊10的存儲結構為浮閘存儲結構。提供另一種存儲塊的製程方法，該方法可用於製備上述圖9-圖11所對應的存儲塊10。該方法具體包括：
步驟S31：提供半導體基材。
步驟S32：在半導體基材上開設複數個字線孔洞，以將每層存儲子陣列層沿行方向分割成複數列汲區半導體條、通道半導體條和源區半導體條。
其中，步驟S31-步驟S32的具體實施過程與上述步驟S21-步驟S22的具體實施過程相同或相似，且可實現相同或相似的技術效果，具體可參見上文，在此不再贅述。
需要指出的是，後續步驟是在利用字線孔洞4將第一單晶犧牲半導體層82和第二單晶犧牲半導體層14轉換成絕緣隔離層14’之後的相關步驟，本實施例前端的相關製程步驟與上一實施例的前端的相關製程步驟相同，在此不再贅述。
步驟S33：利用字線孔洞在暴露出通道半導體條的部分的至少一側形成浮閘存儲結構。
步驟S33具體包括：
步驟S331：在每一字線孔洞4中暴露出汲區半導體條11、通道半導體條12和源區半導體條13的部分的至少一側形成第一絕緣介質層85a。
在具體實施過程中，步驟S331具體包括：
步驟A：去除每一字線孔洞4暴露出的通道半導體條12的部分，以形成第一凹槽84。
參見圖29-30，圖29為圖24b所示結構形成第一凹槽84的示意圖；圖30為圖29所對應產品的另一方向的剖視圖。具體的，可採用蝕刻的方式去除每一字線孔洞4暴露出的兩側的通道半導體條12的部分，以形成第一凹槽84，例如採用酸蝕刻的方式。
在本實施例中，可以採用對通道半導體條12和絕緣隔離層14’的部分高蝕刻比，而對汲區半導體條11和源區半導體條13低蝕刻比的蝕刻液來進行蝕刻；例如，汲區半導體條11和源區半導體條13為N型半導體條，而通 道半導體12為P型半導體條，則可以採用對P型半導體材質高蝕刻比，而對N型半導體材質低蝕刻比的蝕刻液來進行選擇性蝕刻，從而僅僅對每一字線孔洞4暴露出的兩側的通道半導體12及絕緣隔離層14’的部分進行蝕刻，形成了第一凹槽84。
本領域通常知識者可以瞭解的是，在對通道半導體條12的部分進行酸蝕刻時，蝕刻液在蝕刻通道半導體條12的部分的同時，也會蝕刻絕緣隔離層14’的部分，形成第三凹槽84a，如圖29所示。雖然這種蝕刻是不利的，然在後續的步驟中，第三凹槽84a中會被回填，特別是回填上與絕緣隔離層14’相同的材質。
雖然圖29中，由於蝕刻導致形成第三凹槽84a，然在其他實施例中若能控制好蝕刻選擇比，則並不必然會導致形成第三凹槽84a。
步驟B：在若干第一凹槽84中填充第一絕緣介質85。
參見圖31-32，圖31為圖29所示結構上形成第一絕緣介質85的示意圖；圖32為圖31所對應產品的F方向的剖視圖；具體的，可採用沉積的方式在第一凹槽84內填充第一絕緣介質85。同時在第三凹槽84a中採用沉積的方式填充第一絕緣介質85。第一絕緣介質85可與絕緣隔離層14’的材質相同，比如可為氧化矽。
在對第一凹槽84進行填充第一絕緣介質85時，同時會在蝕掉絕緣隔離層14’的部分而形成了第三凹槽84a中填充第一絕緣介質85。由於第一絕緣介質85的材質是氧化矽，與絕緣隔離層14’的材質相同，故，其不會對器件性能造成影響。
在具體實施過程中，參見圖33-35，圖33為圖31所示結構形成第二凹槽84’後的示意圖；圖34為圖33所對應產品的F方向的剖視圖；圖35為圖33所示結構形成第二絕緣介質86的示意圖。在步驟B之後，還包括：
步驟C：去除每一字線孔洞4暴露出的兩側的汲區半導體條11的部分和源區半導體條13的部分，以形成若干第二凹槽84’；第二凹槽84’至少暴露出部分的第一絕緣介質85。
其中，可採用蝕刻的方式形成第二凹槽84’。去除每一字線孔洞4暴露出的兩側的汲區半導體條11的部分和源區半導體條13的部分，以形成若 干第二凹槽84’後的產品豎向剖視圖可參見圖33。具體地，在此步驟中，可以採用對通道半導體條12低蝕刻比，而對汲區半導體條11和源區半導體條13高蝕刻比的蝕刻液來進行蝕刻；例如，汲區半導體條11和源區半導體條13為N型半導體條，而通道半導體12為P型半導體條，則可以採用對N型半導體材質高蝕刻比，而對P型半導體材質低蝕刻比的蝕刻液來進行選擇性蝕刻，從而僅僅對每一字線孔洞4暴露出的兩側的汲區半導體條11的部分和源區半導體條13的部分進行蝕刻，形成了第二凹槽84’。
步驟D：在第二凹槽84’中形成第二絕緣介質86。
其中，可採用沉積的方式形成第二絕緣介質86。第二絕緣介質86為氮化矽。之後，執行步驟E。
步驟E：去除通道半導體條12所在層的第一絕緣介質85，以暴露出第一凹槽84，並在第一凹槽84的槽壁上沉積第一絕緣介質層85a。
如圖36a-圖36b所示，圖36a為去除通道半導體條12所在層的第一絕緣介質85後的結構示意圖；圖36b為圖35所示結構形成第一絕緣介質層85a的示意圖。在此步驟中，可以採用對第一絕緣介質85高蝕刻比，而對第二絕緣介質86低蝕刻比的蝕刻液，例如，對氧化矽高蝕刻比，而對氮化矽低蝕刻比的蝕刻液，來執行蝕刻，並通過控制蝕刻液的量、蝕刻速度和蝕刻時間，以蝕刻掉第一絕緣介質85。之後，在蝕刻掉第一絕緣介質85的第一凹槽84內，採用沉積或生長的方式形成第一絕緣介質層85a；第一絕緣介質層85a的截面呈門字型，用於界定出浮閘槽。
步驟S332：在第一絕緣介質層85a背離通道半導體條12的部分的一側表面形成浮閘54。
經步驟S332處理之後的產品結構可參見圖37-38所示，圖37為圖36b所示結構形成浮閘54的示意圖；圖38為圖37所對應產品的另一方向的剖視圖。
具體的，在浮閘槽中沉積浮閘材料以形成浮閘54；其中，浮閘材料包括多晶矽材料。
步驟S333：在每一字線孔洞內的側壁上形成第二絕緣介質層85b，第二絕緣介質層85b與第一絕緣介質層85a配合包裹浮閘54的任意表面。
在具體實施過程中，參見圖39a，圖39a為去除每一字線孔洞周圍的第一硬屏蔽層的部分和每個第二凹槽中第二絕緣介質的部分後的結構示意圖。步驟S333具體包括：
步驟3331：去除每一字線孔洞4周圍的第一硬屏蔽層83的部分和每個第二凹槽84’中第二絕緣介質86的部分，以擴寬每一字線孔洞4並露出每一浮閘54的至少部分。
可以理解，經該步驟3331處理之後，第一絕緣介質層85a僅包裹浮閘54的部分。
參見圖39a-圖40，圖39a為形成第二絕緣介質層85b的示意圖；圖40為圖39a所對應產品的F方向的剖視圖。
步驟3332：在擴寬的每一字線孔洞4的側壁上形成第二絕緣介質層85b，以使第二絕緣介質層85b包裹每一浮閘54露出的部分。
由圖39a可以看出，第一絕緣介質層85a和第二絕緣介質層85b將浮閘54的各個表面完全包裹、隔離。第二絕緣介質層85b包括複數層結構，複數層結構包括一層氧化矽層、一層氮化矽層和另一層氧化矽層。通過擴寬字線孔洞4，可以確保第二絕緣介質層85b部分覆蓋每一浮閘54的5個表面，故，第二絕緣介質層85b配合第一絕緣介質層85a所組成的絕緣介質，可以整個包裹浮閘54的任意表面。具體地，如圖39a所示，第二絕緣介質層85b的部分覆蓋浮閘54的五個表面，其中，浮閘54的五個表面中有四個表面的至少部分被第二絕緣介質層85b的部分所覆蓋，有一個表面被第二絕緣介質層85b全部覆蓋。此外，第一絕緣介質層85a除了覆蓋浮閘54靠近通道半導體條12的表面，其也同樣覆蓋浮閘54的其它四個表面的部分。故，第一絕緣介質層85a配合第二絕緣介質層85b將浮閘54的所有表面均包裹在其內。
步驟S34：在每一字線孔洞中分別填充閘極材料，以形成複數個閘極條。
其中，經步驟S34處理之後的產品結構可參見圖41-42，圖41為形成閘極條2的示意圖；圖42為圖41所對應產品的另一方向的剖視圖。其中，閘極條2包裹浮閘54的被第一絕緣介質層85a包裹外的其它所有表面，以提高耦合率。也就是說，閘極條2的一表面沿著第二絕緣介質層85b的延伸方向而 進行延伸，從而夾著第二絕緣介質層85b而包裹浮閘54的五個表面，且浮閘54的五個表面中有四個表面的至少部分被閘極條2通過第二絕緣介質層85b所包裹。該存儲塊的製程方法所製得的存儲塊10中的每一存儲單元的具體結構可參見圖10。
其中，每條閘極條2至少有部分與每層存儲子陣列層1a中的一條對應的通道半導體條12的部分在一投影平面上的投影重合，投影平面沿高度方向Z和列方向Y延伸，閘極條2的部分、通道半導體條12的相應部分、配合與通道半導體條12的相應部分相鄰的汲區半導體條11的部分和源區半導體條13的部分以及對應的浮閘存儲結構的部分，構成一個存儲單元。
在本實施例中，存儲結構5為浮閘存儲結構，如上，浮閘存儲結構的特點是注入進來的電荷可以均勻地分佈在整個浮閘54上，電荷不但能夠在注入/移除方向(大致垂直於浮閘的延伸方向)上移動，而且可以在浮閘54中，特別是浮閘54的延伸方向，進行移動，故，對於浮閘存儲結構中，每一個存儲單元的浮閘54都是獨立的，每個浮閘54的各個表面均需要被絕緣介質所覆蓋，彼此隔離，防止一存儲單元中的浮閘54上存儲的電荷移動到其它存儲單元中的浮閘54上。故，在其製程方式中，每個存儲單元的浮閘54都是獨立的，第一絕緣介質層85a和第二絕緣介質層85b構成的絕緣介質可以將浮閘54的各個表面完全包裹、隔離，從而使得每個存儲單元的浮閘54彼此獨立，每個浮閘54中存儲的電荷不會移動至其它存儲單元的浮閘54中。
具體的，該存儲塊的製程方法可用於製備以下實施例所涉及的存儲塊。該存儲塊10包括：存儲陣列1。該存儲陣列1包括呈三維陣列分佈的複數個存儲單元，其中，存儲陣列1包括沿行方向X分佈的複數個堆疊結構1b，每個堆疊結構1b分別沿列方向Y延伸，且每個堆疊結構1b分別包括沿高度方向Z層疊的汲區半導體條11、通道半導體條12和源區半導體條13，每條汲區半導體條11、通道半導體條12和源區半導體條13分別沿列方向Y延伸；且每條汲區半導體條11、通道半導體條12和源區半導體條13分別為單晶半導體條。
堆疊結構1b的兩側分別設置沿列方向Y分佈的複數個閘極條2，每個閘極條2沿高度方向Z延伸。在高度方向Z上，每條閘極條2至少有部分與一條對應的通道半導體條12的部分在一投影平面上的投影重合，投影平面沿 高度方向Z和列方向Y延伸；閘極條2的部分、通道半導體條12的相應部分、配合與通道半導體條12的相應部分相鄰的汲區半導體條11的部分和源區半導體條13的部分，用於構成一個存儲單元。具體的，每條閘極條2與複數個存儲子陣列層1a中的汲區半導體條11、通道半導體條12和源區半導體條13之間設置有浮閘存儲結構。其中，浮閘存儲結構包括若干第一絕緣介質層85a、若干浮閘54和第二絕緣介質層85b，其中，每一第一絕緣介質層85a至少位於對應的通道半導體條12與其中一對應的浮閘54之間，浮閘54位於第一絕緣介質層85a與第二絕緣介質層85b之間，第二介質層85b位於浮閘54與閘極條2之間。
具體的，每個堆疊結構1b包括複數組堆疊子結構，每組堆疊子結構包括沿高度方向Z依次層疊的汲區半導體條11、通道半導體條12、源區半導體條13、通道半導體條12和汲區半導體條11，以共用同一源區半導體條13。具體的，相鄰兩組堆疊子結構之間設置一層間隔離層，以彼此隔離。
每個堆疊結構1b的兩側分別設置沿列方向Y分佈的複數個隔離牆3，每個隔離牆3沿高度方向Z和行方向X延伸，以隔開相鄰兩列堆疊結構1b的至少部分，其中，隔離牆3進一步作為支撐結構，以支撐相鄰兩列堆疊結構1b。靠近存儲塊10邊緣處的隔離牆3為T形隔離牆，以完全隔離相鄰兩列堆疊結構1b。
在列方向Y上，同一列的相鄰兩隔離牆3之間填充閘極條2；相鄰兩列堆疊結構1b的部分共用同一閘極條2。
該實施例提供的存儲塊10的其它結構與功能可參見上述任一實施例提供的存儲結構為浮閘存儲結構的存儲塊10的具體描述，在此不再贅述。
該製程方法對應的存儲單元，包括：汲區部分11’、通道部分12’、源區部分13’和閘極部分2’，其中，汲區部分11’、通道部分12’、源區部分13’沿高度方向Z層疊，閘極部分2’位於汲區部分11’、通道部分12’、源區部分13’的一側，且沿高度方向Z延伸；其中，在高度方向Z上，閘極部分2’與通道部分12’在沿高度方向Z延伸的投影平面上的投影至少部分重合，投影平面位於汲區部分11’、通道部分12’和源區部分13’的一側並沿高度方向Z和汲區部分11’、通道部分12’和源區部分13’的延伸方向進行延伸，閘極部分2’與汲區部分11’、通道部分12’、源區部分13’之間設置有浮閘存儲結構部分。
其中，浮閘存儲結構部分具體包括第一絕緣介質層85a、浮閘54和第二絕緣介質層85b的部分，其中，第一絕緣介質層85a位於通道部分12’與浮閘54之間，浮閘54位於第一絕緣介質層85a與第二絕緣介質層85b的部分之間，第二絕緣介質層85b的部分位於浮閘54與閘極條2之間。第二絕緣介質層85b的部分覆蓋浮閘54的五個表面。其中，浮閘54的五個表面中的一個表面被第二絕緣介質層85b全部覆蓋。第二絕緣介質層85b的部分包括複數層結構，複數層結構包括一層氧化矽層的部分、一層氮化矽層的部分和另一層氧化矽層的部分。
該存儲單元的其它結構與功能可參見上述實施例所涉及的存儲結構部分5’為浮閘存儲結構部分的存儲單元的相關描述，在此不再贅述。
請結合圖1至圖44，其中，圖43為本發明另一實施例提供的存儲塊的平面示意圖；圖44為圖43中的R處的局部放大圖。在本實施例中，提供另一種存儲塊10，該存儲塊10與上述任意實施例提供的存儲塊10不同的是：該存儲塊10還包括複數個汲/源連接端陣列9。複數個汲/源連接端陣列9設置在存儲陣列1上，在列方向Y上存儲陣列1的每隔預設距離設置一汲/源連接端陣列9。需要說明的是，本發明所涉及的平面示意圖均只是對應結構的部分區域示意圖，還未示意至對應結構的另一側邊緣位置。
如圖43所示，每個汲/源連接端陣列9包括沿行方向X分佈的複數個汲/源連接端子陣列9a，其中，每個汲/源連接端陣列9中沿行方向X分佈的複數個汲/源連接端子陣列9a在列方向Y上是彼此對齊的。或者，如圖45所示，圖45為本發明另一實施例提供的存儲塊10的平面示意圖；每個汲/源連接端陣列9包括沿行方向X分佈的複數個汲/源連接端子陣列9a，相鄰的兩個汲/源連接端子陣列9a在列方向Y上是彼此錯開的；如此，可避免因存儲陣列1的尺寸有限，相鄰的兩個汲/源連接端子陣列9a在列方向Y上相互干擾的問題發生。
結合圖44，每個汲/源連接端子陣列9a包括沿行方向X設置的複數個汲/源連接端91a/91b，即包括複數個汲連接端91a和複數個源連接端91b。每個汲/源連接端91a/91b分別與一列對應的半導體條狀結構1b中的汲區/源區半導體條11/13連接，且每個汲/源連接端子陣列9a中的每個汲/源連接端91a/91b 連接對應的兩列相鄰的半導體條狀結構1b中的汲區/源區半導體條11/13。即，每個汲/源連接端子陣列9a中的複數個汲/源連接端91a/91b中，一部分與一列半導體條狀結構1b中的汲區/源區半導體條11/13的某些連接，另一部分與相鄰的另一列半導體條狀結構1b中的汲區/源區半導體條11/13某些連接。
請結合圖45和圖46，圖46為本發明一實施例提供的汲/源連接端子陣列9a的第一汲/源連接端群組92a和第二汲/源連接端群組92b與對應汲區/源區半導體條11/13的連接示意圖。每個汲/源連接端陣列9包括沿行方向X交替分佈的若干第一類型汲/源連接端子陣列和若干第二類型汲/源連接端子陣列。在本實施例中，如圖45和圖46所示，在同一汲/源連接端陣列9中沿列方向Y上方的汲/源連接端子陣列9a可以是第一類型汲/源連接端子陣列，而下方的汲/源連接端子陣列9a可以是第二類型汲/源連接端子陣列。第一類型汲/源連接端子陣列連接某一列對應的半導體條狀結構1b低區F1的汲區/源區半導體條11/13，第二類型汲/源連接端子陣列連接某一列對應的半導體條狀結構1b高區F2的汲區/源區半導體條11/13，上述的兩個某一列可以相同也可以不同。
若干第一類型汲/源連接端子陣列和若干第二類型汲/源連接端子陣列中的每個汲/源連接端子陣列9a包括第一汲/源連接端群組92a和第二汲/源連接端群組92b。其中，如圖46所示，第一汲/源連接端群組92a中的複數個汲/源連接端91a/91b分別通過對應的汲/源連接插塞94而連接一列對應的半導體條狀結構1b中的部分的汲區/源區半導體條11/13；第二汲/源連接端群組92b中的複數個汲/源連接端91a/91b分別通過對應的汲/源連接插塞94而連接相鄰的另一列對應的半導體條狀結構1b中的部分的汲區/源區半導體條11/13。其中，第一汲/源連接端群組92a中的一個汲/源連接端91a/91b對應一個汲/源連接插塞94；第二汲/源連接端群組92b中的一個汲/源連接端91a/91b對應一個汲/源連接插塞94。
其中，第一類型汲/源連接端子陣列中的第一汲/源連接端群組92a中的複數個汲/源連接端91a/91b分別對應相鄰兩列中的一列對應的半導體條狀結構1b低區F1的汲區/源區半導體條11/13；且第一汲/源連接端群組92a中的複數個汲/源連接端91a/91b通過複數個汲/源連接插塞94與一列對應的半導體條狀結構1b低區F1的汲區/源區半導體條11/13連接。其中，第一汲/源連接端 群組92a中的一個汲/源連接端91a/91b對應一個汲/源連接插塞94。本領域通常知識者可以理解的是，汲/源連接插塞94露在外的部分即可作為對應的汲/源連接端91a/91b。
本領域通常知識者可以理解，上述任一列半導體條狀結構1b中同一個汲區/源區半導體條11/13對應連接一個或複數個汲/源連接端陣列9中對應列對應的複數個汲/源連接端子陣列9a的複數個對應的汲/源連接端91a/91b。例如，結合圖43，第二列的半導體條狀結構1b對應連接兩個汲/源連接端陣列9(第一個汲/源連接端陣列9和第二個汲/源連接端陣列9)，該列半導體條狀結構1b中的第一層汲區半導體條11對應連接在列方向Y上的對應列的第一個汲/源連接端陣列9中的一個汲連接端91a，並連接在列方向Y上的對應列的第二個汲/源連接端陣列9中的一個汲連接端91a。
如此，可以使每一汲區/源區半導體條11/13同時連接複數個汲/源連接端91a/91b，從而使每一汲區/源區半導體條11/13的處於相鄰兩個汲/源連接端91a/91b的部分，可以直接通過對應位置處的汲/源連接端91a/91b來進行信號的傳輸，以進行讀(RD)、程式設計(Program，PGM)等操作；相比於在每一汲區/源區半導體條11/13的尾部(即存儲塊10的邊緣部分)通過連接線引出，並通過該連接線進行整個汲區/源區半導體條11/13的相關操作，可以減小電阻，便於信號傳輸，提高了該存儲塊10進行讀(RD)、程式設計(Program，PGM)等操作的速度。
第一類型汲/源連接端子陣列中的第二汲/源連接端群組92b的複數個汲/源連接端91a/91b分別對應相鄰兩列中的相鄰的另一列對應的半導體條狀結構1b低區F1的汲區/源區半導體條11/13；且第二汲/源連接端群組92b中的複數個汲/源連接端91a/91b通過複數個汲/源連接插塞94與相鄰的另一列對應的半導體條狀結構1b低區F1的汲區/源區半導體條11/13連接。
需要說明的是，本發明所涉及的半導體條狀結構1b的低區F1和高區F2的汲區/源區半導體條11/13可以當前列半導體條狀結構1b的中間層為分界線進行劃分；比如，當前列半導體條狀結構1b對應八層存儲子陣列層1a，則半導體條狀結構1b低區F1的汲區/源區半導體條11/13指從上往下第5層存儲子陣列層1a至第8層存儲子陣列層1a對應的複數層汲區/源區半導體條11/13， 半導體條狀結構1b高區F2的汲區/源區半導體條11/13指從上往下第1層存儲子陣列層1a至第4層存儲子陣列層1a對應的複數層汲區/源區半導體條11/13。
第二類型汲/源連接端子陣列中的第一汲/源連接端群組92a中的複數個汲/源連接端91a/91b分別對應相鄰兩列中的一列對應的半導體條狀結構1b高區F2的汲區/源區半導體條11/13；且第一汲/源連接端群組92a中的複數個汲/源連接端91a/91b通過複數個汲/源連接插塞94與一列對應的半導體條狀結構1b高區F2的汲區/源區半導體條11/13連接。其中，第一汲/源連接端群組92a中的一個汲/源連接端91a/91b對應一個汲/源連接插塞94。
第二類型汲/源連接端子陣列中的第二汲/源連接端群組92b的複數個汲/源連接端91a/91b分別對應相鄰兩列中的相鄰的另一列對應的半導體條狀結構1b高區F2的汲區/源區半導體條11/13；且第二汲/源連接端群組92b中的複數個汲/源連接端91a/91b通過複數個汲/源連接插塞94與一列對應的半導體條狀結構1b高區F2的汲區/源區半導體條11/13連接。其中，第二汲/源連接端群組92b中的一個汲/源連接端91a/91b對應一個汲/源連接插塞94。
例如，結合圖44，該汲/源連接端陣列9包括沿行方向X交替分佈的第一類型汲/源連接端子陣列、第二類型汲/源連接端子陣列和第一類型汲/源連接端子陣列。其中，從左到右，第一個第一類型汲/源連接端子陣列中的第一汲/源連接端群組92a中的複數個汲/源連接端91a/91b分別對應連接第一列的半導體條狀結構1b低區F1的汲區/源區半導體條11/13；第一個第一類型汲/源連接端子陣列中的第二汲/源連接端群組92b的複數個汲/源連接端91a/91b分別對應連接第二列半導體條狀結構1b低區F1的汲區/源區半導體條11/13。與第一個第一類型汲/源連接端子陣列相鄰的第一個第二類型汲/源連接端子陣列中，第一個第二類型汲/源連接端子陣列中的第一汲/源連接端群組92a中的複數個汲/源連接端91a/91b分別對應連接第二列半導體條狀結構1b高區F2的汲區/源區半導體條11/13；第二類型汲/源連接端子陣列中的第二汲/源連接端群組92b的複數個汲/源連接端91a/91b分別對應連接第三列半導體條狀結構1b高區F2的汲區/源區半導體條11/13。
在又一實施例中，請繼續參閱圖45，複數個汲/源連接端陣列9包括同一列中沿列方向Y交替分佈的若干第一類型汲/源連接端陣列和若干第二類 型汲/源連接端陣列。在本實施例中，如圖45所示，上方的汲/源連接端陣列9可以是第一類型汲/源連接端陣列，而下方的汲/源連接端陣列9可以是第二類型汲/源連接端陣列。
其中，每個第一類型汲/源連接端陣列(例如，上方的汲/源連接端陣列9)中每個汲/源連接端子陣列9a中的第一汲/源連接端群組92a，用於連接一列對應的半導體條狀結構1b中的低區F1的汲區/源區半導體條11/13；每個第一類型汲/源連接端陣列中每個汲/源連接端子陣列9a中的第二汲/源連接端群組92b，用於連接相鄰的另一列對應的半導體條狀結構1b中的低區F1的汲區/源區半導體條11/13。也就是說，同一個汲/源連接端陣列9中的每個汲/源連接端群組92a/92b均用於連接低區F1或高區F2的汲區/源區半導體條11/13。
每個第二類型汲/源連接端陣列(例如，下方的汲/源連接端陣列9)中每個汲/源連接端子陣列9a中的第一汲/源連接端群組92a，用於連接一列對應的半導體條狀結構1b中的高區F2的汲區/源區半導體條11/13；每個第二類型汲/源連接端陣列中每個汲/源連接端子陣列9a中的第二汲/源連接端群組92b，用於連接相鄰的另一列對應的半導體條狀結構1b中的高區F2的汲區/源區半導體條11/13。
本領域通常知識者可以理解，相鄰兩個汲/源連接端陣列9中，其中一個汲/源連接端陣列9中的每個汲/源連接端群組92a/92b均用於連接低區F1的汲區/源區半導體條11/13；另一個汲/源連接端陣列9中的每個汲/源連接端群組92a/92b均用於連接高區F2的汲區/源區半導體條11/13。
如上所述，在本發明上述實施例中，每列半導體條狀結構1b中的汲區/源區半導體條11/13分別與在行方向X上分佈的相鄰兩個汲/源連接端子陣列9a中的汲/源連接端91a/91b連接，和/或，每列半導體條狀結構1b中的汲區/源區半導體條11/13分別與在列方向Y上分佈的相鄰兩個汲/源連接端子陣列9a中的汲/源連接端91a/91b連接。
當然，在其它實施例中，本領域通常知識者可以理解的是，汲/源連接端陣列9中的每個汲/源連接端子陣列9a，也可以有其它的設計，只要可以利用汲/源連接端子陣列9a中的汲/源連接端91a/91b將每列對應的半導體條狀結構1b中的汲區/源區半導體條11/13引出即可。
例如，在一實施例中，每個汲/源連接端陣列9包括沿X方向分佈的複數個汲/源連接端子陣列9a，每個汲/源連接端子陣列9a包括第一汲/源連接端群組92a和第二汲/源連接端群組92b，其中，第一汲/源連接端群組92a中的複數個汲/源連接端91a/91b分別對應相鄰兩列中的一列對應的半導體條狀結構1b低區F1的汲區/源區半導體條11/13；第二汲/源連接端群組92b的複數個汲/源連接端91a/91b分別對應相鄰兩列中的相鄰的另一列對應的半導體條狀結構1b高區F2的汲區/源區半導體條11/13。
本領域通常知識者可以理解，上述實施例僅僅只是舉例說明，本領域通常知識者可以根據上述原理，合理地進行設計。
此外，本領域通常知識者還可以理解的是，高區F2和低區F1對應的汲區/源區半導體條11/13也可以選擇與任一汲/源連接端91a/91b相連，只要把所有的汲區/源區半導體條11/13(S/D)都連接出來即可。比如，在一個第二汲/源連接端群組92b中，其汲/源連接端91a/91b可以連接一列半導體條狀結構1b的第1，5，6，8層存儲子陣列層1a中的汲區/源區半導體條11/13。而在一個第一汲/源連接端群組92a中，其汲/源連接端91a/91b可以連接一列半導體條狀結構1b的第2，3，4，7層存儲子陣列層1a中的汲區/源區半導體條11/13。本發明對此並不做限定。
請繼續參閱圖46，汲/源連接插塞94裸露在外的部分即是可以作為汲/源連接端91a/91b。在具體實施例中，為進一步提高信號傳送速率，汲/源連接插塞94可選用電阻遠遠小於汲區/源區半導體條11/13的材質。比如，汲/源連接插塞94可選用銅/鈦/錫/鎢這四個金屬中的任意一種或複數種。
為了防止通道半導體條12與汲/源連接插塞94接觸導致短路的問題發生。汲/源連接插塞94沿列方向Y與對應位置處的通道半導體條12之間設置有第一絕緣物質95a(如下圖53以及相關描述)，第一絕緣物質95a可為氧化矽材質。
進一步地，為了節省光罩並引出每列半導體條狀結構1b中不同高度處的汲區/源區半導體條11/13，如圖46所示，每列半導體條狀結構1b設置汲/源連接端子陣列9a的位置，從上至下的複數個汲區/源區半導體條11/13呈階梯狀分佈；以使高區F2和低區F1中每一層第一絕緣物質95a和汲區/源區半導體 條11/13相對於上一層的第一絕緣物質95a和汲區/源區半導體條11/13至少部分露出。
其中，相鄰的汲區半導體條11和源區半導體條13之間設置有第一絕緣物質95a。階梯狀的汲區/源區半導體條11/13上填充有填充物95b和第二硬屏蔽層99；第二硬屏蔽層99位於填充物95b背離半導體條狀結構1b的一側表面。填充物95b中形成有汲/源連接端孔洞98，汲/源連接端孔洞98內填充有導電物質，以形成汲/源連接端91a/91b和汲/源連接插塞94。其中，由於多晶矽的填充性較好；故，填充物95b可以選用多晶矽。在填充物95b為多晶矽時，階梯狀的汲區/源區半導體條11/13上進一步還設置一層絕緣層95c，填充物95b具體設置於絕緣層95c上。本領域通常知識者可以理解，若填充物95b採用絕緣材質，比如氧化矽，則階梯狀的汲區/源區半導體條11/13上並不是必須形成一層絕緣層95c，直接填充填充物95b即可；同時，在形成汲/源連接端孔洞98側壁上的間隔介質層也不需要設置。
可以理解，汲/源連接插塞94具體插設於填充物95b中，並延伸至對應的汲區/源區半導體條11/13的表面與之連接。汲/源連接端91a/91b具體位於第二硬屏蔽層99中，並通過第二硬屏蔽層99背離填充物95b的一側表面露出；其中，汲/源連接端91a/91b與汲/源連接插塞94的位置對應。
具體的，如圖45所示，複數列閘極條2中，處於同一列的每個閘極條2，與相鄰列的在行方向X對應的一對應閘極條2，在列方向Y上彼此錯開。例如，第一列閘極條2中的每個閘極條2與第二列的每個閘極條2，在列方向Y上彼此錯開。當然，處於同一列的每個閘極條2，與相鄰列的在行方向X對應的一對應閘極條2，在列方向Y上也可彼此對齊。錯開設置可以減少相鄰列中對應兩個閘極條2之間的電場的影響。
具體的，請繼續參閱圖45，每列半導體條狀結構1b的兩側分別設置沿列方向Y分佈的複數個隔離牆3，每個隔離牆3沿高度方向Z延伸至襯底81，以隔開相鄰兩列半導體條狀結構1b的至少部分。其中，每列的複數個隔離牆3中的每個隔離牆3，與相鄰列的複數個隔離牆3在行方向X對應的一對應隔離牆3，在列方向Y上彼此錯開。例如，第一列的複數個隔離牆3中的每個隔離牆3與第二列的複數個隔離牆3的每個閘極條2，在列方向Y上彼此錯開。 當然，每列的複數個隔離牆3中的每個隔離牆3，與相鄰列的複數個隔離牆3在行方向X對應的一對應隔離牆3，在列方向Y上也可對齊。
具體的，結合圖45和圖46，沿列方向Y，每隔預設距離在存儲陣列1上開設有複數個汲/源孔洞96(見下圖49和50)。具體的，每一汲/源孔洞96可形成於存儲陣列1區別於隔離牆3和閘極條2的位置，以避免汲/源孔洞96內的第一絕緣物質95a對汲區/源區半導體條11/13的信號傳輸造成影響。
具體的，如圖46和圖49所示，相鄰兩列半導體條狀結構1b對應的汲/源連接端子陣列9a中第一汲/源連接端群組92a和第二汲/源連接端群組92b共用同一汲/源孔洞96。
本實施例提供的存儲塊10，通過在列方向Y上，每隔預設距離設置一汲/源連接端陣列9；每個汲/源連接端陣列9包括複數個汲/源連接端子陣列9a，每個汲/源連接端子陣列9a對應相鄰的兩列半導體條狀結構1b，每個汲/源連接端子陣列9a包括複數個汲/源連接端91a/91b，每個汲/源連接端91a/91b分別與一列對應的半導體條狀結構1b中的汲區/源區半導體條11/13連接，每個汲/源連接端子陣列9a中的每個汲/源連接端91a/91b連接一列對應的半導體條狀結構1b中的一個對應的汲區/源區半導體條11/13；也即，該存儲塊10的任一列半導體條狀結構1b中同一個汲區/源區半導體條11/13對應連接一個或複數個汲/源連接端陣列9中對應列對應的複數個汲/源連接端子陣列9a的複數個對應的汲/源連接端91a/91b，從而使得同一個汲區/源區半導體條11/13的處於相鄰兩個汲/源連接端91a/91b之間的部分，可以直接通過對應位置處的汲/源連接端91a/91b進行讀(RD)、程式設計(Program，PGM)等操作；相比於現有在每一汲區/源區半導體條11/13的尾部(即存儲塊10的邊緣部分)通過連接線引出，以通過該連接線進行整個汲區/源區半導體條11/13的相關操作，減小了電阻，便於信號傳輸，提高了該存儲塊10進行讀(RD)、程式設計(Program，PGM)等操作的速度。同時，通過使汲/源連接插塞94選用銅/鈦/錫/鎢這四個金屬中的任意一種或複數種導電性能較好的金屬材質，可以減小汲/源連接插塞94的電阻對信號傳送速率的影響。
此外，如上所述的實施例所示的存儲塊10是設置複數個汲/源連接端陣列9，每個汲/源連接端陣列9包括複數個汲/源連接端子陣列9a，實現每 列的半導體條狀結構1b中的汲區/源區半導體條11/13分別與複數個汲/源連接端子陣列9a中的複數個汲/源連接端91a/91b的連接，實現電性能的改善。
然，本領域通常知識者可以理解的是，本發明的存儲塊10也可以僅設置一個汲/源連接端陣列9，其可以包括複數個汲/源連接端子陣列9a，實現每列的半導體條狀結構1b中的汲區/源區半導體條11/13與一個汲/源連接端子陣列9a中的一個汲/源連接端91a/91b的連接。其中，汲/源連接端陣列9可以設置在列方向Y上半導體條狀結構1b的非端部位置處，即設置在列方向Y上半導體條狀結構1b的區別於首端和末端的位置處。由於汲/源連接端陣列9可以設置在列方向Y上半導體條狀結構1b的中間區域位置處，故，其相對於邊緣處設置汲/源引出區域，也可以改善電性能，減小了電阻，便於信號傳輸，提高了該存儲塊10進行讀(RD)、程式設計(Program，PGM)等操作的速度。
具體的，圖43至圖46所對應的存儲塊10具體可通過以下存儲塊的製程方法所製得。
請參閱圖47，圖47為本發明又一實施例提供的存儲塊的製程方法的流程圖；該製程方法包括：
步驟S41：提供一半導體基材。
參見圖48a和圖48b，圖48a為本發明一實施例提供的半導體基材的俯視圖；圖48b為圖48a所示半導體基材的M處的橫向截面圖。半導體基材包括襯底81、形成在襯底81上的複數個存儲子陣列層1a以及設置在複數個存儲子陣列層1a背離襯底81的一側表面的第一硬屏蔽層83。
其中，複數個存儲子陣列層1a在沿垂直襯底81的高度方向Z上依次層疊。每個存儲子陣列層1a包括沿高度方向Z層疊的汲區半導體層、通道半導體層和源區半導體層。每個存儲子陣列層1a中的汲區半導體層、通道半導體層和源區半導體層分別包括沿行方向X分佈的複數條汲區半導體條11、通道半導體條12和源區半導體條13，每條汲區半導體條11、通道半導體條12和源區半導體條13分別沿列方向Y延伸；且相鄰兩列汲區半導體條11、通道半導體條12和源區半導體條13之間設置沿列方向Y分佈的複數條閘極條2，每條閘極條2沿高度方向Z延伸。
其中，半導體基材上還設置有複數個隔離牆3和複數個閘極條2， 隔離牆3和閘極條2分別沿高度方向Z延伸直至襯底81。該半導體基材的其它具體結構及製程方式可參見上述任意實施例提供的存儲塊的具體結構及製程方法中的相關描述，在此不再贅述。
步驟S42：沿列方向，每隔預設距離在半導體基材中形成一汲/源孔洞陣列。
參見圖49至圖50，圖49為在半導體基材上開設汲/源孔洞96的俯視圖；圖50為圖49所示半導體基材的M處的橫向截面圖。每個汲/源孔洞陣列97包括沿行方向X分佈的複數個汲/源孔洞96。具體的，可採用蝕刻的方式在半導體基材的區別於閘極條2和隔離牆3的位置開設複數個汲/源孔洞96；也即半導體基材在對應汲/源孔洞96的位置不設置隔離牆3，以留出特定區域用於開設汲/源孔洞96。每個汲/源孔洞96沿高度方向Z延伸直至襯底81，同一列的若干閘極條2、若干隔離牆3和若干汲/源孔洞陣列97的若干汲/源孔洞96，構成一個間隔結構。沿行方向X，分佈有複數個間隔結構，用於將每層存儲子陣列層1a沿行方向X分割成複數列汲區半導體條11、通道半導體條12和源區半導體條13；複數層存儲子陣列層1a中的一列汲區半導體條11、通道半導體條12和源區半導體條13定義為一列半導體條狀結構1b。
具體的，每個汲/源孔洞陣列97中沿行方向X分佈的複數個汲/源孔洞96在列方向Y上彼此對齊。或者，如圖49所示，每個汲/源孔洞陣列97中沿行方向X分佈的複數個汲/源孔洞96，相鄰兩汲/源孔洞96在列方向Y上彼此錯開，基於這種錯開的設置，可以避免半導體條狀結構1b在局部的地方過窄，導致整體電阻過高。
在具體實施過程中，可以在半導體基材上每間隔N行存儲單元，開設複數個汲/源孔洞96，以形成複數個汲/源孔洞陣列97；也即，存儲單元的相鄰兩個區域，比如區域E1和E2之間可設置N行存儲單元。N可以為大於等於1的自然數。在另一實施例中，同一列中相鄰的兩個汲/源孔洞96之間設置M行存儲單元，M可以為大於等於1的自然數。當然，沿列方向Y，每相鄰兩個區域之間的距離也可以不相等；即，複數個汲/源孔洞陣列97可以非等間距設置。或者，部分區域中每相鄰兩個區域之間等間距設置，其餘部分區域中每相鄰兩個區域之間非等間距設置。
在具體實施過程中，同一區域(如E1)，相鄰兩列(如第一列和第二列)半導體條狀結構1b共用同一個汲/源孔洞96。在半導體基材的與區域E1間隔預設距離L的區域E2中，相鄰兩列(如第一列和第二列)半導體條狀結構1b中也開設另一個汲/源孔洞96。
其中，結合圖49，任一半導體條狀結構1b在同一行區域(如E1)中，相對於左側半導體條狀結構1b，與左側半導體條狀結構1b共用一個汲/源孔洞96；相對於右側半導體條狀結構1b，與右側半導體條狀結構1b共用另一個汲/源孔洞96。也就是說，任一半導體條狀結構1b，在同一水平區域的左側部分，與一個半導體條狀結構1b共用一個汲/源孔洞96，右側部分與另一個半導體條狀結構1b共用另一個汲/源孔洞96。
其中，如圖49，邊緣處的半導體條狀結構1b中的存儲單元在一些實施例中不發揮存儲作用，是作為虛擬存儲單元使用。如上所述，邊緣處的半導體條狀結構1b與相鄰的一列半導體條狀結構1b共用同一個汲/源孔洞96，以製成相應的汲/源連接端子陣列9a，故，製成的汲/源連接端子陣列9a可以僅包括非邊緣半導體條狀結構1b對應的汲/源連接端91a/91b，將非邊緣半導體條狀結構1b中對應的汲區/源區半導體條11/13引出；當然，本領域通常知識者可以理解的是，為了保證汲/源連接端子陣列9a製程的一致性，則製成的汲/源連接端子陣列9a也可以還包括邊緣處半導體條狀結構1b對應的汲/源連接端91a/91b，將非邊緣半導體條狀結構1b中的部分汲區/源區半導體條11/13引出。邊緣處半導體條狀結構1b對應的汲/源連接端91a/91b可以並不與連接線進行連接，不參與實際的存儲操作。
步驟S43：通過汲/源孔洞形成對應的汲/源連接端子陣列。
其中，每個汲/源孔洞96對應形成一個相應的汲/源連接端子陣列9a，每個汲/源孔洞陣列97中的若干汲/源孔洞96所對應形成的若干汲/源連接端子陣列9a構成一個汲/源連接端陣列9，每個汲/源連接端子陣列9a包括複數個汲/源連接端91a/91b，每個汲/源連接端91a/91b用於連接一列對應的半導體條狀結構1b中的一個對應的汲區/源區半導體條11/13。
其中，每列半導體條狀結構1b中同一個汲區/源區半導體條11/13連接複數個汲/源連接端陣列9中複數個汲/源連接端子陣列9a的複數個汲/源連 接端91a/91b。
其中，每列半導體條狀結構1b中同一個汲區/源區半導體條11/13對應連接複數個汲/源連接端陣列9中對應列對應的複數個汲/源連接端子陣列9a的複數個對應的汲/源連接端91a/91b；減小了電阻，便於信號傳輸，提高了該存儲塊10進行讀(RD)、程式設計(Program，PGM)等操作的速度。
請參閱圖51-圖60，圖51-圖60繪示了步驟S43的具體流程的結構示意圖。
在一具體實施方式中，如圖48b所示，半導體基材中的襯底81上外延生長有第一單晶犧牲半導體層82或者虛擬存儲子陣列層；第一單晶犧牲半導體層82上以外延生長方式依次交替形成兩層存儲子陣列層1a和第二單晶犧牲半導體層14，直至形成最上層的兩層存儲子陣列層1a；或者虛擬存儲子陣列層上以外延生長方式依次交替形成第二單晶犧牲半導體層14和兩層存儲子陣列層1a；在利用字線孔洞4形成閘極條2的過程中，第一單晶犧牲半導體層82和/或第二單晶犧牲半導體層14中的部分藉由字線孔洞4替換成絕緣隔離層。
在該實施方式中，步驟S43具體包括：
如圖51所示，步驟S431：利用汲/源孔洞96，對第一單晶犧牲半導體層82和/或第二單晶犧牲半導體層14的剩餘部分進行移除。其中，移除第一單晶犧牲半導體層82和/或第二單晶犧牲半導體層14的剩餘部分後，形成若干第一填充槽14b。
步驟S432：通過汲/源孔洞96對半導體條狀結構1b中的通道半導體條12的部分進行蝕刻，以去除通道半導體條12的部分，並露出汲區/源區半導體條11/13的部分。
該步驟S432的具體實施過程可參閱上述實施例中所涉及的步驟A的具體實施過程，且可實現相同或相似的技術效果。經步驟S432處理之後的產品結構可參見圖52，圖52為步驟S56所示結構去除部分通道半導體條12後的結構示意圖。以下定義通道半導體條12去除部分後所形成的空間為第二填充槽12d。
步驟S433：在汲/源孔洞96中填充第一絕緣物質95a，以覆蓋露出的通道半導體條12。
如圖53所示，圖53為在汲/源孔洞96中填充第一絕緣物質95a後的結構示意圖。在具體實施過程中，在移除的第一單晶犧牲半導體層82和第二單晶犧牲半導體層14的剩餘部分所在區域(即第一填充槽14b)填充第一絕緣物質95a，以將第一單晶犧牲半導體層82和第二單晶犧牲半導體層14的剩餘部分替換成第一絕緣物質95a。同時，在每一第二填充槽12d內填充第一絕緣物質95a，以覆蓋露出的通道半導體12的部分，從而利用填充在第二填充槽12d內的第一絕緣物質95a，隔離汲區半導體條11和源區半導體條13。
在一些實施過程中，在步驟S433之後，還包括：對第一硬屏蔽層83進行薄化處理。比如，可採用機械打磨的方式對第一硬屏蔽層83進行減薄處理。
步驟S434：蝕刻汲/源孔洞96所對應的汲/源連接端子陣列區域，形成階梯狀結構。
其中，階梯狀結構包括複數級階梯，每級階梯包括對應的一個汲區/源區半導體條11/13的部分。通過形成階梯狀結構便於後續形成的汲/源連接插塞94連接對應的汲區/源區半導體條11/13。
如下圖58所示，蝕刻汲/源孔洞96所對應的汲/源連接端子陣列區域形成了的階梯狀結構，則將在該汲/源孔洞96裡形成高區F2和低區F1的汲/源連接端。
在一實施例中，蝕刻汲/源孔洞96所對應的汲/源連接端子陣列區域，階梯狀結構中的汲區/源區半導體條11/13可以全部為低區F1的汲區/源區半導體條11/13或全部為高區F2的汲區/源區半導體條11/13。如一個第二汲/源連接端群組92b中，其汲/源連接端91a/91b可以連接一列半導體條狀結構1b中低區F1的汲區/源區半導體條11/13；而在一個第一汲/源連接端群組92a中，其汲/源連接端91a/91b可以連接另一列半導體條狀結構1b中低區F1的汲區/源區半導體條11/13。或者，一個第二汲/源連接端群組92b中，其汲/源連接端91a/91b可以連接一列半導體條狀結構1b中高區F2的汲區/源區半導體條11/13；而在一個第一汲/源連接端群組92a中，其汲/源連接端91a/91b可以連接另一列半導體條狀結構1b中高區F2的汲區/源區半導體條11/13。
在另一實施例中，階梯狀結構中的汲區/源區半導體條11/13的部 分為低區F1的汲區/源區半導體條11/13，其餘部分為高區F2的汲區/源區半導體條11/13。即，高區F2和低區F1對應的汲區/源區半導體條11/13也可以選擇與任一汲/源連接端91a/91b相連，只要把所有的汲區/源區半導體條11/13(S/D)都連接出來即可。比如，在一個第二汲/源連接端群組92b中，其汲/源連接端91a/91b可以連接一列半導體條狀結構1b的第1，5，6，8層存儲子陣列層1a中的汲區/源區半導體條11/13。而在一個第一汲/源連接端群組92a中，其汲/源連接端91a/91b可以連接一列半導體條狀結構1b的第2，3，4，7層存儲子陣列層1a中的汲區/源區半導體條11/13。
以下以形成圖58所示的階梯狀結構為例，在該汲/源孔洞96裡形成高區F2和低區F1的汲/源連接端。其中形成圖58所示的階梯狀結構的方法有複數種，只需要調整光刻和蝕刻的工藝即可。以下為其中一實施例。
步驟S434具體包括：
步驟A’：去除部分汲/源孔洞96所對應的汲/源連接端子陣列區域中的高區F2的第一絕緣物質95a和汲區/源區半導體條11/13。
請參閱圖54，圖54為去除部分汲/源孔洞96區域中的高區F2的第一絕緣物質95a和汲區/源區半導體條11/13後的半導體基材的結構示意圖。可以蝕刻方式去除第一絕緣物質95a和汲區/源區半導體條11/13，以露出低區F1的第一絕緣物質95a。
其中，去除了高區F2的第一絕緣物質95a和汲區/源區半導體條11/13的汲/源連接端子陣列區域為第一類型汲/源連接端子陣列區域；未去除高區F2的第一絕緣物質95a和汲區/源區半導體條11/13的汲/源連接端子陣列區域為第二類型汲/源連接端子陣列區域。
步驟B’：對第一類型汲/源連接端子陣列區域中的低區F1的第一絕緣物質95a和汲區/源區半導體條11/13，和第二類型汲/源連接端子陣列區域中的高區F2的第一絕緣物質95a和汲區/源區半導體條11/13，同時進行複數步蝕刻，以形成階梯狀結構。
其中，每個階梯狀結構包括複數級階梯，每個階梯包括一個對應的汲區/源區半導體條11/13的部分和包裹汲區/源區半導體條11/13的部分的第一絕緣物質95a部分，高區F2和低區F1的每個階梯相對於上一層階梯至少部 分伸出。
在具體實施過程中，參見圖55-58，圖55至圖58繪製了對圖54所示結構進行複數步蝕刻的具體流程的結構示意圖。以半導體基材包括八個存儲子陣列層1a，且兩相鄰的存儲子陣列層1a包括依次層疊的汲區半導體層、通道半導體層、源區半導體層、通道半導體層和汲區半導體層，以共用同一源區半導體層為例。如圖55所示，對該半導體基材的低區F1的第一絕緣物質95a和汲區/源區半導體條11/13，和該半導體基材高區F2的第一絕緣物質95a和汲區/源區半導體條11/13，利用第一光罩同時進行第一次蝕刻，以形成第一個階梯。之後，如圖56所示，對圖55所示結構中的低區F1的第一絕緣物質95a和汲區/源區半導體條11/13，和高區F2的第一絕緣物質95a和汲區/源區半導體條11/13，利用第二光罩同時進行第二次蝕刻，以形成第二個階梯。然後，如圖57所示，對圖56所示結構中的低區F1的第一絕緣物質95a和汲區/源區半導體條11/13，和高區F2的第一絕緣物質95a和汲區/源區半導體條11/13，利用第三光罩同時進行第三次蝕刻，以形成第三個階梯。以此，繼續利用不同光罩執行第四次和第五次蝕刻，以形成如圖58所示的六級階梯的階梯狀結構。
本領域通常知識者可以理解，本發明形成六級階梯狀結構總共需要六步蝕刻(步驟A’中一步+步驟B’中的五步)。
本領域技術可以理解的是，如果不分低區F1和高區F2，對八層存儲子陣列層1a中的汲區/源區半導體條11/13進行階梯狀的蝕刻，由於八層存儲子陣列層1a的同一列汲區/源區半導體條包括12條汲區/源區半導體條11/13，則需要形成11個階梯，即其需要十一步蝕刻，故，本發明上述方法能夠簡化工藝步驟，降低製備成本。
其中，光罩蝕刻的具體工藝與現有技術相同或相似，具體可參見現有技術，在此不再贅述。經步驟S434處理之後的產品結構具體可如圖59所示，處於高區F2和低區F1中的每一層第一絕緣物質95a和汲區/源區半導體條11/13相對於上一層的第一絕緣物質95a和汲區/源區半導體條11/13至少部分露出。
步驟S435：在階梯狀結構上填充填充物95b，並在填充物95b上形成第二硬屏蔽層99。
其中，經步驟S435處理之後的產品結構可參見圖59，圖59為在圖58所示結構中填充填充物95b，並在填充物95b上形成第二硬屏蔽層99的結構示意圖。其中，由於多晶矽的填充性較好；故，填充物95b可以選用多晶矽。在填充物95b選用多晶矽材質，在步驟S435之前，還包括：在階梯狀結構上沉積絕緣層95c，以使絕緣層95c包裹階梯狀結構中的汲區/源區半導體條11/13的部分的末端；防止填充物95b與階梯狀結構之間發生漏電問題。當然，填充物95b也可採用絕緣材質，比如氧化矽。本領域可以理解，若填充物95b採用絕緣材質，則在階梯狀結構上沉積絕緣層95c成為可選的步驟。
步驟S436：在汲/源連接端子陣列區域中分別開設複數個汲/源連接端孔洞98，並在汲/源連接端孔洞98填充導電物質以形成汲/源連接插塞。
請參見圖60，圖60為在圖59所示結構上開設複數個汲/源連接端孔洞98的結構示意圖；每一汲/源連接端孔洞98從第二硬屏蔽層99背離填充物95b的一側表面延伸至一汲區/源區半導體條11/13的表面。
在具體實施過程中，若填充物95b選用多晶矽材質，則在形成複數個汲/源連接端孔洞98的步驟之後，在填充導電物質之前，步驟S436進一步還包括：在每個汲/源連接端孔洞98的側壁上形成間隔介質層。也就是說，先在汲/源連接端孔洞98的側壁上形成間隔介質層，然後再填充填充物95b。本領域通常知識者可以理解，若填充物95b採用絕緣材質，比如氧化矽，則每一汲/源連接端孔洞98的側壁的表面形成間隔介質層成為可選的步驟，直接在汲/源連接端孔洞98中填充填充物95b即可。
其中，汲/源連接插塞94露出在第二硬屏蔽層99外的部分作為汲/源連接端91a/91b。每個汲/源連接插塞94的一端連接一個階梯狀結構中的一個對應的汲區/源區半導體條11/13。如上文所述，在本實施例中，去除了高區F2的第一絕緣物質95a和汲區/源區半導體條11/13的汲/源連接端子陣列區域為第一類型汲/源連接端子陣列區域；未去除高區F2的第一絕緣物質95a和汲區/源區半導體條11/13的汲/源連接端子陣列區域為第二類型汲/源連接端子陣列區域。在第一類型汲/源連接端子陣列區域中形成的複數個汲/源連接端91a/91b構成第一類型汲/源連接端子陣列，用於分別連接低區F1的汲區/源區半導體條11/13(如第5-8層存儲子陣列層1a所對應的汲區/源區半導體條11/13)；在第 二類型汲/源連接端子陣列區域形成的複數個汲/源連接端91a/91b構成第二類型汲/源連接端子陣列，用於分別連接高區F2的汲區/源區半導體條11/13(如第1-4層存儲子陣列層1a所對應的汲區/源區半導體條11/13)。可以理解，該高區F2的一個對應的汲區/源區半導體條11/13所在的半導體條狀結構1b與前述低區F1的一個對應的汲區/源區半導體條11/13所在的半導體條狀結構1b是同一列。
基於上述存儲塊10的特徵，本發明提出一種包含埋層的存儲塊10及其製程方法。在一實施例中，請參見圖62和圖63，圖62為本發明一實施例提供的存儲塊的平面示意圖；圖63為本發明一實施例提供的存儲塊的行方向截面示意圖。存儲塊10包括：存儲陣列1，包括複數列半導體堆疊條狀結構1c，該複數列半導體堆疊條狀結構1c沿行方向間隔分佈，每列該堆疊條狀結構1c沿列方向延伸，且每列該堆疊條狀結構1c在高度方向上包括層疊的至少一汲區半導體條11、至少一通道半導體條12和至少一源區半導體條13。其中，半導體堆疊條狀結構1c中的汲區半導體條11和/或源區半導體13條包括低阻導電結構體101。
本領域通常知識者可以理解的是，本發明實施例提供的低阻導電結構體101，可以是任何一種阻值低於單晶矽，多晶矽的導電結構體。低阻導電結構體101的材質可以是金屬、金屬矽化物、金屬氮化物，或其組合物等等，低阻導電結構體101的具體材質在此不做限制。
具體的，低阻導電結構體101嵌於半導體堆疊條狀結構1c的汲區半導體條11和/或源區半導體條13中。通過這樣的方法，半導體堆疊條狀結構1c的汲區半導體條11和/或源區半導體條13具備較低內阻，可增強汲區半導體條11和/或源區半導體條13的導電性，進而提升半導體堆疊條狀結構1c的導電性，從而提升存儲陣列的回應速度，優化存儲塊性能。
具體的，在一實施例中，繼續參閱圖62和圖63，存儲陣列1包括沿高度方向依次層疊的複數個存儲子陣列層1a，每個存儲子陣列層1a包括沿高度方向層疊的汲區半導體層11c、通道半導體層12c’和源區半導體層13c’。汲區半導體層11c、通道半導體層12c’和源區半導體層13c’可以是通過外延生長的半導體層。高度方向為垂直於襯底81的方向。在每層存儲子陣列1a中，汲區半 導體層11c包括沿行方向間隔分佈的複數條汲區半導體條11，每條汲區半導體條11沿列方向延伸。通道半導體層12c’包括沿行方向間隔分佈的複數條通道半導體條12，每條通道半導體條12沿列方向延伸。源區半導體層13c’包括沿行方向間隔分佈的複數條源區半導體條13，每條源區半導體條13沿列方向延伸。每條汲區半導體條11、通道半導體條12和源區半導體條13分別為半導體條。
處於同一列的汲區半導體條11、通道半導體條12和源區半導體條13堆疊形成一列半導體堆疊條狀結構1c。在本實施例中，一列半導體堆疊條狀結構1c由處於同一列的複數個汲區半導體條11、複數個通道半導體條12和複數個源區半導體條13堆疊形成；但本領域通常知識者可以理解的是，在本發明中，存儲陣列1也可以只包括一個存儲子陣列層1a，即一列半導體堆疊條狀結構1c由處於同一列的一個汲區半導體條11、一個通道半導體條12和一個源區半導體條13堆疊形成。本發明的存儲陣列1並不局限於由上述實施例所介紹的三維存儲陣列，由三維陣列分佈的複數個存儲單元構成；其也可以由二維結構構成，比如二維的NOR Flash，源極與汲極位於襯底中，浮閘及控制閘位於源極與汲極之間的上方，其中低阻導電結構體101至少部分位於源極和/或汲極中，此結構可以通過蝕刻、沉積等工藝實現，在此不進行贅述。
本領域通常知識者可以理解的是，每條汲區半導體條11、通道半導體條12和源區半導體條13可以是通過對外延生成形成的汲區半導體層11c、通道半導體層12c’和源區半導體層13c’進行處理而分別形成的半導體條。每列汲區半導體條11、通道半導體條12和源區半導體條13的兩側分別設置複數條閘極條2，每列汲區半導體條11、通道半導體條12和源區半導體條13一側上分佈的複數個閘極條2沿列方向間隔分佈，且每一閘極條2沿高度方向延伸，以使複數層存儲子陣列層1a中同一列的複數個汲區半導體條11、通道半導體條12和源區半導體條13的相應部分共用同一條閘極條2。
在一實施例中，非邊緣處的每列半導體堆疊條狀結構1c中，每個汲區半導體條11和/或每個源區半導體條13包括低阻導電結構體101。
具體的，低阻導電結構體101嵌於非邊緣處每列半導體堆疊條狀結構1c的汲區半導體條11和/或源區半導體條13中；而邊緣處的半導體堆疊條狀結構1c中的汲區半導體條11和/或源區半導體條13並不嵌有低阻導電結構 體101。如上述實施例所述，由於邊緣處的半導體堆疊條狀結構1c所對應的存儲單元在一些實施例中是作為虛擬存儲單元的，故，邊緣處的半導體堆疊條狀結構1c中的汲區半導體條11和/或源區半導體條13並不需要設置低阻導電結構體101。而在非邊緣處的每列半導體堆疊條狀結構1c中，每個汲區半導體條11和/或每個源區半導體條13包括低阻導電結構體101，對應實際存儲單元的非邊緣處的每列半導體堆疊條狀結構1c的每個汲區半導體條11和/或每個源區半導體條13具備較低內阻，可增強每個汲區半導體條11和/或每個源區半導體條13的導電性，進而提升半導體堆疊條狀結構1c的導電性，從而提升存儲陣列的回應速度，優化存儲塊性能；此外，其也由於不需要對邊緣處半導體堆疊條狀結構1c進行處理，更容易在製程上實現，提高了良率。當然，本領域通常知識者可以理解的是，在某些實施例中，邊緣處的半導體堆疊條狀結構1c中，每個汲區半導體條11和/或每個源區半導體條13也可以設置有低阻導電結構體101。
本發明提供的存儲陣列1通過汲區半導體條11、通道半導體條12、源區半導體條13和閘極條2構成了陣列排布的複數個存儲單元。特別是，本發明的存儲陣列1包括沿高度方向依次層疊的複數個存儲子陣列層1a，每個存儲子陣列層1a都包括一層的汲區半導體條11、通道半導體條12、源區半導體條13，以及匹配該層的閘極條2的部分，故，每層存儲子陣列層1a都包括一層陣列排布的存儲單元，沿高度方向上層疊的複數層存儲子陣列層1a則構成複數層沿高度方向上陣列排布的存儲單元。
在一具體實施例中，參見圖62a和圖63，圖62a為本發明一實施例提供的存儲塊的俯視平面示意圖；圖63為本發明一實施例提供的存儲塊的行方向X截面示意圖。存儲塊10中非邊緣處的每列半導體堆疊條狀結構1c包括第一半導體子結構102a、第二半導體子結構102b、設置在第一半導體子結構102a與第二半導體子結構102b之間的絕緣隔離結構102c。其中，非邊緣處的每列半導體堆疊條狀結構1c中的每個汲區半導體條11被分割成第一汲區半導體子條103a和第二汲區半導體子條103b；非邊緣處的每列半導體堆疊條狀結構1c中的每個通道半導體條12被分割成第一通道半導體子條104a和第二通道半導體子條104b；非邊緣處的每列半導體堆疊條狀結構1c中的每個源區半導體條13被分割成第一源區半導體子條105a和第二源區半導體子條105b。
具體的，第一半導體子結構102a與第二半導體子結構102b為同一列半導體條被沿列方向Y垂直於襯底81的絕緣隔離結構102c分割的兩列相同的半導體子結構。其中，第一半導體子結構102a包括第一汲區半導體子條103a、第一通道半導體子條104a和第一源區半導體子條105a；第二半導體子結構102b包括第二汲區半導體子條103b，第二通道半導體子條104b和第二源區半導體子條105b。此外，第一半導體子結構102a和第二半導體子結構102b中還分別包括層間隔離層112。
在一具體實施例中，請參閱圖64，圖64為圖63中200部分的放大示意圖。存儲塊10中第一汲區半導體子條103a和第二汲區半導體子條103b分別包括第一汲區半導體層結構106a、第二汲區半導體層結構106b和第三汲區半導體層結構106c。其中，第二汲區半導體層結構106b設置在第一汲區半導體層結構106a與第三汲區半導體層結構106c之間，第一汲區半導體層結構106a和第三汲區半導體層結構106c分別為單晶矽(Si)半導體層結構，第二汲區半導體層結構106b為單晶鍺化矽(SiGe)半導體層結構。此外，在一些實施例中，第一汲區半導體層結構106a和第三汲區半導體層結構106c也可以採用多晶矽半導體層結構，第二汲區半導體層結構106b也可以採用多晶鍺化矽半導體層結構。第一源區半導體子條105a和/或第二源區半導體子條105b分別包括第一源區半導體層結構107a、第二源區半導體層結構107b和第三源區半導體層結構107c。其中，第二源區半導體層結構107b設置在第一源區半導體層結構107a與第三源區半導體層結構107c之間，第一源區半導體層結構107a和第三源區半導體層結構107c分別為單晶矽(Si)半導體層結構，第二源區半導體層結構107b為單晶鍺化矽(SiGe)半導體層結構。類似地，在一些實施例中，第一源區半導體層結構107a和第三源區半導體層結構107c也可以採用多晶矽半導體層結構，第二源區半導體層結構107b也可以採用多晶鍺化矽半導體層結構。
需要說明的是，第二汲/源區半導體層結構106b/107b為單晶鍺化矽(SiGe)半導體結構，對比於其他材質，單晶鍺化矽(SiGe)半導體結構的晶格結構與單晶矽(Si)半導體結構相似，能夠較高品質的在單晶矽(Si)半導體結構上進行外延生長，同時單晶矽(Si)半導體結構也能夠較高品質的在單晶鍺化矽(SiGe)半導體結構上進行外延生長。故，以上材料特徵有利於第二汲區半 導體層結構106b設置在第一汲區半導體層結構106a與第三汲區半導體層結構106c之間；也有利於第二源區半導體層結構107b設置在第一源區半導體層結構107a與第三源區半導體層結構107c之間。
在一具體實施例中，繼續參閱圖64，存儲塊10中，第二汲區半導體層結構106b在行方向X上的長度小於第一汲區半導體層結構106a和第三汲區半導體層結構106c在行方向X上的長度，以在第一汲區半導體層結構106a、第二汲區半導體層結構106b和第三汲區半導體層結構106c之間定義出汲區填充空間108a(可參見下圖79)。在汲區填充空間108a中，形成汲區低阻導電層結構109a，第一汲區半導體子條103a和第二汲區半導體子條103b中的低阻導電結構體101還包括汲區低阻導電層結構109a。第二源區半導體層結構107b在行方向X上的長度小於第一源區半導體層結構107a和第三源區半導體層結構107c在行方向X上的長度，以在第一源區半導體層結構107a、第二源區半導體層結構107b和第三源區半導體層結構107c之間定義出源區填充空間108b(可參見下圖79)；在源區填充空間108b，沉積有汲區低阻導電層結構109a，第一源區半導體子條105a和第二源區半導體子條105b中的低阻導電結構體101包括源區低阻導電層結構109b。
其中，第二汲/源區半導體層結構106b/107b的長度可以大於、小於或等於汲/源區填充空間108a/108b的長度。第二汲/源區半導體層結構106b/107b的長度在此不做限制。汲區低阻導電層結構109a在汲區填充空間108a內，降低第一汲區半導體子條103a及第二汲區半導體子條103b的電阻，從而增強汲區半導體層11c的導電性；源區低阻導電層結構109b在源區填充空間108b內，降低第一源區半導體子條105a及第二源區半導體子條105b的電阻，從而增強源區半導體層13c’導電性。
在一具體實施例中，存儲塊10中，汲區低阻導電層結構109a和/或源區低阻導電層結構109b為高電導材質製成的低阻導電層結構109。其中，高電導材質包括金屬和/或金屬矽化物材質。
具體的，高電導材質可以是金屬、金屬矽化物或金屬氮化物，或其組合物等等。高電導材質的具體材料在此不做限制，其可以是任何一種電阻率低於單晶矽(摻雜)或多晶矽(摻雜)的導電材質。在一些實施例中，高電導材 質或低阻導電層的材料是指材料種類不同於源汲極材料(這裡的不同不是指的通過摻雜造成的材質不同)，並且電阻率低於源汲極材料的材料。運用高電導材質製備低阻導電層109結構，大量電荷通過汲區低阻導電層結構109a在第一汲區半導體層結構106a和第三汲區半導體層結構106c間傳輸；大量電荷通過汲區低阻導電層結構109a在第一源區半導體層結構107a和第三源區半導體層結構107c間傳輸，以降低第一汲/源區半導體子條103a/105a及第二汲/源區半導體子條103b/105b的電阻，從而增強導電性，增強導電性能，提高存儲塊10的回應速度。
在一具體實施例中，繼續參閱圖64，存儲塊10中，汲區低阻導電層結構109a或源區低阻導電層結構109b包括第一導電層結構110a、第二導電層結構110b和第三導電層結構110c，其中，第一導電層結構110a、第二導電層結構110b和第三導電層結構110c可以是一個整體，第一導電層結構110a形成在第一汲區半導體層結構106a或第一源區半導體層結構107a的部分上表面上，第二導電層結構110b形成在第二汲區半導體層結構106b或第二源區半導體層結構107b的四個側面上，第三導電層結構110c形成在第三汲區半導體層結構106c或第三源區半導體層結構107c的部分下表面上。其中，第一導電層結構110a與第三導電層結構110c彼此間隔，從而配合第二導電層結構110b定義出第一空間111(見下圖88)，以填充絕緣物質。
需要說明的是，在理想情況下，導電層結構110可以整個填滿汲區填充空間108a或源區填充空間108b。
具體的，第一導電層結構110a的第一側面與第二導電層結構110b面對絕緣隔離結構102c的表面連接，第一導電層結構110a的第二側面與絕緣隔離結構102c連接，第一導電層結構110a的第一側面與第一導電層結構110a的第二側面彼此相對。第三導電層結構110c的第一側面與第二導電層結構110b面對絕緣隔離結構102c的表面連接，第三導電層結構110c的第二側面與絕緣隔離結構102c連接，第三導電層結構110c第一側面與第三導電層結構110c的第二側面彼此相對。第一導電層結構110a的上表面與第三導電層結構110c的下表面彼此間隔。在記憶體工作時，通過同一汲/源區低阻導電層結構109a/109b的電荷可以在第一導電層結構110a，第二導電層結構110b和第三導電層結構 110c間移動，形成電荷通道，從而增強第二汲/源區半導體層結構106b/107b的導電性。
此外，根據下文描述的不同的製程方式，本發明的汲區低阻導電層結構109a或源區低阻導電層結構109b還可以根據製程方式的不同而形成對應的不同結構，圖64所示的汲區低阻導電層結構109a或源區低阻導電層結構109b的結構僅僅是示意，其示出了汲區低阻導電層結構109a或源區低阻導電層結構109b的其中一種結構內容。
具體地，如下述的圖80-84所示，在第一種製程方式(相關製程步驟在後續描述)下，汲區低阻導電層結構109a或源區低阻導電層結構109b包括第一導電層結構110a、第二導電層結構110b、第三導電層結構110c、第四導電層結構110d、和第五導電層結構110e，其中，第一導電層結構110a形成在第一汲區半導體層結構106a或第一源區半導體層結構107a的部分上表面上，第二導電層結構110b形成在第二汲區半導體層結構106b或第二源區半導體層結構107b的側面上，第三導電層結構110c形成在第三汲區半導體層結構106c或第三源區半導體層結構107c的部分下表面上，第四導電層結構110d形成在第一汲區半導體層結構106a或第一源區半導體層結構107a的側面上，第五導電層結構110e形成在第三汲區半導體層結構106c或第三源區半導體層結構107c的側面上；第一導電層結構110a、第二導電層結構110b、第三導電層結構110c、第四導電層結構110d、和第五導電層結構110e的材質包括金屬矽化物。
需要說明的是，上述第一導電層結構110a，第二導電層結構110b，第三導電層結構110c，第四導電層結構110d，和第五導電層結構110e可以為連接在一起的導電層結構。在這種方式下，第一導電層結構110a，第二導電層結構110b，第三導電層結構110c，第四導電層結構110d，和第五導電層結構110e在加工過程中的工藝複雜度可以降低，提高生產效率。
在另一具體實施例中，如下述的圖85-89所示，在第二種製程方式(相關製程步驟在後續描述)下，汲區低阻導電層結構109a或源區低阻導電層結構109b包括第一導電層結構110a、第二導電層結構110b、和第三導電層結構110c，其中，第一導電層結構110a形成在第一汲區半導體層結構106a或第一源區半導體層結構107a的部分上表面上，第二導電層結構110b形成在第 二汲區半導體層結構106b或第二源區半導體層結構107b的側面上，第三導電層結構110c形成在第三汲區半導體層結構106c或第三源區半導體層結構107c的部分下表面上；其中，第一導電層結構110a、第二導電層結構110b、和第三導電層結構110c分別至少包括第一低阻層110f，其中，第一低阻層110f的材質包括氮化鈦或氮化鉭。
此外，在上述實施例中，第一導電層結構110a，第二導電層結構110b和第三導電層結構110c還可以包括第二低阻層110g，其中第二低阻層110g附著於第一低阻層110f表面上；第二低阻層110g的材質包括鈦或鉭金屬，或者第二低阻層110g的材質包括鈦和其它金屬的組合層，或者鉭和其它金屬的組合層。
需要說明的是，上述第一導電層結構110a，第二導電層結構110b，和第三導電層結構110c可以是連接在一起的導電層結構。也就是說，第一低阻層110f和第二低阻層110g可以分別為一體化導電層結構。在這種方式下，第一導電層結構110a，第二導電層結構110b，和第三導電層結構110c在加工過程中的工藝複雜度可以降低，提高生產效率。具體地製造過程，請參閱下文。
或者，在又一具體實施例中，如下述的圖90-92所示，在第三種製程方式(相關製程步驟在後續描述)下，汲區低阻導電層結構109a或源區低阻導電層結構109b包括導電層結構，導電層結構填充在汲/源區填充空間108a/108b中，例如其包括第一導電層結構110a、第二導電層結構110b、和第三導電層結構110c，其中，第一導電層結構110a形成在第一汲區半導體層結構106a或第一源區半導體層結構107a的部分上表面上，第二導電層結構110b形成在第二汲區半導體層結構106b或第二源區半導體層結構107b的側面上，第三導電層結構110c形成在第三汲區半導體層結構106c或第三源區半導體層結構107c的部分下表面上；其中，第一導電層結構110a、第二導電層結構110b、和第三導電層結構110c分別為金屬層結構。或者，汲區低阻導電層結構109a或源區低阻導電層結構109b可以為填滿汲/源區填充空間108a/108b的一體的導電層結構，導電層結構的材質包括金屬。
需要說明的是，為了防止金屬在矽中擴散，可以在第一導電層結構110a、第二導電層結構110b、和第三導電層結構110c與汲/源區半導體層結 構間設置隔離層。隔離層的材質在此不做限制。
在一具體實施例中，上述各方法製成的結構中，第一導電層結構110a與第三導電層結構110c結構彼此間隔，從而配合該第二導電層結構110b定義出第一空間111，以填充絕緣物質。在這種方法下，形成形態完整，結構緊湊的低阻導電結構體101。
在一具體實施例中，請繼續參閱圖62a和圖63，圖62a為本發明一實施例提供的存儲塊的俯視平面示意圖。半導體堆疊條狀結構1c在其邊緣處被蝕刻成階梯狀結構，以引出該半導體堆疊條狀結構1c中的每個汲區半導體條11和每個源區半導體條13。蝕刻形成的階梯狀結構與圖58中所示階梯狀結構類似，形成於半導體堆疊條狀結構1c的邊緣處。
需要說明的是，存儲塊10中，每相鄰兩列半導體堆疊條狀結構1c間還包括汲/源連接端子陣列9a。在本實施例中，汲/源連接端子陣列9a連接一列第一半導體子結構102a和一列第二半導體子結構102b。汲/源連接端子陣列9a包括複數個汲/源連接端91a/91b，其中，每個汲/源連接端91a/91b分別連接對應的半導體堆疊條狀結構1c中的一個對應的汲區半導體條11或者源區半導體條13。
具體的，請參見圖62c，圖62c為本發明一實施例提供的又一存儲塊的俯視平面示意圖，汲/源連接端子陣列9a中的複數個汲/源連接端91a/91b的排列順序可以對應汲區/源區半導體條11/13的排列順序，即以汲連接端91a、源連接端91b和汲連接端91a的順序交替排列，形成一組汲/源連接端91a/91b。用這種排列方式，可使汲/源連接區域半導體子結構9a中的複數個汲/源連接端91a/91b有效的對應汲區/源區半導體條11/13，使得連接線路規律排布，以提升器件內部空間的利用率，且方便使用者理解。此外，如上述任意實施例所描述，本實施例每相鄰兩個汲/源連接端子陣列9a分別對應連接存儲塊10內低區F1的汲區/源區半導體條11/13和高區F2的汲區/源區半導體條11/13，且每相鄰兩個汲/源連接端子陣列9a也呈交替排布，以節約光刻工藝流程，節約成本。
在這種結構下，繼續參閱圖62c，存儲塊10中，相鄰兩個汲/源連接子陣列9a分別對應第一汲/源連接端子陣列93a和第二汲/源連接端子陣列93b。第一汲/源連接端子陣列93a的部分對應連接一列半導體堆疊條狀結構1c 中的第一半導體子結構102a；第二汲/源連接端子陣列93b的部分對應連接同一列半導體堆疊條狀結構1c中的第二半導體子結構102b。其中，絕緣隔離結構102c在列方向Y上延伸，且絕緣隔離結構102c非延伸到第一汲/源連接端子陣列93a和第二汲/源連接端子陣列93b之間。其中，第一汲/源連接端子陣列93a包括一個第一汲/源連接端群組92a和一個第二汲/源連接端群組92b；第二汲/源連接端子陣列93b包括一個第一汲/源連接端群組92a和一個第二汲/源連接端群組92b。每個汲/源連接端群組92a/92b包括若干個汲/源連接端91a/91b。在第一半導體子結構102a中，第一汲區半導體子條103a連接第一汲/源連接端子陣列93a中的汲連接端91a；第一源區半導體子條105a連接第一汲/源連接端子陣列93a中的源連接端91b。在第二半導體子結構102b中，第二汲區半導體子條103b連接第二汲/源連接端子陣列93b中的汲連接端91a；第二源區半導體子條105b連接第二汲/源連接端子陣列93b中的源連接端91b。
具體的，繼續參見圖62c，一列半導體堆疊條狀結構1c，對應一個第一汲/源連接端群組92a和一個第二汲/源連接端群組92b。在一列半導體堆疊條狀結構1c中，第一半導體子結構102a中的第一汲區半導體子條103a連接對應的第一汲/源連接端群組92a中的汲連接端91a；第一源區半導體子條105a連接對應的第一汲/源連接端群組92a中的源連接端91b。在上述同一列半導體堆疊條狀結構1c中，第二半導體子結構102b中的第一汲區半導體子條103a連接對應的第二汲/源連接端群組92b中的汲連接端91a；第一源區半導體子條105a連接對應的第二汲/源連接端群組92b中的源連接端91b。需要說明的是，一列半導體堆疊條狀結構1c對應的一個第一汲/源連接端群組92a和一個第二汲/源連接端群組92b不在同一汲/源連接子陣列9a內。也就是說，一列半導體堆疊條狀結構1c對應的一個第一汲/源連接端群組92a和一個第二汲/源連接端群組92b分別在相鄰的兩個汲/源連接子陣列9a內，即第一汲/源連接端群組92a在第二汲/源連接端子陣列93b內，第二汲/源連接端群組92b在第一汲/源連接端子陣列93a內。
對比圖45所示的存儲塊10，由於本實施例運用絕緣隔離結構102c將半導體堆疊條狀結構1c分為第一半導體子結構102a和第二半導體子結構102b，故本實施例提供的存儲塊10的半導體堆疊條狀結構1c的寬度在行方向 X上大於圖45所示的存儲塊10半導體堆疊條狀結構1c的寬度。這種結構可以為後續形成低阻導電結構體101保留空間，便於後續形成低阻導電結構體101。
也就是說，與圖45-46所示的實施例類似，在本實施例中，非邊緣處的每列該半導體堆疊條狀結構1c對應兩個汲/源連接端子陣列9a，每個該汲/源連接端子陣列包括9a複數個汲/源連接端91a/91b，一個該汲/源連接端子陣列9a中的部分該汲/源連接端91a/91b連接該列該半導體堆疊條狀結構1c中位於高區F2的該汲區半導體條11或者該源區半導體條13，另一個該汲/源連接端子陣列9a中的部分該汲/源連接端91a/91b連接該列該半導體堆疊條狀結構中位於低區F1的該汲區半導體條或者該源區半導體條。
此外，請參閱圖62b，圖62b為本發明另一實施例提供的存儲塊的俯視平面示意圖。每相鄰兩個汲/源連接端子陣列9a可以分別對應連接存儲塊10內低區F1的汲區/源區半導體條11/13和高區F2的汲區/源區半導體條11/13，且每相鄰兩個汲/源連接端子陣列9a也可以呈平行排布，以節約汲/源連接端子陣列9a的使用空間，增強存儲塊的空間利用率。
在這種情況下，繼續參閱圖62b所示，本領域通常知識者可以理解的是，也可以僅僅在半導體堆疊條狀結構1c的邊緣位置處設置一行對應的汲/源連接端子陣列9a，也就是說，對於本實施例的存儲塊10，在低阻導電結構體101的作用下，存儲塊10中汲區半導體條11和源區半導體條13的電阻減小，導電性能增強，故並不需要在每列半導體堆疊條狀結構1c上設置複數個汲/源連接端子陣列9a來作為續壓點，其只需要在每列半導體堆疊條狀結構1c的邊緣位置處設置對應的汲/源連接端子陣列9a，利用邊緣處的汲/源連接端子陣列9a給每列半導體堆疊條狀結構1c中的汲區半導體條11和源區半導體條13提供電壓即可。
此外，如上所述，上述汲/源連接端子陣列9a與每列半導體堆疊條狀結構1c中的汲區半導體條11和源區半導體條13的對應關係，和圖45-46類似。然，本領域通常知識者可以理解的是，如圖62a所示，非邊緣的每列半導體堆疊條狀結構1c還可以不利用上述實施例所述的汲/源孔洞96來形成汲/源連接端子陣列9a，而是直接在每列半導體堆疊條狀結構1c的邊緣位置處，形成一個對應的汲/源連接端子陣列9a，半導體堆疊條狀結構1c的所有汲區半導體條 11和源區半導體條13蝕刻成階梯狀結構，並分別該列半導體堆疊條狀結構1c中的每個汲區半導體條11和每個源區半導體條13分別與這個汲/源連接端子陣列9a中的一個汲/源連接端連接，即採用常用的汲/源連接端91a/91b的引出方式。
也就是說，在圖62a所示的實施例中，每列半導體堆疊條狀結構1c還可以只對應一個汲/源連接端子陣列9a，其中，該列半導體堆疊條狀結構1c中的每個汲區半導體條11和每個源區半導體條13分別與這個汲/源連接端子陣列9a中的一個汲/源連接端91a/91b連接，其並不像上述實施例所述分成第一區F2和第二區F1，而是半導體堆疊條狀結構1c的所有汲區半導體條11和源區半導體條13在汲/源連接端子陣列9a所在的區域，依次形成階梯狀結構，從而與這個汲/源連接端子陣列9a中的一個汲/源連接端91a/91b連接。
例如對於8層的存儲子陣列層1a，則其每列半導體堆疊條狀結構1c包括8個汲區半導體條11和4個源區半導體條13，共12個汲/源半導體條，故，則其需要形成12階階梯，以分別引出每個汲/源區半導體條。
在一具體實施例中，請繼續參閱圖63，存儲塊10中在高度方向Z上，兩相鄰的存儲子陣列層1a包括依次層疊的汲區半導體層11c、通道半導體層12c’、源區半導體層13c’、通道半導體層12c’和汲區半導體層11c，以共用同一源區半導體層13c’。此外，每兩層存儲子陣列層1a上設置一層層間隔離層112，以與其它兩層存儲子陣列層1a彼此隔離。
具體的，每個存儲子陣列層1a對應的包括間隔設置的汲區半導體層11c，源區半導體層13c’和汲區半導體層11c。在每個存儲子陣列層1a中相鄰的一組汲區半導體層11c和源區半導體層13c’中間為通道半導體層12c’。由此，每個存儲子陣列層1a可以對應汲/源連接端子陣列9a中的一組汲/源連接端91a/91b。此外，通過兩層存儲子陣列層1a上設置的層間隔離層112，可以將相鄰兩層存儲子陣列層1a隔離，以防止複數個存儲子陣列層1a的汲區半導體層11c相互接觸而導致不同汲區半導體層11c的信號串擾，從而保護相鄰存儲子陣列層1a的功能，以維持存儲塊10的性能。其中，層間隔離層112的材質為絕緣氧化物，如二氧化矽(SiO2)。作為層間隔離層112的絕緣氧化物是替代第一單晶犧牲半導體層82和第二單晶犧牲半導體層14的鍺化矽(SiGe)而形成的，具 體可參閱上述實施例。
結合上述實施例存儲塊10的結構，在低阻導電結構體101的作用下，存儲塊10中汲區半導體層11c和源區半導體層13c’的電阻減小，導電性能增強，回應速度提高，性能增強。由於汲區半導體層11c和源區半導體層13c’的電性能增強，其電信號傳導的距離可以更長，故，對比圖45所示的存儲塊10，本存儲塊10中，在列方向Y上相鄰兩個汲/源連接端子陣列9a之間的距離可以更長，有效地減少汲/源連接端子陣列9a的設置數量；甚至，可以僅僅在邊緣處，設置一行的汲/源連接端子陣列9a。
基於上述存儲塊10，本發明提供一種存儲單元，該存儲單元對應上述存儲塊10的最小工作單元，請參閱圖61，圖61為本發明一實施例提供的存儲單元的立體結構示意圖。存儲單元包括垂直於襯底81堆疊的汲區部分11’、通道部分12’和源區部分13’，堆疊的該汲區部分11’、該通道部分12’和該源區部分13’的側面設置有閘極部分2’，其中，該汲區部分11’和/或該源區部分13’設置有低阻導電結構體101。
具體的，繼續參閱圖61，存儲單元包括汲區部分11’、通道部分12’、源區部分13’和閘極部分2’，其中，汲區部分11’包括汲區低阻導電結構體101a、源區部分13’包括源區低阻導電結構體101b，且汲區部分11’、通道部分12’、源區部分13’分別沿高度方向Z層疊，通道部分12’位於汲區部分11’和源區部分13’之間，汲區低阻導電結構體101a嵌入於汲區部分11’中，源區低阻導電結構體101b嵌入於源區部分13’中。閘極部分2’位於汲區部分11’、通道部分12’和源區部分13’的一側，且沿高度方向Z延伸。其中，閘極部分2’由部分閘極條2和絕緣介質結構100構成。每個存儲單元的閘極部分2’在行方向X上由隔離牆3隔離。存儲單元可以通過由閘極部分2’與汲區部分11’，通道部分12’和源區部分13’間形成的存儲結構部分5’來存儲電荷，並通過判斷是否存在存儲電荷的狀態來表示邏輯資料1或者邏輯資料0，從而實現資料的存儲。存儲結構部分5’可以包括電荷能陷存儲結構部分、浮閘存儲結構部分或者其它類型的電容式存儲結構部分。汲區低阻導電結構體101a和源區低阻導電結構體101b可以分別增強汲區和源區的導電性，提高汲區部分11’和源區部分13’的電子遷移率，從而降低汲區部分11’和源區部分13’的阻值，提升存儲單元的回應速度。
在一具體實施例中，本發明提供的存儲單元中，繼續參閱圖61和圖64，汲區部分11’包括第一汲區半導體層結構106a、第二汲區半導體層結構106b和第三汲區半導體層結構106c。其中，第二汲區半導體層結構106b設置在第一汲區半導體層結構106a與第三汲區半導體層結構106c之間，第一汲區半導體層結構106a和第三汲區半導體層結構106c分別為矽半導體層結構，第二汲區半導體層結構106b為鍺化矽半導體層結構。源區部分13’包括第一源區半導體層結構107a、第二源區半導體層結構107b和第三源區半導體層結構107c。其中，第二源區半導體層結構107b設置在第一源區半導體層結構107a與第三源區半導體層結構107c之間，第一源區半導體層結構107a和第三源區半導體層結構107c分別為矽半導體層結構，第二源區半導體層結構107b為鍺化矽半導體層結構。
本領域通常知識者可以理解的是，由於存儲單元是存儲塊10結構中的一部分，存儲單元內汲區部分11’和源區部分13’內的具體結構和作用效果與存儲塊10內的第一汲/源區半導體子條103a/105a和第二汲/源區半導體子條103b/105b內的具體結構和作用效果類似，在此不再贅述。
在一具體實施例中，繼續參閱圖64，本發明提供的存儲單元中，第二汲區半導體層結構106b在第一方向X上的長度小於第一汲區半導體層結構106a和第三汲區半導體層結構106c在第一方向X上的長度，以在第一汲區半導體層結構106a、第二汲區半導體層結構106b和第三汲區半導體層結構106c之間定義出汲區填充空間108a。第二汲區半導體層結構106b在汲區填充空間108a中，形成有汲區低阻導電層結構109a。第二源區半導體層結構107b在第一方向X上的長度小於第一源區半導體層結構107a和第三源區半導體層結構107c述第一方向X上的長度，以在第一源區半導體層結構107a、第二源區半導體層結構107b和第三源區半導體層結構107c之間定義出源區填充空間108b。第二源區半導體層結構107b在源區填充空間108b，形成有源區低阻導電層結構109b。
本領域通常知識者可以理解的是，由於存儲單元是存儲塊10結構中的一部分，存儲單元內汲區低阻導電層結構109a和源區低阻導電層結構109b具體結構和作用效果與存儲塊10內汲區低阻導電層結構109a和源區低阻導電 層結構109b結構和作用效果類似，在此不再贅述。
在一具體實施例中，本發明提供的存儲單元中，繼續參閱圖64，汲區低阻導電層結構109a或源區低阻導電層結構109b包括第一導電層結構110a、第二導電層結構110b和第三導電層結構110c，其中，第一導電層結構110a、第二導電層結構110b和第三導電層結構110c可以是一個整體，第一導電層結構110a形成在第一汲區半導體層結構106a或第一源區半導體層結構107a的部分上表面上，第二導電層結構110b形成在第二汲區半導體層結構106b或第二源區半導體層結構107b的四個側面上，第三導電層結構110c形成在第三汲區半導體層結構106c或第三源區半導體層結構107c的部分下表面上。其中，第一導電層結構110a與第三導電層結構110c彼此間隔，從而配合第二導電層結構110b定義出第一空間111(見下圖88)，以填充絕緣物質。
需要說明的是，在理想情況下，導電層結構110可以整個填滿汲區填充空間108a或源區填充空間108b。存儲單元內導電層結構110的具體作用效果與上述存儲塊中的導電層結構的具體作用效果類似，在此不再贅述。根據下文描述的不同的製程方式，本發明提供的存儲單元中的汲區低阻導電層結構109a或源區低阻導電層結構109b也可以根據製程方式的不同而形成對應的不同結構，圖64所示的汲區低阻導電層結構109a或源區低阻導電層結構109b的結構僅僅是示意，其示出了汲區低阻導電層結構109a或源區低阻導電層結構109b的常見其中一種結構內容。
具體地，如下述的圖80-84所示，在第一種製程方式(相關製程步驟在後續描述)下，汲區低阻導電層結構109a或源區低阻導電層結構109b包括第一導電層結構110a、第二導電層結構110b、第三導電層結構110c、第四導電層結構110d、和第五導電層結構110e，其中，第一導電層結構110a形成在第一汲區半導體層結構106a或第一源區半導體層結構107a的部分上表面上，第二導電層結構110b形成在第二汲區半導體層結構106b或第二源區半導體層結構107b的側面上，第三導電層結構110c形成在第三汲區半導體層結構106c或第三源區半導體層結構107c的部分下表面上，第四導電層結構110d形成在第一汲區半導體層結構106a或第一源區半導體層結構107a的側面上，第五導電層結構110e形成在第三汲區半導體層結構106c或第三源區半導體層結構107c 的側面上；第一導電層結構110a、第二導電層結構110b、第三導電層結構110c、第四導電層結構110d、和第五導電層結構110e的材質包括金屬矽化物。
需要說明的是，上述第一導電層結構110a，第二導電層結構110b，第三導電層結構110c，第四導電層結構110d，和第五導電層結構110e可以為連接在一起的導電層結構。在這種方式下，第一導電層結構110a，第二導電層結構110b，第三導電層結構110c，第四導電層結構110d，和第五導電層結構110e在加工過程中的工藝複雜度可以降低，提高生產效率。
在另一具體實施例中，如下述的圖85-89所示，在第二種製程方式(相關製程步驟在後續描述)下，汲區低阻導電層結構109a或源區低阻導電層結構109b包括第一導電層結構110a、第二導電層結構110b、和第三導電層結構110c，其中，第一導電層結構110a形成在第一汲區半導體層結構106a或第一源區半導體層結構107a的部分上表面上，第二導電層結構110b形成在第二汲區半導體層結構106b或第二源區半導體層結構107b的側面上，第三導電層結構110c形成在第三汲區半導體層結構106c或第三源區半導體層結構107c的部分下表面上；其中，第一導電層結構110a、第二導電層結構110b、和第三導電層結構110c分別至少包括第一低阻層110f第二低阻層，其中，第一低阻層110f的材質包括氮化鈦或氮化鉭鈦，第一低阻層110f用來改善源汲電阻。
此外，在上述實施例中，第一導電層結構110a，第二導電層結構110b和第三導電層結構110c還可以包括第二低阻層110g，其中第二低阻層110g附著於第一低阻層110f表面上；第二低阻層110g的材質包括鈦或鉭金屬，或者第二低阻層110g的材質包括鈦和其它金屬的組合層，或者鉭和其它金屬的組合層。其中，第一低阻層的電導率低於第二低阻層。
需要說明的是，上述第一導電層結構110a，第二導電層結構110b，和第三導電層結構110c可以是連接在一起的導電層結構。也就是說，第一低阻層110f和第二低阻層110g可以分別為一體化導電層結構。在這種方式下，第一導電層結構110a，第二導電層結構110b，和第三導電層結構110c在加工過程中的工藝複雜度可以降低，提高生產效率。具體地製造過程，請參閱下文。
或者，在又一具體實施例中，如下述的圖90-92所示，在第三種製程方式(相關製程步驟在後續描述)下，汲區低阻導電層結構109a或源區低 阻導電層結構109b包括導電層結構，導電層結構填充在汲/源區填充空間108a/108b中，例如其包括第一導電層結構110a、第二導電層結構110b、和第三導電層結構110c，其中，第一導電層結構110a形成在第一汲區半導體層結構106a或第一源區半導體層結構107a的部分上表面上，第二導電層結構110b形成在第二汲區半導體層結構106b或第二源區半導體層結構107b的側面上，第三導電層結構110c形成在第三汲區半導體層結構106c或第三源區半導體層結構107c的部分下表面上；其中，第一導電層結構110a、第二導電層結構110b、和第三導電層結構110c分別為金屬層結構。或者，汲區低阻導電層結構109a或源區低阻導電層結構109b可以為填滿汲/源區填充空間108a/108b的一體的導電層結構，導電層結構的材質包括金屬。
需要說明的是，為了防止金屬在矽中擴散，可以在第一導電層結構110a、第二導電層結構110b、和第三導電層結構110c與汲/源區半導體層結構間設置隔離層。隔離層的材質在此不做限制。
參見圖65，圖65為本發明一實施例提供的存儲塊的製程方法的流程圖。在本實施例中，提供一種存儲塊10的製程方法，該方法可用於製備上述實施例62-63所提供的存儲塊10，且存儲塊10具備低阻導電結構體101。具體的，該方法包括：
步驟S51：提供半導體基材。
參見圖66和圖67，圖66為本發明一實施例提供的半導體基材的俯視圖；圖67為圖66所示半導體基材的M處的一橫向截面圖。半導體基材包括襯底81、和形成在襯底上的複數列半導體堆疊條狀結構1c，該複數列半導體堆疊條狀結構1c沿行方向X間隔分佈，每列該堆疊條狀結構1c沿列方向Y延伸，且每列該堆疊條狀結構1c在高度方向Z上包括層疊的至少一汲區半導體條11、至少一通道半導體條12和至少一源區半導體條13。
後續以圖62c所示實施例為例，來介紹本發明的相關內容，即在非邊緣的每列半導體堆疊條狀結構1c的邊緣位置處，形成一個對應的汲/源連接端子陣列9a，半導體堆疊條狀結構1c的所有汲區半導體條11和源區半導體條13蝕刻成階梯狀結構。當然，本領域通常知識者可以理解的是，後續介紹的內容也同樣適用於圖62a-62b所示的實施例中。
在一具體實施方式中，步驟S51具體可包括：
步驟S511：提供襯底81。
其中，襯底81可為襯底81；具體可為矽(Si)材質。
步驟S512：沿高度方向Z在襯底81上依次形成複數個存儲子陣列層1a，其中，每個該存儲子陣列層1a包括沿該高度方向Z層疊的汲區半導體層11c、通道半導體層12c’和源區半導體層13c’。
步驟S512具體可以包括：
步驟S512a：參見圖67a，圖67a為圖66所示半導體基材的M處的另一橫向截面圖，在襯底81上以外延生長方式形成第一犧牲半導體層82或者虛擬存儲子陣列層。
步驟S512b：在第一犧牲半導體層82上以外延生長方式依次交替形成兩層存儲子陣列層1a和第二犧牲半導體層14，直至形成最上層的兩層存儲子陣列層1a和第二犧牲半導體層14；或者，在虛擬存儲子陣列層1a上以外延生長方式依次交替形成第二犧牲半導體層14和兩層存儲子陣列層1a。
其中，相鄰兩層存儲子陣列層1a共用源區，每個共源的兩層存儲子陣列層1a的形成方式包括：
步驟S512ba：在下層的第一犧牲半導體層82或第二犧牲半導體層14上，以外延生長方式形成第一汲區半導體層11c1。
步驟S512bb：在汲區半導體層11c上以外延生長方式形成第一通道半導體層12c1。
步驟S512bc：在第一通道半導體層12c1上以外延生長方式形成源區半導體層13c’。
步驟S512bd：在源區半導體層13c’上以外延生長方式形成第二通道半導體層12c2。
步驟S512be：在第二通道半導體層12c2上以外延生長方式形成第二汲區半導體層11c2。
其中，第一汲區半導體層11c1、第一通道半導體層12c1和源區半導體層13c’構成一個存儲子陣列層1a；源區半導體層13c’、第二通道半導體層12c2和第二汲區半導體層11c2構成另一個存儲子陣列層1a；兩個存儲子陣列層 1a共用源區半導體層13c’。
參見圖67b，圖67b為圖66所示半導體基材的M處的橫向截面圖的一部分，每個汲/源區半導體層11c/13c的形成方式，具體包括以下子步驟：
子步驟a：以外延生長方式形成第一汲/源半導體子層113a，其中，第一汲/源半導體子層113a為矽(Si)材質半導體子層。
子步驟b：在第一汲/源半導體子層113a上以外延生長方式形成第二汲/源半導體子層113b，其中，第二汲/源半導體子層113b為鍺化矽(SiGe)材質半導體子層。
子步驟c：在第二汲/源半導體子層113b上以外延生長方式形成第三汲/源半導體子層113c，其中，第三汲/源半導體子層113c為矽(Si)材質半導體子層。
步驟S513：在複數個存儲子陣列層1a上形成第一硬屏蔽層83，並在第一硬屏蔽層83和複數個存儲子陣列層1a中開設複數個隔離擋牆孔洞31和字線孔洞4，以將每個該存儲子陣列層中的該汲區半導體層11c、通道半導體層12c’和源區半導體層13c’分別包括沿行方向X分割成複數條汲區半導體條11、通道半導體條12和源區半導體條13，其中，每條該汲區半導體條11、通道半導體條12和源區半導體條13分別沿列方向Y延伸，複數層該存儲子陣列層9a中的一列該汲區半導體條11、通道半導體條12和源區半導體條13構成一列該半導體堆疊條狀結構1c。其中，在隔離擋牆孔洞31中填充隔離物以形成複數個隔離牆3，並在字線孔洞4中填充閘極材料以形成複數個閘極條2，從而形成半導體基材。
其中，第一硬屏蔽層83可為二氧化矽(SiO2)材質或者氮化矽(SiN)材質。
具體地，在將複數層存儲子陣列層1a沿行方向X分割成複數列半導體堆疊條狀結構1c後，第一汲/源半導體子層113a、第二汲/源半導體子層113b和第三汲/源半導體子層113c分別被分割成複數列的第一汲/源半導體子層條114a、第二汲/源半導體子層條114b和第三汲/源半導體子層條114c。半導體堆疊條狀結構1c中的每個汲區半導體條11和/或每個源區半導體條13分別包括對應的第一汲/源半導體子層條114a、第二汲/源半導體子層條114b和第三汲/ 源半導體子層條114c。
步驟S52：如圖68所示，圖68-81為本發明一實施例所示的存儲塊10部分製程方法的具體流程的結構示意圖。在半導體堆疊條狀結構1c中開設隔離開口115，其中，隔離開口115將對應的半導體堆疊條狀結構1c分割成第一半導體子結構102a和第二半導體子結構102b。
通過蝕刻，半導體堆疊條狀結構1c形成隔離開口115，從而得到具備隔離開口115、第一半導體子結構102a和第二半導體子結構102b的半導體堆疊條狀結構1c。隔離開口115的深度從第一硬屏蔽層83開始，沿高度方向Z直至襯底81內部。具體的，在將非邊緣處的每列半導體堆疊條狀結構1c中開設隔離開口115將對應的半導體堆疊條狀結構1c分割成第一半導體子結構102a和第二半導體子結構102b後，第一半導體子結構102a中的每個汲區半導體子條和每個源區半導體子條分別包括對應的第一汲/源區半導體層結構106a/107a、第二汲/源區半導體層結構106b/107b和第三汲/源區半導體層結構106c/107c；第二半導體子結構102b中的每個汲區半導體子條和每個源區半導體子條分別包括對應的第一汲/源區半導體層結構106a/107a、第二汲/源區半導體層結構106b/107b和第三汲/源區半導體層結構106c/107c。
步驟S53：通過隔離開口115將第一半導體子結構102a和第二半導體子結構102b中的汲/源區半導體子條上形成填充開口，在填充開口中形成低阻導電結構體101。
在一具體實施方式中，步驟S53具體可包括：
步驟S531：如圖69-70所示，利用隔離開口115，將第一半導體子結構102a和第二半導體子結構102b中的第一犧牲半導體層82和第二犧牲半導體層14通過第一凹陷槽116替換成絕緣隔離層14’，將第一半導體子結構102a和第二半導體子結構102b中的第二汲/源區半導體子條103b/105b的部分替換成保護介質層117，並將第一半導體子結構102a和第二半導體子結構102b中的該通道半導體子條104a/104b的部分替換成絕緣隔離層14’。
在一具體實施方式中，結合圖69，步驟S531具體可包括：
步驟S5311：利用隔離開口115，將第一半導體子結構102a和第二半導體子結構102b中的第一犧牲半導體層82、第二犧牲半導體層14和第二 汲/源區半導體子條103b/105b的部分進行蝕刻，以去除部分的第一犧牲半導體層82、第二犧牲半導體層14和第二汲/源區半導體子條103b/105b。
需要說明的是，第一犧牲半導體層82、第二犧牲半導體層14和第二汲/源區半導體子條103b/105b可以是同一種材料。
具體的，在第一半導體子結構102a和第二半導體子結構102b中的第一犧牲半導體層82、第二犧牲半導體層14和第二汲/源區半導體子條103b/105b的部分從隔離開口115處，向第一半導體子結構102a和第二半導體子結構102b方向進行蝕刻，以去除第一犧牲半導體層82、第二犧牲半導體層14和第二汲/源區半導體子條103b/105b中的部分鍺化矽(SiGe)。在隔離開口115處，第一犧牲半導體層82、第二犧牲半導體層14和第二汲/源區半導體子條103b/105b形成第一凹陷槽116，第一凹陷槽116向隔離開口115處開口。
本領域通常知識者可以理解的是，第一半導體子結構102a和第二半導體子結構102b中的在每個第一犧牲半導體層82、第二犧牲半導體層14和第二汲/源區半導體子條103b/105b在隔離開口115處的位置分別形成一個第一凹陷槽116。也就是說，第一半導體子結構102a和第二半導體子結構102b在同一高度上同時受到蝕刻的影響，分別形成第一凹陷槽116。後續步驟都將在第一半導體子結構102a和第二半導體子結構102b中同時進行。
步驟S5312：如圖70所示，在去除的部分的第一犧牲半導體層82、第二犧牲半導體層14和第二汲/源區半導體子條103b/105b所形成的第一凹陷槽116中，形成保護介質層117。
具體的，保護介質層117可以為氮化矽(SiN)材質。保護介質層117通過沉積的方式覆蓋於第一半導體子結構102a和第二半導體子結構102b的暴露的表面，即在去除的部分的第一犧牲半導體層82和第二犧牲半導體層14中，形成凹槽狀的保護介質層117，為第一保護凹槽118；在去除的部分第二汲/源區半導體子條103b/105b結構中填充保護介質層117；在隔離開口115的表面，形成保護介質層117。當然，在其他實施例中，也可以在第一硬屏蔽層83上，形成保護介質層117。
保護介質層117可以通過化學氣相沉積(Chemical Vapor Deposition，CVD)形成，具體可以為等離子體增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition，PECVD)或低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)。具體的化學氣相沉積的方法在此不做限制。
步驟S5313：如圖71所示，去除第一犧牲半導體層82和第二犧牲半導體層14對應的第一凹陷槽116中的保護介質層117，以露出殘留的第一犧牲半導體層82和第二犧牲半導體層14。
具體的，去除第一犧牲半導體層82和第二犧牲半導體層14對應的第一凹陷槽116中的保護介質層117的方法為從隔離開口115處，向第一半導體子結構102a和第二半導體子結構102b方向進行蝕刻。在去除第一犧牲半導體層82和第二犧牲半導體層14對應的第一凹陷槽116中的保護介質層117的過程中，還會去除隔離開口115表面的保護介質層117和在第一硬屏蔽層83上的保護介質層117。所去除的第一凹陷槽116中的保護介質層117即為第一保護凹槽118，以露出殘留的第一犧牲半導體層82和第二犧牲半導體層14。
步驟S5314：如圖72所示，移除殘留的第一犧牲半導體層82和第二犧牲半導體層14。
具體的，通過蝕刻，去除殘留在第一犧牲半導體層82和第二犧牲半導體層14的鍺化矽(SiGe)。蝕刻方法可以是乾法蝕刻，也可以是濕法蝕刻。具體的蝕刻方法在此不做限制。
步驟S5311-S5314，旨在去除掉第一犧牲半導體層82和第二犧牲半導體層14的鍺化矽(SiGe)的同時，保留第二汲/源區半導體子條103b/105b中的部分鍺化矽(SiGe)，並在第二汲/源區半導體子條103b/105b靠近隔離開口115處形成第一凹陷槽116。用這種方式，既可以維持第二汲/源區半導體子條103b/105b在存儲單元結構中穩定結構及增強導電性的功能，也可以為後續引入低阻導電結構體101預留空間。
步驟S5315：如圖73所示，在移除的第一犧牲半導體層82和第二犧牲半導體層14所在區域進行沉積，以在移除的第一犧牲半導體層82和第二犧牲半導體層14所在區域填滿絕緣材質，從而將第一犧牲半導體層82和第二犧牲半導體層14替換成絕緣隔離層14’，且隔離開口115的側壁上形成有絕緣隔離層14’。
具體的，絕緣隔離層14’的絕緣材質可以為氧化物，如二氧化矽(SiO2)等。絕緣隔離層14’通過沉積的方式覆蓋於第一半導體子結構102a和第二半導體子結構102b的暴露的表面，即在第一犧牲半導體層82和第二犧牲半導體層14填充絕緣材質，將第一犧牲半導體層82和第二犧牲半導體層14替換成絕緣隔離層14’；在隔離開口115的表面，形成絕緣隔離層14’；在第一硬屏蔽層83上，形成絕緣隔離層14’。絕緣隔離層14’的可以通過原子層沉積(Atomic Layer Deposition，ALD)形成，具體的沉積方法在此不做限制。
步驟S5316：如圖74所示，去除隔離開口115的側壁上形成的絕緣隔離層14’。
具體的，通過濕法蝕刻，去除隔離開口115的側壁上形成的絕緣隔離層14’和第一硬屏蔽層83上形成的絕緣隔離層14’，並保留用於替換第一犧牲半導體層82和第二犧牲半導體層14的絕緣隔離層14’。在去除隔離開口115的側壁上形成的絕緣隔離層14’的過程中，所用濕法蝕刻的溶液可以是氫氟酸(HF)溶液，具體的濕法蝕刻方法在此不做限制。
步驟S5315-S5316，旨在用氧化物作為絕緣材質，代替第一犧牲半導體層82和第二犧牲半導體層14形成絕緣隔離層14’，以間隔相鄰兩層不共源的存儲子陣列層1a，從而使每兩層共源的存儲子陣列層1a形成獨立的工作空間，以防止存儲單元間的信號串擾。
步驟S5317：如圖75所示，將第一半導體子結構102a和第二半導體子結構102b中的通道半導體子條104a/104b的部分進行蝕刻，以去除部分的通道半導體子條104a/104b，在通道半導體子條104a/104b被去除的部分形成第二凹陷槽119。
具體的，將第一半導體子結構102a和第二半導體子結構102b中的通道半導體子條104a/104b的部分從隔離開口115表面向隔離牆3方向進行蝕刻，以去除部分的通道半導體子條104a/104b。在通道半導體子條104a/104b被去除的部分形成第二凹陷槽119。同時，由於蝕刻過程也作用於氧化物故部分絕緣隔離層14’在隔離開口115表面向隔離牆3方向上也被去除。
步驟S5318：如圖76所示，在第二凹陷槽119所在區域進行沉積，以在第二凹陷槽119填充絕緣材質，並在第二凹陷槽119中和隔離開口115 的側壁上形成絕緣隔離層14’。
具體的，絕緣隔離層14’的絕緣材質可以為氧化物，如二氧化矽(SiO2)等。絕緣隔離層14’通過沉積的方式覆蓋於第一半導體子結構102a和第二半導體子結構102b的暴露的表面，即在第二凹陷槽119填充絕緣材質，形成絕緣隔離層14’；在被移除的絕緣隔離層14’部分，再次形成絕緣隔離層14’；在隔離開口115的表面，形成絕緣隔離層14’；在第一硬屏蔽層83上，形成絕緣隔離層14’。絕緣隔離層14’的可以通過原子層沉積(ALD)形成，具體的沉積方法在此不做限制。
步驟S532：移除第一半導體子結構102a和第二半導體子結構102b中第一凹陷槽116中的保護介質層117並加深第一凹陷槽116，以形成汲/源區填充空間108a/108b。
在一具體實施方式中，步驟S532具體可包括：
步驟S5321：如圖77所示，去除隔離開口115的側壁上形成的絕緣隔離層14’。
具體的，通過濕法蝕刻，去除隔離開口115的側壁上形成的絕緣隔離層14’。在去除隔離開口115的側壁上形成的絕緣隔離層14’的過程中，所用濕法蝕刻的溶液可以是氫氟酸(HF)溶液。具體的濕法蝕刻方法在此不做限制。
步驟S5322：如圖78所示，去除第一凹陷槽116中的保護介質層117。
具體的，通過濕法蝕刻，將第一凹陷槽116中的保護介質層117去除，以暴露第二汲/源區半導體層結構106b/107b。
步驟S5323：如圖79所示，將第一半導體子結構102a和第二半導體子結構102b中第一凹陷槽116內部分繼續進行蝕刻，以去除部分的第二汲/源區半導體層結構，加深第一凹陷槽116，形成汲/源區填充空間108a/108b。
具體的，通過濕法蝕刻，從隔離開口向隔離牆3方向，去除暴露的第二汲/源區半導體層結構106b/107b的鍺化矽(SiGe)材質。
步驟S533：汲/源區填充空間108a/108b中，沉積高電導材質，形成低阻導電結構體101。
在一具體實施方式中，步驟S533具體可包括三種不同的方式：分別為方式S533a，S533b和S533c。
其中，參見圖80-84，為步驟S533的一具體流程對應的結構示意圖；方式S533a包括：
步驟S5331a：如圖80所示，在汲/源區填充空間108a/108b的內表面及隔離開口115側壁上沉積金屬120。
具體的，繼續參閱圖80，在汲/源區填充空間108a/108b的內表面和隔離開口115側壁沉積金屬120，金屬120的材質可以為鈷(Co)，鎳(Ni)或鎢(W)，具體的沉積材質在此不做限制。沉積的方法可以為原子層沉積(ALD)，具體的沉積方式在此也不做限制。
步驟S5332a：如圖81所示，熱處理，以使金屬120與第一半導體子結構102a和第二半導體子結構102b中的汲/源區半導體子條的矽材質反應形成金屬矽化物層121，其中，絕緣隔離層14’的側壁上殘留有金屬120。
需要說明的是，熱處理的溫度由不同的金屬與矽材質反應所需要的反應溫度決定，此處不做限制。
步驟S5333a：如圖82所示，去除絕緣隔離層14’的側壁上殘留的金屬，保留金屬矽化物層，以形成低阻導電結構體101，其中，低阻導電結構體101包括第一導電層結構110a、第二導電層結構110b、第三導電層結構110c、第四導電層結構110d、和第五導電層結構110e，第一導電層結構110a形成在第一汲區半導體層結構106a或第一源區半導體層結構107a的部分上表面上，第二導電層結構110b形成在第二汲區半導體層結構106b或第二源區半導體層結構107b的側面上，第三導電層結構110c形成在第三汲區半導體層結構106c或第三源區半導體層結構107c的部分下表面上，第四導電層結構110d形成在第一汲區半導體層結構106a或第一源區半導體層結構107a的側面上，第五導電層結構110e形成在第三汲區半導體層結構106c或第三源區半導體層結構107c的側面上。
具體的，繼續參閱圖82，由於絕緣隔離層14’不在熱處理過程中與沉積的金屬發生反應，去除過程的殘留金屬主要為附著在絕緣隔離層14’上的金屬。第一導電層結構110a，第二導電層結構110b，第三導電層結構110c，第 四導電層結構110d，和第五導電層結構110e因為熱處理而形成金屬矽化物材質，具備高導電性，構成低阻導電結構體。
步驟S5334a：如圖83和圖84所示，在第一導電層結構110a和第三導電層結構110c之間的第一空間111，和隔離開口115中填充絕緣材質，以形成絕緣隔離層14’。
具體的，繼續參閱如圖83和圖84所沉積的絕緣材質可以為氧化物，如二氧化矽(SiO2)等。絕緣材質通過沉積在第一空間111和隔離開口115區域填滿絕緣材質，並與通道半導體處的原有的絕緣隔離層一起配合形成一體的絕緣隔離層14’。絕緣隔離層14’覆蓋第一空間111和隔離開口115，以形成具備低阻導電結構體101的存儲塊10結構。
方式S533b，參見圖85-圖89，為步驟S533的另一具體流程對應的結構示意圖，包括：
S5331b：如圖85所示，在汲/源區填充空間108a/108b的內表面沉積第一低阻層110f，其中，第一低阻層110f的材質包括氮化鈦(TiN)和氮化鉭(TaN)。
具體的，繼續參閱圖85，在汲/源區填充空間108a/108b的內表面沉積第一低阻層110f的材質包括氮化鈦(TiN)或氮化鉭(TaN)材質。第一低阻層110f材質的沉積的方法可以為原子層沉積(ALD)，具體的沉積方式在此不做限制。在這種方式下，通過原子層沉積(ALD)將氮化鈦(TiN)或氮化鉭(TaN)材質沉積在矽材質上，可獲得表面品質較好的第一低阻層110f，改善源汲電阻，有助於保證後續形成的低阻導電結構101的有效性，並提升存儲塊10的性能。
S5332b：如圖86所示，在汲/源區填充空間108a/108b內沉積的第一低阻層110f及隔離開口115側壁上沉積第二低阻層110g，其中，第二低阻層110g的材質鈦(Ti)或鉭(Ta)金屬120，鈦(Ti)和其它金屬120的組合層，或鉭(Ta)和其它金屬120的組合層。
具體的，繼續參閱圖86，在汲/源區填充空間108a/108b內沉積的第一低阻層110f及隔離開口115側壁上沉積第二低阻層110g。第二低阻層110g的材質為金屬120，如鈦(Ti)、鉭(Ta)、鈦(Ti)和鎢(W)的組合層，或 鉭(Ta)和鎢(W)的組合層等。具體的組合層金屬120材質在此不做限制。第二低阻層110g材質的沉積的方法可以為化學氣相沉積(CVD)或物理氣相沉積(PVD)，具體的沉積方式在此不做限制。
在一些實施例中，鈦(Ti)或鉭(Ta)材質需對應沉積在其金屬氮化物上，即第一低阻層110f材質為氮化鈦(TiN)時，對應沉積鈦(Ti)金屬120；第一低阻層110f材質為氮化鈦(TaN)時，對應沉積鈦(Ta)金屬120。其中，第一低阻層一方面能夠改善汲源電阻，另一方面能夠為第二低阻層110g(若有)的沉積提供較適配的沉積表面。S5333b：如圖87-89所示，從隔離開口115向第一半導體子結構102a和第二半導體子結構102b方向蝕刻，去除隔離開口115側壁上的第二低阻層110g，以形成低阻導電結構體101，其中，低阻導電結構體101包括第一導電層結構110a、第二導電層結構110b、和第三導電層結構110c，第一導電層結構110a形成在第一汲區半導體層結構106a或第一源區半導體層結構107a的部分上表面上，第二導電層結構110b形成在第二汲區半導體層結構106b或第二源區半導體層107b結構的側面上，第三導電層結構110c形成在第三汲區半導體層結構106c或第三源區半導體層結構107c的部分下表面上；其中，第一導電層結構110a、第二導電層結構110b、和第三導電層結構110c分別包括第一低阻層110f和第二低阻層110g。
具體的，繼續參閱圖87-89，從隔離開口115向第一半導體子結構102a和第二半導體子結構102b方向蝕刻，即擴大了隔離開口115的寬度，即通過蝕刻隔離開口115的側壁，隔離開口115側壁上的第二低阻層110g在蝕刻過程中被去除。殘留的第一低阻層110f和第二低阻層110g位於汲/源區填充空間108a/108b內，形成低阻導電結構體101。同時，隔離開口115的寬度增加。
S5334b：如圖87-89所示，在該第一導電層結構110a和該第三導電層結構110c之間的第一空間111，和該隔離開口115中填充絕緣材質，以形成該絕緣隔離層14’。
具體的，繼續參閱圖87-89，所沉積的絕緣材質可以為氧化物，如二氧化矽(SiO2)等。絕緣材質通過沉積在第一空間111和隔離開口115區域填滿絕緣材質，並與第二凹陷槽119處的原有絕緣隔離層一起配合形成完整的絕緣隔離層14’。絕緣隔離層14’覆蓋第一空間111和隔離開口115，以形成具備低 阻導電結構體101的存儲塊10結構。
需要說明的是，上述在汲/源區填充空間108a/108b的內表面可以只沉積第一低阻層110f，即步驟S5331b後可以直接進行S5333b，並通過後續步驟形成低阻導電結構體101。在該情況對應的實施例中，S5333b步驟裡，從隔離開口向第一半導體子結構和第二半導體子結構方向蝕刻，為去除該隔離開口側壁上的殘留的氮化鈦(TiN)或氮化鉭(TaN)材質，而非第二低阻層110g。
方式S533c，參見圖90-92，為步驟S533的又一具體流程對應的結構示意圖，包括：
S5331c：如圖90所示，在汲/源區填充空間108a/108b內及隔離開口115側壁上沉積金屬；具體的，在汲/源區填充空間108a/108b內和隔離開口115側壁上沉積金屬，如鎢(W)等。其沉積的方法可以為化學氣相沉積(CVD)或物理氣相沉積(PVD)，具體的沉積方式在此不做限制。
S5332c：如圖91-92所示，從隔離開口115向第一半導體子結構102a和第二半導體子結構102b方向蝕刻，去除隔離開口115側壁上的金屬，以形成低阻導電結構體101，其中，低阻導電結構體101包括第一導電層結構110a、第二導電層結構110b、和第三導電層結構110c，第一導電層結構110a形成在第一汲區半導體層結構106a或第一源區半導體層結構107a的部分上表面上，第二導電層結構110b形成在第二汲區半導體層結構106b或第二源區半導體層107b結構的側面上，第三導電層結構110c形成在第三汲區半導體層結構106c或第三源區半導體層結構107c的部分下表面上；其中，第一導電層結構110a、第二導電層結構110b、和第三導電層結構110c分別為金屬層結構。
具體的，繼續參閱圖91-92，從隔離開口115向第一半導體子結構102a和第二半導體子結構102b方向蝕刻，則隔離開口115的寬度擴大。即通過蝕刻隔離開口115的側壁，隔離開口115側壁上的金屬將被去除。殘留的金屬位於汲/源區填充空間108a/108b內，從而形成低阻導電結構體101。此時，在汲/源區填充空間108a/108b內，第一導電層結構110a、和第三導電層結構110c可以形成如方法S533a和S533b中的第一空間111；然，本領域通常知識者可以理解的是，在汲/源區填充空間108a/108b內沉積金屬時，也可以將汲/源區填充空 間108a/108b填滿，從而形成了填充汲/源區填充空間108a/108b一體的導電層結構，此處不做限制。同時，隔離開口115的寬度增加。
S5333c：如圖91-92所示，在該隔離開口115，或隔離開口115和第一空間111表面中填充絕緣材質，以形成絕緣隔離層14’。
具體的，繼續參閱圖91-92，所沉積的絕緣材質可以為氧化物，如二氧化矽(SiO2)等。絕緣隔離層14’覆蓋隔離開口115，或隔離開口115和第一空間111，以形成具備低阻導電結構體101的存儲塊10結構。
本發明提供的存儲塊10每包括低阻導電結構體101。具備低阻導電結構體101的源/汲區半導體層11c/13c具備更高的電子遷移率，故導電性更強，電阻更低，從而可使存儲塊的電能利用率升高，產熱降低，並提升回應速度。同時，由於電能利用率升高，可以減少或者去除存儲塊中用於續壓的汲/源連接端子陣列，可使存儲塊10中半導體堆疊條狀結構1c的汲/源連接端子陣列9a僅從邊緣處階梯狀結構引出，由此提升存儲塊的空間利用率，並節約材料成本。
以上僅為本發明的實施方式，並非故限制本發明的專利範圍，凡是利用本發明說明書及圖式內容所作的等效結構或等效流程變換，或直接或間接運用在其他相關的技術領域，均同理包括在本發明的專利保護範圍內。
9a:汲/源連接端子陣列
X,Y:方向

Claims (28)

  1. 一種存儲塊，其特徵在於，包括：存儲陣列，包括複數列半導體堆疊條狀結構，該複數列半導體堆疊條狀結構沿行方向間隔分佈，每列該堆疊條狀結構沿列方向延伸，且每列該堆疊條狀結構在高度方向上包括層疊的至少一汲區半導體條、至少一通道半導體條和至少一源區半導體條，其中，該汲區半導體條、該通道半導體條和該源區半導體條分別為單晶半導體條；其中，該半導體堆疊條狀結構中的該汲區半導體條和/或該源區半導體條包括低阻導電結構體。
  2. 如請求項1所述之存儲塊，其中，該存儲陣列包括呈三維陣列分佈的複數個存儲單元；其中，該存儲陣列包括沿高度方向依次層疊的複數個存儲子陣列層，每個該存儲子陣列層包括沿該高度方向層疊的汲區半導體層、通道半導體層和源區半導體層；每個該存儲子陣列層中的該汲區半導體層、通道半導體層和源區半導體層分別包括沿行方向間隔分佈的複數條汲區半導體條、通道半導體條和源區半導體條，每條該汲區半導體條、通道半導體條和源區半導體條分別沿列方向延伸；其中，複數層該存儲子陣列層中的一列該汲區半導體條、通道半導體條和源區半導體條構成一列該半導體堆疊條狀結構。
  3. 如請求項1所述之存儲塊，其中，非邊緣處的每列該半導體堆疊條狀結構中，每個該汲區半導體條和/或每個該源區半導體條包括該低阻導電結構體。
  4. 如請求項1所述之存儲塊，其中，非邊緣處的每列該半導體堆疊條狀結構包括第一半導體子結構、第二半導體子結構、設置在該第一半導體子結構與該第二半導體子結構之間的絕緣隔離結構；其中，非邊緣處的每列該半導體堆疊條狀結構中的每個該汲區半導體條被分割成第一汲區半導體子條和第二汲區半導體子條；非邊緣處的每列該半導體堆疊條狀結構中的每個該通道半導體條被分割成 第一通道半導體子條和第二通道半導體子條；非邊緣處的每列該半導體堆疊條狀結構中的每個該源區半導體條被分割成第一源區半導體子條和第二源區半導體子條。
  5. 如請求項4所述之存儲塊，其中，該第一汲區半導體子條和該第二汲區半導體子條分別包括第一汲區半導體層結構、第二汲區半導體層結構和第三汲區半導體層結構；其中，該第二汲區半導體層結構設置在該第一汲區半導體層結構與該第三汲區半導體層結構之間，該第一汲區半導體層結構和該第三汲區半導體層結構分別為矽半導體層結構，該第二汲區半導體層結構為鍺化矽半導體層結構；和/或該第一源區半導體子條和該第二源區半導體子條分別包括第一源區半導體層結構、第二源區半導體層結構和第三源區半導體層結構；其中，該第二源區半導體層結構設置在該第一源區半導體層結構與該第三源區半導體層結構之間，該第一源區半導體層結構和該第三源區半導體層結構分別為矽半導體層結構，該第二源區半導體層結構為鍺化矽半導體層結構。
  6. 如請求項5所述之存儲塊，其中，該第二汲區半導體層結構在該行方向上的長度小於該第一汲區半導體層結構和該第三汲區半導體層結構在該行方向上的長度，以在該第一汲區半導體層結構、該第二汲區半導體層結構和該第三汲區半導體層結構之間定義出汲區填充空間；在該汲區填充空間中，形成有汲區低阻導電層結構，該第一汲區半導體子條和該第二汲區半導體子條中的該低阻導電結構體包括該汲區低阻導電層結構；和/或該第二源區半導體層結構在該行方向上的長度小於該第一源區半導體層結構和該第三源區半導體層結構在該行方向上的長度，以在該第一源區半導體層結構、該第二源區半導體層結構和該第三源區半導體層結構之間定義出源區填充空間；在該源區填充空間，形成有源區低阻導電層結構，該第一源區半導體子條和該第二源區半導體子條中的該低阻導電結構體包括該源區低阻導電層結構。
  7. 如請求項6所述之存儲塊，其中，該汲區低阻導電層結構和/或該源區低阻導電層結構為高電導材質製成的低 阻導電層結構；該汲區低阻導電層結構或該源區低阻導電層結構包括第一導電層結構、第二導電層結構、第三導電層結構、第四導電層結構、和第五導電層結構，其中，該第一導電層結構形成在該第一汲區半導體層結構或該第一源區半導體層結構的部分上表面上，該第二導電層結構形成在該第二汲區半導體層結構或該第二源區半導體層結構的側面上，該第三導電層結構形成在該第三汲區半導體層結構或該第三源區半導體層結構的部分下表面上，該第四導電層結構形成在該第一汲區半導體層結構或該第一源區半導體層結構的側面上，該第五導電層結構形成在該第三汲區半導體層結構或該第三源區半導體層結構的側面上；該第一導電層結構、該第二導電層結構、該第三導電層結構、該第四導電層結構、和該第五導電層結構的材質包括金屬矽化物；或者該汲區低阻導電層結構或該源區低阻導電層結構包括第一導電層結構、第二導電層結構、和第三導電層結構，其中，該第一導電層結構形成在該第一汲區半導體層結構或該第一源區半導體層結構的部分上表面上，該第二導電層結構形成在該第二汲區半導體層結構或該第二源區半導體層結構的側面上，該第三導電層結構形成在該第三汲區半導體層結構或該第三源區半導體層結構的部分下表面上；其中，該第一導電層結構、該第二導電層結構、和該第三導電層結構分別至少包括第一低阻層，其中，該第一低阻層的材質包括氮化鈦或氮化鉭；或者該汲區低阻導電層結構或該源區低阻導電層結構包括導電層結構，其中，該導電層結構填充在該汲區填充空間或該源區填充空間中，該導電層結構的材質包括金屬。
  8. 如請求項7所述之存儲塊，其中，該第一導電層結構、該第二導電層結構、和該第三導電層結構還包括第二低阻層，其中，該第二低阻層附著於該第一低阻層表面上；該第二低阻層的材質包括鈦或鉭金屬，或者該第二低阻層的材質包括鈦和其它金屬的組合層，或者該第二低阻層的材質包括鉭和其它金屬的組合層。
  9. 如請求項7所述之存儲塊，其中，第一導電層結構與第三導電層結構彼此間隔，從而配合該第二導電層結構 定義出第一空間，以填充絕緣物質。
  10. 如請求項2所述之存儲塊，其中，該半導體堆疊條狀結構在其邊緣處被蝕刻成階梯狀結構，以引出該半導體堆疊條狀結構中的每個該汲區半導體條和每個該源區半導體條。
  11. 如請求項2所述之存儲塊，其中，在該高度方向上，兩相鄰的該存儲子陣列層包括依次層疊的汲區半導體層、通道半導體層、源區半導體層、通道半導體層和汲區半導體層，以共用同一該源區半導體層；每兩層該存儲子陣列層上設置一層層間隔離層，以與其它兩層該存儲子陣列層彼此隔離。
  12. 一種存儲單元，其特徵在於，包括：垂直於襯底堆疊的汲區部分、通道部分和源區部分，堆疊的該汲區部分、該通道部分和該源區部分的側面設置有閘極部分，其中，該汲區部分和/或該源區部分設置有低阻導電結構體，其中，該汲區部分、該通道部分和該源區部分分別為單晶半導體。
  13. 如請求項12所述之存儲單元，其中，該汲區部分包括第一汲區半導體層結構、第二汲區半導體層結構和第三汲區半導體層結構；其中，該第二汲區半導體層結構設置在該第一汲區半導體層結構與該第三汲區半導體層結構之間，該第一汲區半導體層結構和該第三汲區半導體層結構分別為矽半導體層結構，該第二汲區半導體層結構為鍺化矽半導體層結構；和/或該源區部分包括第一源區半導體層結構、第二源區半導體層結構和第三源區半導體層結構；其中，該第二源區半導體層結構設置在該第一源區半導體層結構與該第三源區半導體層結構之間，該第一源區半導體層結構和該第三源區半導體層結構分別為矽半導體層結構，該第二源區半導體層結構為鍺化矽半導體層結構。
  14. 如請求項13所述之存儲單元，其中，該第二汲區半導體層結構在第一方向上的長度小於該第一汲區半導體層結構和該第三汲區半導體層結構在該第一方向上的長度，以在該第一汲區半導體 層結構、該第二汲區半導體層結構和該第三汲區半導體層結構之間定義出汲區填充空間；在該汲區填充空間中，形成有汲區低阻導電層結構；和/或該第二源區半導體層結構在該第一方向上的長度小於該第一源區半導體層結構和該第三源區半導體層結構在該第一方向上的長度，以在該第一源區半導體層結構、該第二源區半導體層結構和該第三源區半導體層結構之間定義出源區填充空間；在該源區填充空間，形成有源區低阻導電層結構。
  15. 如請求項14所述之存儲單元，其中，該汲區低阻導電層結構和/或該源區低阻導電層結構為高電導材質製成的低阻導電層結構；該低阻導電層結構包括第一導電層結構、第二導電層結構、第三導電層結構、第四導電層結構、和第五導電層結構，其中，該第一導電層結構形成在該第一汲區半導體層結構或該第一源區半導體層結構的部分上表面上，該第二導電層結構形成在該第二汲區半導體層結構或該第二源區半導體層結構的側面上，該第三導電層結構形成在該第三汲區半導體層結構或該第三源區半導體層結構的部分下表面上，該第四導電層結構形成在該第一汲區半導體層結構或該第一源區半導體層結構的側面上，該第五導電層結構形成在該第三汲區半導體層結構或該第三源區半導體層結構的側面上；該第一導電層結構、該第二導電層結構、該第三導電層結構、該第四導電層結構、和該第五導電層結構的材質包括金屬矽化物；或者該低阻導電層結構包括第一導電層結構、第二導電層結構、和第三導電層結構，其中，該第一導電層結構形成在該第一汲區半導體層結構或該第一源區半導體層結構的部分上表面上，該第二導電層結構形成在該第二汲區半導體層結構或該第二源區半導體層結構的側面上，該第三導電層結構形成在該第三汲區半導體層結構或該第三源區半導體層結構的部分下表面上；其中，該第一導電層結構、該第二導電層結構、和該第三導電層結構分別至少包括第一低阻層，其中，該第一低阻層的材質包括氮化鈦或氮化鉭；或者該低阻導電層結構包括導電層結構，其中，該導電層結構填充在該汲區填充空間或該源區填充空間中，該導電層結構的材質包括金屬。
  16. 如請求項15所述之存儲單元，其中， 該第一導電層結構、該第二導電層結構、和該第三導電層結構還包括第二低阻層，其中，該第二低阻層附著於該第一低阻層表面上；該第二低阻層的材質包括鈦或鉭金屬，或者該第二低阻層的材質包括鈦和其它金屬的組合層，或者鉭和其它金屬的組合層。
  17. 一種存儲塊的製程方法，其特徵在於，包括：提供一半導體基材，其中，該半導體基材包括襯底、和形成在該襯底上的複數列半導體堆疊條狀結構，該複數列半導體堆疊條狀結構沿行方向間隔分佈，每列該堆疊條狀結構沿列方向延伸，且每列該堆疊條狀結構在高度方向上包括層疊的至少一汲區半導體條、至少一通道半導體條和至少一源區半導體條；在該半導體堆疊條狀結構中開設隔離開口，其中，該隔離開口在該半導體堆疊條狀結構的至少部分分割成第一半導體子結構和第二半導體子結構；通過該隔離開口在該第一半導體子結構和該第二半導體子結構中的汲/源區半導體子條上形成填充開口，在所述填充開口中形成低阻導電結構體。
  18. 如請求項17所述之製程方法，其中，該提供一半導體基材，包括：提供該襯底；沿該高度方向在該襯底上依次形成複數個存儲子陣列層，其中，每個該存儲子陣列層包括沿該高度方向層疊的汲區半導體層、通道半導體層和源區半導體層；在複數個該存儲子陣列層上形成第一硬屏蔽層，並在該第一硬屏蔽層和複數個該存儲子陣列層中開設複數個隔離擋牆孔洞和字線孔洞，以將每個該存儲子陣列層中的該汲區半導體層、通道半導體層和源區半導體層分別包括沿行方向分割成複數條汲區半導體條、通道半導體條和源區半導體條，其中，每條該汲區半導體條、通道半導體條和源區半導體條分別沿列方向延伸，複數層該存儲子陣列層中的一列該汲區半導體條、通道半導體條和源區半導體條構成一列該半導體堆疊條狀結構。
  19. 如請求項18所述之製程方法，其中，該每個汲/源區半導體層的形成方式，分別包括：以外延生長方式形成第一汲/源半導體子層，其中，該第一汲/源半導體子層 為矽半導體子層；在該第一汲/源半導體子層上以外延生長方式形成第二汲/源半導體子層，其中，該第二汲/源半導體子層為鍺化矽半導體子層；在該第二汲/源半導體子層上以外延生長方式形成第三汲/源半導體子層，其中，該第三汲/源半導體子層為矽半導體子層；其中，在將複數層該存儲子陣列層沿該行方向分割成複數列該半導體堆疊條狀結構後，該第一汲/源半導體子層、該第二汲/源半導體子層和該第三汲/源半導體子層分別被分割成複數列的第一汲/源半導體子層條、第二汲/源半導體子層條和第三汲/源半導體子層條；該半導體堆疊條狀結構中的每個該汲區半導體條和/或每個該源區半導體條分別包括對應的該第一汲/源區半導體子層條、該第二汲/源區半導體子層條和該第三汲/源區半導體子層條；在非邊緣處的每列該半導體堆疊條狀結構中開設隔離開口將對應的該半導體堆疊條狀結構的至少部分分割成第一半導體子結構和第二半導體子結構後，該第一半導體子結構中的每個汲/源區半導體子層條和/或每個源區半導體子條分別包括對應的第一汲/源半導體層結構、第二汲/源半導體層結構和第三汲/源半導體層結構。
  20. 如請求項19所述之製程方法，其中，該通過該隔離開口將該第一半導體子結構和該第二半導體子結構中的汲/源區半導體子條上形成填充開口，在該填充開口中形成低阻導電結構體，包括：利用該隔離開口，將該第一半導體子結構和該第二半導體子結構中的第一犧牲半導體層和第二犧牲半導體層替換成絕緣隔離層，將該第一半導體子結構和該第二半導體子結構中的該第二汲/源半導體層結構的部分替換成保護介質層，並將該第一半導體子結構和該第二半導體子結構中的通道半導體子條的部分替換成絕緣隔離層；移除該第一半導體子結構和該第二半導體子結構中第一凹陷槽中的該保護介質層並加深該第一凹陷槽，以形成汲/源區填充空間；在該汲/源區填充空間中，沉積高電導材質，形成該低阻導電結構體。
  21. 如請求項20所述之製程方法，其中，該利用該隔離開口，將該第一半導體子結構和該第二半導體子結構中的第 一犧牲半導體層和第二犧牲半導體層替換成絕緣隔離層，將該第一半導體子結構和該第二半導體子結構中的該第二汲/源半導體層結構的部分替換成保護介質層，並將該第一半導體子結構和該第二半導體子結構中的該通道半導體子條的部分替換成絕緣隔離層，包括：利用該隔離開口，將該第一半導體子結構和該第二半導體子結構中的第一犧牲半導體層、第二犧牲半導體層和該第二汲/源半導體層結構的部分進行蝕刻，以去除部分的該第一犧牲半導體層、該第二犧牲半導體層和該第二汲/源半導體層結構；在去除的部分的該第一犧牲半導體層、該第二犧牲半導體層和該第二汲/源半導體層結構所形成的第一凹陷槽中，形成保護介質層；去除該第一犧牲半導體層和該第二犧牲半導體層對應的該第一凹陷槽中的保護介質層，以露出殘留的該第一犧牲半導體層和該第二犧牲半導體層；移除殘留的該第一犧牲半導體層和該第二犧牲半導體層；在移除的該第一犧牲半導體層和該第二犧牲半導體層所在區域進行沉積，以在移除的該第一犧牲半導體層和該第二犧牲半導體層所在區域填滿絕緣材質，從而將該第一犧牲半導體層和該第二犧牲半導體層替換成絕緣隔離層，並在該隔離開口的側壁上形成絕緣隔離層。
  22. 如請求項21所述之製程方法，其中，該利用該隔離開口，將該第一半導體子結構和該第二半導體子結構中的第一犧牲半導體層和第二犧牲半導體層替換成絕緣隔離層，將該第一半導體子結構和該第二半導體子結構中的該第二汲/源半導體層結構的部分替換成保護介質層，並將該第一半導體子結構和該第二半導體子結構中的該通道半導體子條的部分替換成絕緣隔離層，還包括：去除該隔離開口的側壁上形成的該絕緣隔離層；將該第一半導體子結構和該第二半導體子結構中的該通道半導體子條的部分進行蝕刻，以去除部分的該通道半導體子條，在該通道半導體子條被去除的部分形成第二凹陷槽；在該第二凹陷槽所在區域進行沉積，以在該第二凹陷槽填充絕緣材質，並在該第二凹陷槽中和該隔離開口的側壁上形成該絕緣隔離層。
  23. 如請求項20所述之製程方法，其中，該移除該第一半導體子結構和該第二半導體子結構中該第一凹陷槽中的該保護介質層並加深該第一凹陷槽，以形成汲/源區填充空間，包括：去除該隔離開口的側壁上形成的該絕緣隔離層；去除該第一凹陷槽中的該保護介質層；將該第一半導體子結構和該第二半導體子結構中該第一凹陷槽內部分繼續進行蝕刻，以去除部分的該第二汲/源半導體層結構，加深第一凹陷槽，形成汲/源區填充空間。
  24. 如請求項20所述之製程方法，其中，該汲/源區填充空間中，沉積高電導材質，形成該低阻導電結構體，包括：在該汲/源填充空間的內表面及該隔離開口側壁上沉積金屬；熱處理，以使該金屬與該第一半導體子結構和該第二半導體子結構中的汲/源區半導體子條的矽材質反應形成金屬矽化物層，其中，該絕緣隔離層的側壁上殘留有該金屬；去除該絕緣隔離層的側壁上殘留的該金屬，保留該金屬矽化物層，以形成該低阻導電結構體，其中，該低阻導電結構體包括第一導電層結構、第二導電層結構、第三導電層結構、第四導電層結構、和第五導電層結構，該第一導電層結構形成在第一汲區半導體層結構或第一源區半導體層結構的部分上表面上，該第二導電層結構形成在第二汲區半導體層結構或第二源區半導體層結構的側面上，該第三導電層結構形成在第三汲區半導體層結構或第三源區半導體層結構的部分下表面上，該第四導電層結構形成在該第一汲區半導體層結構或該第一源區半導體層結構的側面上，該第五導電層結構形成在該第三汲區半導體層結構或該第三源區半導體層結構的側面上。
  25. 如請求項20所述之製程方法，其中，該汲/源區填充空間中，沉積高電導材質，形成該低阻導電結構體，包括：在該汲/源填充空間的內表面沉積第一低阻層，其中，該第一低阻層的材質包括氮化鈦或氮化鉭；從該隔離開口向該第一半導體子結構和該第二半導體子結構方向蝕刻，去除該隔離開口側壁上的氮化鈦或氮化鉭材質，以形成該低阻導電結構體，其中， 該低阻導電結構體包括第一導電層結構、第二導電層結構、和第三導電層結構，該第一導電層結構形成在第一汲區半導體層結構或第一源區半導體層結構的部分上表面上，該第二導電層結構形成在第二汲區半導體層結構或第二源區半導體層結構的側面上，該第三導電層結構形成在第三汲區半導體層結構或第三源區半導體層結構的部分下表面上；其中，該第一導電層結構、該第二導電層結構、和該第三導電層結構分別包括該第一低阻層。
  26. 如請求項25所述之製程方法，其中，在該汲/源填充空間的內表面沉積第一低阻層後，在該第一低阻層和隔離開口側壁上沉積第二低阻層，其中該第二低阻層的材質包括鈦或鉭金屬，或者該第二低阻層的材質包括鈦和其它金屬的組合層，或者鉭和其它金屬的組合層；從該隔離開口向該第一半導體子結構和該第二半導體子結構方向蝕刻，去除該隔離開口側壁上的該第二低阻層，以形成該低阻導電結構體，其中，該低阻導電結構體包括第一導電層結構、第二導電層結構、和第三導電層結構，該第一導電層結構形成在該第一汲區半導體層結構或該第一源區半導體層結構的部分上表面上，該第二導電層結構形成在該第二汲區半導體層結構或該第二源區半導體層結構的側面上，該第三導電層結構形成在該第三汲區半導體層結構或該第三源區半導體層結構的部分下表面上；其中，該第一導電層結構、該第二導電層結構、和該第三導電層結構分別包括該第一低阻層和第二低阻層。
  27. 如請求項20所述之製程方法，其中，該汲/源區填充空間中，沉積高電導材質，形成該低阻導電結構體，包括：在該汲/源填充空間內及該隔離開口側壁上沉積金屬；從該隔離開口向該第一半導體子結構和該第二半導體子結構方向蝕刻，去除該隔離開口側壁上的該金屬，以形成該低阻導電結構體，其中，該低阻導電結構體包括填充在該汲/源區填充空間中的導電層結構，該導電層結構的材質包括該金屬。
  28. 如請求項24或25所述之製程方法，其中，該汲/源區填充空間中，沉積高電導材質，形成該低阻導電結構體，還包括：在該第一導電層結構和該第三導電層結構之間的第一空間，和該隔離開口中填充絕緣材質，以形成該絕緣隔離層。
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