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CN109698200A - 晶体管、半导体组件及形成内存组件的方法 - Google Patents

晶体管、半导体组件及形成内存组件的方法 Download PDF

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CN109698200A CN201810987010.7A CN201810987010A CN109698200A CN 109698200 A CN109698200 A CN 109698200A CN 201810987010 A CN201810987010 A CN 201810987010A CN 109698200 A CN109698200 A CN 109698200A
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Abstract

本发明公开了一种晶体管、半导体组件及形成内存组件的方法，晶体管包括基板、栅极与栅极介电层。基板具有多个源极/漏极区与信道区，信道区位于这些源极/漏极区之间。栅极介电层位于栅极与基板之间，其中基板朝着远离栅极介电层的方向渐缩。借由上述结构，晶体管的结构密度可以被改善。

Description

晶体管、半导体组件及形成内存组件的方法
技术领域
本发明涉及晶体管及非易失性内存组件技术领域，特别是涉及一种闪存组件。
背景技术
半导体内存组件可分为挥发性内存组件(volatile memory devices)与非易失性内存组件两类。相较于挥发性内存组件，非易失性内存广泛用于固态硬盘(solid statedevices；SSD)与云端储存，因为非易失性内存在保留数据时不需要电力。闪存是非易失性内存组件的一种，且具有多种优点，例如高整合性、传送速度快，以及易于编程、抹除和读取。为了进一步提高闪存中的位密度与降低位成本，3D-NAND闪存已成为未来非易失性内存组件中的杰出候选者。
发明内容
本发明的目的在于，借由上述结构，改善晶体管的结构密度。
依据本发明的一些实施方式，一种晶体管包括基板、栅极与栅极介电层。基板具有多个源极/漏极区与信道区，信道区位于这些源极/漏极区之间。栅极介电层位于栅极与基板之间，其中基板朝着远离栅极介电层的方向渐缩。
依据本发明的一些实施方式，栅极介电层、基板与栅极形成半椭圆轮廓。
依据本发明的一些实施方式，栅极嵌设于栅极介电层内。
依据本发明的一些实施方式，栅极介电层嵌设于基板内。
依据本发明的一些实施方式，栅极包括凸面，凸面与栅极介电层接触。
依据本发明的一些实施方式，基板包括凹面，凹面与栅极介电层接触。
依据本发明的一些实施方式，栅极及基板分别包括凸面及凹面，栅极介电层位于凸面及凹面之间。
依据本发明的一些实施方式，晶体管还包含第一隔离层，基板嵌设于第一隔离层内，其中第一隔离层具有蜿蜒状形状。
依据本发明的一些实施方式，晶体管还包含第二隔离层，其中栅极位于第二隔离层与栅极介电层之间，且第二隔离层具有与第一隔离层不同的形状。
依据本发明的一些实施方式，第二隔离层具有直条形形状。
依据本发明的另一实施方式，一种半导体组件包括第一隔离层以及多个晶体管。第一隔离层具有第一侧与第二侧，且呈非对称。这些晶体管分别嵌设于第一隔离层中呈非对称的第一侧与第二侧。这些晶体管的每一个包括呈水平顺序排列的栅极、栅极介电层与掺杂硅基板。
依据本发明的一些实施方式，第一隔离层具有蜿蜒状形状。
依据本发明的一些实施方式，半导体组件更包括多个第二隔离层，其中，第一隔离层位于这些第二隔离层之间，且这些第二隔离层具有与第一隔离层不同的形状。
依据本发明的一些实施方式，每一个第二隔离层具有直条形形状。
依据本发明的一些实施方式，每一个晶体管具有半椭圆形状。
依据本发明的一些实施方式，第一隔离层的第一侧具有多个第一凹口，晶体管的第一组位于这些第一凹口，第一隔离层的第二侧具有多个第二凹口，晶体管的第二组位于这些第二凹口，且这些第一凹口与这些第二凹口成非对称排列。
依据本发明的一些实施方式，每一晶体管的掺杂硅基板包含多个源极/漏极区且呈垂直排列。
依据本发明的另一实施方式，一种形成内存组件的方法包括形成交替排列的多个氮化硅层与多晶硅层的堆栈、刻蚀在氮化硅层与多晶硅层堆栈中的蜿蜒状沟槽、在蜿蜒状沟槽中形成第一隔离层、移除氮化硅层的其中一层，以在相邻的这些多晶硅层的相邻两层中形成凹口，以及在凹口中顺序形成掺杂多晶硅层、栅极介电层与导电层。
依据本发明的另一实施方式，形成内存组件的方法更包括刻蚀直条形沟槽(stripe-shaped)，直条形沟槽位在这些氮化硅层与这些多晶硅层的堆栈中，以及在形成掺杂硅层、栅极介电层与导电层之后，形成第二隔离层于直条形沟槽中。
依据本发明的一些实施方式，形成导电层以使导电层的第一部分与第二部分环绕掺杂硅层，且第一隔离层位于导电层的第一部分与第二部分之间。
本发明的实施方式中提供了一些优势。然而，应了解到其他实施方式可以提供不同的优势，并非所有的优势都必须在此揭露，且没有一个特定的优势是所有实施方式的必要条件。
应当了解前面的一般描述和以下的详细描述都是示例，并且旨在提供对本发明的进一步解释。
附图说明
图1A至图1C、图2A至图2C、图3A至图3C示出了根据本发明一些实施方式的扇状场效晶体管(fan structure field effect transistor；FanFET)的各种类型。
图4A至图4C、图5A及图5B、图6A至图6C以及图7示出了根据本发明一些实施方式的扇状场效晶体管的各种类型。
图8示出了根据本发明一些实施方式的非易失性内存组件的内存单元数组的等效电路图。
图9至图11示出了根据本发明一些实施方式的非易失性内存组件的内存单元串的3D结构的立体示意图。
图12A至图16A示出了根据本发明一些实施方式的内存组件制造的各个阶段的俯视示意图。
图12B至图16B示出了根据本发明一些实施方式沿图12A至图16A的B-B线所示出了的剖面图。
图17A至图22A及图23示出了根据本发明一些实施方式沿着移除其中一层氮化硅层的水平位置的内存组件的水平剖面图。
图17B至图22B示出了根据本发明一些实施方式沿图17A至图22A的B-B线所示出了的剖面图。
图14C、16C、17C、18C、20C、21C及图22C示出了根据本发明一些实施方式沿图14A、16A、17A、18A、20A、21A及图22A的C-C线所示出了的剖面图。
图19C是图19B的局部放大图。
图14D、16D、17D、18D、19D、20D、21D及22D示出了根据本发明一些实施方式沿图14A、16A、17A、18A、19A、20A、21A及22A的D-D线所示出了的剖面图。
图19E示出了根据本发明一些实施方式沿图19A的E-E线所示出了的剖面图。
图24A示出了根据本发明一些实施方式的内存组件的后段工艺(back end ofline；BEOL)俯视图布线的俯视图。
第24B图示出了根据本发明一些实施方式的内存组件的后段工艺的剖面图。
【符号说明】
1、2、3、4a、4b、4c、5a、5b、6a、6b、6c、7：扇状场效晶体管
10、202：基板 20：介电层
100：内存单元数组 120：内存单元串
140：内存单元块 200：非易失性内存组件
220、350：垂直通道 222：栅极介电层
226：衬垫层 228、230：隔离层
232：嵌入部分 234：连接部分
236：凸面 238：凹面
240、242：侧 310：地线
319：第一多晶硅层 320：第二多晶硅层
322：第一栅极介电层 324：地选择线
326：第一衬垫层 328、330：浅沟槽隔离层
332、432、532：氮化硅层 334、434、534：第三多晶硅层
335：硬屏蔽层 336：第二衬垫层
338：第一深沟槽隔离层 346：第二深沟槽隔离层
340、440、540：第四多晶硅层 342：第二栅极介电层
344、444、544：导电层 345：字符线
351：侧壁 351p：波峰
351t：波谷 353：基板注入区
355：源极/漏极区 357：信道区
360：扇状场效晶体管单元 370：第一单位
380：第二单位 602、604：隔离层
T0、T1、T2：沟槽 R1：凹口
S/D：源极/漏极区 C：信道区
G：栅极 M1至Mn：内存单元
WL、W1至Wn、w0至w5：字符线 BL、B1至Bm、b1至b12：位线
SGL、s1至s4：选择栅极线 CR：单元区
M1、M2：金属层 PR1、PR2：周边区
MCS：内存单元串 SST：串选择晶体管
GST：地选择晶体管 CSL：共源极线
SSL：串选择线 GSL：地选择线
CCV：级联接触通孔
具体实施方式
现在将参照本发明的实施方式，其示例被示出了在图式中。本发明在图式及说明书中尽量使用相同的图式组件号码，来表示相同或相似的部分。
另外，空间相对用语，如“下”、“下方”、“低”、“上”等，是用以方便描述组件或特征与其他组件或特征在图式中的相对关系。除了图式中所示的方位以外，这些空间相对用语也可用来帮助理解组件在使用或操作时的不同方位。当组件被转向其他方位(例如旋转90度或其他方位)时，本发明所使用的空间相对叙述也可帮助理解。
图1A至图1C、图2A至图2C、图3A至图3C示出了扇状场效晶体管(fan structurefield effect transistor；FanFET)的各种类型。扇状场效晶体管应用于晶体管和内存的集成电路。图1A、2A及3A示出了根据本发明一些实施方式的扇状场效晶体管各种类型的侧面图。图1B、2B及图3B示出了根据本发明一些实施方式的扇状场效晶体管各种类型的俯视图。图1C、2C及3C示出了根据本发明一些实施方式的扇状场效晶体管各种类型的剖面图。
请参照图1A至图1C，扇状场效晶体管1包括基板10、源极/漏极区S/D、位于基板10的信道区C、栅极G，以及位于栅极G与基板10之间的介电层20(在本发明称为栅极介电层)。基板10朝着远离介电层20的方向渐缩。举例而言，如图1B所示出了，在一些实施方式的俯视图中，基板10的形状可以是等边三角形、锐角三角形与钝角三角形。信道区C位于源极/漏极区S/D之间且掺杂有与源极/漏极区S/D不同类型的掺杂物。可选择性地，远离信道区C与源极/漏极区S/D的基板10的区域可以用适当的掺杂剂掺杂。基板10具有邻近源极/漏极区S/D及通道C的侧壁，且介电层20接触此侧壁。栅极G与介电层20接触。
在一些实施方式中，基板10可以由例如多晶硅所制成。源极/漏极区S/D可以掺杂n型掺杂剂(例如：磷或砷)或是p型掺杂剂(例如：硼)。信道区C掺杂有与源极/漏极区S/D不同导电性的掺杂剂。远离信道区C与源极/漏极区S/D的基板10的区域可以选择与信道区C相通的掺杂剂掺杂。
在一些实施方式中，介电层20可以是单层的薄膜或是多层的薄膜。举例而言，在一些实施方式中，介电层20是单层的氧化层，而在其他的实施方式中，介电层20是由氧化层(在一些实施方式中称为穿隧氧化层(tunnel oxide))与氧化层和栅极G之间的氮化物层所制成的两层的薄膜。在一些实施方式中，介电层20为高介电系数(high-k)的介电层或与多层的薄膜的组合。举例而言，介电层20可包括一层金属氧化物或Hf、Al、Zr的硅酸盐或以上任意组合，及以上多层组合。其他适当材料包括金属氧化物型态或金属合金氧化物型态的La、Mg、Ba、Ti、Pb、Zr及以上任意组合。例示性材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O5、Y2O3、HfO2、ZrO2、HfSiON、YGexOy、YSixOy、LaAlO3以及类似物。
在一些实施方式中，栅极G可由导电材料制成，例如掺杂多晶硅、氮化钽(TaN)、其他导电氮化物、钨，或其他金属及以上任意组合。例如，栅极G可由TaN所制成。
图2A至图2C示出了另一扇状场效晶体管2。除了基板10的形状不同之外，扇状场效晶体管2与扇状场效晶体管1的许多特征相似。在如图2A至图2C所示的一些实施方式中，基板10的形状在俯视图中是梯形的。详细地说，基板10包括与介电层20接触的长基底，以及短于长基底且远离介电层20的短基底。由于梯形的形状，如第2B图所示，基板10也沿远离介电层20的方向渐缩。
图3A至图3C示出了另一扇状场效晶体管3，除了基板10的形状不同之外，扇状场效晶体管3与扇状场效晶体管1的许多特征相似。在如图3A至图3C所示出了的一些实施方式中，基板10的形状可以是半球形、半椭圆形、半圆柱形、半椭圆形、半椭圆柱形(semi-ellipsoid cylinder-like；SECL)等等。由于半球形的形状，如第3B图所示，基板10也沿远离介电层20的方向渐缩。
图4A至图4C、图5A及图5B、图6A至图6C以及图7示出了根据本发明一些实施方式的扇状场效晶体管4a至4c、5a与5b、6a至6c及7的各种类型。图4A示出了另一扇状场效晶体管4a，除了在剖面图中基板10的形状不同之外，扇状场效晶体管4a与图1A至图1C、图2A至图2C及图3A至图3C所示的扇状场效晶体管1、2及/或3的许多特征相似。在如第4A图所示出了的一些实施方式中，基板10的形状在剖面图中可以是三角形。详细地说，三角形基板10在剖面图中具有两斜边，并在离介电层20最远的尖端处会合。图4B示出了另一扇状场效晶体管4b，除了在剖面图中基板10的形状不同之外，扇状场效晶体管4b与扇状场效晶体管4a的许多特征相似。详细地说，三角形基板10具有实质上为直线的边与斜边，并在离介电层20最远的尖端处会合。图4C示出了另一扇状场效晶体管4c，除了在剖面图中基板10的形状不同之外，扇状场效晶体管4c与扇状场效晶体管4b的许多特征相似。详细地说，在剖面图中，三角形基板10具有实质上为直线的边与斜边，并在离介电层20最远的尖端处会合，且在剖面图中，实质上为直线的边的位置比斜边的位置低。
图5A示出了另一扇状场效晶体管5a，除了在剖面图中基板10的形状不同之外，扇状场效晶体管5a与图1A至图1C、图2A至图2C及图3A至图3C所示出了的扇状场效晶体管1、2及/或3的许多特征相似。在如图5A所示出了的一些实施方式中，基板10的形状在剖面图中可以是梯形。详细地说，基板10包括与介电层20接触的一长基底，以及一短于长基底且远离介电层20的短基底。应了解到，若扇状场效晶体管5a具有如图1B或图3B所示的俯视图轮廓，则梯形基板10的短基底在剖面图中会类似于在立体图中的线。相对地，若扇状场效晶体管5a具有如图2B所示出了的俯视图轮廓，则梯形基板10的短基底在剖面图中会类似于在立体图中的表面。
图5B示出了另一扇状场效晶体管5b，除了在剖面图中基板10的形状不同之外，扇状场效晶体管5b与扇状场效晶体管5a的许多特征相似。详细地说，如图5B所示，基板10包括与介电层20接触的短基底与远离介电层20的长基底。应了解到，若扇状场效晶体管5b具有如图1B或图3B所示出的俯视图轮廓，则梯形基板10的长基底在剖面图中会类似于在立体图中的线。相对地，若扇状场效晶体管5b具有如图2B所示出了的俯视图轮廓，则梯形基板10的长基底在剖面图中会类似于在立体图中的表面。
图6A示出了另一扇状场效晶体管6a，除了在剖面图中基板10的形状不同之外，扇状场效晶体管6a与图1A至图1C、图2A至图2C及图3A至图3C所示的扇状场效晶体管1、2及/或3的许多特征相似。在如图6A所示的一些实施方式中，在剖面图中，基板10具有离介电层20最远的弯曲端。图6B示出了另一扇状场效晶体管6b，除了在剖面图中基板10的形状不同之外，扇状场效晶体管6b与扇状场效晶体管6a的许多特征相似。详细地说，基板10朝远离介电层20的方向渐缩，并且在剖面图中还具有离介电层20最远的弯曲端。第6C图示出了另一扇状场效晶体管6c，除了在剖面图中基板10的形状不同之外，扇状场效晶体管6c与扇状场效晶体管6a的许多特征相似。详细地说，基板10朝向介电层20的方向渐缩，并且在剖面图中还具有离介电层20最远的弯曲端。
图7示出了另一扇状场效晶体管7，除了在俯视图中基板10的形状不同之外，扇状场效晶体管7与图1A至图1C、图2A至图2C、图3A至图3C、图4A至图4C、图5A和图5B及图6A至图6C所示的扇状场效晶体管1、2、3、4a至4c、5a和5b及/或6a至6c的许多特征相似。在如图7所示出了的一些实施方式中，基板10朝远离介电层20的方向渐缩，并且在俯视图中更具有弯曲端。
应了解到，图1A至图1C、图2A至图2C、图3A至图3C、图4A至图4C、图5A和图5B、图6A至图6C及图7仅是扇状场效晶体管的示例，并非旨在限制本发明的权利范围。其他的扇状场效晶体管的变形也应包括在本发明的权利范围内。
图8示出了根据本发明一些实施方式的非易失性内存组件的内存单元数组100的等效电路图。具体来说，图8是具有垂直信道(vertical channel；VC)结构的3D-NAND闪存组件的等效电路图。
请参照图8，内存单元数组100在垂直方向(即Z方向)上可以包括多个内存单元串120。连接到多个字线W1至Wn的内存单元块140可以由多个内存单元串120所构成。每个内存单元串120可以包括串选择晶体管SST(string selection transistor；SST)、多个内存单元M1至Mn，以及地选择晶体管GST(ground selection transistor；GST)。串选择晶体管SST、多个内存单元M1至Mn与地选择晶体管GST可以在Z方向上串联设置。多个字线W1至Wn可以分别连接到内存单元MI至Mn，以分别控制内存单元M1至Mn。内存单元M1至Mn的数目可以根据半导体存储元件的容量调整。
在Y方向上延伸的多个字线B1至Bm可以连接到第一至m列内存单元串120的顶侧，例如可连接到串选择晶体管SST的漏极。此外，共源极线CSL(common source line；CSL)可以连接到内存单元串120的一底侧，例如可连接到地选择晶体管GST的源极。在一些实施方式中，每个内存单元串120可包括多个的内存单元，例如4至8192个内存单元。上列所述的内存单元的数字仅为示例，并非旨在限制本发明的权利范围。
在X方向上延伸的字符线可以共同连接到内存单元串120的内存单元M1至Mn当中排列在同一层的内存单元(例如，排列在同一层作为M1的内存单元)的栅极电极。根据字符线W1至Wn的驱动，数据可以编程或读取到内存单元M1至Mn中，或者可以从内存单元M1至Mn中抹除。
在每个内存单元串120中，串选择晶体管SST可以设置于位线(例如，B1)与最上面的内存单元Mn之间。内存单元块140中的每个串选择晶体管SST可以通过连接到串选择晶体管SST栅极的串选择线SSL，而控制在位线B1至Bm与内存单元M1至Mn之间的数据传输。
地选择晶体管GST可以设置在最下面的内存单元M1与共源极线CSL之间。内存单元块140中的每个地选择晶体管GST可以通过连接到地选择晶体管GST栅极的地选择线GSL，而控制在共源极线CSL与内存单元M1至Mn之间的数据传输。
图9至图11示出了根据本发明一些实施方式的非易失性内存组件200的内存单元串120(如图8所示)之3D结构的立体示意图。具体来说，图9示出了地选择晶体管GST、内存单元M1至Mn及串选择晶体管SST的串行。图10示出了本质上与图9相同的结构，除了串选择晶体管SST的图示被省略。图11示出了本质上与图9相同的结构，除了串选择晶体管SST与内存单元M1至Mn的图示被省略。在图9至11图中，一些在图8中所构成内存单元串120的组件图标被省略。
请参照图9，非易失性内存组件200可以包括多个内存单元串MCS，每个内存单元串MCS包括一延伸于Z方向的垂直通道220。每个垂直通道220具有一串半椭圆柱体的形状(semi-ellipsoid cylinders-like shape)的内存单元。从基板202起在Z方向上延伸的多个内存单元串MCS可以沿着X-Y平面排列。内存单元串MCS对应于图8的内存单元串120。每个内存单元串MCS可以包括地选择晶体管GST、多个内存单元M1至Mn以及串选择晶体管SST。地选择线GSL、字符线W1至Wn以及串选择线SSL电性连接于内存单元串MCS。
基板202的主表面可以在X-Y平面上延伸。在本实施方式中，基板202可以是硅基板。在其他实施方式中，基板202可包括其他半导体元素，例如：锗(germauium)，或包括半导体化合物，例如：碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(galliumphosphide)、磷化铟(indium phosphide)、砷化铟(indium phosphide)、及/或锑化铟(indium antimonide)，或其他半导体合金，例如：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP，以及以上任意组合。在其他实施方式中，基板202包括绝缘层覆硅(semiconductor-on-insulator；SOI)基板，例如具有埋层(buried layer)。
具有半圆形轮廓的垂直通道220可以在垂直于基板202的主表面的Z方向上延伸。垂直信道220彼此分离地设置。详细来说，嵌设于隔离层228相对侧中的垂直通道220沿着Y方向彼此呈非对称排列。
栅极介电层222可以嵌设于垂直通道220。栅极介电层222可置于X-Y平面上，且在垂直于基板202的Z方向上延伸。在一些实施方式中，栅极介电层222是内存单元M1至Mn的多层的薄膜。举例而言，内存单元M1至Mn的栅极介电层222可以是包括氧化硅层(在一些实施方式中称为穿隧氧化层(tunnel oxide))与氮化硅层所制成的两层的薄膜。在一些实施方式中，地选择晶体管GST与串选择晶体管SST中的栅极介电层222为单层的薄膜。举例而言，地选择晶体管GST与串选择晶体管SST中的栅极介电层222为单层的氧化硅。
在一些实施方式中，栅极介电层222包括氧化硅、氮化硅、高介电系数的介电材料或以上任意组合。在一些其他的实施方式中，栅极介电层222可包括高介电系数的材料。举例而言，栅极介电层222可包括一层或多层金属氧化物或Hf、Al、Zr的硅酸盐或以上任意组合。其他适当材料包括金属氧化物型态或金属合金氧化物型态的La、Mg、Ba、Ti、Pb、Zr及以上任意组合。例示性材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O5、Y2O3、HfO2、ZrO2、HfSiON、YGexOy、YSixOy、LaAlO3以及类似物。栅极介电层222的形成方法可包括分子束多晶(molecular-beam epitaxy；MBE)、原子层沉积(atomic layer deposition；ALD)、物理气相沉积(physical vapor deposition；PVD)、化学气相沉积(chemical vapor deposition；CVD)以及类似方法，其中化学气相沉积可以例如是有机金属化学气相沉积(metal organic chemical vapor deposition；MOCVD)、等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition；PECVD)、常压化学气相沉积(atmospheric pressure chemical vapor deposition；APCVD)、低压化学气相沉积(low-pressure chemical vapor deposition；LPCVD)、超高真空化学气相沉积(ultrahigh vacuum chemical vapor deposition；UHCVD)、微波等离子体化学气相沉积(microwave plasma chemical vapor deposition；MPCVD)、远程等离子体化学气相沉积(remote plasma chemical vapor deposition；RPCVD)与快速升温化学气相沉积(rapid-thermal chemical vapor deposition；RTCVD)。
串选择线SSL、字符线W1至Wn与地选择线GSL嵌设在垂直排列的栅极介电层222的不同区域中，如图9至图11所示。串选择线SSL、字符线W1至Wn与地选择线GSL各自包括嵌设于垂直通道220中的嵌入部分232。在一些实施方式中，串选择线SSL、字符线W1至Wn与地选择线GSL各自还包括与嵌入部分232交替排列的多个连接部分234。连接部份234比嵌入部份232更薄。在一些实施方式中，所述的每一字符线W1至Wn的嵌入部份232分别嵌设于多个垂直通道220中。字符线W1至Wn可以是掺杂多晶硅或其他导电材料，例如氮化钽或其他导电氮化物、钨或其他金属，或是前述任意组合。举例而言，字符线W1至Wn可使用氮化钽(TaN)作为所示实施方式中的材料。
在一些实施方式中，衬垫层226可形成在垂直通道220相对于栅极介电层222的侧壁上。衬垫层226可包括氧化硅、氮化硅或以上任意组合。
栅极介电层222可以位于垂直通道220与串选择线SSL之间，垂直信道220与字符线W1至Wn之间，以及垂直通道220与地选择线GSL之间。在一些实施方式中，栅极介电层222位于嵌入部份232与垂直通道220之间。如图8所示，串选择线SSL以及相邻于串选择线SSL的垂直通道220与栅极介电层222共同形成或定义串选择晶体管SST。如图8所示，字符线W1至Wn以及邻近于字符线W1至Wn的垂直通道220与栅极介电层222共同形成或定义内存单元M1至Mn。如图8所示，地选择线GSL以及相邻于地选择线GSL的垂直通道220与栅极介电层222共同形成或定义地选择晶体管GST。在一些实施方式中，嵌入部份232可包括与栅极介电层222接触的凸面236。此外，垂直通道220可包括与栅极介电层222接触的凹面238。详细来说，每一嵌入部份232可包括凸面236与凹面238，以及每一垂直通道220可包括位于凸面236及凹面238之间的栅极介电层222。
可形成隔离层228以分隔字符线(例如Wn)、串选择线SSL或地选择线GSL的不同区域。隔离层228的一部分用以分隔字符线，可被认为是深沟槽隔离(deep trenchisolation；DTI)层。隔离层228的顶部用以分隔串选择线SSL，可被认为是浅沟槽隔离(shallow trench isolation；STI)层。隔离层228的底部用以分隔地选择线GSL，也可被认为是浅沟槽隔离层。在一些实施方式中，隔离层228可形成在基板202之上，且具有非对称的相对侧240及242。垂直通道220分别嵌设于非对称侧240及242中。详细来说，具有非对称侧240及242的隔离层228在俯视图中具有蜿蜒状的轮廓，且垂直通道220分别嵌设于隔离层228的非对称侧240及242中。隔离层228可借由沉积氧化硅层、氮化硅层或氧氮化硅层等，或是以上任意组合来形成。举例而言，隔离层228可以借由沉积四乙氧基硅烷(tetraethoxysilane；TEOS)形成。隔离层228的形成方法包括物理气相沉积(PVD)、化学气相沉积(CVD)等等。
另一隔离层230可以与隔离层228平行地形成。隔离层230具有与隔离层228不同的形状。举例而言，隔离层230在俯视图中具有直条形形状，以及隔离层228在俯视图中具有蜿蜒状形状。隔离层230的一部分用以分隔字符线，可被认为是深沟槽隔离层。隔离层230的顶部用以分隔串选择线SSL，可被认为是浅沟槽隔离层。隔离层230的底部用以分隔地选择线GSL，也可被认为是浅沟槽隔离层。隔离层230可借由沉积氧化硅层、氮化硅层或氧氮化硅层等，或是以上任意组合来形成。举例而言，隔离层230可以借由沉积TEOS来形成。隔离层230的形成方法包括物理气相沉积(PVD)、化学气相沉积(CVD)等等。
请参照图10，其中示出了非挥发内存组件200的一部分立体示意图。此实施方式类似于图9中所示的实施方式，除了串选择晶体管SST未图10中示出，以示出了内存单元Mn在俯视图的轮廓。此实施方式的其他方面为了简单起见而省略。
请参照图11，其中示出了非易失性内存组件200的一部分立体示意图。此实施方式类似于图9中所示出了的实施方式，除了串选择晶体管SST与内存单元M1至Mn未在图11中示出，以示出了地选择晶体管GST在俯视图的轮廓。此实施方式的其他方面为了简单起见而省略。
图12A至图16A示出了根据本发明一些实施方式的内存组件制造的各个阶段上视示意图。图12B至图16B示出了根据本发明一些实施方式沿图12A至图16A的B-B线所示出了的剖面图。图17A至图22A及图23示出了根据本发明一些实施方式沿着移除其中一层氮化硅层的水平位置的内存组件的水平剖面图。图17B至图22B示出了根据本发明一些实施方式沿第17A至22A的B-B线所示出了的剖面图。图14C、16C、17C、18C、20C、21C及图22C示出了根据本发明一些实施方式沿图14A、16A、17A、18A、20A、21A及图22A的C-C线所示出的剖面图。图19C是图19B的局部放大图。图14D、16D、17D、18D、19D、20D、21D及22D示出了根据本发明一些实施方式沿图14A、16A、17A、18A、19A、20A、21A及22A的D-D线所示出了的剖面图。图19E示出了根据本发明一些实施方式沿图19A图的E-E线所示出了的剖面图。
请参阅图12A与图12B，这些图示出了内存组件的地选择晶体管制造的例示性俯视图与剖面图。应了解到，可以在图12A与12B所示的过程之前、期间和之后给予附加的操作，以及下面描述的一些操作流程可以被替换或移除，用于该方法之另外的实施方式。操作/过程的顺序是可以互换的。地选择晶体管与串选择晶体管(如图9所示)细部的制造方法在此省略，以下的实施方式将会详细描述。
地线310形成在基板302之上，可借由适当的显影、刻蚀及/或沉积技术。第一多晶硅层319与氮化硅层(未图示)形成在基板302之上。在本实施方式中，基板302可以是硅基板。在其他实施方式中，基板302可包括其他半导体元素，例如：锗，或包括半导体化合物，例如：碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟，或其他半导体合金，例如：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP，以及以上任意组合。在其他实施方式中，基板302可以是绝缘层覆硅基板，例如具有埋层。
在形成第一多晶硅层319与氮化硅层之后，进行浅沟槽隔离刻蚀工艺。第一衬垫层326可形成在第一多晶硅层319与氮化硅层的侧壁上。第一衬垫层326可包括典型的内连接阻碍衬垫层材料，例如钽，氮化钽及其组合，或者钛，氮化钛及其组合。在一些实施方式中，可再进行化学机械研磨工艺(CMP)以移除多余材料。
在一些实施方式中，进行另一浅沟槽隔离工艺，并移除氮化硅层。在移除氮化硅层之后，填入具有杂质掺杂剂的第二多晶硅层320。在一些实施方式中，第二多晶硅层320的不同区域可掺杂有适当的掺杂物以作为地选择晶体管的源极/漏极区与信道区。
第一栅极介电层322可以嵌设于第二多晶硅层320中。在一些实施方式中，第一栅极介电层322包括氧化硅、氮化氮或以上任意组合。在一些其他的实施方式中，第一栅极介电层322可包括高介电系数的材料。举例而言，第一栅极介电层322可包括一层的金属氧化物或Hf、Al、Zr的硅酸盐或以上任意组合。其他适当材料包括金属氧化物型态或金属合金氧化物型态的La、Mg、Ba、Ti、Pb、Zr及以上任意组合。例示性材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O5、Y2O3、HfO2、ZrO2、HfSiON、YGexOy、YSixOy、LaAlO3以及类似物。
地选择线324可嵌设于第一栅极介电层322中。在一些实施方式中，地选择线324可以是掺杂多晶硅或其他导电材料，例如氮化钽或其他导电氮化物、钨或其他金属，或是前述任意组合。举例而言，地选择线324可使用TaN、硅化物(silicide)或自对准硅化物(self-aligned silicide；salicide)作为所示实施方式中的材料。
再次进行浅沟槽隔离刻蚀工艺之后，浅沟槽隔离层328可形成以分隔每个第一多晶硅层319与第二多晶硅层320，以定义地选择线324为导电层。浅沟槽隔离层328可借由沉积氧化硅层、氮化硅层或氧氮化硅层等等来形成。举例而言，浅沟槽隔离层328可为TEOS。浅沟槽隔离层328在俯视图中具有蜿蜒状的形状，且因此具有非对称的相对侧，且第二多晶硅层320的部分分别嵌设于所述的非对称侧中。此外，另一浅沟槽隔离层330可以与浅沟槽隔离层328平行地形成。浅沟槽隔离层330可借由沉积氧化硅层、氮化硅层或氧氮化硅层等等来形成。举例而言，浅沟槽隔离层330可为TEOS。
请参照图12A，第一多晶硅层319、第二多晶硅层320、第一栅极介电层322以及地选择线324形成在单元区CR中，以作为地选择晶体管。在这种方式下，与第一多晶硅层319及第二多晶硅层320相对并嵌设于第一多晶硅层319及第二多晶硅层320中的地选择线324的嵌入部分可作为地选择晶体管的栅极。周边区PR1与PR2位于单元区CR的相对两侧，且没有地选择晶体管。地选择晶体管的制造类似于内存单元的制造，请参照以下图13A至图23的描述。
请参照图13A与图13B，多个氮化硅层332与第三多晶硅层334交替排列在地选择晶体管上，且横跨单元区CR与周边区PR1与PR2。图案化的硬屏蔽层335形成在第三多晶硅层334与氮化硅层332的堆栈上。图案化的硬屏蔽层335可以包括光致抗蚀剂、二氧化硅、碳氮化硅、氮氧化硅、氮化硅等，也可以使用其他适当的介电薄膜。举例而言，本实施方式可以使用氮化硅作为硬屏蔽层335。图案化的硬屏蔽层335可以借由适当的沉积、显影及/或刻蚀技术来形成。图案化硬屏蔽层335会导致蜿蜒状沟槽T0在图案化的硬屏蔽层335中平行排列。蜿蜒状沟槽T0暴露单元区CR中的下层材料(例如，第三多晶硅层334)。周边区PR1与PR2被硬屏蔽层335覆盖，以保护周边区PR1与PR2中的第三多晶硅层334与氮化硅层332的堆栈。
请参照图14A与图14B，使用图案化的硬屏蔽层335作为刻蚀屏蔽，对未被图案化的硬屏蔽层335覆盖的暴露材料进行深沟槽隔离刻蚀，使得蜿蜒状沟槽T0的图案被转移到氮化硅层332与第三多晶硅层334的堆栈，导致氮化硅层332与第三多晶硅层334的堆栈中产生刻蚀沟槽T1。深沟槽隔离刻蚀终止于浅沟槽隔离层330。在一些实施方式中，可以使用端点侦测(end point detection)的技术来确定深沟槽隔离刻蚀工艺的停止位置。刻蚀工艺可以使用干式或湿式刻蚀。当使用干式刻蚀时，工艺之气体可包括CF4、CHF3、NF3、SF6、Br2、HBr、Cl2或以上之任意组合。可选择性地使用稀薄气体诸如N2、O2或Ar。当使用湿式刻蚀时，刻蚀剂可包括NH4OH:H2O2:H2O(APM)、NH2OH、KOH、HNO3:NH4F:H2O及/或类似物。硬屏蔽层335在单元区CR以及周边区PR1与PR2被移除。请参照图14C与图14D，多个氮化硅层432与第三多晶硅层434交替堆栈在周边区PR1上。氮化硅层432从单元区CR中相应的氮化硅层332连续延伸，且第三多晶硅层434也从单元区CR中相应的第三多晶硅层334连续延伸。多个氮化硅层532与第三多晶硅层534也交替堆栈在周边区PR2上。氮化硅层532从单元区CR中相应的氮化硅层332连续延伸，且第三多晶硅层534也从单元区CR中相应的第三多晶硅层334连续延伸。
请参照图15A与15B，第二衬垫层336形成在氮化硅层332与第三多晶硅层334所堆栈的暴露侧壁上。在沟槽T1的侧壁被第二衬垫层336铺垫之后，将绝缘材料填入沟槽T1，以在相应的沟槽T1中形成第一深沟槽隔离层338。在一些实施方式中，第一深沟槽隔离层338包括氧化硅层、氮化硅层或氮氧化硅层等等。第一深沟槽隔离层338可借由化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、可流动式化学气相沉积(FCVD)来形成。可借由平坦化工艺，如化学机械研磨工艺(CMP)来移除第二衬垫层336及/或第一深沟槽隔离层338的多余材料。
请参照图16A至图16D，进行另一深沟槽隔离刻蚀工艺，以将沟槽T2刻蚀至氮化硅层332与第三多晶硅层334的堆栈中，以产生主动区(active area)。沟槽T2与第一深沟槽隔离层338交替排列。沟槽T2具有直条形形状，与第一深沟槽隔离层338具有的蜿蜒状形状不同。沟槽T2延伸穿过单元区CR与周边区PR1与PR2，使得沟槽T2也被刻蚀到周边区PR1中的氮化硅层432与第三多晶硅层434的堆栈中(如图16C所示)，且沟槽T2也被刻蚀到周边区PR2中的氮化硅层532与第三多晶硅层534的堆栈中(如图16D所示)。可以使用端点侦测的技术来确定深沟槽隔离刻蚀工艺的停止位置。刻蚀工艺可以使用干式或湿式刻蚀。当使用干式刻蚀时，工艺气体可包括CF4、CHF3、NF3、SF6、Br2、HBr、Cl2或以上任意组合。可选择性地使用稀薄气体诸如N2、O2或Ar。当使用湿式刻蚀时，刻蚀剂可包括NH4OH:H2O2:H2O(APM)、NH2OH、KOH、HNO3:NH4F:H2O及/或类似物。
请参照图17A与图17B，移除氮化硅层332。在移除氮化硅层332之后，在单元区CR中垂直排列的第三多晶硅层334之间形成凹口R1。应了解图17A与后续的图18A、19A、20A、21A、22A及23沿着移除其中一层的氮化硅层的水平位置之内存组件的水平剖面图。此外，如图17C与图17D所示，氮化硅层432与532也从周边区PR1与PR2中的多晶硅/氮化物堆栈所移除，这使得在周边区PR1中的第三多晶硅层434之间不会有氮化硅层介入，以及在周边区PR2中的第三多晶硅层534之间不会有氮化硅层介入。
请参照图18A与图18B，进行凹口处晶胞整合(recessed cell integration；RCI)工艺。也就是说，在形成凹口R1之后，在凹口R1中填入具有杂质掺杂剂的第四多晶硅层340。在形成第四多晶硅层340之后，进行热退火工艺。如图18C与图18D所示，第四多晶硅层440与540分别形成在周边区PR1与PR2上。
请参照图19A至图19E，对第四多晶硅层340进行离子注入工艺，随后进行退火工艺以激活注入的掺杂剂。第三多晶硅层334与第四多晶硅层340定义为垂直通道350。每个第四多晶硅层340交替堆栈在第三多晶硅层334之上。也就是说，垂直通道350具有波形的侧壁351。在一些实施方式中，垂直通道350的波形侧壁351包括交替排列的多个波峰351p与波谷351t。
图19C是图19B的局部放大图。请参照图19C，借由以特定角度控制离子注入的掺杂剂，在第四多晶硅层340中形成源极/漏极区355。注入工艺在每个第四多晶硅层340中产生基板注入区353、源极/漏极区355以及信道区357。信道区357位于源极/漏极区355之间。掺杂类型的离子注入可以包括P型掺杂剂或N型掺杂剂。举例而言，P型掺杂剂可以是硼或二氟化硼(BF2)，N型掺杂剂可以是磷或砷。在一些实施方式中，在基板注入区353中注入P型掺杂剂、在源极/漏极区355中注入N型掺杂剂，以及在信道区357中注入P型掺杂剂或N型掺杂剂。换句话说，基板注入区353、源极/漏极区355与信道区357可依电性设计做适当掺杂。由于注入工艺，源极/漏极区355之间的源极/漏极区355与信道区357可作为晶体管，且此晶体管可作为内存单元。
在一些实施方式中，在注入工艺之后进行的退火工艺是在摄氏约700度至约1200度范围内的温度下执行的快速热退火(rapid thermal annealing；RTA)工艺，持续约30秒至约90秒的范围之间。在其他的实施方式中，传统的炉管退火(conventional furnaceannealing；CFA)工艺可以在摄氏约900度至约1200度范围内的温度下执行，持续约30分钟至约2小时的范围之间。
请参照图20A至图20D，第二栅极介电层342形成在第四多晶硅层340的侧壁上。第二栅极介电层342与垂直通道350的波形侧壁351共形(conformal)。在一些实施方式中，第二栅极介电层342由氧化硅或氮化硅所组成，以及在一些其他的实施方式中，第二栅极介电层342可包括高介电系数的材料。举例而言，第二栅极介电层342可包括一层或多层金属氧化物或Hf、Al、Zr的硅酸盐或以上任意组合。其他适当材料包括金属氧化物型态或金属合金氧化物型态的La、Mg、Ba、Ti、Pb、Zr及以上任意组合。例示性材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O5、Y2O3、HfO2、ZrO2、HfSiON、YGexOy、YSixOy、LaAlO3以及类似物。
在形成第二栅极介电层342之后，使用适当的沉积技术将导电层344形成于嵌设在第二栅极介电层342内。导电层344可以是掺杂多晶硅或其他导电材料，例如氮化钽或其他导电氮化物、钨或其他金属，或是前述任意组合。举例而言，导电层344可使用TaN作为所示实施方式中的材料。导体层344可作为晶体管的栅极。在晶体管作为内存单元的实施方式中，导电层344可作为字符线。
请参照图20A，形成导电层344也会使导电层444形成，环绕周边区PR1中的第四多晶硅层440，以在俯视图中形成一U形结构，且形成导电层544环绕周边区PR2中的第四多晶硅层540，以在俯视图中形成一倒U形结构。
请参照图21A至图21D，进行深沟槽隔离刻蚀工艺，以使得在垂直相邻的第三多晶硅层334之间的凹口R1外部的导电层344的其中一部分被移除，而凹口R1中的导电层344的剩余部分可作为字符线345，字符线345与第三多晶硅层334以交替的方式垂直排列，以形成闪存单元。在一些实施方式中，字符线345的嵌入部分与波峰351p交替排列。在一些实施方式中，刻蚀工艺可以使用干式或湿式刻蚀。当使用干式刻蚀时，工艺的气体可包括CF4、CHF3、NF3、SF6、Br2、HBr、Cl2或以上任意组合。可选择性地使用稀薄气体诸如N2、O2或Ar。当使用湿式刻蚀时，刻蚀剂可包括NH4OH:H2O2:H2O(APM)、NH2OH、KOH、HNO3:NH4F:H2O及/或类似物。
请参照图22A与图22B，沟槽T2填入绝缘材料，以在延伸到周边区PR1与PR2的沟槽中形成另一个第二深沟槽隔离层346。在一些实施方式中，第二深沟槽隔离层346包括氧化硅层、氮化硅层或氮氧化硅层等等。第二深沟槽隔离层346可借由化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)或可流动式化学气相沉积(FCVD)来形成。可借由平坦化工艺，例如化学机械研磨工艺(CMP)来移除第二深沟槽隔离层346的多余材料。
在一些实施方式中，之后进行串选择晶体管SST工艺，其工艺方法同图12A与图12B的地选择晶体管GST，可通过多次浅沟槽隔离及形成两层的第五多晶硅层(未示出)与第六多晶硅层(未示出)来完成。串选择晶体管SST细部的制造方法在此省略。串选择晶体管SST的示例示出了于图9，且已于图9中讨论。
图23示出了一些实施方式的非对称排列的垂直晶体管结构。如图23所示，3D-NAND闪存包括多个扇状场效晶体管单元360。每个扇状场效晶体管单元360包括第二衬垫层336、第四多晶硅层340、第二栅极介电层342以及字符线345。每个第一单位370与第二单位380分别包括两个扇状场效晶体管单元360，且扇状场效晶体管单元360彼此非对称。在一些实施方式中，扇状场效晶体管单元360彼此可非对称排列，以增进结构的密度。在一些其他的实施方式中，扇状场效晶体管可排列成复合六边形(即以六个扇状场效晶体管单元360组成)，以形成扇状场效晶体管的最密结构，称为非对称复合六边形技术(asymmetrical compoundhexagon technology；ACHT)。应了解在一些实施方式中，3D-NAND闪存仅是扇状场效晶体管单元360的一个例示性应用。在其他的实施方式中，扇状场效晶体管单元360可作为其他应用，例如具有/不具有特定材料的磁阻式随机存取内存(MRAM)、可变电阻式内存(ReRAM或RRAM)、NAND、动态随机存取内存(DRAM)、编码形闪存(NOR)以及逻辑组件。
图24A与图24B示出了根据本发明一些实施方式的3D-NAND垂直信道闪存的后段工艺(back end of line；BEOL)俯视图布线的俯视图与剖面图。如图24A与图24B所示，3D-NAND垂直通道闪存的后段工艺包括多个直条形隔离层602、蜿蜒状的隔离层604、多晶硅层606、字符线(WL)w0至w5、位线(BL)b1至b12、选择栅极线(SGL)s1至s4，以及金属层M1与M2。多个字线形成在蜿蜒状的隔离层604的两侧上。金属层M1与M2包括多个字线、字符线以及选择栅极线。
多个的通孔，例如阶梯通孔(staircase via，又称为级联接触通孔(cascadecontact via；CCV))、通孔1、通孔2可提供与包括位线BL、字符线WL与选择栅极线SGL的金属层之间的电性连接。如图24A所示，通孔1可提供选择栅极线SGL与字符线WL之间的电性连接。金属层M1可被设计成位线BL，例如位线b5。通孔1可提供金属层之间的电性连接，包括位线BL、字符线WL以及选择栅极线SGL。举例而言，通孔1可提供金属层M1与字符线WL之间的电性连接。通孔2可提供金属层之间的电性连接，包括位线BL、字符线WL以及选择栅极线SGL。举例而言，通孔2可提供金属层M2与字符线WL之间的电性连接。
请参照图24B，级联接触通孔CCV可电性连接字符线WL至金属层M1的通孔1，而后经由通孔2电性连接至金属层M2。举例而言，最上层的字符线w5可经由级联接触通孔CCV与通孔1电性连接至金属层M1，并经由通孔2电性连接至金属层M2的选择栅极线SGL。
在一些实施方式中，3D-NAND垂直信道闪存的铜工艺后段工艺与图24A及图24B所示的后段工艺相似。级联接触通孔CCV可在选择栅极线SGL与字符线WL之间电性连接。双镶嵌(double damascene)可包括通孔1与金属层M1。另一个双镶嵌可包括通孔2与金属层M2。
在一些实施方式中，一种晶体管包括基板、栅极与栅极介电层。基板具有多个源极/漏极区与信道区，信道区位于这些源极/漏极区之间。栅极介电层位于栅极与基板之间，其中在俯视图中，基板朝着远离栅极介电层的方向渐缩。
在一些实施方式中，栅极介电层、基板与栅极在俯视图中形成半椭圆轮廓。
在一些实施方式中，栅极嵌设于栅极介电层内。
在一些实施方式中，栅极介电层嵌设于基板内。
在一些实施方式中，栅极包括凸面，凸面与栅极介电层接触。
在一些实施方式中，基板包括凹面，凹面与栅极介电层接触。
在一些实施方式中，栅极及基板分别包括凸面及凹面，栅极介电层位于凸面及凹面之间。
在一些实施方式中，晶体管还包含第一隔离层，基板嵌设于第一隔离层内，其中第一隔离层在俯视图中具有蜿蜒状形状。
在一些实施方式中，晶体管还包含第二隔离层，其中栅极位于第二隔离层与栅极介电层之间，且在俯视图中，第二隔离层具有与第一隔离层不同的形状。
在一些实施方式中，第二隔离层在俯视图中具有直条形形状。
在一些实施方式中，一种半导体组件包括第一隔离层以及多个晶体管。第一隔离层具有第一侧与第二侧，且在俯视图中呈非对称。这些晶体管分别嵌设于第一隔离层中呈非对称的第一侧与第二侧。每个晶体管包括呈水平顺序排列的栅极、栅极介电层与掺杂硅基板。
在一些实施方式中，第一隔离层在俯视图中具有蜿蜒状形状。
在一些实施方式中，半导体组件更包括多个第二隔离层，其中在俯视图中，第一隔离层位于这些第二隔离层之间，且这些第二隔离层在俯视图中具有与第一隔离层不同的形状。
在一些实施方式中，每第二隔离层在俯视图中具有直条形形状。
在一些实施方式中，每一晶体管在俯视图中具有半椭圆形状。
在一些实施方式中，第一隔离层的第一侧具有多个第一凹口，晶体管的第一组位于这些第一凹口，第一隔离层的第二侧具有多个第二凹口，晶体管的第二组位于这些第二凹口，且在俯视图中，这些第一凹口与这些第二凹口成非对称排列。
在一些实施方式中，每一晶体管的掺杂硅基板包含多个源极/漏极区且呈垂直排列。
在一种实施方式中，一种形成内存组件的方法包括形成交替排列的氮化硅层与多晶硅层的堆栈、刻蚀在氮化硅层与多晶硅层堆栈中的蜿蜒状沟槽、在蜿蜒状沟槽中形成第一隔离层、移除氮化硅层的其中一层，以在这些多晶硅层的相邻两层中形成凹口，以及在凹口中顺序形成掺杂多晶硅层、栅极介电层与导电层。
在一些实施方式中，形成内存组件的方法更包括刻蚀直条形沟槽(stripe-shaped)，直条形沟槽位在这些氮化硅层与这些多晶硅层的堆栈中，以及在形成掺杂硅层、栅极介电层与导电层之后，形成第二隔离层于直条形沟槽中。
在一些实施方式中，在俯视图中，形成导电层以使导电层的第一部分与第二部分环绕掺杂硅层，且第一隔离层位于导电层的第一部分与第二部分之间。
虽然本发明已经将实施方式详细地揭露如上，然而其他的实施方式也是可能的，并非用以限定本发明。因此，所附之权利要求的精神及范围不应限于本发明实施方式的描述。
本领域任何熟习此技术者，在不脱离本发明的精神和范围内，当可作各种改变或替换，因此所有的这些改变或替换都应涵盖于本发明所附权利要求的保护范围之内。

Claims (20)

1.一种晶体管，其特征在于，包含：
基板，具有多个源极/漏极区及信道区，该信道区位于所述源极/漏极区之间；
栅极；以及
栅极介电层，位于所述栅极及所述基板之间，其中所述基板朝着远离所述栅极介电层的方向渐缩。
2.根据权利要求1所述的晶体管，其特征在于，所述栅极介电层、所述基板及所述栅极形成半椭圆轮廓。
3.根据权利要求1所述的晶体管，其特征在于，所述栅极嵌设于所述栅极介电层内。
4.根据权利要求1所述的晶体管，其特征在于，所述栅极介电层嵌设于所述基板内。
5.根据权利要求1所述的晶体管，其特征在于，所述栅极包含凸面，所述凸面与所述栅极介电层接触。
6.根据权利要求1所述的晶体管，其特征在于，所述基板包含凹面，所述凹面与所述栅极介电层接触。
7.根据权利要求1所述的晶体管，其特征在于，所述栅极及所述基板分别包含凸面及凹面，且所述栅极介电层位于所述凸面及所述凹面之间。
8.根据权利要求1所述的晶体管，其特征在于，还包含：
第一隔离层，所述基板嵌设于所述第一隔离层内，其中所述第一隔离层具有蜿蜒状形状。
9.根据权利要求8所述的晶体管，其特征在于，还包含：
第二隔离层，其中所述栅极位于所述第二隔离层及所述栅极介电层之间，且所述第二隔离层具有与所述第一隔离层不同的形状。
10.根据权利要求9所述的晶体管，其特征在于，所述第二隔离层具有直条形形状。
11.一种半导体组件，其特征在于，包含：
第一隔离层，具有多个第一侧与多个第二侧，且所述第一侧及所述第二侧呈非对称；以及
多个晶体管，所述晶体管分别嵌设于所述第一隔离层中呈非对称的所述第一侧及所述第二侧，所述晶体管的每一个包含呈水平顺序排列的栅极、栅极介电层及掺杂硅基板。
12.根据权利要求11所述的半导体组件，其特征在于，所述第一隔离层具有蜿蜒状形状。
13.根据权利要求11所述的半导体组件，其特征在于，还包含：
多个第二隔离层，其中所述第一隔离层位于所述第二隔离层之间，且所述第二隔离层具有与所述第一隔离层不同的形状。
14.根据权利要求13所述的半导体组件，其特征在于，所述第二隔离层的每一个具有直条形形状。
15.根据权利要求11所述的半导体组件，其特征在于，所述晶体管的每一个具有半椭圆形状。
16.根据权利要求11所述的半导体组件，其特征在于，所述第一隔离层的所述第一侧具有多个第一凹口，所述晶体管的第一组位于所述第一凹口，所述第一隔离层的所述第二侧具有多个第二凹口，所述晶体管的第二组位于所述第二凹口，所述第一凹口与所述第二凹口呈非对称排列。
17.根据权利要求11所述的半导体组件，其特征在于，所述晶体管的每一个的所述掺杂硅基板包含多个源极/漏极区且呈垂直排列。
18.一种形成内存组件的方法，其特征在于，包含：
形成交替排列的多个氮化硅层及多个多晶硅层的堆栈；
刻蚀蜿蜒状沟槽，所述蜿蜒状沟槽位于所述氮化硅层及所述多晶硅层的所述堆栈中；
在所述蜿蜒状沟槽中形成第一隔离层；
移除所述氮化硅层的其中一层，以在所述多晶硅层的相邻两层中形成凹口；以及
在所述凹口中顺序形成掺杂多晶硅层、栅极介电层及导电层。
19.根据权利要求18所述的形成内存组件的方法，其特征在于，还包含：
刻蚀直条形沟槽，所述直条形沟槽位于所述氮化硅层及所述多晶硅层的所述堆栈中；以及
在形成所述掺杂多晶硅层、所述栅极介电层及所述导电层之后，形成第二隔离层于所述直条形沟槽中。
20.根据权利要求18所述的形成内存组件的方法，其特征在于，形成所述导电层以使所述导电层的第一部份及所述导电层的第二部分环绕所述掺杂多晶硅层，且所述第一隔离层位于所述导电层的所述第一部分及所述第二部分之间。
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