TWI883642B - 半導體裝置及其製造方法 - Google Patents

Abstract

各種實施例包括晶粒結構和形成晶粒結構的方法。在一個實施例中，一種裝置包括：下方基板；上方積體電路晶粒，透過介電質-介電質接合和金屬-金屬接合接合至下方基板，上方積體電路晶粒包括半導體材料；圍繞上方積體電路晶粒的緩衝層，緩衝層包括應力降低化合物，應力降低化合物的熱膨脹係數大於半導體材料的熱膨脹係數；以及圍繞緩衝層和上方積體電路晶粒的密封劑，密封劑包括模塑化合物，模塑化合物的熱膨脹係數大於應力降低化合物的熱膨脹係數。

Description

半導體裝置及其製造方法

本揭露實施例是關於半導體技術，特別是關於半導體裝置及其製造方法。

由於各種電子元件（例如電晶體、二極體、電阻器、電容器等）整合密度的不斷提高，半導體產業經歷了快速成長。在大多數情況下，積集密度的提高是由於最小特徵尺寸的迭代降低而導致的，這使得更多的元件可以整合到給定的區域中。隨著縮小電子設備的需求不斷增長，對更小、更具創意的半導體晶粒封裝技術的需求也隨之出現。

本揭露提供一種半導體裝置，包括：下方基板；多個上方積體電路晶粒(upper integrated circuit dies)，上方積體電路晶粒藉由介電質-介電質接合(dielectric-to-dielectric bonds)以及金屬-金屬接合(metal-to-metal bonds)接合至下方基板，上方積體電路晶粒包括半導體材料；緩衝層，圍繞上方積體電路晶粒，緩衝層包括應力降低化合物(stress reduction compound)，應力降低化合物的熱膨脹係數大於半導體材料的熱膨脹係數；以及密封劑(encapsulant)，圍繞緩衝層以及上方積體電路晶粒，密封劑包括模塑化合物(molding compound)，模塑化合物的熱膨脹係數大於應力降低化合物的熱膨脹係數。

本揭露提供一種半導體裝置，包括：下方基板；上方積體電路晶粒(upper integrated circuit dies)，上方積體電路晶粒藉由介電質-介電質接合(dielectric-to-dielectric bonds)以及金屬-金屬接合(metal-to-metal bonds)接合至下方基板；襯層，位於上方積體電路晶粒的側壁上以及下方基板的頂表面上；緩衝層，位於襯層上；以及密封劑，圍繞緩衝層，密封劑的頂表面與襯層的頂表面以及上方積體電路晶粒的頂表面共面。

本揭露提供一種半導體裝置的製造方法，包括：利用介電質-介電質接合(dielectric-to-dielectric bonds)以及金屬-金屬接合(metal-to-metal bonds)將上方積體電路晶粒接合至下方基板，上方積體電路晶粒具有第一熱膨脹係數；在上方積體電路晶粒周圍形成應力降低化合物，應力降低化合物具有第二熱膨脹係數；在應力降低化合物周圍形成模塑化合物(molding compound)，模塑化合物具有第三熱膨脹係數，第二熱膨脹係數在第一熱膨脹係數與第三熱膨脹係數之間；並且分割(singulating)模塑化合物與下方基板。

以下揭露提供了許多的實施例或示例，用於實施所提供的標的物之不同元件。各元件和其配置的具體示例描述如下，以簡化本揭露實施例之例示。當然，上述僅僅是示例，並非用以限定本揭露實施例。舉例而言，敘述中若提及第一元件形成在第二元件上方，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本揭露實施例可能在各種示例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。

再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）特徵或部件與另一個（些）特徵或部件之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其它方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。

根據各種實施例，晶粒結構各自包括下方基板、接合到下方基板的上方積體電路晶粒、以及圍繞上方積體電路晶粒的一個或多個緩衝層。密封劑位於緩衝層和上方積體電路晶粒周圍。緩衝層由應力降低化合物形成，其可以幫助降低密封劑在高溫下膨脹期間施加在上方積體電路晶粒和下方基板的接合界面上的應力。因此可以提高晶粒結構的產率和可靠性。

第1圖是積體電路晶粒50的剖面圖。積體電路晶粒50將在後續製程中接合到其他晶粒以形成晶粒結構。積體電路晶粒50可以是邏輯晶粒（例如，中央處理單元(central processing unit, CPU)、圖形處理單元(graphics processing unit, GPU)、系統系統單晶片(system-on-a-chip, SoC)晶粒、應用處理器(application processor, AP)、微控制器等）、記憶體晶粒（例如，動態隨機存取記憶體(dynamic random access memory, DRAM)晶粒、靜態隨機存取記憶體(static random access memory, SRAM)晶粒等）、電源管理晶粒（例如，電源管理積體電路(power management integrated circuit, PMIC)晶粒）、射頻(radio frequency, RF)晶粒、介面晶粒(interface die)、感測器晶粒、微機電系統(micro-electro-mechanical-system, MEMS)晶粒、訊號處理晶粒（例如，數位訊號處理(digital signal processing, DSP)晶粒）、前段(front-end)晶粒（例如，類比前端(analog front-end, AFE)晶粒）等或上述之組合。

積體電路晶粒50可以形成在晶粒中，晶粒可以包括被分割(singulate)以形成多個積體電路晶粒的不同裝置區域。可根據適用的製造製程來處理積體電路晶粒50以形成積體電路。例如，積體電路晶粒50包括半導體基板52，其可以是摻雜或未摻雜的矽基板，或絕緣體上半導體(semiconductor-on-insulator, SOI)基板的主動層。半導體基板52可以包括其他半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及∕或銻化銦；合金半導體，包括矽-鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及∕或磷砷化鎵銦；或上述之組合。也可以使用其他基底，例如多層或梯度基底。半導體基板52具有主動表面(active surface)（例如，第1圖中朝上的表面）和被動表面(inactive surfac)（例如，第1圖中朝下的表面）。裝置（未單獨例示）可以形成在半導體基板52的主動表面中及∕或上。這些裝置可以是主動裝置（例如，電晶體、二極體等）及∕或被動裝置（例如，電容器、電感器、電阻器等）。被動表面可以沒有裝置。

互連結構54設置在半導體基板52的主動表面上方，並且用於電性連接半導體基板52的裝置以形成積體電路。互連結構54可以包括一個或多個介電層以及介電層中對應的金屬化層。介電層可以是例如低介電常數(low-k)介電層。金屬化層可以包括導電導孔及∕或導線以互連半導體基板52的裝置。金屬化層可以由導電材料形成，例如金屬，例如銅、鈷、鋁、金、上述之組合等。互連結構54的金屬化層可以透過鑲嵌製程形成，例如單鑲嵌製程、雙鑲嵌製程等。

可選地，導電導孔56延伸到互連結構54及∕或半導體基板52中。導電導孔56電性耦合至互連結構54的金屬化層。作為形成導電導孔56的示例，凹槽可以藉由例如蝕刻、銑削(milling)、雷射技術、上述之組合等在互連結構54及∕或半導體基板52中形成。薄阻障層可以例如透過化學氣相沉積(chemical vapor deposition, CVD)、原子層沉積(atomic layer deposition, ALD)、實體氣相沉積(physical vapor deposition, PVD)、熱氧化、上述之組合等保形地沉積在凹槽中。阻障層可以由氧化物、氮化物、上述之組合等形成。導電材料可以形成在阻障層上方和凹槽中。導電材料可以透過電化學鍍製程(electro-chemical plating process)、CVD、ALD、PVD、上述之組合等形成。導電材料的示例包括銅、鎢、鋁、銀、金、上述之組合等。藉由例如化學機械拋光(chemical-mechanical polish, CMP)從互連結構54或半導體基板52的表面去除多餘的導電材料和阻障層。阻障層的剩餘部分和凹槽中的導電材料形成導電導孔56。在其初始形成之後，導電導孔56可以被掩埋在半導體基板52中。可以在後續製程中薄化半導體基板52以暴露出半導體基板52的被動表面處的導電導孔56。在曝光製程之後，導電導孔56是延伸穿過半導體基板52的基板導通孔(through-substrate vias, TSVs)，例如矽導孔。

介電層62位於積體電路晶粒50的正面處的互連結構54之上。介電層62可以由氧化物形成，例如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass, PSG)、硼矽酸鹽玻璃(borosilicate glass, BSG)、摻硼磷矽酸鹽玻璃(boron-doped phosphosilicate glass, BPSG)、四乙氧基矽烷(Tetraethylorthosilicate, TEOS)為主的氧化物等；氮化物，例如氮化矽等；高分子，例如聚苯並噁唑(polybenzoxazole, PBO)、聚醯亞胺、苯並環丁烯(benzocyclobutene, BCB)為主的高分子等；上述之組合；或相似物。介電層62例如可以藉由CVD、旋塗、層壓等形成。可選地，一個或多個鈍化層（未單獨例示）設置在介電層62和互連結構54之間。

晶粒連接件64延伸穿過介電層62。晶粒連接件64可以包括可以進行外部連接的導電柱(pillars)、導電墊(pads)等。在一些實施例中，晶粒連接件64包括在積體電路晶粒50的正面處的接合墊，並且包括將接合墊連接到互連結構54的上金屬化層的接合墊導孔。在這樣的實施例中，晶粒連接件64（包括接合墊和接合墊導孔）可以透過鑲嵌製程形成，例如單鑲嵌製程、雙鑲嵌製程等。晶粒連接件64可以由合適的導電材料形成，例如銅、鎢、鋁、銀、金、上述之組合等，其可以透過例如電鍍等形成。

可選地，在積體電路晶粒50的形成期間，焊料(solder)區域（未單獨例示）可以設置在晶粒連接件64上。焊料區域可以用於在積體電路晶粒50上執行晶片探針(chip probe, CP)測試。例如，焊料區域可以是焊球、焊塊等，其用於將晶粒探針附接至晶粒連接件64。可以對積體電路晶粒50執行晶粒探針測試以確定積體電路晶粒50是已知良好晶粒(known good die, KGD)。因此，僅封裝經過後續製程的積體電路晶粒50（即KGD），且不封裝未通過晶粒探針測試的晶粒。測試後，可以去除焊料區域。在一些實施例中，利用例如化學機械拋光(chemical mechanical polish, CMP)、回蝕刻製程、上述之組合等的平坦化製程。

第2圖-第11圖是根據一些實施例的晶粒結構100（參見第11圖）的製造中的中間階段的視圖。第2、3、4、5、6、7、8、9、10圖和第11圖是剖面圖。晶粒結構100是積體電路晶粒的堆疊。晶粒結構100藉由將積體電路晶粒50接合到晶圓110而形成。晶圓110具有封裝區域110P，其包括形成在其中的裝置（例如，積體電路晶粒、中介層等）。封裝區域110P將被分割以形成晶粒結構100，每個晶粒結構100包括晶圓110的分割部分（例如，積體電路晶粒、中介層等）以及被接合到晶圓110的分割部分的積體電路晶粒50。

晶粒結構100（參見第11圖）是可以隨後被封裝以形成積體電路封裝的元件。晶粒結構100的積體電路晶粒可以是異質晶粒(heterogeneous dies)。封裝晶粒結構100代替單獨封裝晶粒的配置可以允許異質晶粒以小佔用面積(footprint)整合。晶粒結構100可以是整合式晶片系統(system-on-integrated-chips, SoIC)裝置，但是也可以形成其他類型的裝置。

在第2圖中，形成或獲得晶圓110。晶圓110包括在相應封裝區域110P中的裝置，這些裝置將在後續製程中被分割以包括在晶粒結構100中。在晶圓110中形成的裝置可以是積體電路晶粒、中介層等。

可根據適用的製造製程來處理晶圓110以形成裝置。例如，晶圓110包括基板112、互連結構114、導電導孔116、介電層122和晶粒連接件124，它們可以分別類似半導體基板52、互連結構54、導電導孔56、介電層62和晶粒連接件64（先前針對第1圖描述）。在晶圓110中形成積體電路裝置的實施例中，主動裝置（以及可選地，被動裝置）可以形成在基板112的主動表面（例如，第2圖中面向上的表面）之中及∕或之上。在中介層形成在晶圓110中的實施例中，基板112通常不包括主動裝置，儘管中介層可以包括形成在基板112的主動表面中及∕或上的被動裝置。介電層122和晶粒連接件124可以設置在晶圓110的正面。

在第3圖中，積體電路晶粒50接合至晶圓110。在本實施例中，積體電路晶粒50包括放置在每個封裝區域110P中的多個積體電路晶粒50A、50B。積體電路晶粒50A、50B可以各自具有單一功能（例如，邏輯裝置、記憶體裝置等），或者可以具有多種功能（例如，晶片上系統(SoC)）。在實施例中，積體電路晶粒50A是邏輯晶粒且積體電路晶粒50B是記憶體晶粒。在本實施例中，積體電路晶粒50A（例如，邏輯裝置）和積體電路晶粒50B（例如，記憶體裝置）接合在每個封裝區域110P中。互連結構114可以互連封裝區域110P中的積體電路晶粒50以形成功能系統。在另一實施例中，單一積體電路晶粒50被接合在每個封裝區域110P中。

積體電路晶粒50直接接合到晶圓110。在本實施例中，積體電路晶粒50和晶圓110以面對面的方式直接接合，使得積體電路晶粒50的正面接合到晶圓110的正面。積體電路晶粒50可以藉由混合接合(hybrid bonding)接合到晶圓110。在混合接合中，積體電路晶粒50的介電層62藉由介電質-介電質接合(dielectric-to-dielectric bonding)而接合到晶圓110的介電層122，而不使用任何黏合(adhesive)材料（例如，晶粒附接膜(die attach film)），且積體電路晶粒50的晶粒連接件64藉由金屬-金屬接合(metal-to-metal bonding)而接合到晶圓110的晶粒連接件124，而不使用任何共晶(eutectic)材料（例如，焊料）。接合可以包括預接合和退火(annealing)。在預接合期間，施加小的壓力以將積體電路晶粒50壓靠在晶圓110上。預接合在低溫（例如室溫）下進行，並且在預接合之後，介電層62接合到介電層122。然後在隨後的退火步驟中提高接合強度，其中介電層62、122在高溫下退火，例如在約150°C至約300°C範圍內的溫度。退火形成將介電層62接合到介電層122的接合，例如熔合接合(fusions bonds)。例如，接合可以是介電層62的材料與介電層122的材料之間的共價接合(covalent bonds)。連接件64以一對一的方式連接到晶粒連接件124。晶粒連接件64可以在預接合之後與晶粒連接件124實體接觸，或者可以在退火期間膨脹以形成實體接觸。此外，在退火期間，晶粒連接件64、124的材料（例如，銅）混合(intermingles)，使得也形成金屬-金屬接合。因此，積體電路晶粒50和晶圓110之間所得到的接合包括介電質-介電質接合和金屬-金屬接合。

在第4圖中，緩衝層132被分配在積體電路晶粒50周圍和晶圓110的正面上。在本實施例中，緩衝層132被分配在每個封裝區域110P中的積體電路晶粒50周圍。如隨後更詳細描述的，積體電路晶粒50將被封裝。與積體電路晶粒50相比，密封劑具有大的熱膨脹係數(thermal expansion, CTE)，使得密封劑和積體電路晶粒50之間可能存在CTE不匹配。緩衝層132形成為鄰近積體電路晶粒50和晶圓110的接合界面，使得緩衝層132將位於積體電路晶粒50和隨後形成的密封劑之間。緩衝層132可以減少由於CTE失配而施加在積體電路晶粒50和晶圓110的接合界面上的應力。因此可以降低介電層62、122分層(delaminating)的風險，進而提高晶粒結構100的產率和可靠性。

緩衝層132由應力降低化合物形成，其有助於降低施加在積體電路晶粒50和晶圓110的接合界面上的應力。應力降低化合物包括高分子材料並且可選地包括填料(filler)。高分子材料可以是聚酯(polyester)、聚醯胺(polyamide)、聚碳酸酯(polycarbonate)、聚氨酯(polyurethane)等。例如，高分子材料可以是熱塑性高分子(thermoplastic polymer)，例如聚對苯二甲酸乙二醇酯(polyethylene terephthalate)。填料由為緩衝層132提供機械強度的材料形成，例如二氧化矽(SiO ₂)顆粒。應力降低化合物可以透過沉積（例如，CVD）、毛細管流動(capillary flow)、層壓(lamination)等以液體或半液體形式施加，隨後固化。

緩衝層132可以有圓角部分(fillet portions)132F和間隙部分132G。間隙部分132G設置在相應封裝區域110P內的積體電路晶粒50之間的間隙中。圓角部分132F沿相應封裝區域110P內的積體電路晶粒50的外緣設置，並且包括圓角(fillets)。

襯層130可以形成在緩衝層132與積體電路晶粒50和晶圓110之間。襯層130可以保護各種元件免受在隨後的封裝製程期間釋放的濕氣的影響，這可以增加晶粒結構100的可靠性。襯層130可以由介電材料形成，例如氮化物（例如，氮化矽）、氧化物（例如，氧化矽）、上述之組合（例如，氮氧化矽）、上述之多層等，其可以透過例如ALD、CVD等合適的沉積方法來形成。介電材料可以是無機的。在一些實施例中，襯層130包括氧化物層和氧化物層上方的氮化物層，這在氮化物層具有大硬度時可以是有利的。在一些實施例中，襯層130的厚度在0.2µm至0.4µm的範圍內。

在本實施例中，緩衝層132形成在襯層130上。因此，襯層130實體接觸積體電路晶粒50的側壁和晶圓110的頂表面，而緩衝層132實體接觸襯層130的側壁以及頂表面。襯層130是可選的。在另一個實施例中（隨後針對第12圖進行描述），省略了襯層130並且緩衝層132直接形成在積體電路晶粒50和晶圓110上。

在第5圖中，密封劑134形成在各個元件上及其周圍。在形成之後，密封劑134密封積體電路晶粒50、襯層130（如果存在）和緩衝層132。密封劑134可以由模塑化合物(molding compound)形成，模塑化合物可以藉由壓縮模製(compression molding)、傳遞模製(transfer molding)等來施加。模塑化合物可以包括有機材料。密封劑134的模塑化合物不同於緩衝層132的應力降低化合物，並且可以藉由與緩衝層132的應力降低化合物不同的方法形成。模塑化合物可以以液體或半液體形式施加，然後固化。密封劑134可以形成在晶圓110上方，使得襯層130（如果存在）、緩衝層132及∕或積體電路晶粒50被掩埋或覆蓋。

積體電路晶粒50的CTE可以主要由半導體基板52的CTE決定，半導體基板52由半導體材料形成。密封劑134包圍並保護積體電路晶粒50。然而，與積體電路晶粒50的半導體材料相比，密封劑134的模塑化合物具有大的CTE。因此，密封劑134在高溫下可以膨脹得比積體電路晶粒50膨脹得更多。密封劑134在高溫下的膨脹可以在積體電路晶粒50和晶圓110的接合界面上施加應力。緩衝層132由應力降低化合物形成，此應力降低化合物可以減少由於CTE失配而施加在那些接合界面上的應力。具體而言，緩衝層132的應力降低化合物的CTE在密封劑134的模塑化合物的CTE和積體電路晶粒50的半導體材料的CTE之間。換句話說，緩衝層132的應力降低化合物的CTE大於積體電路晶粒50的半導體材料的CTE，而密封劑134的模塑化合物的CTE大於緩衝層132的應力降低化合物的CTE。在一些實施例中，積體電路晶粒50的半導體材料具有在2ppm/°C至3ppm/°C範圍內的CTE，緩衝層132的應力降低化合物具有在5ppm/°C至20ppm/°C範圍內的CTE，且封裝劑134的模塑化合物具有在30ppm/°C至40ppm/°C範圍內的CTE。因此，緩衝層132可以減少由密封劑134和積體電路晶粒50之間的CTE不匹配引起的應力，這可以減少介電層62、122分層（具體地，在積體電路晶粒50的邊緣處）的風險。因此可以提高晶粒結構100的產率和可靠性。

如前所述，緩衝層132的應力降低化合物可選擇性地包括填料。當使用填料時，可以藉由控制填料類型（例如，材料）、填料負載(load)（例如，填料的量）及∕或平均填料顆粒尺寸，將應力降低化合物的CTE調整到期望的值。在緩衝層132的應力降低化合物包括填料的一些實施例中，填料是具有在60%至90%範圍內的負載並且具有在5µm至30µm範圍內的平均粒度的二氧化矽顆粒。因此，可以形成具有期望的CTE（先前描述的）的應力降低化合物。

在第6圖中，（可選地）在密封劑134上執行去除製程以暴露積體電路晶粒50。去除製程可以去除襯層130（如果存在）、緩衝層132及∕或積體電路的部分，直到暴露積體電路晶粒50。在一些實施例中，可以利用例如化學機械拋光(CMP)、研磨製程等的平坦化製程。積體電路晶粒50、密封劑134、襯層130（如果存在）以及可選的緩衝層132的頂表面在平坦化製程之後實質上共面（在製程變化內）。例如，如果積體電路晶粒50已經暴露，則可以省略去除製程。

密封劑134可以具有邊緣部分134E和間隙部分134G。間隙部分134G設置在相應封裝區域110P內的積體電路晶粒50之間的間隙中，例如，在緩衝層132的間隙部分132G上方。邊緣部分134E沿著相應封裝區域110P內的積體電路晶粒50的外緣設置，例如在緩衝層132的圓角部分132F上方。在一些實施例中，在去除製程之後保留的密封劑134的間隙部分134G具有在0µm至40µm範圍內的厚度。更通常地，密封劑134的間隙部分134G可以（或可以不）在去除製程之後保留。在本實施例中，在去除製程之後，密封劑134的間隙部分134G仍然保留。因此，緩衝層132的間隙部分132G位於密封劑134的頂表面下方。在另一實施例中（隨後針對第13圖進行描述），藉由去除製程來去除密封劑134的間隙部分134G。

襯層130（如果存在）和積體電路晶粒50藉由密封劑134暴露，而緩衝層132的圓角部分132F保持被密封劑134覆蓋。因此，密封劑134的厚度大於緩衝層132的圓角部分132F的厚度。在一些實施例中，密封劑134的厚度在300µm至500µm的範圍內，例如約400µm，而緩衝層132的圓角部分132F的厚度在210µm至350µm的範圍內，例如約280µm。緩衝層132的圓角部分132F的厚度可以是密封劑134的厚度的至少一半。另外，緩衝層132的間隙部分132G的厚度可以（或可以不）大於緩衝層132的圓角部分132F的厚度。緩衝層132和密封劑134的厚度是在垂直於晶圓110的主表面的方向上測量的。

在第7圖中，將晶圓110放置在載體基板136或其他適當的支撐結構上以用於後續製程。在一些實施例中，載體基板136是塊體(bulk)半導體或玻璃基板。載體基板136至少附接至密封劑134。載體基板136可以透過接合層（未單獨例示）附接，接合層可以在製程之後與載體基板136一起從結構移除。在一些實施例中，接合層包括氧化物，例如氧化矽層。在一些實施例中，黏合層包括黏合劑，例如合適的環氧樹脂等。晶圓110可以被翻轉（未單獨例示）以準備處理晶圓110的背面。

在第8圖中，基板112被薄化以暴露晶圓110背面處的導電導孔116。導電導孔116的暴露可以透過薄化製程來實現，例如研磨(grinding)製程、化學機械拋光(CMP)、回蝕刻、上述之組合等。在所示實施例中，執行凹蝕製程以使基板112的被動表面凹陷，使得導電導孔116在晶圓110的背面突出(protrude)。凹蝕製程可以是例如合適的回蝕刻製程，化學機械拋光(CMP)等。在一些實施例中，用於暴露導電導孔116的薄化製程包括CMP，並且由於在CMP期間發生的凹陷，導電導孔116在晶圓110的背面突出。然後，在基板112的被動表面上形成絕緣層126，圍繞導電導孔116的突出部分。在一些實施例中，絕緣層126由例如氮化矽、氧化矽、氮氧化矽等的含矽絕緣體形成，其可由適當的沉積方法形成，例如CVD、電漿增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition, PECVD)、高密度電漿化學氣相沉積(high-density plasma CVD, HDP-CVD)等。最初，絕緣層126可以掩埋導電導孔116。可以對各個層施加去除製程以去除導電導孔116上方的多餘材料。去除製程可以是平坦化製程，例如化學機械拋光(CMP)、回蝕刻、上述之組合等。在平坦化之後，導電導孔116和絕緣層126的暴露表面實質上共面（在製程變化內）並且暴露在晶圓110的背面。在另一實施例中，省略了絕緣層126，並且基板112和導電導孔116的暴露表面實質上共面（在製程變化內）。

在第9圖中，重分佈結構(redistribution structure)140形成在晶圓110的背面上。重分佈結構140可以設置在絕緣層126（如果存在）的底表面上或基板112的被動表面上。重分佈結構140包括一個或多個介電層142以及介電層142之間的相應金屬化層144（有時稱為重分佈層或重分佈線）。重分佈結構140的金屬化層144連接到導電導孔116。具體而言，金屬化層144藉由導電導孔116和互連結構114連接到積體電路晶粒50。重分佈結構140被例示為示例，並且可以包含比所示的更多或更少的介電層142和金屬化層144。

介電層142由適當的介電材料形成。在一些實施例中，介電層142由高分子形成，高分子可以是例如聚苯並噁唑(polybenzoxazole, PBO)、聚醯亞胺、苯並環丁烯(benzocyclobutene, BCB)為主的高分子等的光敏材料，其可以使用微影遮罩來圖案化。在其他實施例中，介電層142由氧化物形成，例如氧化矽、PSG、BSG、BPSG；氮化物，例如氮化矽；上述之組合，例如氮氧化矽；或類似物。介電層142可以透過旋塗、層壓、CVD等或上述之組合來形成。在形成每個介電層142之後，將其圖案化以暴露下面的導電部件，例如導電導孔116或金屬化層144的下部分。圖案化可以藉由可接受的製程進行，例如當介電層142是光敏材料時藉由將介電層142暴露於光，或藉由使用例如非等向性蝕刻進行蝕刻。如果介電層142由感光材料形成，則可以在曝光之後進行顯影。

金屬化層144各自包括導電導孔及∕或導電線。導電導孔延伸穿過介電層142，且導線沿著介電層142延伸。作為形成金屬化層144的示例，晶種層（未單獨例示）形成在相應的底層部件上方。例如，晶種層可以形成在相應的介電層142上以及穿過相應的介電層142的開口中，或者可以形成在導電導孔116和絕緣層126（如果存在）或基板112上。在一些實施例中，晶種層是金屬層，其可以是單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層和鈦層上方的銅層。晶種層可以使用例如PVD等的沉積製程來形成。然後在晶種層上形成光阻並圖案化。光阻可以透過旋塗等形成，並且可以曝光以進行圖案化。光阻的圖案對應於金屬化層144。圖案化形成穿過光阻的開口以暴露晶種層。在光阻的開口中和晶種層的暴露部分上形成導電材料。導電材料可以藉由鍍覆(plating)形成，例如電鍍(electroplating)或化學鍍(electroless plating)等。導電材料可以包括金屬或金屬合金，例如銅、鈦、鎢、鋁等或上述之組合。然後，去除光阻和晶種層中未形成導電材料的部分。可以藉由可接受的灰化或剝離製程去除光阻，例如使用氧電漿等。一旦光阻被去除，晶種層的暴露部分就被去除，例如藉由可接受的蝕刻製程，例如透過濕式或乾式蝕刻。晶種層和導電材料的剩餘部分形成金屬化層144。

當基板112被薄化時，重分佈結構140與晶圓110可具有較小的組合厚度。在一些實施例中，重分佈結構140和晶圓110的組合厚度在50µm至80µm的範圍內，例如小於約100µm。重分佈結構140和晶圓110的組合厚度可以小於密封劑134的厚度。

可選地，可以形成附加部件以將晶粒結構100連接到封裝部件。在一些實施例中，形成凸塊下金屬(under bump metallurgies, UBM) 146以用於外部連接到重分佈結構140。此外，可以在UBM 146上形成導電連接件148。導電連接件148可以用於將UBM 146連接到例如中介層、封裝基板等的封裝元件。

UBM 146可以穿過重分佈結構140的下介電層142形成。UBM 146具有在下介電層142的主表面上並沿著下介電層142的主表面延伸的凸塊部分，並且具有延伸穿過下介電層142的導孔部分以實體和電性耦合重分佈結構140的下金屬化層144。如此一來，UBM 146電性耦合到導電導孔116和積體電路晶粒50。UBM 146可以由與金屬化層144相同的材料形成。在一些實施例中，UBM 146具有與金屬化層144不同的尺寸。

導電連接件148可以形成在UBM 146上。導電連接件148可以是球閘陣列(ball grid array, BGA)連接件、焊球、金屬柱、受控塌陷晶片連接(controlled collapse chip connection, C4)凸塊、微凸塊、無電鍍鎳-無電鍍鈀浸金技術(electroless nickel-electroless palladium-immersion gold, ENEPIG)形成的凸塊等。導電連接件148可以包括導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或上述之組合。在一些實施例中，藉由蒸鍍、電鍍、印刷、焊料轉移、球放置等以最初形成一層可回流材料（例如，焊料）來形成導電連接件148。一旦在結構上形成焊料層，就可以執行回流以便將材料成形為期望的凸塊形狀。在另一實施例中，導電連接件148包括經由濺鍍、印刷、電鍍、化學鍍、CVD等形成的金屬柱（例如銅柱）。金屬柱可以是無焊料的並且具有實質上垂直的側壁。在一些實施例中，金屬蓋層形成在金屬柱的頂部上。金屬蓋層可以包括鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀-金、鎳-金等或上述之組合，其可透過電鍍製程形成。

在第10圖中，執行載體去除以從密封劑134去除載體基板136。在載體基板136通過接合層（例如，氧化物層或黏合劑）附接到密封劑134的實施例中，去除製程可以包括應用於載體基板136和接合層的研磨製程。然後將該結構翻轉並放置在膠帶上（未單獨例示）。

在第11圖中，透過沿著例如封裝區域110P之間的劃線區域切割來執行分割(singulation)製程。分割製程可以包括鋸切(sawing)、切割(dicing)等。例如，分割製程可以包括鋸切重分佈結構140（包括介電層142）；晶圓110（包括絕緣層126（如果存在）、基板112、互連結構114和介電層122）；襯層130（如果存在）；以及密封劑134。切單製程將封裝區域110P彼此切割。所得的單片化晶粒結構100來自封裝區域110P之一。切單製程從晶圓110的切單部分形成下方元件150。每個晶粒結構100包括下方元件150和與其接合的積體電路晶粒50。作為分割製程的結果，下部裝置150的外側壁、重分佈結構140、襯層130（如果存在）和密封劑134是橫向相連的（在製程變化內）。

在本實施例中，晶粒結構100的晶粒以面對面的方式直接接合，使得積體電路晶粒50的正面接合到下部裝置150的正面。因此，下部裝置150包括導電導孔116，並且重分佈結構140位於下方元件150的背面。在另一實施例中（隨後針對第14圖進行描述），晶粒結構100的晶粒直接接合在面中以背對背的方式，使得積體電路晶粒50的正面接合到下部裝置150的背面。

第12圖是根據一些其他實施例的晶粒結構100的剖面圖。本實施例類似於第11圖的實施例，除了省略了襯層130並且緩衝層132直接形成在積體電路晶粒50和下部裝置150上。因此，緩衝層132實體接觸積體電路晶粒50的側壁和下方元件150的頂表面。

第13圖是根據一些其他實施例的晶粒結構100的剖面圖。本實施例類似於第11圖的實施例，除了密封劑134的間隙部分（在積體電路晶粒50之間）藉由在密封劑134上執行以暴露積體電路晶粒50的去除製程而被去除（之前針對第6圖所進行的描述）。密封劑134的間隙部分可能在製造之後脫落，因此去除它們可以提高裝置可靠性。當密封劑134的間隙部分被移除時，緩衝層132的間隙部分132G透過密封劑134暴露。應理解，密封劑134的間隙部分也可以從第12圖的實施例中被移除。

第14圖是根據一些其他實施例的晶粒結構100的剖面圖。本實施例類似於第11圖的實施例，除了晶粒結構100的晶粒以面對面的方式直接接合，使得積體電路晶粒50的正面接合到背面。重分佈結構140和絕緣層126被省略；而是介電層122和晶粒連接件124形成在下部裝置150的背面。晶粒連接件124可以實體地和電性地耦合到導電導孔116。此外，UBM 146可以穿過互連結構114的上介電層形成，以實體和電性耦合互連結構114的上金屬化層。應理解，在第12圖-第13圖的實施例中，晶粒結構100的管芯也可以以面對面的方式直接接合。

第15圖是根據一些其他實施例的晶粒結構100的剖面圖。本實施例與第11圖的實施例相似，只是省略了下部裝置150；而是積體電路晶粒50被接合到包括大量金屬化層144的重分佈結構140。在一些實施例中，重分佈結構140包括多達8個金屬化層144。重分佈結構140可以建構在載體基板上，並且可以包括重分佈結構140的上介電層142中的晶粒連接件124。積體電路晶粒50可以接合到晶粒連接件124和上介電層142。然後可以執行如前所述的適當步驟以完成晶粒結構100的形成。省略基板112的配置允許降低晶粒結構100的厚度。在一些實施例中，重分佈結構140中的每個重分佈層的厚度在6µm至8µm的範圍內，例如小於約10µm。應理解，在第12圖-第13圖的實施例中也可以省略基板112。

第16圖是根據一些實施例的晶粒結構100的平面圖。顯示了平面圖中的緩衝層132的圖案，同時為了說明清楚起見已經省略了一些部件。第11圖-第15圖的任何晶粒結構100的緩衝層132可以有所示的圖案。可以選擇緩衝層132的圖案以幫助降低積體電路晶粒50破裂的風險。在本實施例中，在平面圖中，緩衝層132圍繞著每個積體電路晶粒50連續延伸。

緩衝層132的間隙部分132G具有在積體電路晶粒50之間測量的寬度W1。緩衝層132的圓角部分132F具有從積體電路晶粒50的邊緣到緩衝層132的邊緣測量的長度L1。在一些實施例中，寬度W1在40µm至100µm的範圍內，而長度L1在100µm至300µm的範圍內。每個積體電路晶粒50被設置為距晶粒結構100的邊緣（例如，距密封劑134的邊緣）距離D1。距離D1較大，這提供了用於分配緩衝層132的空間。在一些實施例中，距離D1在300µm至500µm的範圍內，例如約500µm。如此一來，緩衝層132在晶粒結構100的分割期間可以不被鋸切/切割（先前針對第11圖描述）。

第17圖和第18圖是根據一些其他實施例的晶粒結構100的視圖。第17圖是剖面圖，第18圖是平面圖。本實施例類似於第11圖及第16圖的實施例，除了晶粒結構100包括在平面圖中圍繞積體電路晶粒50不連續延伸的多個緩衝層132。緩衝層132選擇性地形成在預期的位置，可以選擇緩衝層132以降低製造成本，同時仍降低積體電路晶粒50破裂的風險。應理解，多個緩衝層132也可以用在第12圖-第15圖的實施例中。

緩衝層132可以包括外緩衝層132A和內緩衝層132B。外緩衝層132A沿著積體電路晶粒50的外緣設置，例如圍繞積體電路晶粒50的外角。內緩衝層132B設置在積體電路晶粒50之間的間隙中。在實施例中，外緩衝層132A沒有圓角。在另一實施例（未單獨例示）中，外緩衝層132A包括圓角。外緩衝層132A可以（也可以不）具有與內緩衝層132B不同的厚度。例如，內緩衝層132B可以具有比外緩衝層132A更大的厚度。在一些實施例中，外緩衝層132A具有在100µm至200µm範圍內的厚度，而內緩衝層132B具有在150µm至400µm範圍內的厚度。

內緩衝層132B具有寬度W1，其可以（或可以不）類似於先前針對第16圖所描述的寬度。外緩衝層132A具有長度L1，其可以（或可以不）類似於先前針對第16圖所描述的長度。每個積體電路晶粒50被設置為距晶粒結構100的邊緣距離Dl，這可以（或可以不）類似於先前針對第16圖所描述的。

第19圖是根據一些其他實施例的晶粒結構100的剖面圖。本實施例類似第11圖的實施例，除了積體電路晶粒50在其正面包括凹口(notches)，例如半導體基板52、互連結構54（參見第1圖）和介電層62中的凹口。襯層130（如果存在）及∕或緩衝層132延伸到積體電路晶粒50的凹口中。應理解，積體電路晶粒50還可以包括第12圖-第18圖的實施例中的凹口。

一般而言，先前描述的晶粒結構100包括接合至下方基板的多個上積電路晶粒。下方基板可以是下方元件150（例如，積體電路晶粒、中介層等）或可以是重分佈結構140。在下方元件150是積體電路晶粒的一些實施例中，晶粒結構100包括接合至下部積體電路晶粒的多個上方積體電路晶粒。在下方元件150是中介層的一些實施例中，晶粒結構100包括接合至中介層的多個上方積體電路晶粒。在省略下方元件150的一些實施例中，晶粒結構100包括接合到重分佈結構的多個上方積體電路晶粒。緩衝層132位於上方積體電路晶粒周圍。

先前描述的晶粒結構100是隨後可以在積體電路封裝中實現的元件。晶粒結構100的積體電路晶粒可以是異質晶粒。代替單獨封裝晶粒或除了單獨封裝晶粒之外，封裝晶粒結構100可以允許異構晶粒以小佔用面積(footprint)整合。在一些實施例中，透過封裝晶粒結構100並在密封劑上形成重分佈線以從晶粒結構100扇出(fan-out)連接來形成積體電路封裝。在一些實施例中，透過將晶片結構100附接至附加元件（例如中介層、封裝基板等）來形成積體電路封裝。

第20圖是根據一些實施例的積體電路封裝200的剖面圖。積體電路封裝200包括接合到封裝元件202的晶粒結構100。封裝元件202可以是中介層、封裝基板等。儘管積體電路封裝200被顯示為包括第11圖的晶粒結構100，但可以利用本文所述的任何晶粒結構100。

在所示實施例中，晶粒結構100利用導電連接件148附接至封裝元件202。晶粒連接件204位於封裝元件202的正面。導電連接件148被回流以將晶片結構100的UBM 146連接到封裝元件202的晶片連接件204。密封劑134可能由於其大CTE而在回流製程期間膨脹。緩衝層132減少在回流製程期間由密封劑134施加在積體電路晶粒50和晶圓110的接合界面上的應力。

底部填充物206可以形成在導電連接件148周圍以及封裝元件202和晶粒結構100之間。底部填充物206可以在附接晶粒結構100之後通過毛細管流動製程形成，或者可以在附接晶粒結構100之前通過合適的沉積方法形成。底部填充物206可以是從封裝部件202延伸到晶粒結構100的連續材料。底部填充206的材料與緩衝層132的應力降低化合物不同，並且可以透過與緩衝層132的應力降低化合物不同的方法形成。

密封劑208形成在各個部件上及其周圍。密封劑208密封晶粒結構100。密封劑208可以是模塑化合物、環氧樹脂等。密封劑208可以透過壓縮模製、傳遞模製等來施加。密封劑208可以以液體或半液體形式施加並且隨後固化。

實施例可以實現優點。與積體電路晶粒50相比，密封劑134具有大的CTE，使得密封劑134和積體電路晶粒50之間可能存在CTE失配。緩衝層132可以減少由於CTE失配而施加在積體電路晶粒50和晶圓110的接合界面上的應力。具體地，緩衝層132由應力降低化合物形成，應力降低化合物的CTE大於積體電路晶粒50的半導體材料的CTE，並且小於密封劑134的模塑化合物的CTE。因此，緩衝層132可以降低介電層62、122在密封劑134在高溫下膨脹期間分層的風險。因此可以提高晶粒結構100的產率和可靠性。在實驗中，緩衝層132將施加在積體電路晶粒50和晶圓110的接合界面上的應力減少了約32%。

在一個實施例中，一種裝置包括：下方基板；上方積體電路晶粒透過介電質-介電質接合和金屬-金屬接合接合至下方基板，所述上方積體電路晶粒包括半導體材料；圍繞上方積體電路晶粒的緩衝層，此緩衝層包括應力降低化合物，應力降低化合物的熱膨脹係數大於半導體材料的熱膨脹係數；以及圍繞緩衝層和上方積體電路晶粒的密封劑，密封劑包括模塑化合物，模塑化合物的熱膨脹係數大於應力降低化合物的熱膨脹係數。在裝置的一些實施例中，緩衝層實體接觸上方積體電路晶粒的側壁。在一些實施例中，裝置還包括：位於緩衝層和上方積體電路晶粒之間的襯層。在裝置的一些實施例中，緩衝層的間隙部分位於上方積體電路晶粒之間，密封劑的間隙部分位於上方積體電路晶粒之間，並且密封劑的間隙部分位於緩衝層的間隙部分上方。在裝置的一些實施例中，緩衝層的間隙部分位於上方積體電路晶粒之間，並且緩衝層的間隙部分透過密封劑暴露。在本裝置的一些實施例中，上方積體電路晶粒的正面接合至下方基板的正面。在裝置的一些實施例中，上方積體電路晶粒的正面接合到下方基板的背面。在裝置的一些實施例中，在平面圖中緩衝層會連續圍繞每個上方積體電路晶粒延伸。在裝置的一些實施例中，緩衝層是在平面圖中圍繞上方積體電路晶粒不連續地延伸的多個緩衝層之一。在裝置的一些實施例中，下方基板是下積體電路晶粒。在裝置的一些實施例中，下方基板是中介層。在裝置的一些實施例中，下方基板是重分佈結構。

在一個實施例中，一種裝置包括：下方基板；上層積體電路晶粒透過介電質-介電質接合和金屬-金屬接合接合至下方基板；位於上方積體電路晶粒的側壁和下方基板的頂表面上的襯層；緩衝層位於襯層上；以及圍繞緩衝層的密封劑，密封劑的頂表面與襯層的頂表面和上方積體電路晶粒的頂表面共面。在裝置的一些實施例中，襯層包括氧化物層和氧化物層上的氮化物層。在該裝置的一些實施例中，緩衝層包括應力降低化合物，且應力降低化合物包括高分子材料和填料。在該裝置的一些實施例中，高分子材料是熱塑性高分子且填料是二氧化矽顆粒。

在一個實施例中，一種方法包括：利用介電質-介電質接合和金屬-金屬接合將上方積體電路晶粒接合到下方基板，上方積體電路晶粒具有第一熱膨脹係數；在上方積體電路晶粒周圍形成應力降低化合物，應力降低化合物具有第二熱膨脹係數；在應力降低化合物周圍形成模塑化合物，模塑化合物具有第三熱膨脹係數，第二熱膨脹係數在第一熱膨脹係數和第三熱膨脹係數之間；以及分割模塑化合物和下方基板。在方法的一些實施例中，形成應力降低化合物的步驟包括利用化學氣相沉積來沉積應力降低化合物。在一些實施例中，方法還包括：在上方積體電路晶粒和下方基板上沉積襯層，應力降低化合物形成在襯層上。在一些實施例中，該方法還包括：薄化模塑化合物，模塑化合物的厚度大於應力降低化合物的圓角部分的厚度，應力降低化合物的圓角部分沿著上方積體電路晶粒的外緣設置。

以上概述數個實施例之部件，以便在本揭露所屬技術領域中具有通常知識者可更易理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應理解，他們能以本揭露實施例為基礎，設計或修改其它製程和結構，以實現與在此介紹的實施例相同之目的及∕或優勢。在本揭露所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。

50:積體電路晶粒 50A:積體電路晶粒 50B:積體電路晶粒 52:半導體基板 54:互連結構 56:導電導孔 62:介電層 64:晶粒連接件 100:晶粒結構 110:晶圓 110P:封裝區域 112:基板 114:互連結構 116:導電導孔 122:介電層 124:晶粒連接件 126:絕緣層 130:襯層 132:緩衝層 132F:圓角部分 132G:間隙部分 134:密封劑 134E:邊緣部分 134G:邊緣部分 136:載體基板 140:重分佈結構 142:介電層 144:金屬化層 146:凸塊下金屬(under bump metallurgies, UBM) 148:導電連接件 150:下方元件 200:積體電路封裝 202:封裝元件 204:晶粒連接件 206:底部填充物 208:密封劑 W1:寬度 L1:長度 D1:距離

以由以下的詳細敘述配合所附圖式，可最好地理解本揭露實施例。應注意的是，依據在業界的標準做法，各種部件並未按照比例繪製。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本揭露實施例之部件。 第1圖是積體電路晶粒的剖面圖。 第2圖-第11圖是根據一些實施例的晶粒結構的製造中的中間階段的視圖。 第12圖是根據一些其他實施例的晶粒結構的剖面圖。 第13圖是根據一些其他實施例的晶粒結構的剖面圖。 第14圖是根據一些其他實施例的晶粒結構的剖面圖。 第15圖是根據一些其他實施例的晶粒結構的剖面圖。 第16圖是根據一些實施例的晶粒結構的平面圖。 第17圖和第18圖是根據一些其他實施例的晶粒結構的視圖。 第19圖是根據一些其他實施例的晶粒結構的剖面圖。 第20圖是根據一些實施例的積體電路封裝的剖面圖。

50A:積體電路晶粒

50B:積體電路晶粒

52:半導體基板

62:介電層

64:晶粒連接件

100:晶粒結構

112:基板

114:互連結構

116:導電導孔

122:介電層

124:晶粒連接件

126:絕緣層

130:襯層

132:緩衝層

132F:圓角部分

132G:間隙部分

134:密封劑

134E:邊緣部分

134G:邊緣部分

140:重分佈結構

146:凸塊下金屬(under bump metallurgies,UBM)

148:導電連接件

150:下方元件

200:積體電路封裝

202:封裝元件

204:晶粒連接件

206:底部填充物

208:密封劑

Claims (14)

1. 一種半導體裝置，包括： 一下方基板； 多個上方積體電路晶粒(upper integrated circuit dies)，該些上方積體電路晶粒藉由介電質-介電質接合(dielectric-to-dielectric bonds)以及金屬-金屬接合(metal-to-metal bonds)接合至該下方基板，該些上方積體電路晶粒包括一半導體材料； 一襯層，位於該些上方積體電路晶粒的側壁上以及該下方基板的一頂表面上； 一緩衝層，圍繞該些上方積體電路晶粒，該緩衝層包括一應力降低化合物(stress reduction compound)，該應力降低化合物的熱膨脹係數大於該半導體材料的熱膨脹係數；以及 一密封劑(encapsulant)，圍繞該緩衝層以及該些上方積體電路晶粒，該密封劑包括一模塑化合物(molding compound)，該模塑化合物的熱膨脹係數大於該應力降低化合物的熱膨脹係數。
2. 如請求項1之半導體裝置，其中該緩衝層實體接觸該些上方積體電路晶粒的多個側壁。
3. 如請求項1或2之半導體裝置，其中該緩衝層的一間隙部分位於該些上方積體電路晶粒之間、該密封劑的一間隙部分位於該些上方積體電路晶粒之間，且該密封劑的該間隙部分位於該緩衝層的該間隙部分之上。
4. 如請求項1之半導體裝置，其中該些上方積體電路晶粒的多個正面(front-sides)接合至該下方基板的一正面。
5. 如請求項1之半導體裝置，其中該些上方積體電路晶粒的多個正面接合至該下方基板的一背面(back-side)。
6. 如請求項1之半導體裝置，其中在一平面圖中，該緩衝層圍繞每個該些上方積體電路晶粒連續地延伸。
7. 如請求項1之半導體裝置，其中在一平面圖中，該緩衝層是圍繞該些上方積體電路晶粒不連續地延伸的多個緩衝層之一。
8. 如請求項1之半導體裝置，其中該下方基板是一下積體電路晶粒。
9. 如請求項1之半導體裝置，其中該下方基板是一中介層。
10. 如請求項1之半導體裝置，其中該下方基板是一重分佈結構(redistribution structure)。
11. 一種半導體裝置，包括： 一下方基板； 一上方積體電路晶粒(upper integrated circuit dies)，該上方積體電路晶粒藉由介電質-介電質接合(dielectric-to-dielectric bonds)以及金屬-金屬接合(metal-to-metal bonds)接合至該下方基板； 一襯層，位於該上方積體電路晶粒的一側壁上以及該下方基板的一頂表面上； 一緩衝層，位於該襯層上；以及 一密封劑，圍繞該緩衝層，該密封劑的一頂表面與該襯層的一頂表面以及該上方積體電路晶粒的一頂表面共面。
12. 一種半導體裝置的製造方法，包括： 利用介電質-介電質接合(dielectric-to-dielectric bonds)以及金屬-金屬接合(metal-to-metal bonds)將一上方積體電路晶粒接合至一下方基板，該上方積體電路晶粒具有一第一熱膨脹係數； 在該上方積體電路晶粒周圍形成一應力降低化合物，該應力降低化合物具有一第二熱膨脹係數，其中形成該應力降低化合物包括在該上方積體電路晶粒以及該下方基板上沉積一襯層，在該襯層上形成該應力降低化合物； 在該應力降低化合物周圍形成一模塑化合物(molding compound)，該模塑化合物具有一第三熱膨脹係數，該第二熱膨脹係數在該第一熱膨脹係數與該第三熱膨脹係數之間；並且 分割(singulating)該模塑化合物與該下方基板。
13. 如請求項12之半導體裝置的製造方法，其中形成該應力降低化合物的步驟包括利用化學氣相沉積(chemical vapor deposition)來沉積該應力降低化合物。
14. 如請求項12之半導體裝置的製造方法，更包括： 薄化該模塑化合物，該模塑化合物的厚度大於該應力降低化合物的一圓角部分(fillet portion)的厚度，該應力降低化合物的該圓角部分沿該上方積體電路晶粒的一外緣(outer edge)設置。