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TWI882503B - 半導體裝置及其形成方法 - Google Patents

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TWI882503B
TWI882503B TW112142043A TW112142043A TWI882503B TW I882503 B TWI882503 B TW I882503B TW 112142043 A TW112142043 A TW 112142043A TW 112142043 A TW112142043 A TW 112142043A TW I882503 B TWI882503 B TW I882503B
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layers
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石哲齊
余家濠
溫偉源
思雅 廖
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台灣積體電路製造股份有限公司
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

提供了半導體結構及其形成方法。示例性方法包括在基 底上方形成疊層以及圖案化疊層和基底的一部分以形成鰭形結構，所述鰭形結構包括由基底形成的基部部分和由疊層形成的頂部部分。此疊層包括與犧牲層交錯的通道層以及設置在相鄰的通道層和犧牲層之間的二維(2D)材料層。所述方法更包括選擇性地去除頂部部分的犧牲層以形成設置在基部部分上方的多個通道部件，在第一閘極結構上方形成第一閘極結構和第二閘極結構。第一閘極結構環繞通道部件的底部。第二閘極結構環繞通道部件的頂部。

Description

半導體裝置及其形成方法
本申請案主張於2023年3月24日提出申請的美國臨時申請案第63/492,160號的權益，所述美國臨時申請案全文併入本案供參考。
本發明的實施例是有關於一種具有阻障層的堆疊多閘極裝置。
半導體積體電路(IC)產業經歷了指數級成長。IC材料和設計的技術進步已經產生了一代又一代的IC，其中每一代的電路都比上一代更小、更複雜。在IC發展的過程中，功能密度(即，每個晶片面積的互連裝置的數量)通常增加，而幾何尺寸(即，可以使用製造製程創建的最小組件(或線路))減少。這種縮小規模的過程通常可以透過提高生產效率和降低相關成本來帶來好處。
這種縮小尺寸也增加了積體電路加工和製造的複雜性。例如，隨著積體電路(IC)技術向更小的技術節點發展，已經引 入多閘極裝置來透過增加閘極通道耦合、減少斷態電流和減少短通道效應(short-channel effect，SCE)來改善閘極控制。多閘極裝置通常指的是具有設置在通道區的多於一側上方的閘極結構或其部分的裝置。鰭式場效電晶體(FinFET)和多橋通道(multi-bridge-channel，MBC)電晶體是多閘極裝置的範例，它們已成為高效能和低洩漏應用的流行和有希望的候選者。FinFET具有在多於一側被閘極環繞的升高通道(例如，閘極環繞從基底延伸的半導體材料「鰭」的頂部和側壁)。MBC電晶體具有可以部分或完全環繞通道區延伸的閘極結構，以提供對通道區兩側或多側的存取。因為其閘極結構環繞著通道區，所以MBC電晶體也可以稱為環繞閘極電晶體(surrounding gate transistor，SGT)或環閘(gate-all-around，GAA)電晶體。MBC電晶體的通道區可以由奈米線、奈米片、其他奈米結構和/或其他合適的結構形成。通道區的形狀也為MBC電晶體賦予了替代名稱，例如奈米片電晶體或奈米線電晶體。
隨著半導體產業進一步發展到亞10奈米(nm)技術製程節點，以追求更高的裝置密度、更高的性能和更低的成本，來自製造和設計問題的挑戰導致了堆疊裝置結構配置，例如互補場效電晶體(C-FET)，其中一個n型多閘極電晶體和一個p型多閘極電晶體垂直堆疊在另一個之上。然而，隨著尺寸的不斷縮小，即使是這種新的裝置結構也面臨新的挑戰。
本發明實施例提供一種方法。此方法包括在基底上方形成疊層，所述疊層包括由多個犧牲層交錯的多個通道層以及設置在通道層和犧牲層中的相鄰層之間的多個二維(2D)材料層，圖案化此疊層和一部分基底以形成鰭形結構，所述鰭形結構包括由基底形成的基部部分和由疊層形成的頂部部分，選擇性地去除頂部部分的犧牲層以形成設置在基部部分上方的多個通道部件，形成環繞通道部件的底部的第一閘極結構，以及在第一閘極結構上方形成第二閘極結構，第二閘極結構環繞通道部件的頂部。
本發明實施例提供一種方法。此方法包括在基底上外延生長多個第一半導體層和多個第二半導體層，第一半導體層和第二半導體層在垂直方向上彼此交錯，形成插入所述第一半導體層和所述第二半導體層中相鄰的半導體層的多個阻障層。圖案化所述第一半導體層、所述第二半導體層、所述阻障層以形成鰭形結構，並以介電層取代第二半導體層的中間一層，其中所述介電層被所述阻障層的其中兩層夾在中間，移除所述介電層上方和下方的所述第二半導體層，形成環繞所述介電層下方的所述第一半導體層的底部的第一閘極結構，並形成環繞所述介電層上方的所述第一半導體層的頂部的第二閘極結構。
本發明實施例提供一種半導體裝置。此半導體裝置包括多個第一奈米結構、鄰接第一奈米結構的底部源極/汲極特徵、環繞每個第一奈米結構的第一閘極結構、設置在第一奈米結構上方 的介電層、設置在介電層上方的多個第二奈米結構、鄰接第二奈米結構的頂部源極/汲極特徵、環繞每個第二奈米結構的第二閘極結構、直接與介電層的頂表面交接的第一阻障層、以及與介電層的底表面直接交接的第二阻障層。
10:半導體裝置/C-FET
10L:下裝置
10U:上裝置
26L、26U、208、208L1、208L2、208L3、208U1、208U2、208U3:通道層
62L、62U:源極/汲極特徵
76L:下閘極結構
76U:上閘極結構
78、254d:閘極介電層
80L、80U:導電結構
100:方法
102、104、106、108、110、112、114、116、118、120、122、130:方塊
200:半導體裝置/工件
202:基底
204:超晶格結構
204B:底部
204T:頂部
206、206L1、206L2、206L3、206U1、206U2:犧牲層
206M:中間犧牲層
207:阻障層/2D材料層
207L1、207L2、207L3、207M、207U1、207U2:阻障層
210:鰭形結構
210C:通道區
210SD:源極/汲極區
211:鰭基部
212:隔離特徵
214:虛設閘極疊層
216:虛設介電層
218:虛設閘極電極層
220:閘極頂部硬罩幕層
222:閘極間隙壁
224:源極/汲極凹槽
226、226a、226b、226c、226d、226e:內間隙壁特徵
226M:中間介電層
230:底部源極/汲極特徵
232:底部接觸蝕刻停止層
234:底部層間介電層
248:頂部源極/汲極特徵
250:頂部CESL
252:頂部ILD層
254:閘極結構
254B:底部閘極部分
254T:頂部閘極部分
254c:介電頂蓋層
254d:閘極介電層
254e、254f:閘極電極層
262:絕緣層
2080、2080N1、2080N2:奈米結構
2080L1、2080L2:底部通道部件
2080U1、2080U2:頂部通道部件
B:線段
X、Y、Z:方向
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出了根據本揭露的一個或多個方面的包括垂直C-FET的半導體裝置的透視圖。
圖2示出了根據本揭露的一個或多個方面的用於形成包括垂直C-FET的半導體裝置的方法的流程圖。
圖3、圖4、圖5、圖6、圖7、圖8、圖9A和圖9B示出了在圖2的方法中根據本公開的各個面向的各個製造階段期間工件的局部剖面圖。
圖10A、圖10B、圖11A、圖11B、圖12A和圖12B示出了根據本揭露的一個或多個方面的替代半導體裝置的局部剖面圖。
以下揭露內容提供用於實施所提供標的物的不同特徵的 諸多不同實施例或例子。以下闡述組件及佈置的具體例子以簡化本揭露。當然，所述些僅為例子且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第一特徵可不直接接觸的實施例。
此外，為易於描述，可在文中使用例如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」以及類似物的空間相對術語來描述如圖中所示出的一個裝置或特徵與另一裝置或特徵的關係。除圖中所描繪的定向外，空間相對術語意圖涵蓋裝置在使用或操作中的不同定向。裝置可以其它方式定向(旋轉90度或處於其它定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。源極/汲極可以單獨或統一地指源極或汲極，這取決於上下文。更進一步，當一數字或一數字範圍以「大約」、「大概」或類似之用語描述，所述用語旨在涵蓋包括合理數字，考慮到本技術領域中具有通常知識者所理解在製程當中固有產生的一些變化之其他數值。舉例來說，數值或者數值範圍包含一個含括所述數值在內的合理範圍，例如在所述的數值的+/-10%之內，基於製造具有與數值相關的特徵的特徵部件有關的已知製造公差。例如，具有「約5奈米(nm)」厚度的材料層所涵蓋的尺寸範圍自4.5奈米到5.5奈米，其中有關於沉積材料層的製造公差為本領域具通常技藝的人員認知為+/-15%。更進一步而 言，本揭露可重複在許多範例中的參考編號及/或字母。這種重複旨在於簡單性以及清晰度而不指定所述的許多實施例及/或配置之間的關係。
堆疊多閘極裝置是指包括底部多閘極裝置和堆疊在底部多閘極裝置之上的頂部多閘極裝置的半導體裝置。當底部多閘極裝置和頂部多閘極裝置具有不同導電類型時，堆疊多閘極裝置可以是互補場效電晶體(C-FET)。C-FET中的多閘極裝置可以是MBC電晶體。
圖1描繪了示例性半導體裝置(例如，C-FET)10。半導體裝置10包括下裝置10L(例如，p型電晶體)和位於下裝置10L之上的上裝置10U(例如，n型電晶體)。下裝置10L包括被下閘極結構76L環繞的通道層26L。下閘極結構76L包括閘極介電層78和導電結構80L。下裝置10L更包括耦合到通道層26L並且鄰近下閘極結構76L的源極/汲極裝置(例如，p型外延源極/汲極裝置)62L。上裝置10U包括被上閘極結構76U環繞的通道層26U。上閘極結構76U包括閘極介電層78和導電結構80U。上裝置10U也包括耦合到通道層26U並且鄰近上閘極結構76U的源極/汲極裝置(例如，n型外延源極/汲極裝置)62U。隔離層90設置在上裝置10U和下裝置10L之間，以使上裝置10U的上閘極結構與下方裝置10L的下閘極結構電絕緣。上述半導體裝置10中的裝置的配置是為了說明的目的而給予的，並且可以根據實際實施方式進行修改。應理解，為了簡單起見，所述圖中省略了 一些特徵。
在一些用於形成C-FET裝置的製造過程中，首先形成包括由多個犧牲層交錯的多個通道層的超晶格結構，其中犧牲層在相鄰通道層之間保留空間。然後，選擇性地移除犧牲層以釋放通道層(例如，通道層26L和26U)，並且在犧牲層保留的空間中形成金屬閘極結構(例如，閘極結構76L和76U)。通道層和犧牲層具有不同的半導體成分，這允許選擇性地去除犧牲層。在一些實施例中，通道層由矽(Si)形成並且犧牲層由矽鍺(SiGe)形成。鍺(Ge)原子可以擴散到通道層和犧牲層之間的界面並且與矽原子混合，特別是在製造流程的熱處理期間。鍺原子的擴散可能導致矽鍺層中鍺的濃度不均勻。例如，由於在頂部和底部中鍺原子的損失，矽鍺層的中間部分可以比頂部和底部具有更高的鍺濃度。當刻蝕這種鍺分佈不均勻的矽鍺層時，矽鍺層中部的蝕刻量可能大於矽鍺層頂部和底部的蝕刻量，導致蝕刻輪廓較差。此外，擴散到通道層中的鍺原子可能會劣化裝置性能。需要抑製或阻止鍺原子在超晶格中的擴散。
本揭露提供了一種在超晶格的通道層和犧牲層之間的界面處形成擴散阻障層的方法。由於擴散阻障層可防止通道層和犧牲層之間的界面處的混合，因此擴散阻障層也被稱為混合阻障層或阻障層的簡稱。在一些實施例中，阻障層由二維(2D)材料形成。本揭露中使用的術語「2D材料」是指具有層內共價鍵和層間凡得瓦鍵的原子薄結晶固體的單層材料或單層型材料。2D材 料的範例可以包括石墨烯、六方氮化硼(h-BN)、氟化鈣(CaF2)、GaS、GaSe或過渡金屬二硫屬化物(MX2)，其中M是過渡金屬元素且X是硫族元素。一些示例性MX2材料可包括但不限於MoS2、MoSe2、ReSe2、ReS2、WSe2、WS2或其任何組合。將阻障層實現為2D材料層提供了至少兩次折疊的好處。首先，2D材料層可以有效地阻止鍺原子從犧牲層擴散到通道層。另外，2D材料層夠薄，使得通道層和犧牲層的晶體結構仍可透過2D材料層外延生長。允許半導體層從相鄰半導體層遠端生長保證了超晶格的晶體結構純度。
現在將參考圖2至圖12B更詳細地描述本揭露的各個面向，圖2示出了根據本揭露的一個或多個方面的用於形成包括垂直C-FET的半導體裝置200的方法100的流程圖。下面結合圖3至圖12B描述方法100。它們是根據方法100的實施例的處於不同製造階段的工件200的局部剖面圖。方法100僅是範例且不旨在將本公開限制於其中明確示出的內容。可以在方法100之前、期間和之後提供附加步驟，並且對於所述方法的附加實施例可以替換、消除或移動所描述的一些步驟。為了簡單起見，本文並未詳細描述所有步驟。因為在製造過程結束時工件200將被製造成半導體裝置200，所以根據上下文需要，工件200可以稱為半導體裝置200。
參考圖2和圖3，方法100包括接收工件200的方塊102。工件200包括基底202。在一實施例中，基底202可以是矽 (Si)基底。在一些其他實施例中，基底202可以包括其他半導體，例如鍺(Ge)、矽鍺(SiGe)或III-V族半導體材料。示例性III-V族半導體材料可包括砷化鎵(GaAs)、磷化銦(InP)、磷化鎵(GaP)、氮化鎵(GaN)、磷化砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、磷化鎵銦(GaInP)和砷化銦鎵(InGaAs)。基底202還可以包括絕緣層，例如氧化矽層，以具有絕緣體上矽(SOI)結構。儘管圖中未明確示出，但基底202可以包括n型阱區和p型阱區，用於製造不同導電類型的電晶體。當存在時，n型阱和p型阱中的每一個形成在基底202中並且包括摻雜分佈。n型阱可以包括n型摻雜劑的摻雜分佈，例如磷(P)或砷(As)。p型阱可以包括p型摻雜劑例如硼(B)的摻雜分佈。n型阱和p型阱中的摻雜可以使用離子注入或熱擴散來形成，並且可以被認為是基底202的部分。為了方便參考，基底202和在方法100期間在其上形成的結構可以被稱為工件200。
工件200更包括形成在基底202上方的超晶格結構204。超晶格結構204包括由多個犧牲層206交錯的多個通道層208。犧牲層206和通道層208交替沉積，一層在另一層之後，形成超晶格結構204。超晶格結構204更包括插入相鄰通道層208和犧牲層206的多個阻障層207。通道層208和犧牲層206可以具有不同的半導體成分。在一些實施例中，通道層208由矽(Si)形成並且犧牲層206由矽鍺(SiGe)形成。在一些實施方 式中，犧牲層206中鍺原子的濃度(原子百分比)在約30%至約60%的範圍內。犧牲層206中的額外的鍺含量允許犧牲層206的選擇性去除或凹陷，而不引起對通道層208的實質性損壞。阻障層207可以由2D材料形成並且也稱為2D材料層207。在一些實施例中，阻障層207可以包括石墨烯、六方氮化硼(h-BN)、氟化鈣(CaF2)、GaS、GaSe或過渡金屬二硫屬化物(MX2)，其中M是過渡金屬元素且X是硫族元素。一些示例性MX2材料可包括但不限於MoS2、MoSe2、ReSe2、ReS2、WSe2、WS2或其任何組合。在一些實施例中，阻障層207不含摻雜劑。在一些替代實施例中，阻障層207可以摻雜摻雜劑，例如硫(S)、硒(Se)、碲(Te)、鋯(Zr)、鉿(Hf)、鎢(W)、鉬(Mo)、硼(B)、氧(O)、氮(N)、碳(C)、矽(Si)或錫(Sn)。
在一些實施例中，犧牲層206和通道層208是外延層並且可以使用外延製程沉積在基底202上方。適當的外延製程包括氣相外延(VPE)、分子束外延(MBE)、液相外延(LPE)、選擇性外延生長(SEG)和/或其他適當的製程。作為比較，可以透過與用於形成犧牲層206和通道層208的外延製程不同的沉積製程來沉積阻障層207。適當的沉積製程包括物理氣相沉積(PVD)、化學氣相沉積(CVD)(例如，等離子體增強CVD(PECVD)、微波等離子體輔助CVD(MWCVD)、混合物理CVD(HPCVD)和熱CVD)、原子層沉積(ALD)(例如等離子體增強ALD(PEALD)和熱ALD)，以及/或在適當的溫度下進行的其他合適 的製程，例如在約100℃至約1400℃的範圍內。阻障層207可以是具有立方、六方、四方、斜方或其他適當的晶格形狀的單晶層。使用2D材料作為阻障層允許形成在其上的半導體層(通道層208或犧牲層206)仍然從其下方的相鄰半導體層遠程外延生長。因此，晶體結構不會被破壞。
為了方便參考，超晶格結構204可以垂直地分為底部204B、底部204B上的中間犧牲層206M、以及中間犧牲層206M上的頂部204T。在這個描繪的範例中，超晶格結構204的底部204B包括由犧牲層206L1、206L2和206L3交錯的通道層208L1、208L2和208L3。底部204B更包括夾著犧牲層206L3的一對阻障層207L3、夾著犧牲層206L2的一對阻障層207L2、以及夾著犧牲層206L1的一對阻障層207L1。超晶格結構204的頂部204T包括由犧牲層206U1和206U2交錯的通道層208U1、208U2和208U3。頂部204T更包括夾著犧牲層206U2的一對阻障層207U2和夾著犧牲層206U1的一對阻障層207U1。超晶格結構204更包括一對夾著中間犧牲層206M的阻障層207M。每對阻障層207包括直接與相應犧牲層206的頂表面交接的上阻障層和與相應犧牲層206的底表面直接交接的下阻障層，其將相應犧牲層206與相鄰的通道層208物理分開，也阻止鍺原子擴散到相鄰的通道層208。
通道層208L1、208L2、208L3、208U1、208U2和208U3將為C-FET 10提供奈米結構。在一些實施例中，通道層 208U1-208U2和通道層208L2-208L3將為頂部提供通道部件。分別是C-FET 10中的MBC電晶體和底部MBC電晶體。術語「通道部件」在本文中用於指稱具有奈米級尺寸並具有細長形狀的電晶體中的通道的任何材料部分，而不管所述部分的橫截面形狀如何。中間犧牲層206M的鍺含量可以不同於頂部204T和底部204B的其他犧牲層(例如，犧牲層206U1-206U2、犧牲層206L1-206L3)的鍺含量。在一些實施例中，中間犧牲層206M的鍺含量可以大於其他犧牲層206U1-206U2和206L1-206L3的鍺含量，使得整個中間犧牲層206M可以在形成內部間隔件凹槽的過程中被選擇性地去除。
值得注意的是，圖3中的超晶格結構204包括與六(6)層犧牲層206交錯的六(6)層通道層208，其僅用於說明目的並且不旨在限制超出權利要求中具體敘述的內容。可以理解，任何數量的通道層208可以被包括在超晶格結構204並且分佈在底部204B和頂部204T之間。層數取決於頂部MBC電晶體和底部MBC電晶體所需的通道成員數量。在一些實施例中，超晶格結構204中的通道層208的數量可以在4和10之間。通道層208和犧牲層206的厚度可以基於底部MBC電晶體、頂部MBC電晶體和整個C-FET的裝置性能考量來選擇。在一些實施例中，通道層208的厚度基本上均勻，例如厚度範圍約3nm至約6nm。在一些實施例中，犧牲層206的厚度基本上均勻，例如厚度範圍約3nm至約6nm。然而在一些替代實施例中，中間犧牲層 206M比其他犧牲層206更厚(例如，厚度的兩倍或三倍)。阻障層207比通道層208和犧牲層206薄。在一些實施例中，阻障層207的厚度基本上均勻，例如單層2D材料或幾個單層2D材料。在一個例子中，阻障層207的厚度範圍為約0.3nm至約2nm。然而在一些替代實施例中，其中中間犧牲層206M可以具有比其他犧牲層206更高的鍺濃度，相應的成對阻障層207M可以比其他阻障層207更厚，以更有效地阻擋中間犧牲層206M鍺原子的擴散。例如，阻障層207L1-L3和207U1-U2可以是單層，且阻障層207M可以是兩個或三個單層的堆疊。
參考圖2和圖4，方法100包括方塊104，其中在形成超晶格結構204之後，然後圖案化超晶格結構204和基底202的頂部部分以形成鰭形結構210。出於圖案化目的，硬罩幕層可以沉積在超晶格結構204上方。硬罩幕層可以是單層或多層。在一個實例中，硬罩幕層包括氧化矽層和氧化矽層上方的氮化矽層。可以使用包含雙圖案化或多圖案化製程的合適製程來圖案化鰭形結構210。一般而言，雙重圖案化或多圖案化製程將光刻製程與自對準製程相結合，從而允許創建具有例如比使用單個直接光刻製程可獲得的節距更小的節距的圖案。例如，在一個實施例中，材料層形成在基底上方並使用光刻製程圖案化。使用自對準製程沿著圖案化材料層形成間隙壁。然後去除材料層，並且然後可以使用剩餘的間隙壁或芯軸作為蝕刻罩幕來蝕刻超晶格結構204和基底202以形成鰭形結構210。如圖4所示，每個鰭形結構210 從基底202沿著Z方向垂直延伸並沿Y方向縱向延伸。基底202的圖案化頂部部分形成鰭形結構210的鰭基部211。鰭基部211的頂表面被最底部阻障層207L3覆蓋。
方塊104處的方法更包括在鰭形結構210周圍形成隔離特徵212以分隔兩個相鄰的鰭形結構210。隔離特徵212也可以被稱為淺溝槽隔離(STI)部件212。在示例製程中，使用CVD、低於大氣壓力CVD(SACVD)、可流動CVD、旋塗和/或其他合適製程將用於隔離特徵212的介電材料沉積在工件200(包括鰭形結構210)上。然後，沉積的介電材料被平坦化並凹陷以形成隔離特徵212。用於隔離特徵212的介電材料可以包括氧化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(FSG)、低k介電、其組合，和/或其他合適的材料。如圖4所示，鰭基部211升高到隔離特徵212上方。
參考圖2和圖5，方法100包括方塊106，其中在鰭形結構210的通道區210C上方形成虛設閘極疊層214。在一些實施例中，採用閘極替換製程(或後閘極製程)，其中虛設閘極疊層214用作功能閘極結構的佔位符。其他過程和配置也是可能的。為了形成虛設閘極疊層214，在工件200上方沉積虛設介電層216、虛設閘極電極層218和閘極頂部硬罩幕層220。這些層的沉積可以包括使用低壓CVD(LPCVD)、CVD、等離子體增強CVD(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、熱氧化、電子束蒸發、其他合適的沉積技術和/或它們的組合。虛 設介電層216可以包括氧化矽，虛設閘極電極層218可以包括多晶矽，閘極頂部硬罩幕層220可以是包括氧化矽和氮化矽的多層。使用光刻和蝕刻製程，圖案化閘極頂部硬罩幕層220。光刻製程可以包括光阻塗覆(例如，旋塗)、軟烘烤、罩幕對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥(例如，旋轉乾燥和/或硬烘烤)、其他合適的製程。光刻技術和/或其組合。蝕刻製程可以包括乾蝕刻、濕蝕刻和/或其他蝕刻方法。與鰭形結構210類似，虛設閘極疊層214也可以使用雙圖案化或多圖案化技術來圖案化。之後，使用圖案化的閘極頂部硬罩幕220作為刻蝕罩幕，刻蝕虛設介電層216和虛設閘極電極層218以形成虛設閘極疊層214。虛設閘極疊層214沿X方向縱向延伸以環繞鰭形結構210並接合於隔離特徵212上。鰭形結構210的位於虛設閘極疊層214下方的部分限定通道區210C。通道區210C與虛設閘極疊層214也限定不與虛設閘極疊層214垂直重疊的源極/汲極區210SD。通道區210C沿Y方向設置在兩個源極/汲極區210SD之間。源極/汲極區可以指用於形成源極的源極區域或用於形成汲極的汲極區域，取決於上下文單獨地或共同地。
仍參考圖2和圖5，方法100包括方塊108，其中鰭形結構210的源極/汲極區210SD凹陷以形成源極/汲極凹槽224。方塊106處的操作可以包括在源極/汲極區210SD凹陷之前在虛設閘極疊層214的側壁形成至少一個閘極間隙壁222。在一些實施例中，至少一個閘極間隙壁222的形成包括在工件200上方沉 積一層或多層介電層。在範例製程中，使用CVD、SACVD或ALD共形地沉積一層或多層介電層。一層或多層介電層可包括氧化矽、氮化矽、碳化矽、氧氮化矽、碳氮化矽、氧碳化矽、氧碳氮化矽和/或它們的組合。在沉積至少一個閘極間隔件222之後，對工件200執行各向異性蝕刻製程以形成源極/汲極凹槽224。方塊106處的蝕刻製程可以是乾蝕刻製程或其他適當的蝕刻製程。範例乾式蝕刻製程可以實施含氧氣體、氫氣、含氟氣體(例如，CF4、SF6、NF3、CH2F2、CHF3和/或C2F6)、含氯氣體(例如Cl2、CHCl3、CCl4和/或BCl3)、含溴氣體(例如HBr和/或CHBr3)、含碘氣體、其他合適的氣體和/或等離子體，和/或它們的組合。參考圖5，通道區210C中的犧牲層206、通道層208和阻障層207的側壁暴露在源極/汲極凹槽224中。
參考圖2和圖6，方法100包括方塊110，其中形成內間隙壁特徵226。在方塊110處，選擇性地且部分地使在源極/汲極凹槽224中暴露的犧牲層206凹陷以形成內部間隙壁凹槽，而暴露的通道層208基本上未被蝕刻。犧牲層206的橫向凹進也可以使阻障層207橫向凹進。中間犧牲層206M由於其較大的鍺含量，可以在形成內間隔件特徵凹進期間基本上被去除。在一些實施例中，選擇性凹陷可以是選擇性各向同性蝕刻製程(例如，選擇性乾蝕刻製程或選擇性濕蝕刻製程)，並且透過蝕刻製程的持續時間來控制犧牲層206凹陷的程度。選擇性乾蝕刻製程可以包括使用一種或多種氟基蝕刻劑，例如氟氣或氫氟碳化物。選擇性 濕蝕刻製程可以包括使用氟化氫(HF)或氫氧化銨(NH4OH)。
在形成內部間隙壁凹槽之後，內部間隙壁材料層沉積在工件200上方，包括內部間隙壁凹槽。另外，如圖6所示，內部間隙壁材料層也可以沉積在透過選擇性去除中間犧牲層206M所留下的空間中。內部間隙壁材料層可包括氧化矽、氮化矽、碳氧化矽、碳氮氧化矽、碳氮化矽、金屬氮化物或適當的介電材料。然後回蝕所沉積的內部間隙壁材料層，以去除虛設閘極疊層214、閘極間隙壁222和通道層208的側壁上方的內部間隙壁材料層的多餘部分，從而形成內部間隙壁特徵226和中間介電層226M，如圖6所示。由於阻障層207M設定在中間介電層226M的頂部表面和底表面的中間部分上，所以中間介電層226M具有啞鈴形狀。在本實施例中，內部間隙壁特徵226包括設置在中間介電層226M上方的內部間隙壁特徵226a和226b以及設置在中間介電層226M下方的內部間隙壁特徵226c、226d和226e。每個內間隙壁特徵226a-226e和中間介電層226M設定在兩個垂直相鄰的通道層208之間。例如，內間隙壁特徵226b設定在通道層208U2和通道層208U3之間，且內間隙壁特徵226c設定在通道層208L1和通道層208L2之間。在一些實施例中，方塊110處的回蝕製程可以是乾蝕刻製程，其包括使用含氧氣、氫氣、氮氣、含氟氣體(例如，NF3、CF4、SF6、CH2、F2、CHF3和/或C2F6)、含氯氣體(例如Cl2、CHCl3、CCl4和/或BCl3)、含溴氣體(例如HBr和/或CHBr3)、含碘氣體(例如CF3I)、其他合適 的氣體和/或等離子體、和/或它們的組合。
仍參考圖2和圖6，方法100包括方塊112，其中在源極/汲極凹槽224中形成底部源極/汲極特徵230。在一些實施例中，在沉積底部源極/汲極特徵230之前，形成阻障層(未示出)。阻障層可以沉積在工件200上方以覆蓋超晶格結構204的頂部204T的側壁。阻障層還可以覆蓋中間介電層226M和通道層208L1的側壁。阻障層可以包括介電材料。在形成阻障層之後，可以使用外延製程(諸如VPE、MBE、LPE、SEG和/或其他合適的製程)來形成底部源極/汲極特徵230。外延生長製程可以使用氣態和/或液態前驅物，其與基底202以及未被阻障層覆蓋的通道層208的成分相互作用。在本實施例中，底部源極/汲極特徵230的外延生長可以從基底202的頂表面和底部通道層208L2和208L3的暴露側壁兩者發生。由於其介電成分，阻障層阻擋在通道層208U1-208U3和208L1的側壁上形成底部源極/汲極特徵230。如圖6所示，底部源極/汲極特徵230與通道層208L2和208L3物理接觸(或鄰接)。依設計，底部源極/汲極特徵230可以是n型或p型。在所描繪的實施例中，底部源極/汲極特徵230是p型源極/汲極特徵並且可以包括鍺、摻鎵矽鍺、摻硼矽鍺或其他合適的材料，並且可以在通過引入p型摻雜劑(例如硼或鎵)進行外延製程，或使用結注入製程進行異位摻雜。
仍參考圖2和圖6，方法100包括方塊114，其中底部接觸蝕刻停止層(CESL)232和底部層間介電(ILD)層234沉 積在底部源極/汲極特徵230上方。底部CESL 232可以包括氮化矽、氮氧化矽和/或其他材料，並且可以透過CVD、ALD、等離子體增強化學氣相沉積(PECVD)製程和/或其他合適的沉積或氧化製程來形成。在實施例中，底部CESL 232包括氮化矽，且底部CESL 232的氮濃度與矽濃度的比率(即，N/Si)在約1.1和約1.3之間的範圍內。在一些實施例中，首先將底部CESL 232共形地沉積在工件200上，並且透過旋塗、可流動CVD(FCVD)、CVD或其他合適的沉積技術將底部ILD層234沉積在底部CESL 232上方。底部ILD層234可以包括原矽酸四乙酯(TEOS)氧化物、未摻雜的矽酸鹽玻璃、或諸如硼磷矽酸四乙酯(TEOS)氧化物、未摻雜的矽酸鹽玻璃、或諸如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜矽玻璃(BSG)和/或其他合適的介電材料。
參考圖2和圖7，方法100包括方塊116，其中回蝕底部CESL 232和底部ILD層234。如圖6所示，回蝕底部CESL 232和底部ILD層234至通道層208U1和208U2的暴露側壁。在圖6所示的實施例中，在回蝕之後，底部CESL 232與內部間隙壁特徵226b-226c、通道層208U3、208L1以及中間介電層226M直接接觸。可以在底部CESL 232和底部ILD層234的回蝕期間去除阻障層。
參考圖2和圖8，方法100包括方塊118，其中頂部源極/汲極特徵248形成在底部CESL 232和底部ILD層234上方。 頂部源極/汲極特徵248可以使用外延製程形成，例如VPE、MBE、LPE、SEG和/或其他合適的製程。外延生長製程可以使用氣態和/或液態前體，其與超晶格結構204的頂部204T的通道層(例如，通道層208U1和208U2)的成分相互作用。頂部源極/汲極特徵248的外延生長可以從頂部通道層208U1和208U2的暴露側壁發生。沉積的頂部源極/汲極特徵248與超晶格結構204的頂部204T的通道層物理接觸(或鄰接)。根據設計，頂部源極/汲極特徵248可以是n型或p型。在所描繪的實施例中，頂部源極/汲極特徵248是n型源極/汲極特徵並且可以包括矽、磷摻雜矽、砷摻雜矽、銻摻雜矽或其他合適的材料並且可以是原位的在外延製程期間透過引入n型摻雜劑(例如磷、砷或銻)進行摻雜，或使用結注入製程進行異位摻雜。
仍參考圖2和圖8，方法100包括方塊120，其中在頂部源極/汲極特徵248上方沉積頂部CESL 250和頂部ILD層252。頂部CESL 250可以包括氮化矽、氮氧化矽和/或已知的其他材料。其可透過CVD、ALD、等離子體增強化學氣相沉積(PECVD)製程和/或其他適當的沉積或氧化製程來形成。在一些實施例中，首先將頂部CESL 250共形地沉積在工件200上，然後透過旋塗、FCVD、CVD或其他合適的沉積技術將頂部ILD層252沉積在頂部CESL 250上方。頂部ILD層252可以包括諸如原矽酸四乙酯(TEOS)氧化物、未摻雜的矽酸鹽玻璃或諸如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃 (PSG)、硼摻雜矽玻璃(BSG)和/或其他合適的介電材料。在一些實施例中，在形成頂部ILD層252之後，可以對工件200進行退火以提高頂部ILD層252的完整性。為了去除多餘的材料並暴露虛設閘極疊層214的頂表面，可以進行平坦化製程，例如可以執行化學機械拋光(CMP)製程。
參考圖2和圖9A至圖9B，方法100包括方塊122，其中以閘極結構254取代虛設閘極疊層214。圖9A描繪了工件200在Y-Z平面中的剖面圖，並且圖9B描繪了工件200在Y-Z平面中的剖面圖。圖9B示出了沿圖9A所示的線段B-B截取的工件200的剖面圖。方塊130的操作可以包括去除虛設閘極疊層214、釋放通道層208作為功能性通道部件(包括頂部通道部件2080U1、2080U2和底部通道部件2080L1和2080L2)的奈米結構以及作為非功能性通道部件(包括奈米結構2080N1和2080N2)的奈米結構，以及形成包圍奈米結構2080的閘極結構254。虛設閘極疊層214的去除可以包括對虛設閘極疊層214中的材料具有選擇性的一個或多個蝕刻製程。例如，虛設閘極疊層214的去除可以使用選擇性濕蝕刻、選擇性乾蝕刻或其組合來執行。在移除虛設閘極疊層214之後，露出通道區210C中的通道層208、犧牲層206和阻障層207的側壁。此後，選擇性地移除通道區210C中的犧牲層206以釋放作為功能通道部件(包括頂部通道部件2080U1、2080U2、底部通道部件2080L1、2080L2)和非功能通道部件(包括奈米結構2080N1和2080N2)。犧牲層 206的選擇性去除可以透過選擇性乾蝕刻、選擇性濕蝕刻或其他選擇性蝕刻製程來實現。在一些實施例中，選擇性濕蝕刻包括APM蝕刻(例如，氫氧化氨-過氧化氫-水混合物)。在一些其他實施例中，選擇性去除包括矽鍺氧化，隨後是矽鍺氧化物去除。例如，可以透過臭氧清潔來提供氧化，然後透過諸如NH4OH的蝕刻劑去除矽鍺氧化物。
在選擇性去除犧牲層206之後，沉積閘極結構254以環繞頂部通道部件2080U1和2080U2以及底部通道部件2080L1和2080L2中的每一個，從而形成底部多閘極電晶體(例如，圖1中的10L)以及設置在底部多閘極電晶體上方的頂部多閘極電晶體(例如，圖1中的10U)。在所描繪的實施例中，底部多閘極電晶體和頂部多閘極電晶體都是MBC電晶體。在一些實施例中，閘極結構254可以是公共閘極結構以接合底部通道部件和頂部通道部件。在附圖中描繪的一些其他實施例中，閘極結構254包括用於接合底部通道部件2080L1和2080L2的底部閘極部分254B以及用於接合頂部通道部件2080U1和2080U2的頂部閘極部分254T。底部閘極部分254B和頂部閘極部分254T具有不同的功函數層。當閘極結構254包括底部閘極部分254B和頂部閘極部分254T時，兩個閘極部分可以透過中間介電層226M和絕緣層262彼此電隔離。例如，底部閘極部分254B可以包括p型功函數層且頂部閘極部分254T可以包括n型功函數層。雖然圖中未明確示出，但閘極結構254包括與通道部件接合的界面層。 閘極結構254也包括界面層上方的閘極介電層254d和分別包括p型功函數層或n型功函數層的閘極電極層254e/254f。使用ALD、CVD和/或其他適當的方法在工件200上方沉積閘極介電層254d。閘極介電層254d由高k介電材料形成。如本文所使用和描述的，高k介電材料包括具有高介電常數的介電材料，例如大於熱氧化矽的介電常數(~3.9)。閘極介電層254d可以包括氧化鉿。或者，閘極介電層254d可以包括其他高k介電，例如氧化鈦(TiO2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta2O5)、氧化鉿矽(HfSiO4)、氧化鋯(ZrO2)、鋯矽氧化物(ZrSiO2)、氧化鑭(La2O3)、氧化鋁(Al2O3)、氧化鋯(ZrO)、氧化釔(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、鉿鑭氧化物(HfLaO)、鑭矽氧化物(LaSiO)、鋁矽氧化物(AlSiO)、鉿鉭氧化物(HfTaO)、鉿鈦氧化物(HfTiO)、(Ba,Sr)TiO3(BST)、氮化矽(SiN)、氮氧化矽(SiON)、其組合或其他適當的材料。
沉積閘極介電層254d後接下來，在通道區210C之上形成閘極電極層254f和閘極電極層254e。在範例製程中，首先沉積第一閘極電極層254f，然後使用適當的製程(例如乾蝕刻製程)回蝕第一閘電極254f，直到第一閘電極254f的頂表面低於中間介電層226M頂面。回蝕之後，在第一閘極電極層254f上方沉積絕緣層262。閘極電極層254f可以包括p型功函數層，且閘極電極層254e可以包括n型功函數層。p型功函數層和n型功函數層中的每一個可以包括單層或可選地多層結構，例如具有選擇 性的功函數的金屬層的各種組合，以增強裝置性能(功函數金屬層)。舉例來說，閘極電極層254f中的p型功函數層可以包括氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、矽化鋯(ZrSi2)、矽化鉬(MoSi2)、矽化鉭(TaSi2)、矽化鎳(NiSi2)、其他p型功函數材料或其組合。閘極電極層254e中的n型功函數層可以包括鈦(Ti)、鋁(Al)、銀(Ag)、錳(Mn)、鋯(Zr)、鈦鋁(TiAl)、碳化鈦鋁(TiAlC)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化矽化鉭(TaSiN)、鉭鋁(TaAl)、碳化鉭鋁(TaAlC)、氮化鈦鋁(TiAlN)、其他n型功函數材料、或其組合。閘極電極層254f/254e還可以包括金屬填充物以減少接觸電阻。在一些情況下，金屬填充物包括鎢(W)。閘極結構254還可以包括襯墊層、潤濕層、黏附層、金屬合金或金屬矽化物。在所描繪的實施例中，頂部閘極部分254T更包括形成在閘極電極層254e上方的介電頂蓋層254c。
在如圖9A所示的實施例中，頂部通道部件2080U1和2080U2與頂部源極/汲極特徵248直接接觸；底部通道部件2080L1和2080L2與底部源極/汲極特徵230直接接觸；奈米結構2080N1、2080N2和中間介電層226M與底部CESL 232直接接觸。如圖9B所示，閘極介電層254d環繞頂通道部件2080U1和設置在頂部通道部件2080U1的底表面上的阻障層207U1。具體地，閘極介電層254d直接與頂部通道部件2080U1的頂面和側壁 表面交界。閘極介電層254d環繞頂部通道部件2080U2以及將頂部通道部件2080U2夾在中間的阻障層207U1和207U2。閘極介電層254d僅直接與頂部通道部件2080U2的側壁表面交界。閘極介電層254d環繞奈米結構2080N1、2080N2、中間介電層226M以及插入其間的阻障層207U2、207M、207L1。閘極介電層254d僅直接與奈米結構2080N1、2080N2及中間介電層226M的側壁表面交界。閘極介電層254d環繞底部通道部件2080L1以及將底部通道部件2080L1夾在中間的阻障層207L1和207L2。閘極介電層254d僅直接與底部通道部件2080L1的側壁表面交界。閘極介電層254d環繞底部通道部件2080L2以及將底部通道部件2080L2夾在中間的阻障層207L2和207L3。閘極介電層254d僅直接與底部通道部件2080L2的側壁表面交界。閘極電極層254f的頂表面可以與中間介電層226M的底表面基本共面，或與一對阻障層207M中的底部阻障層的底表面基本共面。閘極電極層254e的底表面可以與中間介電層226M的頂表面基本共面，或與一對阻障層207M中的頂部阻障層的頂表面基本共面。
在由圖9A和圖9B所示的上述實施例中，在Y-Z平面中，內間隙壁特徵226的側壁基本上是直的。換句話說，阻障層207的側壁和閘極介電層254d的側壁齊平。在圖10A和圖10B所示的替代實施例中，在Y-Z平面中，阻障層207的邊緣可以橫向侵入內間隙壁特徵226中，使得阻障層207的邊緣部分垂直地位於內間隙壁特徵226和相鄰奈米結構2080之間。這種配置可 能是由於在方塊110處阻障層207和犧牲層206的不均勻橫向凹進造成的，其中犧牲層206可以比阻障層207更快地橫向凹進。
或者，取決於施加的蝕刻劑，阻障層207可以在方塊110處的橫向蝕刻期間基本上保持完整。因此，阻障層207可以完全覆蓋奈米結構2080的頂表面和底表面，並且將內間隙壁特徵226與奈米結構2080分開。這種替代實施例由圖11A和圖11B描繪。此外，阻障層207U1和207U2可與頂部源極/汲極特徵248物理接觸，且阻障層207L1、207L2和207L3可以與底部源極/汲極特徵230物理接觸。因此，阻障層207中的2D材料可以為載子的流動提供2D通道。由於阻障層207除了來自奈米結構2080的3D通道之外還提供2D通道，因此通道區210C也被稱為混合通道區，用於包括來自奈米結構2080的3D通道和來自2D材料層207的2D通道的組合。具體地，如上所述，阻障層207可以摻雜有摻雜劑，例如硫(S)、硒(Se)、碲(Te)、鋯(Zr)、鋯(Hf)、鎢(W)、鉬(Mo)、硼(B)、氧(O)、氮(N)、碳(C)、矽(Si)或錫(Sn)，如果用作2D通道，可提高載子遷移率。
在由圖9A至圖11B所表示的上述實施例中，在方塊122處選擇性去除犧牲層206期間，由於蝕刻選擇性，阻障層207基本上保持完整。例如，對於諸如hBN、CaF2、GaS和/或GaSe之類的相對於矽鍺表現出高蝕刻選擇性的2D材料，阻障層207可以在方塊122處保持完整。參考圖12A和圖12B，阻障層 207可以包括相對於矽鍺表現出差的蝕刻選擇性的2D材料，例如石墨烯、MoS2、MoSe2、ReSe、ReS2、WSe2和/或WS2，並且可以與犧牲層206一起去除。此外，方塊122處的操作可以執行附加蝕刻製程以選擇性地去除阻障層207。透過去除阻障層207，相鄰奈米結構2080之間的空間擴大，這有利於閘極結構254的沉積其間。具體地，如圖12A和圖12B所示，阻障層207U1、207U2、207L1、207L2和207L3被去除，而阻障層207M透過堆疊在中間介電層226M和相鄰奈米結構2080N1和2080N2之間而保持基本完整沒有充分暴露於蝕刻劑。
儘管不旨在限制，但本揭露的一個或多個實施例為半導體裝置及其形成提供了許多益處。例如，本揭露提供了佈置在超晶格結構中的通道層和犧牲層之間的2D材料阻障層，以防止它們之間的混合，從而提高半導體裝置的整體可靠性。
在一個示例性方面，本公開涉及一種方法。此方法包括在基底上方形成疊層，所述疊層包括由多個犧牲層交錯的多個通道層以及設置在通道層和犧牲層中的相鄰層之間的多個二維(2D)材料層，圖案化此疊層和一部分基底以形成鰭形結構，所述鰭形結構包括由基底形成的基部部分和由疊層形成的頂部部分，選擇性地去除頂部部分的犧牲層以形成設置在基部部分上方的多個通道部件，形成環繞通道部件的底部的第一閘極結構，以及在第一閘極結構上方形成第二閘極結構，第二閘極結構環繞通道部件的頂部。在一些實施例中，第一閘極結構和第二閘極結構 具有相反的導電類型。在一些實施例中，沉積所述2D材料層的其中一個；以及直接從所述2D材料層的所述其中一個的頂表面外延生長所述通道層的其中一個或所述犧牲層的其中一個。在一些實施例中，所述2D材料層的所述其中一個的所述沉積是透過沉積製程而不是外延製程來進行。在一些實施例中，2D材料層包括石墨烯、六方氮化硼、CaF2、GaS、GaSe或過渡金屬二硫屬化物。在一些實施例中，所述2D材料層包含所述過渡金屬二硫屬化物選自MoS2、MoSe2、ReSe2、ReS2、WSe2和WS2的群組。在一些實施例中，2D材料層中的至少一個是單層。在一些實施例中，所述犧牲層中的中間一層包括比所述犧牲層中的其他犧牲層更高濃度的鍺，並且所述2D材料層中分別與所述犧牲層中的所述中間一層的頂表面和底表面直接交界的其中兩層具有比所述2D材料層中的其他層更大的厚度。在一些實施例中，所述方法更包括在所述選擇性去除所述犧牲層之前，將所述犧牲層的中間一層替換為介電層，其中所述介電層呈現啞鈴狀。
在另一個示例性方面，本揭露涉及一種方法。此方法包括在基底上外延生長多個第一半導體層和多個第二半導體層，第一半導體層和第二半導體層在垂直方向上彼此交錯，形成插入所述第一半導體層和所述第二半導體層中相鄰的半導體層的多個阻障層。圖案化所述第一半導體層、所述第二半導體層、所述阻障層以形成鰭形結構，並以介電層取代第二半導體層的中間一層，其中所述介電層被所述阻障層的其中兩層夾在中間，移除所述介 電層上方和下方的所述第二半導體層，形成環繞所述介電層下方的所述第一半導體層的底部的第一閘極結構，並形成環繞所述介電層上方的所述第一半導體層的頂部的第二閘極結構。在一些實施例中，阻障層包括二維(2D)材料。在一些實施例中，2D材料選自石墨烯、六方氮化硼、CaF2、GaS、GaSe、MoS2、MoSe2、ReSe2、ReS2、WSe2和WS2的群組。在一些實施例中，阻障層的至少一層是單層。在一些實施例中，夾著所述介電層的所述阻障層中的所述其中兩層比所述阻障層中的其他層更厚。在一些實施例中，所述方法更包括將所述第二半導體層橫向凹陷以形成多個空腔；以及在所述空腔中沉積多個內間隙壁特徵，其中所述內間隙壁特徵與所述阻障層物理接觸。在一些實施例中，阻障層的端部垂直堆疊在所述內部間隙壁特徵的其中一個與所述第一半導體層的其中一個之間。
在另一個示例性方面，本揭露涉及一種半導體裝置。此半導體裝置包括多個第一奈米結構、鄰接第一奈米結構的底部源極/汲極特徵、環繞每個第一奈米結構的第一閘極結構、設置在第一奈米結構上方的介電層、設置在介電層上方的多個第二奈米結構、鄰接第二奈米結構的頂部源極/汲極特徵、環繞每個第二奈米結構的第二閘極結構、直接與介電層的頂表面交接的第一阻障層、以及與介電層的底表面直接交接的第二阻障層。在一些實施例中，第一阻障層和第二阻障層包括二維(2D)材料。在一些實施例中，半導體裝置更包括第三阻障層，直接與所述第二奈米結 構的最上方一個的底表面相接，其中所述第二閘極結構直接與所述第二奈米結構的所述最上方一個的頂表面相接；以及第四和第五阻障層，分別與所述第一奈米結構的最底部一個的頂表面和底表面直接接合。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應知，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替、及變更。
200:半導體裝置/工件
202:基底
207L1、207L2、207L3、207M、207U1、207U2:阻障層
210C:通道區
210SD:源極/汲極區
226a、226b、226c、226d、226e:內間隙壁特徵
226M:中間介電層
230:底部源極/汲極特徵
232:底部接觸蝕刻停止層
234:底部層間介電層
248:頂部源極/汲極特徵
252:頂部ILD層
254:閘極結構
254B:底部閘極部分
254T:頂部閘極部分
254c:介電頂蓋層
254d:閘極介電層
254e、254f:閘極電極層
2080N1、2080N2:奈米結構
2080L1、2080L2:底部通道部件
2080U1、2080U2:頂部通道部件
B:線段
X、Y、Z:方向

Claims (10)

  1. 一種形成半導體裝置的方法，包括：在基底上方形成疊層，所述疊層包括由多個犧牲層交錯的多個通道層以及設置在所述通道層和所述犧牲層中的相鄰層之間的多個二維(2D)材料層；將所述疊層和所述基底的一部分圖案化以形成鰭形結構，所述鰭形結構包括由所述基底形成的基部部分和由所述疊層形成的頂部部分；選擇性地去除所述頂部部分的所述犧牲層以形成設置在所述基部部分上方的多個通道部件；形成環繞所述通道部件底部的第一閘極結構；以及在所述第一閘極結構上方形成第二閘極結構，所述第二閘極結構纏繞所述通道部件的頂部。
  2. 如請求項1所述的方法，其中所述堆疊的形成包括：沉積所述2D材料層的其中一個；以及直接從所述2D材料層的所述其中一個的頂表面外延生長所述通道層的其中一個或所述犧牲層的其中一個。
  3. 如請求項1所述的方法，其中所述2D材料層包括石墨烯、六方氮化硼、CaF2、GaS、GaSe或過渡金屬二硫屬化物。
  4. 如請求項1所述的方法，其中所述犧牲層中的中間一層包括比所述犧牲層中的其他犧牲層更高濃度的鍺，並且所述 2D材料層中分別與所述犧牲層中的所述中間一層的頂表面和底表面直接交界的其中兩層具有比所述2D材料層中的其他層更大的厚度。
  5. 如請求項1所述的方法，更包括：在所述選擇性去除所述犧牲層之前，將所述犧牲層的中間一層替換為介電層，其中所述介電層呈現啞鈴狀。
  6. 一種形成半導體裝置的方法，包括：在基底上外延生長多個第一半導體層和多個第二半導體層，所述第一半導體層和所述第二半導體層在垂直方向上彼此交錯；形成插入所述第一半導體層和所述第二半導體層中相鄰的半導體層的多個阻障層；圖案化所述第一半導體層、所述第二半導體層、所述阻障層以形成鰭形結構；以介電層取代第二半導體層的中間一層，其中所述介電層被所述阻障層的其中兩層夾在中間；移除所述介電層上方和下方的所述第二半導體層；形成環繞所述介電層下方的所述第一半導體層的底部的第一閘極結構；以及形成環繞所述介電層上方的所述第一半導體層的頂部的第二閘極結構。
  7. 如請求項6所述的方法，更包括：將所述第二半導體層橫向凹陷以形成多個空腔；以及 在所述空腔中沉積多個內間隙壁特徵，其中所述內間隙壁特徵與所述阻障層物理接觸。
  8. 如請求項7所述的方法，其中所述阻障層的端部垂直堆疊在所述內部間隙壁特徵的其中一個與所述第一半導體層的其中一個之間。
  9. 一種半導體裝置，包括：多個第一奈米結構；底部源極/汲極特徵，鄰接所述第一奈米結構；第一閘極結構，環繞每個所述第一奈米結構；介電層，設置在所述第一奈米結構上方；多個第二奈米結構，設置於所述介電層上方；頂部源極/汲極特徵，鄰接所述第二奈米結構；第二閘極結構，環繞每個所述第二奈米結構；第一阻障層，直接與所述介電層的頂表面接合；以及第二阻障層，直接與所述介電層的底表面接合，其中所述第一阻障層以及所述第二阻障層通過所述介電層互相分離。
  10. 如請求項9所述的半導體裝置，更包括：第三阻障層，直接與所述第二奈米結構的最上方一個的底表面相接，其中所述第二閘極結構直接與所述第二奈米結構的所述最上方一個的頂表面相接；以及 第四和第五阻障層，分別與所述第一奈米結構的最底部一個的頂表面和底表面直接接合。
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