CN118712137A

CN118712137A - 半导体器件及其形成方法

Info

Publication number: CN118712137A
Application number: CN202410739927.0A
Authority: CN
Inventors: 谢宛蓁; 吴振诚; 郭玳榕
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2023-06-08
Filing date: 2024-06-07
Publication date: 2024-09-27

Abstract

提供了半导体结构及其形成方法。示例性方法包括：在形成在源极/漏极沟槽的底部部分中的底部外延源极/漏极部件上方沉积接触蚀刻停止层(CESL)和层间介电(ILD)层；回蚀CESL和ILD层以暴露源极/漏极沟槽的顶部部分；实施等离子体增强原子层沉积工艺(PEALD)以在源极/漏极沟槽上方形成绝缘层，其中绝缘层包括非均匀的沉积厚度，并且包括与ILD层直接接触的第一部分以及沿源极/漏极沟槽的顶部部分的侧壁表面延伸的第二部分。方法也包括：去除绝缘层的第二部分；以及在绝缘层的第二部分上和源极/漏极沟槽中形成顶部外延源极/漏极部件。本申请的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法

技术领域

本申请的实施例涉及半导体器件及其形成方法。

背景技术

半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片区的互连器件的数量)普遍增大，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种缩小工艺通常通过提高生产效率和降低相关成本来提供益处。

这样的缩小也增加了处理和制造IC的复杂性。例如，随着集成电路(IC)技术朝着更小的技术节点发展，已经引入了多栅极器件，以通过增加栅极-沟道耦合、减小截止状态电流以及减小短沟道效应(SCE)来改进栅极控制。多栅极器件通常是指具有设置在沟道区域的多于一侧上方的栅极结构或其部分的器件。鳍状场效应晶体管(FinFET)和多桥沟道(MBC)晶体管是多栅极器件的实例，多栅极器件已经成为用于高性能和低泄漏应用的流行和有前途的候选器件。FinFET具有在多于一侧上由栅极包裹的升高沟道(例如，栅极包裹半导体材料的从衬底延伸的“鳍”的顶部和侧壁)。MBC晶体管具有可以部分或完全在沟道区域周围延伸以提供在两侧或多侧上对沟道区域的访问的栅极结构。因为其栅极结构围绕沟道区域，所以MBC晶体管也可以称为环绕栅晶体管(SGT)或全环栅(GAA)晶体管。MBC晶体管的沟道区域可以由纳米线、纳米片、其它纳米结构和/或其它合适的结构形成。沟道区域的形状也赋予MBC晶体管可选名称，诸如纳米片晶体管或纳米线晶体管。

随着半导体工业进一步发展至亚10纳米(nm)技术工艺节点，以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战已经导致堆叠器件结构配置，诸如互补场效应晶体管(C-FET)，其中n型多栅极晶体管和p型多栅极晶体管一个在另一个上方垂直堆叠。n型多栅极晶体管的源极/漏极部件有时通过接触蚀刻停止层和形成在C-FET的源极/漏极部件中的下部一个上方的层间介电层的组合与p型多栅极晶体管的源极/漏极部件隔离。虽然C-FET的源极/漏极部件中的下部一个和C-FET的源极/漏极部件中的上部一个之间的现有隔离结构通常是足够的，但是它们并不是在所有方面都令人满意。

发明内容

本申请的一些实施例提供了一种形成半导体器件的方法，包括：接收工件，所述工件包括：鳍形结构，包括沟道区域和邻近所述沟道区域的源极/漏极区域，其中，所述鳍形结构包括位于衬底上方的第一半导体堆叠件和位于所述第一半导体堆叠件上方的第二半导体堆叠件；以及栅极堆叠件，位于所述沟道区域上方；使所述源极/漏极区域凹进以形成源极/漏极沟槽；在所述源极/漏极沟槽中形成耦合至所述第一半导体堆叠件的第一源极/漏极部件；在所述第一源极/漏极部件上方沉积第一接触蚀刻停止层(CESL)和第一层间介电(ILD)层；在所述工件上方沉积绝缘层，所述绝缘层包括位于所述第一层间介电层上的水平部分和沿所述第二半导体堆叠件的侧壁表面延伸的垂直部分，其中，所述水平部分的厚度大于所述垂直部分的厚度；去除所述绝缘层的所述垂直部分；在所述绝缘层的所述水平部分上形成第二源极/漏极部件；以及在所述第二源极/漏极部件上方沉积第二接触蚀刻停止层和第二层间介电层。

本申请的另一些实施例提供了一种形成半导体器件的方法，包括：在底部外延源极/漏极部件上方沉积接触蚀刻停止层(CESL)和层间介电(ILD)层，其中，所述底部外延源极/漏极部件形成在源极/漏极沟槽的底部部分中；回蚀所述接触蚀刻停止层和所述层间介电层以暴露所述源极/漏极沟槽的顶部部分；实施等离子体增强原子层沉积工艺(PEALD)以在所述源极/漏极沟槽上方形成绝缘层，其中，所述绝缘层包括非均匀的沉积厚度，并且包括与所述层间介电层直接接触的第一部分和沿所述源极/漏极沟槽的所述顶部部分的侧壁表面延伸的第二部分；去除所述绝缘层的所述第二部分；以及在所述绝缘层的所述第二部分上和所述源极/漏极沟槽的所述顶部部分中形成顶部外延源极/漏极部件。

本申请的又一些实施例提供了一种半导体器件，包括：衬底；下部源极/漏极部件，设置在所述衬底上方；第一多个纳米结构，耦合至所述下部源极/漏极部件；第一栅极结构，包裹所述第一多个纳米结构的每个；接触蚀刻停止层(CESL)和层间介电(ILD)层，位于所述下部源极/漏极部件上方；绝缘层，位于所述接触蚀刻停止层和所述层间介电层上方并且与所述接触蚀刻停止层和所述层间介电层接触，其中，所述绝缘层的氮浓度与硅浓度的比率大于所述接触蚀刻停止层的氮浓度与硅浓度的比率；上部源极/漏极部件，位于所述绝缘层上方；第二多个纳米结构，耦合至所述上部源极/漏极部件；以及第二栅极结构，包裹所述第二多个纳米结构的每个。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本公开实施例。需要强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本公开实施例的一个或多个方面的包括垂直C-FET的半导体器件的立体图。

图2示出了根据本公开实施例的一个或多个方面的用于形成包括垂直C-FET的半导体器件的方法的流程图。

图3A、图3B、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14和图15示出了根据本公开实施例的各个方面的工件在图2的方法中的各个制造阶段期间的局部截面图。

图16、图17和图18示出了根据本公开实施例的一个或多个方面的可选半导体器件的局部截面图。

图19描绘了根据本公开实施例的一个或多个方面的半导体器件沿图18中所示的线C-C截取的局部截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开实施例。当然，这些仅仅是实例，并不旨在进行限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。

为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

此外，当用“约”、“大约”等描述数值或数值范围时，如本领域普通技术人员所理解的，该术语旨在涵盖考虑到制造期间固有出现的变化的合理范围内的数值。例如，基于与制造具有与数值相关的特性的部件相关的已知制造公差，数值或数值的范围涵盖包括所描述数值的合理范围，诸如在所描述数值的+/-10％内。例如，具有“约5nm”厚度的材料层可以包括从4.25nm至5.75nm的尺寸范围，其中与本领域普通技术人员已知的与沉积材料层相关的制造公差为+/-15％。

堆叠多栅极器件是指包括底部多栅极器件和堆叠在底部多栅极器件上方的顶部多栅极器件的半导体器件。当底部多栅极器件和顶部多栅极器件是不同的导电类型时，堆叠多栅极器件可以是互补场效应晶体管(C-FET)。C-FET中的多栅极器件可以是FinFET或MBC晶体管。在一些用于形成C-FET器件的制造工艺中，依次形成两个层级的多栅极器件。例如，在顶部多栅极器件的源极/漏极部件(即，顶部源极/漏极部件)之前形成底部多栅极器件的源极/漏极部件(即，底部源极/漏极部件)。在一些实例中，首先在底部源极/漏极部件上方沉积接触蚀刻停止层(CESL)和层间介电(ILD)层，并且在沉积顶部源极/漏极部件之前，对半导体结构实施预清洁工艺。预清洁工艺可能损坏层间介电层，不利地增加顶部源极/漏极部件和底部源极/漏极部件之间的电短路的风险。需要在基本上不损坏顶部多栅极器件的沟道层的情况下增强顶部源极/漏极部件和底部源极/漏极部件之间的电隔离。

本公开实施例提供了在基本上不损坏顶部多栅极器件的沟道层的情况下在底部源极/漏极部件和顶部源极/漏极部件之间形成绝缘层的方法。在实施例中，在回蚀形成在底部源极/漏极部件上的接触蚀刻停止层(CESL)和层间介电(ILD)层之后，实施等离子体增强原子层沉积工艺(PEALD)以在蚀刻的CESL和ILD层上方形成绝缘层。调整与PEALD相关的参数，从而使得绝缘层的形成在蚀刻的CESL和ILD层上的水平部分具有比绝缘层的沿顶部多栅极器件的沟道层的侧壁延伸的垂直部分更大的沉积厚度和更好的质量。然后在基本上不损坏顶部多栅极器件的沟道层的情况下选择性去除绝缘层的垂直部分，在蚀刻的CESL和ILD层上留下水平部分。在实施预清洁工艺之后，然后在水平部分上形成顶部源极/漏极部件。通过在顶部源极/漏极部件和底部源极/漏极部件之间形成绝缘层，有利地增强了顶部源极/漏极部件和底部源极/漏极部件之间的电绝缘，并且改进了堆叠多栅极器件的可靠性。

现在将参考附图更详细描述本公开实施例的各个方面。在这方面，图1示出了根据本公开实施例的一个或多个方面的包括垂直C-FET的半导体器件的立体图。图2示出了根据本公开实施例的一个或多个方面的用于形成包括垂直C-FET的半导体器件200的方法100的流程图。下面结合图3A至图19描述方法100，图3A至图19是根据方法100的实施例的工件200在不同制造阶段的局部截面图。方法100仅仅是实例，并不旨在将本公开实施例限制于其中明确示出的内容。可以在方法100之前、期间和之后提供额外步骤，并且对于方法的额外实施例，可以替换、消除或四处移动所描述的一些步骤。为了简单的原因，不是所有步骤都在本文中详细描述。因为在制造工艺结束时，工件200将制造成半导体器件200，所以根据上下文需要，工件200可以称为半导体器件200。此外，贯穿本申请并且横跨不同的实施例，相同的参考标号表示具有类似结构和组分的相同部件，除非另有说明。为了避免疑问，图中的X、Y和Z方向彼此垂直，并且一致使用。

图1描绘了示例性半导体器件(例如，C-FET)10。半导体器件10包括下部器件10L(例如，p型晶体管)和下部器件10L上方的上部器件10U(例如，n型晶体管)。下部器件10L包括由底部栅极结构包裹的沟道层26’L。底部栅极结构包括栅极介电层78和导电结构80L。下部器件10L也包括耦合至沟道层26’L并且邻近底部栅极结构的源极/漏极部件(例如，p型外延源极/漏极部件)62L。

上部器件10U包括由上部栅极结构包裹的沟道层26’U。上部栅极结构包括栅极介电层78和导电结构80U。上部器件10U也包括耦合至沟道层26’U并且邻近上部栅极结构的源极/漏极部件(例如，n型外延源极/漏极部件)62U。隔离层90设置在上部器件10U和下部器件10L之间，以将上部器件10U的上部栅极结构与下部器件10L的底部栅极结构电绝缘。上面描述的半导体器件10中的元件的配置是为了说明的目的而给出的，并且可以根据实际的实施方式进行修改。应该理解，为了简单的原因，在该图中省略了一些部件。

现在参考图2和图3A至图3B，方法100包括框102，其中接收工件200。图3A描绘了工件200的截面图，并且图3B描绘了工件200沿图3A中所示的线B-B截取的截面图。工件200包括衬底202。在一个实施例中，衬底202可以是硅(Si)衬底。在一些其它实施例中，衬底202可以包括其它半导体，诸如锗(Ge)、硅锗(SiGe)或III-V半导体材料。示例性III-V半导体材料可以包括砷化镓(GaAs)、磷化铟(InP)、磷化镓(GaP)、氮化镓(GaN)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、磷化镓铟(GaInP)和砷化铟镓(InGaAs)。衬底202也可以包括绝缘层，诸如氧化硅层，以具有绝缘体上硅(SOI)结构。虽然图中没有明确示出，但是衬底202可以包括用于制造不同导电类型的晶体管的n型阱区域和p型阱区域。当存在时，n型阱和p型阱的每个都形成在衬底202中，并且包括掺杂分布。n型阱可以包括n型掺杂剂的掺杂分布，n型掺杂剂诸如磷(P)或砷(As)。p型阱可以包括p型掺杂剂的掺杂分布，p型掺杂剂诸如硼(B)。n型阱和p型阱中的掺杂可以使用离子注入或热扩散来形成，并且可以认为是衬底202的部分。为了便于参考，衬底202和在方法100期间形成在其上的结构可以称为工件200。

工件200也包括形成在衬底202上方的鳍形结构210。在本实施例中，鳍形结构210由超晶格结构204和衬底202的部分形成。超晶格结构204可以使用外延工艺沉积在衬底202上方。合适的外延工艺包括气相外延(VPE)、超高真空化学气相沉积(UHV-CVD)、分子束外延(MBE)和/或其它合适的工艺。超晶格结构204包括与多个牺牲层206交错的多个沟道层208。牺牲层206和沟道层208一个接一个交替沉积，以形成超晶格结构204。沟道层208和牺牲层206可以具有不同的半导体组分。在一些实施方式中，沟道层208由硅(Si)形成，并且牺牲层206由硅锗(SiGe)形成。在这些实施方式中，牺牲层206中的额外锗含量允许在基本上不会对沟道层208造成损坏的情况下选择性去除牺牲层206或使牺牲层206凹进。

为了便于参考，超晶格结构204可以垂直分成底部部分204B、位于底部部分204B上的中间牺牲层206M和位于中间牺牲层206M上的顶部部分204T。在该描绘的实例中，超晶格结构204的底部部分204B包括与牺牲层206L1、206L2和206L3交错的沟道层208L1、208L2和208L3。超晶格结构204的顶部部分204T包括与牺牲层206U1和206U2交错的沟道层208U1、208U2和208U3。沟道层208L1、208L2、208L3、208U1、208U2和208U3将提供用于C-FET 10的纳米结构。在一些实施例中，沟道层208U1-208U2和沟道层208L2-208L3将分别提供用于C-FET10中的顶部MBC晶体管和底部MBC晶体管的沟道构件。术语“沟道构件”在本文中用于表示用于晶体管中的沟道的具有纳米级尺寸并且具有细长形状的任何材料部分，而无论该部分的截面形状如何。中间牺牲层206M的锗含量可以与顶部部分204T和底部部分204B的其它牺牲层(例如，牺牲层206U1-206U2、牺牲层206L1-206L3)的锗含量不同。在一些实施例中，中间牺牲层206M的锗含量可以大于其它牺牲层206U1-206U2和206L1-206L3的锗含量，从而可以在内部间隔件凹槽的形成期间选择性去除整个中间牺牲层206M。

应该指出，图3A至图3B中的超晶格结构204包括与六(6)层牺牲层206交错的六(6)层沟道层208，这仅仅是为了说明的目的，并不旨在限制超出权利要求中具体列举的内容。可以理解，任何数量的沟道层208可以包括在超晶格结构204中，并且分布在底部部分204B和顶部部分204T之间。层的数量取决于用于顶部MBC晶体管和底部MBC晶体管的沟道构件的期望数量。在一些实施例中，超晶格结构204中的沟道层208的数量可以在4和10之间。沟道层208和牺牲层206的厚度可以基于底部MBC晶体管、顶部MBC晶体管和C-FET作为整体的器件性能考虑来选择。

在形成超晶格结构204之后，然后图案化超晶格结构204和衬底202的部分，以形成鳍形结构210。为了图案化的目的，可以在超晶格结构204上方沉积硬掩模层。硬掩模层可以是单层或多层。在一个实例中，硬掩模层包括氧化硅层和氧化硅层上方的氮化硅层。如图3A至图3B中所示，每个鳍形结构210从衬底202沿Z方向垂直延伸，并且沿Y方向纵向延伸。鳍形结构210可以使用包括双重图案化或多重图案化工艺的合适的工艺来图案化。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化材料层。使用自对准工艺在图案化的材料层旁边形成间隔件。然后去除材料层，并且然后剩余的间隔件或芯轴可以用作蚀刻掩模以蚀刻超晶格结构204和衬底202，以形成鳍形结构210。

工件200也包括形成在鳍形结构210周围的隔离部件212(图3A中所示)，以将两个相邻鳍形结构210分隔开。隔离部件212也可以称为浅沟槽隔离(STI)部件212。在示例性工艺中，使用CVD、次大气压CVD(SACVD)、可流动CVD、旋涂和/或其它合适的工艺在工件200(包括鳍形结构210)上方沉积用于隔离部件212的介电材料。然后，平坦化沉积的介电材料并且使沉积的介电材料凹进以形成隔离部件212。如图3A中所示，鳍形结构210上升至隔离部件212之上。用于隔离部件212的介电材料可以包括氧化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或其它合适的材料。

参考图2和图4，方法100包括框104，其中在鳍形结构210的沟道区域210C上方形成伪栅极堆叠件214。在一些实施例中，采用栅极替换工艺(或后栅极工艺)，其中伪栅极堆叠件214用作用于功能栅极结构的预留位置。其它工艺和配置也是可能的。为了形成伪栅极堆叠件214，在工件200上方沉积伪介电层216、伪栅电极层218和栅极顶部硬掩模层220。这些层的沉积可以包括使用低压CVD(LPCVD)、CVD、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化、电子束蒸发、其它合适的沉积技术和/或它们的组合。伪介电层216可以包括氧化硅，伪栅电极层218可以包括多晶硅，并且栅极顶部硬掩模层220可以是包括氧化硅和氮化硅的多层。使用光刻和蚀刻工艺，图案化栅极顶部硬掩模层220。光刻工艺可以包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋干和/或硬烘烤)、其它合适的光刻技术和/或它们的组合。蚀刻工艺可以包括干蚀刻、湿蚀刻和/或其它蚀刻方法。像鳍形结构210一样，伪栅极堆叠件214也可以使用双重图案化或多重图案化技术来图案化。此后，使用图案化的栅极顶部硬掩模220作为蚀刻掩模，并且然后蚀刻伪介电层216和伪栅电极层218以形成伪栅极堆叠件214。伪栅极堆叠件214沿X方向纵向延伸，以包裹在鳍形结构210上方，并且接合在隔离部件212上。鳍形结构210的位于伪栅极堆叠件214下面的部分限定沟道区域210C。沟道区域210C和伪栅极堆叠件214也限定不与伪栅极堆叠件214垂直重叠的源极/漏极区域210SD。沟道区域210C沿Y方向设置在两个源极/漏极区域210SD之间。源极/漏极区域可以是指用于形成源极的源极区域或用于形成漏极的漏极区域，单独或共同取决于上下文。

仍然参考图2和图4，方法100包括框106，其中使鳍形结构210的源极/漏极区域210SD凹进以形成源极/漏极凹槽224。框106中的操作可以包括：在使源极/漏极区域210SD凹进之前，在伪栅极堆叠件214的侧壁上方形成至少一个栅极间隔件222。在一些实施例中，形成至少一个栅极间隔件222包括在工件200上方沉积一个或多个介电层。在示例性工艺中，一个或多个介电层使用CVD、SACVD或ALD来共形沉积。一个或多个介电层可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅和/或它们的组合。在沉积至少一个栅极间隔件222之后，对工件200实施各向异性蚀刻工艺以形成源极/漏极凹槽224。框106中的蚀刻工艺可以是干蚀刻工艺或其它合适的蚀刻工艺。示例性干蚀刻工艺可以实施含氧气体、氢、含氟气体(例如，CF₄、SF₆、NF₃、CH₂F₂、CHF₃和/或C₂F₆)、含氯气体(例如，Cl₂、CHCl₃、CCl₄和/或BCl₃)、含溴气体(例如，HBr和/或CHBr₃)、含碘气体、其它合适的气体和/或等离子体和/或它们的组合。如图4中所示，沟道区域210C中的牺牲层206和沟道层208的侧壁暴露在源极/漏极凹槽224中。

参考图2和图5，方法100包括框108，其中形成内部间隔件部件226。在框108中，使暴露在源极/漏极凹槽224中的牺牲层206选择性且部分凹进以形成内部间隔件凹槽，而暴露的沟道层208基本上未被蚀刻。可以在形成内部间隔件凹槽期间基本上去除中间牺牲层206M(由于其较大的锗含量)。在一些实施例中，选择性凹进可以是选择性各向同性蚀刻工艺(例如，选择性干蚀刻工艺或选择性湿蚀刻工艺)，并且使牺牲层206凹进的程度由蚀刻工艺的持续时间控制。选择性干蚀刻工艺可以包括使用一种或多种基于氟的蚀刻剂，诸如氟气或氢氟烃。选择性湿蚀刻工艺可以包括使用氟化氢(HF)或氢氧化铵(NH₄OH)。

在形成内部间隔件凹槽之后，在工件200上方(包括在内部间隔件凹槽中)沉积内部间隔件材料层。此外，如图5中所示，内部间隔件材料层也可以沉积在通过选择性去除中间牺牲层206M而留下的间隔中。内部间隔件材料层可以包括氧化硅、氮化硅、碳氧化硅、碳氮氧化硅、碳氮化硅、金属氮化物或合适的介电材料。然后回蚀沉积的内部间隔件材料层，以去除内部间隔件材料层的位于伪栅极堆叠件214、栅极间隔件222和沟道层208的侧壁上方的过量部分，从而形成内部间隔件部件226和中间介电层226M，如图5中所示。在本实施例中，内部间隔件部件226包括设置在中间介电层226M上方的内部间隔件部件226a和226b以及设置在中间介电层226M下方的内部间隔件部件226c、226d和226e。内部间隔件部件226a-226e和中间介电层226M的每个设置在两个垂直相邻沟道层208之间。例如，内部间隔件部件226b设置在沟道层208U2和沟道层208U3之间，并且内部间隔件部件226c设置在沟道层208L1和沟道层208L2之间。在一些实施例中，框108中的回蚀工艺可以是干蚀刻工艺，该干蚀刻工艺包括使用含氧气体、氢、氮、含氟气体(例如，NF₃、CF₄、SF₆、CH₂F₂、CHF₃和/或C₂F₆)、含氯气体(例如，Cl₂、CHCl₃、CCl₄和/或BCl₃)、含溴气体(例如，HBr和/或CHBr₃)、含碘气体(例如，CF₃I)、其它合适的气体和/或等离子体和/或它们的组合。

仍然参考图2和图5，方法100包括框110，其中在源极/漏极凹槽224中形成底部源极/漏极部件230。在一些实施例中，在沉积底部源极/漏极部件230之前，可以在工件200上方沉积阻挡层(未示出)以覆盖超晶格结构204的顶部部分204T的侧壁。阻挡层也可以覆盖中间介电层226M和沟道层208L1的侧壁。阻挡层可以包括介电材料。在形成阻挡层之后，底部源极/漏极部件230可以使用外延工艺来形成，诸如VPE、UHV-CVD、MBE和/或其它合适的工艺。外延生长工艺可以使用气体和/或液体前体，该前体与衬底202以及未由阻挡层覆盖的沟道层208的组分相互作用。在本实施例中，底部源极/漏极部件230的外延生长可以从衬底202的顶面和底部沟道层208L2和208L3的暴露侧壁发生。阻挡层(由于其介电组分)阻挡底部源极/漏极部件230形成在沟道层208U1-208U3和208L1的侧壁上。如图5中所示，底部源极/漏极部件230与沟道层208L2和208L3物理接触(或邻接)。取决于设计，底部源极/漏极部件230可以是n型或p型。在所描绘的实施例中，底部源极/漏极部件230是p型源极/漏极部件，并且可以包括锗、镓掺杂的硅锗、硼掺杂的硅锗或其它合适的材料，并且可以在外延工艺期间通过引入p型掺杂剂(诸如硼或镓)来原位掺杂，或者使用结注入工艺来异位掺杂。

仍然参考图2和图5，方法100包括框112，其中在底部源极/漏极部件230上方沉积底部接触蚀刻停止层(CESL)232和底部层间介电(ILD)层234。底部CESL 232可以包括氮化硅、氮氧化硅和/或其它材料，并且可以通过CVD、ALD、等离子体增强化学气相沉积(PECVD)工艺和/或其它合适的沉积或氧化工艺来形成。在实施例中，底部CESL 232包括氮化硅，并且底部CESL 232的氮浓度与硅浓度的比率(即，N/Si)在约1.1和约1.3之间的范围内。在一些实施例中，首先底部CESL 232共形沉积在工件200上，并且底部ILD层234通过旋涂、可流动CVD(FCVD)、CVD或其它合适的沉积技术而沉积在底部CESL 232上方。底部ILD层234可以包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅的材料，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)和/或其它合适的介电材料。

参考图2和图6，方法100包括框114，其中回蚀底部CESL 232和底部ILD层234。如图6中所示，回蚀底部CESL 232和底部ILD层234以暴露沟道层208U1和208U2的侧壁。在图6所示的实施例中，在回蚀之后，底部CESL 232与内部间隔件部件226b-226c、沟道层208U3、208L1和中间介电层226M直接接触。可以在回蚀底部CESL 232和底部ILD层234期间去除阻挡层。

参考图2和图7，方法100包括框116，其中通过实施沉积工艺238在工件200上方沉积绝缘层236。绝缘层236可以包括氮化硅或任何其它合适的材料。在实施例中，绝缘层236包括氮化硅。如图7中所描绘，绝缘层236在工件200上方具有非均匀的沉积厚度。具体地，绝缘层236包括：底部部分236a，沉积在底部CESL 232和底部ILD层234的顶面上并且与底部CESL 232和底部ILD层234的顶面直接接触；侧部分236b，沿栅极间隔件222的侧壁以及沟道层(例如，沟道层208U1和208U2)和内部间隔件部件(例如，内部间隔件部件226a和226b)的暴露在源极/漏极凹槽224中的侧壁延伸；以及顶部部分236c，形成在伪栅极堆叠件214和栅极间隔件222的顶面上。底部部分236a沿Z方向具有厚度T1，侧部分236b沿Y方向具有厚度T2，并且顶部部分236c沿Z方向具有厚度T3。在本实施例中，厚度T1大于厚度T2。提供这种厚度关系将促进在半导体器件200的最终结构中形成令人满意的绝缘层。在本实施例中，厚度T3也大于厚度T2。厚度T1可以大于或等于厚度T3。

在本实施例中，沉积工艺238包括等离子体增强原子层沉积工艺(PEALD)，并且也可以称为PEALD 238。在PEALD 238中，沉积通过使用前体气体和等离子体暴露的交替循环来实现。PEALD 238的一个循环的示例性步骤包括：在将工件200装载至实施PEALD 238的工具的室中之后；将前体气体流入室中。前体气体分子吸附至工件200的表面上，从而形成自限制单分子层。在前体气体暴露之后，实施净化工艺以从室中净化前体气体和任何副产物。然后实施等离子体处理工艺，该工艺涉及将气体流入具有带电离子的室中。在等离子体处理工艺期间，施加电磁场、射频(RF)或其它合适的能量源以将离子定向至工件200。等离子体分解前体分子，并且在工件200的表面上引发化学反应，导致膜生长。等离子体物质与工件200上的前体单分子层反应，导致薄膜的形成。在实施下一层沉积循环之前，可以从室中去除离子化气体。

调整PEALD 238的参数以形成具有非均匀沉积厚度的绝缘层236。在本实施例中，在等离子体处理工艺期间，调整能量源(例如，电磁场、射频(RF))，从而使得在PEALD 238期间，工件200的面向上的表面将接收比工件200的侧壁多的离子。也就是说，源极/漏极凹槽224的底面接收比源极/漏极凹槽224的侧壁表面多的等离子体。因此，绝缘层236的底部部分236a具有大于绝缘层236的侧部分的厚度T2的厚度T1。在本实施例中，因为由源极/漏极凹槽224的底面接收的等离子体剂量大于由源极/漏极凹槽224的侧壁表面接收的等离子体剂量，因此发生在源极/漏极凹槽224的底面处的化学反应可以是完全反应，并且发生在源极/漏极凹槽224的侧壁表面处的化学反应可以是半反应。因此，绝缘层236的底部部分236a的膜质量比绝缘层236的侧部分236b的膜质量好。例如，绝缘层236的底部部分236a的组分和/或密度与绝缘层236的侧部分236b的组分和/或密度不同，并且不同的组分和/或密度提供了绝缘层236的侧部分236b和底部部分236a之间的蚀刻选择性。在一些实施例中，顶部部分236c具有与底部部分236a类似的组分和密度，并且厚度T3基本上等于厚度T1并且大于厚度T2。

对于绝缘层236包括氮化硅的实施例，前体气体可以包括二氯硅烷(DCS，SiH₂Cl₂)、二碘硅烷(DIS，SiH₂I₂)或其它合适的材料；并且在等离子体处理中实施的气体可以包括氮(N₂)、氨(NH₃)或它们的组合。在一些实施例中，在等离子体处理中实施的气体还可以包括氩(Ar)。在本实施例中，绝缘层236的氮浓度与硅浓度的比率(即，N/Si)在约1.7和约1.9之间的范围内。也就是说，绝缘层236的N/Si大于底部CESL 232的N/Si。在一些实施例中，可以实施约300个循环至400个循环，以实现期望的沉积厚度(例如，T1、T2和T3)。由能量源提供的等离子体功率在约20W和约100W之间的范围内。如果等离子体功率小于20W，则气体可能不能令人满意地电离以形成等离子体。如果等离子体功率大于100W，则绝缘层的侧部分236b可能具有良好的质量，并且侧部分236b和底部部分236a之间的蚀刻选择性可能不够高，不足以确保通过随后蚀刻工艺选择性去除侧部分236b。在实施例中，PEALD 238的沉积温度(例如，在约400℃和约500℃之间)低于底部源极/漏极部件230的形成的沉积温度(例如，在约500℃和约700℃之间)，以减少掺杂剂扩散，并且因此基本上保持底部源极/漏极部件230的掺杂剂浓度。

参考图2和图8，方法100包括框118，其中在源极/漏极凹槽224中形成掩模层240，以覆盖绝缘层236的底部部分236a和侧部分236b的下部部分。在一些实施例中，掩模层240沉积在工件200上方，并且图案化为覆盖绝缘层236的底部部分236a，同时顶部部分236c暴露。在一个实施例中，掩模层240是底部抗反射涂覆(BARC)层，其可以包括聚砜、聚脲、聚脲砜、聚丙烯酸酯、聚(乙烯基吡啶)或含硅聚合物。

参考图2和图9，方法100包括框120，其中实施第一蚀刻工艺242以去除绝缘层236的未由掩模层240覆盖的部分。在形成掩模层240之后，实施第一蚀刻工艺242，以在基本上不蚀刻伪栅极堆叠件214、栅极间隔件222和沟道层208的情况下选择性回蚀绝缘层236。在实施例中，第一蚀刻工艺242选择性去除绝缘层236的顶部部分236c和侧部分236b的上部部分。第一蚀刻工艺242可以是各向同性干蚀刻，并且可以包括氟化氢(HF)、氨(NH₃)或它们的组合。也可以通过第一蚀刻工艺242实施其它合适的蚀刻剂。在实施第一蚀刻工艺242之后，绝缘层236的侧部分236b可以称为侧部分236b’。参考图2和图10，在实施第一蚀刻工艺242之后，在基本上不蚀刻伪栅极堆叠件214、栅极间隔件222、沟道层208和绝缘层236的情况下选择性去除掩模层240。

参考图2和图11，方法100包括框122，其中实施第二蚀刻工艺244以回蚀绝缘层236。在一些实施例中，第二蚀刻工艺244是各向同性湿蚀刻工艺。第二蚀刻工艺244的蚀刻剂可以包括稀释的氟化氢(HF)。在一些实施例中，第二蚀刻工艺244的蚀刻剂和第一蚀刻工艺242的蚀刻剂可以包括不同状态的相同组分(例如，氟化氢溶液和氟化氢气体)。使绝缘层236凹进的程度由第二蚀刻工艺244的持续时间控制。在实施例中，当完全去除绝缘层236的侧部分236b’时，停止实施第二蚀刻工艺244。如上面参考图7所描述，绝缘层236的底部部分236a的质量比绝缘层的侧部分236b’的质量好。在本实施例中，第二蚀刻工艺244的蚀刻剂以大于其蚀刻底部部分236a的速率蚀刻侧部分236b’。在实施第二蚀刻工艺244之后，底部部分236a称为绝缘层236a’。绝缘层236a’具有厚度T4。由于蚀刻速率差异，厚度T1(图7中所示)和厚度T4之间的差(即，T1-T4)小于绝缘层236的侧部分236b’的厚度T2。也就是说，使绝缘层236的底部部分236a凹进的程度小于使侧部分236b凹进的程度。在本实施例中，如图11中所描绘，绝缘层236a’的整个侧壁表面与内部间隔件部件226b直接接触。在一些实施例中，厚度T4在约1nm和约20nm之间的范围内，以在基本上不增加制造成本的情况下在顶部源极/漏极部件248和底部源极/漏极部件230之间提供足够的隔离。

参考图2和图12，方法100包括框124，其中对工件200实施第三蚀刻工艺246。在实施例中，实施第三蚀刻工艺246，以在基本上不蚀刻绝缘层236a’的情况下选择性去除形成在沟道层(例如，沟道层208U1和208U2)的侧壁表面上、内部间隔件部件(例如，内部间隔件部件226a和226b)的侧壁表面上和/或绝缘层236a’的由源极/漏极凹槽224暴露的顶面上的原生氧化物层(例如，氧化硅)或其它副产物，以获得为随后外延生长工艺准备好的工件200。第三蚀刻工艺246也可以称为预清洁工艺246。在一些实施例中，预清洁工艺246可以包括NF₃、NH₃、H₂或其它合适的蚀刻剂。在实施例中，预清洁工艺246包括NF₃、NH₃和H₂的混合物。

参考图2和图13，方法100包括框126，其中在绝缘层236a’上方形成顶部源极/漏极部件248。顶部源极/漏极部件248可以使用外延工艺来形成，诸如VPE、UHV-CVD、MBE和/或其它合适的工艺。外延生长工艺可以使用气体和/或液体前体，该前体与超晶格结构204的顶部部分204T的沟道层(例如，沟道层208U1和208U2)的组分相互作用。顶部源极/漏极部件248的外延生长可以从顶部沟道层208U1和208U2的暴露侧壁发生。沉积的顶部源极/漏极部件248与超晶格结构204的顶部部分204T的沟道层物理接触(或邻接)。取决于设计，顶部源极/漏极部件248可以是n型或p型。在所描绘的实施例中，顶部源极/漏极部件248是n型源极/漏极部件，并且可以包括硅、磷掺杂的硅、砷掺杂的硅、锑掺杂的硅或其它合适的材料，并且可以在外延工艺期间通过引入n型掺杂剂(诸如磷、砷或锑)来原位掺杂，或者使用结注入工艺来异位掺杂。

仍然参考图2和图13，方法100包括框128，其中在顶部源极/漏极部件248上方沉积顶部CESL 250和顶部ILD层252。顶部CESL 250可以包括氮化硅、氮氧化硅和/或本领域已知的其它材料，并且可以通过CVD、ALD、等离子体增强化学气相沉积(PECVD)工艺和/或其它合适的沉积或氧化工艺来形成。在一些实施例中，首先顶部CESL 250共形沉积在工件200上，并且然后顶部ILD层252通过旋涂、FCVD、CVD或其它合适的沉积技术而沉积在顶部CESL 250上方。顶部ILD层252可以包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅的材料，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)和/或其它合适的介电材料。在一些实施例中，在形成顶部ILD层252之后，可以退火工件200以改进顶部ILD层252的完整性。为了去除过量的材料并且为了暴露伪栅极堆叠件214的顶面，可以实施平坦化工艺，诸如化学机械抛光(CMP)工艺。

参考图2和图14，方法100包括框130，其中用栅极结构254替换伪栅极堆叠件214。框130中的操作可以包括：去除伪栅极堆叠件214；释放沟道层208作为沟道构件(包括顶部沟道构件2080U1、2080U2以及底部沟道构件2080L1和2080L2)和纳米结构(包括纳米结构2080N1和2080N2)；以及形成栅极结构254以包裹沟道构件2080。去除伪栅极堆叠件214可以包括对伪栅极堆叠件214中的材料具有选择性的一个或多个蚀刻工艺。例如，去除伪栅极堆叠件214可以使用选择性湿蚀刻、选择性干蚀刻或它们的组合来实施。在去除伪栅极堆叠件214之后，沟道区域210C中的沟道层208和牺牲层206的侧壁暴露。此后，选择性去除沟道区域210C中的牺牲层206，以释放沟道层208作为沟道构件(包括顶部沟道构件2080U1、2080U2、底部沟道构件2080L1和2080L2)和纳米结构(包括纳米结构2080N1和2080N2)。选择性去除牺牲层206可以通过选择性干蚀刻、选择性湿蚀刻或其它选择性蚀刻工艺来实施。在一些实施例中，选择性湿蚀刻包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。在一些其它实施例中，选择性去除包括SiGe氧化以及随后的氧化硅锗去除。例如，氧化可以通过臭氧清洁来提供，并且然后通过诸如NH₄OH的蚀刻剂来去除氧化硅锗。

在图14所示的实施例中，顶部沟道构件2080U1和2080U2与顶部源极/漏极部件248直接接触；底部沟道构件2080L1和2080L2与底部源极/漏极部件230直接接触；并且纳米结构2080N1、2080N2和中间介电层226M与底部CESL 232直接接触。

在选择性去除牺牲层206之后，沉积栅极结构254以包裹顶部沟道构件2080U1和2080U2以及底部沟道构件2080L1和2080L2的每个，从而形成底部多栅极晶体管(例如，图1中的10L)和设置在底部多栅极晶体管上方的顶部多栅极晶体管(例如，图1中的10U)。在所描绘的实施例中，底部多栅极晶体管和顶部多栅极晶体管是MBC晶体管。在一些实施例中，栅极结构254可以是共用的栅极结构，以接合底部沟道构件和顶部沟道构件。在附图中描绘的一些其它实施例中，栅极结构254包括接合底部沟道构件2080L1和2080L2的底部栅极部分254B以及接合顶部沟道构件2080U1和2080U2的顶部栅极部分254T。底部栅极部分254B和顶部栅极部分254T具有不同的功函层。当栅极结构254包括底部栅极部分254B和顶部栅极部分254T时，这两个栅极部分可以通过中间介电层226M彼此电隔离。例如，底部栅极部分254B可以包括n型功函层，并且顶部栅极部分254T可以包括p型功函层。虽然在图中未明确示出，但是栅极结构254包括界面层以与沟道构件接界。栅极结构254也包括位于界面层上方的栅极介电层254d、功函层254e/254f(例如，p型功函层或n型功函层)。栅极介电层254d使用ALD、CVD和/或其它合适的方法而沉积在工件200上方。栅极介电层254d由高K介电材料形成。如这里所使用和所描述的，高k介电材料包括具有高介电常数的介电材料，例如，大于热氧化硅的介电常数(～3.9)。栅极介电层254d可以包括氧化铪。可选地，栅极介电层254d可以包括其它高K电介质，诸如氧化钛(TiO₂)、氧化铪锆(HfZrO)、氧化钽(Ta₂O₅)、氧化铪硅(HfSiO₄)、氧化锆(ZrO₂)、氧化锆硅(ZrSiO₂)、氧化镧(La₂O₃)、氧化铝(Al₂O₃)、氧化锆(ZrO)、氧化钇(Y₂O₃)、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、(Ba、Sr)TiO₃(BST)、氮化硅(SiN)、氮氧化硅(SiON)、它们的组合或其它合适的材料。

在沉积栅极介电层254d之后，可以在沟道区域210C上方形成n型功函层254e和p型功函层254f。p型功函层254f和n型功函层254e可以包括单层或可选地多层结构，诸如具有所选功函的金属层的各种组合，以增强器件性能(功函金属层)。举例来说，p型功函层254f可以包括氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、铝(Al)、氮化钨(WN)、硅化锆(ZrSi₂)、硅化钼(MoSi₂)、硅化钽(TaSi₂)、硅化镍(NiSi₂)、其它p型功函材料或它们的组合。n型功函层254e可以包括钛(Ti)、铝(Al)、银(Ag)、锰(Mn)、锆(Zr)、钛铝(TiAl)、碳化钛铝(TiAlC)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)、钽铝(TaAl)、碳化钽铝(TaAlC)、氮化钛铝(TiAlN)、其它n型功函材料或它们的组合。栅极结构254也可以包括金属填充物以减小接触电阻。在一些实例中，金属填充物包括钨(W)。栅极结构254也可以包括衬垫层、润湿层、粘合层、金属合金或金属硅化物。在所描绘的实施例中，顶部栅极部分254T也包括形成在n型功函层254e上方的介电覆盖层254c。

参考图2和图15，方法100包括框132，其中实施进一步工艺以完成半导体器件200的制造。这样的进一步工艺可以包括：在顶部源极/漏极部件248上方形成硅化物层256；以及在工件200上方形成多层互连(MLI)结构258。MLI结构258可以包括设置在介电层258d(诸如蚀刻停止层和ILD层)中的各个互连部件，诸如通孔258v和导线258m。在一些实施例中，通孔是配置为互连器件层级接触件(诸如形成在顶部源极/漏极部件248上方的源极/漏极接触件260)的垂直互连部件。可以进一步实施其它工艺。

在图15所示的上述实施例中，绝缘层236a’的整个侧壁表面与内部间隔件部件226b直接接触。在图16所示的可选实施例中，绝缘层236a’的侧壁表面与内部间隔件部件226b和纳米结构2080N1直接接触。在图17所示的另一可选实施例中，绝缘层236a’的侧壁表面与内部间隔件部件226b、纳米结构2080N1和中间介电层226M直接接触。

在图15至图17所示的上述实施例中，半导体器件200包括底部CESL232和底部ILD层234，并且绝缘层236a’的底面与底部CESL 232和底部ILD层234直接接触。在图18所示的可选实施例中，图18是半导体器件200的截面图，不存在形成在底部CESL 232上的底部ILD层234，并且绝缘层236a’的整个底面与底部CESL 232直接接触。在该可选实施例中，取决于底部CESL 232和绝缘层236a’的总厚度，绝缘层236a’的整个侧壁表面可以与内部间隔件部件226b直接接触，可以与内部间隔件部件226b和纳米结构2080N1直接接触，可以与内部间隔件部件226b、纳米结构2080N1直接接触，或者可以与内部间隔件部件226b、纳米结构2080N1、中间介电层226M和纳米结构2080N2直接接触。图19描绘了工件200沿图18中所示的线C-C截取的局部截面图。如图19中所描绘，顶部源极/漏极部件248通过底部CESL 232和绝缘层236a’的组合与底部源极/漏极部件230隔离。工件200也包括与底部源极/漏极部件230相邻设置的鳍侧壁间隔件222’。鳍侧壁间隔件222’可以与栅极间隔件222一起形成。为了简单的原因，在该图中省略了一些部件。

虽然不旨在进行限制，但是本公开的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本公开实施例提供了设置在两个垂直相邻源极/漏极部件之间的绝缘层，以防止它们之间的电短路，从而改进半导体器件的整体可靠性。

本公开实施例提供了许多不同的实施例。本文公开了半导体结构及其制造方法。在一个示例性方面，本公开实施例涉及方法。方法包括：接收工件，工件包括：鳍形结构，包括沟道区域和邻近沟道区域的源极/漏极区域，其中，鳍形结构包括位于衬底上方的第一半导体堆叠件和位于第一半导体堆叠件上方的第二半导体堆叠件；以及栅极堆叠件，位于沟道区域上方。方法也包括：使源极/漏极区域凹进以形成源极/漏极沟槽；在源极/漏极沟槽中形成耦合至第一半导体堆叠件的第一源极/漏极部件；在第一源极/漏极部件上方沉积第一接触蚀刻停止层(CESL)和第一层间介电(ILD)层；在工件上方沉积绝缘层，绝缘层包括位于第一ILD层上的水平部分和沿第二半导体堆叠件的侧壁表面延伸的垂直部分，其中，水平部分的厚度大于垂直部分的厚度；去除绝缘层的垂直部分；在绝缘层的水平部分上形成第二源极/漏极部件；以及在第二源极/漏极部件上方沉积第二CESL和第二ILD层。

在一些实施例中，沉积绝缘层包括实施等离子体增强原子层沉积工艺(PEALD)。在一些实施例中，绝缘层可以包括氮化硅，第一CESL可以包括氮化硅，并且绝缘层的氮浓度与硅浓度的比率可以与第一CESL的氮浓度与硅浓度的比率不同。在一些实施例中，绝缘层的氮浓度与硅浓度的比率可以在约1.7和约1.9之间的范围内。在一些实施例中，在工件上方沉积绝缘层还直接在栅极堆叠件上方形成顶部部分，并且顶部部分的厚度大于垂直部分的厚度。在一些实施例中，去除绝缘层的垂直部分可以包括：形成掩模层以覆盖绝缘层的水平部分和绝缘层的垂直部分的下部部分；实施第一蚀刻工艺，以选择性去除绝缘层的未由掩模层覆盖的部分；在实施第一蚀刻工艺之后，选择性去除掩模层；以及实施第二蚀刻工艺以去除绝缘层的垂直部分的下部部分。在一些实施例中，实施第二蚀刻工艺还蚀刻绝缘层的水平部分，并且第二蚀刻工艺的蚀刻剂以第一速率蚀刻绝缘层的水平部分，并且以第二速率蚀刻绝缘层的垂直部分的下部部分，第二速率大于第一速率。在一些实施例中，第一半导体堆叠件可以包括与第一多个牺牲层交错的第一多个沟道层，并且第二半导体堆叠件可以包括与第二多个牺牲层交错的第二多个沟道层，并且方法也可以包括：在使源极/漏极区域凹进以形成源极/漏极沟槽之后，实施第三蚀刻工艺以使第一多个牺牲层和第二多个牺牲层选择性凹进，以分别形成第一多个内部间隔件凹槽和第二多个内部间隔件凹槽；在第一多个内部间隔件凹槽中形成第一多个内部间隔件部件，并且在第二多个内部间隔件凹槽中形成第二多个内部间隔件部件；在沉积第二CESL和第二ILD层之后，选择性去除栅极堆叠件；选择性去除第一多个牺牲层和第二多个牺牲层；以及在工件上方形成栅极结构。在一些实施例中，鳍形结构还包括设置在第一半导体堆叠件和第二半导体堆叠件之间的硅锗层，并且实施第三蚀刻工艺还去除硅锗层以形成间隔，其中，形成第一多个内部间隔件部件和第二多个内部间隔件部件还在间隔中形成介电层。在一些实施例中，绝缘层的水平部分与第二多个内部间隔件部件的最底部内部间隔件部件直接接触。在一些实施例中，方法也可以包括：在去除绝缘层的垂直部分之后并且在绝缘层的水平部分上方形成第二源极/漏极部件之前，实施蚀刻工艺以预清洁工件，其中，蚀刻工艺基本上不蚀刻绝缘层的水平部分。

在另一示例性方面，本公开实施例涉及方法。方法包括：在底部外延源极/漏极部件上方沉积接触蚀刻停止层(CESL)和层间介电(ILD)层，其中，底部外延源极/漏极部件形成在源极/漏极沟槽的底部部分中；回蚀CESL和ILD层以暴露源极/漏极沟槽的顶部部分；实施等离子体增强原子层沉积工艺(PEALD)以在源极/漏极沟槽上方形成绝缘层，其中，绝缘层可以包括非均匀的沉积厚度，并且可以包括与ILD层直接接触的第一部分和沿源极/漏极沟槽的顶部部分的侧壁表面延伸的第二部分；去除绝缘层的第二部分；以及在绝缘层的第二部分上和源极/漏极沟槽的顶部部分中形成顶部外延源极/漏极部件。

在一些实施例中，在PEALD期间，源极/漏极沟槽的顶部部分的底面接收第一等离子体剂量，并且源极/漏极沟槽的顶部部分的侧壁表面接收小于第一等离子体剂量的第二等离子体剂量。在一些实施例中，绝缘层的第一部分的膜质量可以比绝缘层的第二部分的膜质量好。在一些实施例中，去除绝缘层的第二部分可以包括：形成掩模层以覆盖绝缘层的第一部分和绝缘层的第二部分的下部部分；实施第一蚀刻工艺以选择性去除绝缘层的第二部分的上部部分；选择性去除掩模层；以及实施第二蚀刻工艺以回蚀绝缘层，以去除绝缘层的第二部分的下部部分。在一些实施例中，第二蚀刻工艺的蚀刻剂可以蚀刻绝缘层的第二部分的下部部分比其蚀刻绝缘层的第一部分快。在一些实施例中，绝缘层的组分可以与CESL的组分和ILD层的组分不同。

在又一示例性方面，本公开实施例涉及半导体器件。半导体器件包括：衬底；下部源极/漏极部件，设置在衬底上方；第一多个纳米结构，耦合至下部源极/漏极部件；第一栅极结构，包裹第一多个纳米结构的每个；接触蚀刻停止层(CESL)和层间介电(ILD)层，位于下部源极/漏极部件上方；绝缘层，位于CESL和ILD层上方并且与CESL和ILD层接触，其中，绝缘层的氮浓度与硅浓度的比率大于CESL的氮浓度与硅浓度的比率；上部源极/漏极部件，位于绝缘层上方；第二多个纳米结构，耦合至上部源极/漏极部件；以及第二栅极结构，包裹第二多个纳米结构的每个。

在一些实施例中，第一栅极结构和第二栅极结构可以通过介电层彼此垂直间隔开。在一些实施例中，介电层的侧壁可以与绝缘层接触。

本申请的一些实施例提供了一种形成半导体器件的方法，包括：接收工件，所述工件包括：鳍形结构，包括沟道区域和邻近所述沟道区域的源极/漏极区域，其中，所述鳍形结构包括位于衬底上方的第一半导体堆叠件和位于所述第一半导体堆叠件上方的第二半导体堆叠件；以及栅极堆叠件，位于所述沟道区域上方；使所述源极/漏极区域凹进以形成源极/漏极沟槽；在所述源极/漏极沟槽中形成耦合至所述第一半导体堆叠件的第一源极/漏极部件；在所述第一源极/漏极部件上方沉积第一接触蚀刻停止层(CESL)和第一层间介电(ILD)层；在所述工件上方沉积绝缘层，所述绝缘层包括位于所述第一层间介电层上的水平部分和沿所述第二半导体堆叠件的侧壁表面延伸的垂直部分，其中，所述水平部分的厚度大于所述垂直部分的厚度；去除所述绝缘层的所述垂直部分；在所述绝缘层的所述水平部分上形成第二源极/漏极部件；以及在所述第二源极/漏极部件上方沉积第二接触蚀刻停止层和第二层间介电层。在一些实施例中，沉积所述绝缘层包括实施等离子体增强原子层沉积工艺(PEALD)。在一些实施例中，所述绝缘层包括氮化硅，所述第一接触蚀刻停止层包括氮化硅，并且所述绝缘层的氮浓度与硅浓度的比率与所述第一接触蚀刻停止层的氮浓度与硅浓度的比率不同。在一些实施例中，所述绝缘层的氮浓度与硅浓度的比率在约1.7和约1.9之间的范围内。在一些实施例中，在所述工件上方沉积所述绝缘层还直接在所述栅极堆叠件上方形成顶部部分，并且所述顶部部分的厚度大于所述垂直部分的厚度。在一些实施例中，去除所述绝缘层的所述垂直部分包括：形成掩模层以覆盖所述绝缘层的所述水平部分和所述绝缘层的所述垂直部分的下部部分；实施第一蚀刻工艺，以选择性去除所述绝缘层的未由所述掩模层覆盖的部分；在实施所述第一蚀刻工艺之后，选择性去除所述掩模层；以及实施第二蚀刻工艺以去除所述绝缘层的所述垂直部分的所述下部部分。在一些实施例中，实施所述第二蚀刻工艺还蚀刻所述绝缘层的所述水平部分，并且所述第二蚀刻工艺的蚀刻剂以第一速率蚀刻所述绝缘层的所述水平部分，并且以第二速率蚀刻所述绝缘层的所述垂直部分的所述下部部分，所述第二速率大于所述第一速率。在一些实施例中，所述第一半导体堆叠件包括与第一多个牺牲层交错的第一多个沟道层，并且所述第二半导体堆叠件包括与第二多个牺牲层交错的第二多个沟道层，并且所述方法还包括：在使所述源极/漏极区域凹进以形成所述源极/漏极沟槽之后，实施第三蚀刻工艺以使所述第一多个牺牲层和所述第二多个牺牲层选择性凹进，以分别形成第一多个内部间隔件凹槽和第二多个内部间隔件凹槽；在所述第一多个内部间隔件凹槽中形成第一多个内部间隔件部件，并且在所述第二多个内部间隔件凹槽中形成第二多个内部间隔件部件；在沉积所述第二接触蚀刻停止层和所述第二层间介电层之后，选择性去除所述栅极堆叠件；选择性去除所述第一多个牺牲层和所述第二多个牺牲层；以及在所述工件上方形成栅极结构。在一些实施例中，所述鳍形结构还包括设置在所述第一半导体堆叠件和所述第二半导体堆叠件之间的硅锗层，并且实施所述第三蚀刻工艺还去除所述硅锗层以形成间隔，其中，形成所述第一多个内部间隔件部件和所述第二多个内部间隔件部件还在所述间隔中形成介电层。在一些实施例中，所述绝缘层的所述水平部分与所述第二多个内部间隔件部件的最底部内部间隔件部件直接接触。在一些实施例中，该方法还包括：在去除所述绝缘层的所述垂直部分之后并且在所述绝缘层的所述水平部分上方形成所述第二源极/漏极部件之前，实施蚀刻工艺以预清洁所述工件，其中，所述蚀刻工艺基本上不蚀刻所述绝缘层的所述水平部分。

本申请的另一些实施例提供了一种形成半导体器件的方法，包括：在底部外延源极/漏极部件上方沉积接触蚀刻停止层(CESL)和层间介电(ILD)层，其中，所述底部外延源极/漏极部件形成在源极/漏极沟槽的底部部分中；回蚀所述接触蚀刻停止层和所述层间介电层以暴露所述源极/漏极沟槽的顶部部分；实施等离子体增强原子层沉积工艺(PEALD)以在所述源极/漏极沟槽上方形成绝缘层，其中，所述绝缘层包括非均匀的沉积厚度，并且包括与所述层间介电层直接接触的第一部分和沿所述源极/漏极沟槽的所述顶部部分的侧壁表面延伸的第二部分；去除所述绝缘层的所述第二部分；以及在所述绝缘层的所述第二部分上和所述源极/漏极沟槽的所述顶部部分中形成顶部外延源极/漏极部件。在一些实施例中，在所述等离子体增强原子层沉积工艺期间，所述源极/漏极沟槽的所述顶部部分的底面接收第一等离子体剂量，并且所述源极/漏极沟槽的所述顶部部分的所述侧壁表面接收小于所述第一等离子体剂量的第二等离子体剂量。在一些实施例中，所述绝缘层的所述第一部分的膜质量比所述绝缘层的所述第二部分的膜质量好。在一些实施例中，去除所述绝缘层的所述第二部分包括：形成掩模层以覆盖所述绝缘层的所述第一部分和所述绝缘层的所述第二部分的下部部分；实施第一蚀刻工艺以选择性去除所述绝缘层的所述第二部分的上部部分；选择性去除所述掩模层；以及实施第二蚀刻工艺以回蚀所述绝缘层，以去除所述绝缘层的所述第二部分的所述下部部分。在一些实施例中，所述第二蚀刻工艺的蚀刻剂蚀刻所述绝缘层的所述第二部分的所述下部部分比其蚀刻所述绝缘层的所述第一部分快。在一些实施例中，所述绝缘层的组分与所述接触蚀刻停止层的组分和所述层间介电层的组分不同。

本申请的又一些实施例提供了一种半导体器件，包括：衬底；下部源极/漏极部件，设置在所述衬底上方；第一多个纳米结构，耦合至所述下部源极/漏极部件；第一栅极结构，包裹所述第一多个纳米结构的每个；接触蚀刻停止层(CESL)和层间介电(ILD)层，位于所述下部源极/漏极部件上方；绝缘层，位于所述接触蚀刻停止层和所述层间介电层上方并且与所述接触蚀刻停止层和所述层间介电层接触，其中，所述绝缘层的氮浓度与硅浓度的比率大于所述接触蚀刻停止层的氮浓度与硅浓度的比率；上部源极/漏极部件，位于所述绝缘层上方；第二多个纳米结构，耦合至所述上部源极/漏极部件；以及第二栅极结构，包裹所述第二多个纳米结构的每个。在一些实施例中，所述第一栅极结构和所述第二栅极结构通过介电层彼此垂直间隔开。在一些实施例中，所述介电层的侧壁与所述绝缘层接触。

上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本公开实施例的各个方面。本领域普通技术人员应该理解，它们可以容易地使用本公开实施例作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本公开实施例的精神和范围，并且在不背离本公开实施例的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims

1.一种形成半导体器件的方法，包括：

接收工件，所述工件包括：

鳍形结构，包括沟道区域和邻近所述沟道区域的源极/漏极区域，其中，所述鳍形结构包括位于衬底上方的第一半导体堆叠件和位于所述第一半导体堆叠件上方的第二半导体堆叠件；以及

栅极堆叠件，位于所述沟道区域上方；

使所述源极/漏极区域凹进以形成源极/漏极沟槽；

在所述源极/漏极沟槽中形成耦合至所述第一半导体堆叠件的第一源极/漏极部件；

在所述第一源极/漏极部件上方沉积第一接触蚀刻停止层和第一层间介电层；

在所述工件上方沉积绝缘层，所述绝缘层包括位于所述第一层间介电层上的水平部分和沿所述第二半导体堆叠件的侧壁表面延伸的垂直部分，其中，所述水平部分的厚度大于所述垂直部分的厚度；

去除所述绝缘层的所述垂直部分；

在所述绝缘层的所述水平部分上形成第二源极/漏极部件；以及

在所述第二源极/漏极部件上方沉积第二接触蚀刻停止层和第二层间介电层。

2.根据权利要求1所述的方法，其中，沉积所述绝缘层包括实施等离子体增强原子层沉积工艺。

3.根据权利要求1所述的方法，其中，所述绝缘层包括氮化硅，所述第一接触蚀刻停止层包括氮化硅，并且所述绝缘层的氮浓度与硅浓度的比率与所述第一接触蚀刻停止层的氮浓度与硅浓度的比率不同。

4.根据权利要求3所述的方法，其中，所述绝缘层的氮浓度与硅浓度的比率在约1.7和约1.9之间的范围内。

5.根据权利要求1所述的方法，其中，在所述工件上方沉积所述绝缘层还直接在所述栅极堆叠件上方形成顶部部分，并且所述顶部部分的厚度大于所述垂直部分的厚度。

6.根据权利要求1所述的方法，其中，去除所述绝缘层的所述垂直部分包括：

形成掩模层以覆盖所述绝缘层的所述水平部分和所述绝缘层的所述垂直部分的下部部分；

实施第一蚀刻工艺，以选择性去除所述绝缘层的未由所述掩模层覆盖的部分；

在实施所述第一蚀刻工艺之后，选择性去除所述掩模层；以及

实施第二蚀刻工艺以去除所述绝缘层的所述垂直部分的所述下部部分。

7.根据权利要求6所述的方法，其中，实施所述第二蚀刻工艺还蚀刻所述绝缘层的所述水平部分，并且所述第二蚀刻工艺的蚀刻剂以第一速率蚀刻所述绝缘层的所述水平部分，并且以第二速率蚀刻所述绝缘层的所述垂直部分的所述下部部分，所述第二速率大于所述第一速率。

8.根据权利要求1所述的方法，其中，所述第一半导体堆叠件包括与第一多个牺牲层交错的第一多个沟道层，并且所述第二半导体堆叠件包括与第二多个牺牲层交错的第二多个沟道层，并且所述方法还包括：

在使所述源极/漏极区域凹进以形成所述源极/漏极沟槽之后，实施第三蚀刻工艺以使所述第一多个牺牲层和所述第二多个牺牲层选择性凹进，以分别形成第一多个内部间隔件凹槽和第二多个内部间隔件凹槽；

在所述第一多个内部间隔件凹槽中形成第一多个内部间隔件部件，并且在所述第二多个内部间隔件凹槽中形成第二多个内部间隔件部件；

在沉积所述第二接触蚀刻停止层和所述第二层间介电层之后，选择性去除所述栅极堆叠件；

选择性去除所述第一多个牺牲层和所述第二多个牺牲层；以及

在所述工件上方形成栅极结构。

9.一种形成半导体器件的方法，包括：

在底部外延源极/漏极部件上方沉积接触蚀刻停止层和层间介电层，其中，所述底部外延源极/漏极部件形成在源极/漏极沟槽的底部部分中；

回蚀所述接触蚀刻停止层和所述层间介电层以暴露所述源极/漏极沟槽的顶部部分；

实施等离子体增强原子层沉积工艺以在所述源极/漏极沟槽上方形成绝缘层，其中，所述绝缘层包括非均匀的沉积厚度，并且包括与所述层间介电层直接接触的第一部分和沿所述源极/漏极沟槽的所述顶部部分的侧壁表面延伸的第二部分；

去除所述绝缘层的所述第二部分；以及

在所述绝缘层的所述第二部分上和所述源极/漏极沟槽的所述顶部部分中形成顶部外延源极/漏极部件。

10.一种半导体器件，包括：

衬底；

下部源极/漏极部件，设置在所述衬底上方；

第一多个纳米结构，耦合至所述下部源极/漏极部件；

第一栅极结构，包裹所述第一多个纳米结构的每个；

接触蚀刻停止层和层间介电层，位于所述下部源极/漏极部件上方；

绝缘层，位于所述接触蚀刻停止层和所述层间介电层上方并且与所述接触蚀刻停止层和所述层间介电层接触，其中，所述绝缘层的氮浓度与硅浓度的比率大于所述接触蚀刻停止层的氮浓度与硅浓度的比率；

上部源极/漏极部件，位于所述绝缘层上方；

第二多个纳米结构，耦合至所述上部源极/漏极部件；以及

第二栅极结构，包裹所述第二多个纳米结构的每个。