TWI896033B - 半導體封裝結構及其形成方法 - Google Patents

Abstract

一實施例是一種包括形成第一晶粒的方法，該形成包括在第一基底中形成穿孔。該方法還包括在穿孔與第一基底之上形成第一重佈線路結構，第一重佈線路結構電耦合至至穿孔。該方法還包括在第一重佈線路結構之上形成第一組晶粒連接件並且電耦合至第一重佈線路結構，第一組晶粒連接件位於第一基底的第一側上。該方法還包括將第一晶粒接合至第二晶粒。該方法還包括以第一包封體包封第一晶粒。該方法還包括在第一組晶粒連接件之上形成第二組晶粒連接件並且電耦合至第一組晶粒連接件，第一組晶粒連接件與第二組晶粒連接件形成了堆疊晶粒連接件。

Description

半導體封裝結構及其形成方法

本發明實施例有關於一種半導體封裝結構及其形成方法。

由於各種電子組件(例如電晶體、二極體、電阻器、電容器等)整合密度的不斷提高，半導體工業經歷了快速成長。在大多數情況下，整合密度的提高是由於最小特徵尺寸的迭代減小而導致的，這使得更多的組件可以整合到給定的區域中。隨著縮小電子元件的需求不斷增長，對更小、更具創意的半導體晶粒封裝技術的需求也隨之出現。此類封裝系統的一示例是疊層封裝(PoP)技術。在PoP元件中，頂部半導體封裝件堆疊在底部半導體封裝件的頂部，以提供高水平的整合度和構件密度。PoP技術通常能夠在印刷電路板(PCB)上生產功能增強且佔用空間小的半導體元件。

本發明實施例提供一種半導體封裝結構的形成方法，包括：形成第一晶粒，形成包括：在第一基底中形成穿孔；在穿孔與 第一基底之上形成第一重佈線路結構，第一重佈線路結構電耦合至至穿孔；在第一重佈線路結構之上形成第一組晶粒連接件並且電耦合至第一重佈線路結構，第一組晶粒連接件位於第一基底的第一側上；減薄第一基底的第二側，減薄暴露出穿孔；將第一晶粒接合至第二晶粒；以第一包封體包封第一晶粒；以及在第一組晶粒連接件之上形成第二組晶粒連接件並且電耦合至第一組晶粒連接件，第一組晶粒連接件與第二組晶粒連接件形成了堆疊晶粒連接件。

本發明實施例提供一種半導體封裝結構的形成方法，包括：將第一積體電路晶粒包封在第一包封體中，第一積體電路晶粒包括第一基底與主動元件；在第一積體電路晶粒與第一包封體之上形成第一重佈線路結構；形成包括第二基底與主動元件的第二積體電路晶粒，形成第二積體電路晶粒包括：在第二基底中形成穿孔；在穿孔與第二基底之上形成第二重佈線路結構，第二重佈線路結構電耦合至穿孔；在第二重佈線路結構之上形成第一組導通孔並且電耦合至第二重佈線路結構，第一組導通孔位於第二基底的第一側上；以及減薄第二基底的第二側，減薄暴露出穿孔；將第一積體電路晶粒接合至第二積體電路晶粒；以第二包封體包封第二積體電路晶粒；以及在第一組導通孔之上形成第二組導通孔並且電耦合至第一組導通孔，第一組導通孔與第二組導通孔形成了堆疊導通孔。

本發明實施例提供一種半導體封裝結構，包括：第一積體 電路晶粒接合至第二積體電路晶粒，第一積體電路晶粒位於第一包封體中，第一積體電路晶粒包括：第一基底；主動元件；穿孔位於第一基底中；第一重佈線路結構位於穿孔與第一基底之上，第一重佈線路結構電耦合至穿孔；第一組導通孔位於第一重佈線路結構之上並且電耦合至第一重佈線路結構，第一組導通孔位於第一基底的第一側上；以及第二組導通孔位於第一組導通孔之上並且電耦合至第一組導通孔，第一組導通孔與第二組導通孔形成了堆疊導通孔。

50、150:積體電路晶粒

52:半導體基底

54:元件

56:層間介電質(ILD)

58:導電插塞

60、106:內連線結構

62、82、108:墊

64、110:鈍化膜

66、112:晶粒連接件

68、114、210、214、308、312、324、328、332、336:介電層

70、302:載體基底

72、204、320:包封體

74:重佈線路結構

76、338:凸塊下金屬化(UBMs)

100:晶圓

100A:晶粒區

100BS:背側

100F:前側

102、402:基底

104、408:導通孔

122:絕緣層

124、350、352:導電連接件

200、400:封裝組件

202、508:底膠

212:連接件

300:封裝件

300A:第一封裝區

300B:第二封裝區

304:離型層

306:背側重佈線路結構

310、326、330、334:金屬化圖案

314:開口

316:通孔

318:黏著層

322:前側重佈線路結構

404、406、504:接合墊

410:堆疊晶粒

412:打線接合

414:模封材料

500:封裝基底

502:基底芯體

506:阻焊劑

T1、T2:厚度

W1、W2、W3、W4:寬度

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1和圖2示出了根據一些實施例的積體電路晶粒的剖面圖。

圖3至圖12B示出了根據一些實施例的用於形成封裝結構的中間步驟的剖面圖。

圖13至圖26示出了根據一些實施例的用於形成封裝結構的中間步驟的剖面圖。

圖27和圖28示出了根據一些實施例的元件堆疊的形成和實施方式。

以下揭露提供用於實施所提供標的物的不同特徵的許多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考標號及/或字母。此種重複使用是出於簡單及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。在整個揭露內容中，除非另外描述，相似的參考標號表示相似的特徵並且可以指示相似的組合物或形成過程。於此，為了簡單起見，具有相同參考標號的特徵可以僅描述一次。

此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」及相似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括元件在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

本文討論的實施例可以在特定上下文中討論，即可以整 合到元件(例如，晶片或晶粒)或封裝件(例如，整合扇出型(InFO)封裝結構)中的通孔或連接件結構。該通孔或連接件結構包括堆疊通孔和多個鈍化層，以便能夠測試封裝結構的晶粒和晶片，同時還允許降低封裝結構的晶片封裝相互作用(CPI)風險。例如，堆疊通孔和多個聚合物層允許對小晶片結構的每個晶片進行測試並且成為已知良好晶粒(KGD)，同時在測試期間和測試之後為晶片提供保護。

此外，本揭露的教示適用於任何堆疊通孔或連接件以及多個鈍化層，其中這些結構可以允許進行所需的測試和探測，同時保持CPI風險較低。其他實施例設想了其他應用，例如不同的封裝件類型或不同的配置，這對於本領域普通技術人員在閱讀本揭露後將是顯而易見的。值得注意的是，本文討論的實施例可能不一定示出結構中可能存在的每個組件或特徵。例如，諸如當組件之一的討論可能足以傳達實施例的各態樣時，可以從圖式中省略多個組件。此外，本文討論的方法實施例可以被討論為以特定順序進行；然而，可以以任何邏輯順序進行其他方法實施例。

圖1示出了根據一些實施例的積體電路晶粒50的剖面圖。積體電路晶粒50將在後續製程中進行封裝，以形成積體電路封裝件。積體電路晶粒50可以是邏輯晶粒(例如，中央處理單元(CPU)、圖形處理單元(GPU)、系統晶粒(SoC)、應用處理器(AP)、微控制器等)、記憶體晶粒(例如，動態隨機存取記憶體(DRAM)晶粒、靜態隨機存取記憶體(SRAM)晶粒等)、電源管 理晶粒(例如，電源管理積體電路(PMIC)晶粒)、射頻(RF)晶粒、感測器晶粒、微機電系統(MEMS)晶粒、訊號處理晶粒(例如，數位訊號處理(DSP)晶粒)、前段晶粒(例如，類比前段(AFE)晶粒)等、或其組合。

積體電路晶粒50可以形成在晶圓中，該晶圓可包括不同的元件區域，這些元件區域在後續步驟中被單體化以形成多個積體電路晶粒。積體電路晶粒50可以根據適用的製造流程進行處理以形成積體電路。例如，積體電路晶粒50包括半導體基底52，例如經摻雜或未摻雜的矽，或絕緣體上半導體(SOI)基底的主動層。半導體基底52可包括其他半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。也可以使用其他基底，例如多層或梯度基底。半導體基底52具有有時稱為前側的主動表面(例如，圖1中朝上的表面)和有時稱為背側的非主動表面(例如，圖1中朝下的表面)。

元件(由電晶體表示)54可以形成在半導體基底52的前表面。元件54可以是主動元件(例如，電晶體、二極體等)、電容器、電阻器等。層間介電質(ILD)56位於半導體基底52的前表面之上。ILD 56圍繞並可以覆蓋元件54。ILD 56可包括由諸如磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻硼磷矽酸鹽玻璃(BPSG)、未摻雜矽酸鹽玻璃(USG)等。

導電插塞58延伸穿過ILD 56以電耦合和物理耦合元件54。例如，當元件54是電晶體時，導電插塞58可以耦合電晶體的閘極和源極/汲極區。源極/汲極區可以單獨或集體地指源極或汲極，這取決於上下文。導電插塞58可以由鎢、鈷、鎳、銅、銀、金、鋁等或其組合來形成。內連線結構60位於ILD 56和導電插塞58之上。內連線結構60與元件54互連以形成積體電路。內連線結構60可以由例如ILD 56上的介電層中的金屬化圖案形成。金屬化圖案包括形成在一或多個低k介電層中的金屬線和通孔。內連線結構60的金屬化圖案通過導電插塞58電耦合到元件54。

積體電路晶粒50還包括墊62，例如鋁墊，其進行外部連接。墊62位於積體電路晶粒50的主動側上，例如內連線結構60中及/或上。一或多個鈍化膜64位於積體電路晶粒50上，例如位於內連線結構60和墊62的部分上。開口延伸穿過鈍化膜64到墊62。諸如導電柱(例如，由諸如銅的金屬所形成)的晶粒連接件66延伸穿過鈍化膜64中的開口，並且物理地和電性地耦合到墊62中的相應一者。晶粒連接件66可以通過例如電鍍等形成。晶粒連接件66電耦合積體電路晶粒50的相應的積體電路。

晶片探針測試可以在積體電路晶粒50上進行。可選地，焊料區域(例如，焊料球或焊料凸塊)可以設置在連接件66上。焊球可用於在積體電路晶粒50上進行晶片探針(CP)測試。在一些實施例中，CP測試可在晶粒連接件66上進行，而不需要焊料區域的存在。可以對積體電路晶粒50進行CP測試，以確定積體 電路晶粒50是否是已知良好晶粒(KGD)。因此，只有KGDs的積體電路晶粒50經過後續製程並被封裝，而未通過CP測試的晶粒則不被封裝。測試後，如果存在焊料區域，則可以在後續製程步驟中將其移除。

在圖2中，將介電層68形成在積體電路晶粒50的主動側上，例如在鈍化膜64和晶粒連接件66上。介電層68橫向包封晶粒連接件66，且介電層68與積體電路晶粒50橫向相連。最初，介電層68可以掩埋晶粒連接件66，使得介電層68的最頂表面位於晶粒連接件66的最頂表面上方。在焊料區域設置在晶粒連接件66上的一些實施例中，介電層68也可以掩埋焊料區域。或者，可以在形成介電層68之前移除焊料區域。

介電層68可以是聚合物，例如PBO、聚醯亞胺、BCB等；氮化物，例如氮化矽等；氧化物，例如氧化矽、PSG、BSG、BPSG等；類似材料，或其組合。介電層68可以例如通過旋塗、層壓、化學氣相沉積(CVD)等來形成。在一些實施例中，晶粒連接件66在積體電路晶粒50形成期間外露於介電層68。在一些實施例中，晶粒連接件66保持掩埋並在用於封裝積體電路晶粒50的後續製程期間暴露出來。暴露晶粒連接件66可以移除晶粒連接件66上可能存在的任何焊料區域。

在一些實施例中，積體電路晶粒50是包含多個半導體基底52的堆疊元件。例如，積體電路晶粒50可以是記憶體元件，諸如包含多個記憶體晶粒的混合記憶體立方體(HMC)模組、高 頻寬記憶體(HBM)模組等。在此類實施例中，積體電路晶粒50包括通過基底穿孔(TSVs)互連的多個半導體基底52。每個半導體基底52可以(或可以不)具有內連線結構60。

圖3至圖12示出了根據一些實施例的用於形成封裝組件200的製程期間的中間步驟的剖面圖。具體而言，封裝組件200是通過將積體電路晶粒接合至積體電路晶粒150而形成的。在一實施例中，封裝組件200是堆疊晶片封裝件(有時稱為小晶片封裝件)，但是應理解，實施例可以應用於其他三維積體電路(3DIC)封裝件。

在圖3中，積體電路晶粒50貼附到載體基底70。在一些實施例中，積體電路晶粒50經由離型層(未示出)貼附到載體基底70。載體基底70可以是玻璃載體基底、陶瓷載體基底等。載體基底70可以是晶圓，使得多個積體電路晶粒50可以同時貼附到載體基底70。

離型層可以由聚合物基的材料形成，其可以與載體基底70一起從將在後續步驟中形成的上覆結構中移除。在一些實施例中，離型層是環氧基熱釋放材料，其在加熱時失去其黏著特性，例如光熱轉換(LTHC)釋放塗層。在其他實施例中，離型層304可以是紫外線(UV)膠，其在暴露於UV光時失去其黏著特性。離型層可以作為液體分配並固化，可以是層壓到載體基底70上的層壓膜，或可以是類似者。離型層的頂表面可以是水平的並且可以具有高平面度。

在圖4中，將包封體72形成在積體電路晶粒50上並環繞其周圍。形成後，包封體72包封積體電路晶粒50。包封體72可以是模製化合物、環氧樹脂等。包封體72可以通過壓縮成型、傳遞成型等來施加，並且可以形成在載體基底70之上，使得積體電路晶粒50被掩埋或覆蓋。包封體72還形成在相鄰積體電路晶粒50之間的間隙區域。包封體72可以液體或半液體形式施加，然後固化。

在圖5中，在包封體72上進行平坦化製程以暴露晶粒連接件66，並且形成重佈線路結構72和凸塊下金屬化(UBMs)76。該平坦化製程還可以移除介電層68及/或晶粒連接件66的材料，直到暴露出晶粒連接件66。在平坦化製程之後，晶粒連接件66、介電層68以及包封體72的頂表面在製程變化內實質上共面。平坦化製程可例如是化學機械拋光(CMP)、研磨製程等。在一些實施例中，例如，如果晶粒連接件66已經暴露，則可以省略平坦化。

另外，在圖5中，重佈線路結構74形成在包封體72和積體電路晶粒50之上。重佈線路結構74包括介電層和金屬化圖案。金屬化圖案也可稱為重佈線路層或重佈線路導線。下面描述的重佈線路結構74作為具有單一金屬化圖案層的示例。可以在重佈線路結構74中形成更多的介電層和金屬化圖案。如果要形成更多的介電層和金屬化圖案，則可以重複下面討論的步驟和製程。

作為示例，將第一介電層沉積在包封體72和晶粒連接件66上。在一些實施例中，介電層由諸如PBO、聚醯亞胺、BCB等 的感光材料形成，其可以使用光罩來圖案化。第一介電層可以通過旋塗、層壓、CVD等或其組合來形成。然後對第一介電層進行圖案化。圖案化形成開口以暴露部分晶粒連接件66。圖案化可以通過可接受的製程進行，例如當介電層是感光材料時通過將第一介電層曝光並顯影，或通過使用例如非等向性蝕刻進行蝕刻。

然後形成金屬化圖案。金屬化圖案包括沿著第一介電層的主表面延伸並延伸穿過第一介電層以物理和電耦合到積體電路晶粒50的導電構件。作為形成金屬化圖案的示例，晶種層形成在介電層之上且形成在延伸穿過第一介電層的開口中。在一些實施例中，晶種層是金屬層，其可以是單一層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包含鈦層和在鈦層之上的銅層。晶種層可以使用例如PVD等形成。然後在晶種層上形成光阻並圖案化。光阻可以通過旋塗等形成，並且可以曝光以進行圖案化。光阻的圖案對應於金屬化圖案。圖案化通過光阻形成開口以暴露出晶種層。然後，在光阻開口中和晶種層的經暴露部分上形成導電材料。導電材料可以通過鍍覆形成，例如電鍍或化學鍍等。導電材料可包括金屬，如銅、鈦、鎢、鋁等。導電材料和晶種層的下面部分的組合形成金屬化圖案。移除光阻和其上未形成導電材料的部分晶種層。光阻可通過可接受的灰化或剝離製程來移除，例如使用氧電漿等。一旦光阻被移除，晶種層的經暴露部分也被移除，例如通過使用可接受的蝕刻製程，例如通過濕式或乾式蝕刻。

接下來，在金屬化圖案和第一介電層上沉積第二介電層。 第二介電層可以與第一介電層類似的方式形成，並且可以由與第一介電層類似的材料形成。

另外，在圖5中，形成UBMs 76用於與重佈線路結構74的外部連接。UBMs 76具有在第二介電層的主表面上並沿著第二介電層的主表面延伸的凸塊部分，並且具有延伸穿過第二介電層以物理和電耦合金屬化圖案的通孔部分。如此一來，UBMs 76電耦合到積體電路晶粒50。UBMs 76可以由與金屬化圖案相同的材料形成。在一些實施例中，UBMs 76具有與金屬化圖案不同的尺寸。

圖6至圖9是根據一些實施例的形成積體電路晶粒150的中間階段的剖面圖。積體電路晶粒150將由晶圓100形成。晶圓100具有晶粒區100A，晶粒區100A包括形成於其中的元件，例如積體電路晶粒150。積體電路晶粒50將被接合至晶圓100(例如，在每個晶粒區100A中具有一或多個晶粒50)。晶粒區100A將在後續製程中被單體化以形成封裝組件200，其包括晶圓100的經單體化部分(例如，積體電路晶粒150)以及一或多個晶粒50。然後可以將封裝組件200包封在扇出型封裝件300中並安裝到封裝基底500(請參閱圖28)。在一實施例中，所得的封裝件是包括積體晶片上系統(SoIC)結構的整合扇出型(InFO)封裝件，但是應理解，該實施例可以應用於其他3DIC封裝件。

示出了晶圓100中的一個晶粒區100A的製程。應理解，晶圓100的任意數量的晶粒區100A可以被同時處理和單體化以 從晶圓100的經單體化部分形成多個積體電路晶粒150。

在圖6中，獲得或形成了晶圓100。晶圓100包含晶粒區100A中的元件，在後續製程中將被單體化為積體電路晶粒150。晶圓100中的元件可以是積體電路晶粒等。在一些實施例中，積體電路晶粒150形成於晶圓100中，其包括基底102、內連線結構106、導通孔104、墊108、鈍化膜110以及晶粒連接件112。

基底102可以是塊狀半導體基底、絕緣體上半導體(SOI)基底、多層半導體基底等。基底102可包括半導體材料，例如矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化砷化鎵銦；或其組合。也可以使用其他基底，例如多層或梯度基底。基底102可以是經摻雜的或未摻雜的。在中介件形成於晶圓100中的實施例中，基底102中通常不包括主動元件，儘管中介件可包括形成在基底102的前表面(例如，圖6中朝上的表面)中及/或上的被動元件。在積體電路元件形成在晶圓100中的實施例中，諸如電晶體、電容器、電阻器、二極體等的主動元件可以形成在基底102的前表面中及/或上。

內連線結構106位於基底102的前表面之上，用於電連接元件(如果有)或基底102。內連線結構106可包括一或多個介電層以及介電層中的相應金屬化層。介電層可接受的介電材料包括氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物， 例如碳化矽等；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽等。也可以使用其他介電材料，例如聚合物，例如聚苯並噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)基聚合物等。金屬化層可包括導通孔及/或導線，以將任何元件互連在一起及/或互連到外部元件。金屬化層可以由導電材料形成，例如金屬，例如銅、鈷、鋁、金、其組合等。內連線結構106可以通過鑲嵌製程形成，例如單鑲嵌製程、雙鑲嵌製程等。

導通孔104延伸至內連線結構106及/或基底102中。導通孔104電連接至內連線結構106的金屬化層。導通孔104有時也稱為TSVs。作為形成導通孔104的示例，可以通過例如蝕刻、銑削、雷射技術、其組合等在內連線結構106及/或基底102中形成凹槽。可以例如通過使用氧化技術在凹槽中形成薄介電材料。可以例如通過CVD、原子層沉積(ALD)、物理氣相沉積(PVD)、熱氧化、其組合等在開口中共形地沉積薄阻障層。阻障層可以由氧化物、氮化物、碳化物、其組合等形成。可以在阻障層之上和開口中沉積導電材料。導電材料可以通過電化學鍍製程、CVD、ALD、PVD、其組合等形成。導電材料的例子是銅、鎢、鋁、銀、金、其組合等。通過例如CMP從內連線結構106或基底102的表面移除多餘的導電材料和阻障層。阻障層的剩餘部分和導電材料形成導通孔104。

墊108、鈍化膜110以及晶粒連接件112形成在內連線結構106之上。晶粒連接件112也可稱為導通孔112。墊108、鈍化 膜110以及晶粒連接件112可以通過與如上所述的墊82、鈍化膜64以及晶粒連接件66類似的製程並且由類似的材料形成。在一些實施例中，晶粒連接件112延伸穿過鈍化膜110以物理接觸墊108並沿著鈍化膜110的頂表面延伸。

晶片探針測試可以在晶圓100的晶粒區100A上進行。可選地，焊料區域(例如，焊料球或焊料凸塊)可以設置在連接件112上。焊球可用於在晶粒區100A上進行晶片探針(CP)測試。在一些實施例中，CP測試可在晶粒連接件112上進行，而不需要焊料區域的存在。可以對晶粒區100A進行CP測試，以確定晶粒區100A(經單體化的積體電路晶粒150)是否是已知良好晶粒(KGD)。因此，只有KGDs的積體電路晶粒150經過後續製程並被封裝，而未通過CP測試的晶粒則不被封裝。測試後，如果存在焊料區域，則可以在後續製程步驟中將其移除。

在圖7中，將介電層114形成在晶圓100的前側100F上，例如鈍化膜110和晶粒連接件112上。介電層114橫向包封晶粒連接件112，介電層114與晶圓100橫向相連。最初，介電層114可以掩埋晶粒連接件112，使得介電層114的最頂表面位於晶粒連接件112的最頂表面上方。在焊料區域設置在晶粒連接件112上的一些實施例中，介電層114也可以掩埋焊料區域。或者，可以在形成介電層114之前移除焊料區域。

介電層114可以是聚合物，例如PBO、聚醯亞胺、BCB等；氮化物，例如氮化矽等；氧化物，例如氧化矽、PSG、BSG、 BPSG等；類似材料，或其組合。介電層114例如可以通過旋塗、層壓、CVD等形成。在一些實施例中，晶粒連接件112在晶圓100形成期間外露於介電層114。在一些實施例中，晶粒連接件112保持掩埋並在後續製程期間暴露出來。暴露晶粒連接件112可以移除晶粒連接件112上可能存在的任何焊料區域。

在圖8中，晶圓100被翻轉，且基底102被減薄以暴露出導通孔104。導通孔104的暴露可以通過減薄製程來完成，例如研磨製程、化學機械拋光(CMP)、回蝕、其組合等。在示出的實施例中，進行凹蝕製程以使基底102的背表面凹陷，使得導通孔104在晶圓100的背側100BS處突出。凹蝕製程可以是例如合適的回蝕製程、化學機械拋光(CMP)等。在一些實施例中，用於暴露導通孔104的減薄製程包括CMP，並且由於CMP期間發生的凹陷，導通孔104在晶圓100的背側100BS處突出。可選地，在基底102的背面形成絕緣層122，以環繞導通孔104的突出部分。在一些實施例中，絕緣層122由諸如氮化矽、氧化矽、氮氧化矽等的含矽絕緣體形成，並且可以通過諸如旋塗、CVD、電漿增強CVD(PECVD)、高密度電漿CVD(HDP-CVD)等的合適的沉積方法來形成。最初，絕緣層122可以掩埋導通孔104。可對各種層施加移除製程以移除導通孔104上的多餘材料。移除製程可以是平坦化製程，例如化學機械拋光(CMP)、回蝕、其組合等。平坦化之後，導通孔104和絕緣層122的經暴露表面共面(在製程變化範圍內)並且外露於晶圓100的背側100BS處。在另一實施例中， 省略絕緣層122，且基底102和導通孔104的經暴露表面是共面的(在製程變化內)。

在圖9中，將UBMs(未單獨示出)和導電連接件124形成在導通孔104和絕緣層122(或基底102，當省略絕緣層122時)的經暴露表面上。作為形成UBMs的示例，將晶種層(未單獨示出)形成在導通孔104和絕緣層122(如果存在)或基底102的經暴露表面之上。在一些實施例中，晶種層是金屬層，其可以是單一層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層和在鈦層之上的銅層。晶種層可以使用例如PVD等形成。然後在晶種層上形成光阻並圖案化。光阻可以通過旋塗等形成，並且可以曝光以進行圖案化。光阻的圖案對應於UBMs。圖案化通過光阻形成開口以暴露出晶種層。然後，在光阻開口中和晶種層的經暴露部分上形成導電材料。導電材料可以通過鍍覆形成，例如電鍍或化學鍍等。導電材料可包括金屬，例如銅、鈦、鎢、鋁等。然後，移除光阻和其上未形成導電材料的部分晶種層。可以通過可接受的灰化或剝離製程移除光阻，例如使用氧電漿等。一旦光阻被移除，晶種層的經暴露部分就被移除，例如通過使用可接受的蝕刻製程。晶種層和導電材料的剩餘部分形成UBMs。

此外，將導電連接件124形成在UBMs上。導電連接件124可以是球柵陣列(BGA)連接件、焊球、金屬柱、受控塌陷晶粒連接(C4)凸塊、微凸塊、無電鍍鎳-無電鍍鈀浸金技術(ENEPIG)形成的凸塊等。導電連接件124可以由可回焊的導電材料形成， 例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合。在一些實施例中，導電連接件124是通過以下方式來形成：在開始時通過蒸鍍、電鍍、印刷、焊料轉移、植球等形成焊料層。一旦在結構上形成焊料層，就可以進行回焊以便將材料成形為所需的凸塊形狀。在另一實施例中，導電連接件124包括通過濺鍍、印刷、電鍍、化學鍍、CVD等形成的金屬柱(例如銅柱)。金屬柱可以是無焊料的並且具有實質上垂直的側壁。在一些實施例中，金屬蓋層形成在金屬柱的頂部上。金屬蓋層可包括鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀-金、鎳-金等或其組合，並且可以通過電鍍製程形成。

此外，通過沿著切割道區(例如，晶粒區100A周圍)切割來進行單體化製程。單體化製程可包括鋸切、切割等。例如，單體化製程可包括鋸切絕緣層122、基底102、內連線結構106、鈍化膜110以及介電層114。單體化製程將晶粒區100A與相鄰晶粒區分離。由此產生的單體化積體電路晶粒150是來自於晶粒區100A。單體化製程從晶圓100的經單體化部分來形成晶粒150。

圖10至圖12B是根據一些實施例的形成封裝組件200的中間階段的剖面圖。在圖10中，然後將積體電路晶粒150翻轉並使用導電連接件124將其連接至圖5的部分封裝的積體電路晶粒。導電連接件124被回焊以將UBMs 76貼附至積體電路晶粒150的UBMs。導電連接件124將積體電路晶粒150(包括內連線結構106的金屬化層)連接到積體電路晶粒50(包括內連線結構60中的金屬化層)。由此，積體電路晶粒50電連接至積體電路晶粒150。在 一些實施例中，被動元件(例如，表面安裝元件(SMD)，未單獨示出)可以在將晶粒接合在一起之前附接到積體電路晶粒50及/或150(例如，接合至UBMs)。在此實施例中，被動元件可以與導電連接件124接合至積體電路晶粒50及/或150的相同表面。

雖然示出單一組積體電路晶粒50和150接合在一起，但許多積體電路晶粒150可以重構晶圓形式同時接合到許多積體電路晶粒50。

在圖11中，將底膠202形成在積體電路晶粒50和150之間，以環繞導電連接件124和UBMs。底膠202可以在附接積體電路晶粒150之後通過毛細管流動製程形成，或者可以在附接積體電路晶粒150之前通過適當的沉積方法形成。底膠202可以是從積體電路晶粒50(例如，重佈線路結構76)延伸到積體電路晶粒150(例如，絕緣層122)的連續材料。

形成底膠202後，將包封體204形成在積體電路晶粒150和底膠202上及其周圍。形成後，包封體204包封積體電路晶粒50和底膠202。包封體204可以是模製化合物、環氧樹脂等。包封體204可以通過壓縮成型、傳遞成型等來施加，並且可以形成在積體電路晶粒50之上，使得積體電路晶粒150被掩埋或覆蓋。包封體204還形成在相鄰積體電路晶粒150之間的間隙區域。包封體204可以液體或半液體形式施加，然後固化。在一些實施例中，包封體204和包封體72由不同的材料形成。在一些實施例中，包封體204和包封體72由相同的材料形成。

此外，在圖11中，對包封體204進行平坦化製程以暴露晶粒連接件112和介電層114。平坦化製程還可以移除介電層114及/或晶粒連接件112的材料，直到暴露出晶粒連接件112。在平坦化製程之後，晶粒連接件112、介電層114以及包封體204的頂表面在製程變化內實質上共面。平坦化製程可例如是CMP、研磨製程等。在一些實施例中，例如，如果晶粒連接件112已經暴露，則可以省略平坦化。

在圖12A和圖12B中，將介電層210、214和連接件212形成在連接件112、介電層114以及包封體204之上。圖12B示出了圖12A的一部分的詳細視圖，包括連接件212以及介電層210和214。介電層210和214以及連接件212可以通過與上述介電層114以及連接件112類似的製程和材料形成。在一些實施例中，介電層114、210和214由不同的材料形成。在一些實施例中，介電層114、210和214由相同的材料形成。例如，在一實施例中，介電層114可以是聚醯亞胺，介電層210和214可以是其他類型的聚合物，例如PBO、BCB等。

介電層210可以形成為具有厚度T1，並且介電層214可以形成為具有厚度T2。在一些實施例中，T1/T2的比率在0.53至2.9的範圍內。

連接件112可以形成為在介電層114中具有寬度W1並且在鈍化膜110中具有寬度W2。在一些實施例中，寬度W2大於寬度W1，且在其他實施例中，寬度W2小於寬度W1。連接件212 可以形成為在介電層214中具有寬度W3並且在介電層210中具有寬度W4。在一些實施例中，寬度W4大於寬度W3，且在其他實施例中，寬度W4小於寬度W3。在一些實施例中，W3/W1的比率在0.63至1.93的範圍內。在一些實施例中，W4/W2的比率在0.8至2的範圍內。

如圖12A和圖12B所示，介電層210和214與包封體204重疊，使得介電層210位於包封體204的頂表面之上並與其接觸。

此外，通過沿著切割道區進行切割來進行單體化製程。單體化製程可包括鋸切、切割等。例如，單體化製程可包括鋸切介電層214和210、包封體204、重佈線路結構76以及包封體72。單體化製程形成封裝組件200。單體化之後，介電層214和210、包封體204、重佈線路結構76以及包封體72的側壁在製程變化內是相連的。

通過具有堆疊的連接件結構112/212和多個介電層114/210/214允許測試晶粒50和150的能力，同時也允許較低的晶片封裝相互作用(CPI)風險。例如，堆疊的連接件112/212和多個介電層允許小晶片結構200的每個晶粒被測試並且成為已知良好晶粒(KGD)，同時在測試期間和之後為晶粒提供保護。

圖13至圖26示出了根據一些實施例的用於形成封裝組件300的製程期間的中間步驟的剖面圖。示出了第一封裝區300A和第二封裝區300B，且一或多個封裝組件200被封裝以在封裝區300A和300B的每一者中形成積體電路封裝件。該積體電路封裝 件也可以稱為整合扇出型(InFO)封裝件。

在圖13中，提供載體基底302，並且在載體基底302上形成了離型層304。載體基底302可以是玻璃載體基底、陶瓷載體基底等。載體基底302可以是晶圓，從而可以在載體基底302上同時形成多個封裝件。

離型層304可以由聚合物基的材料形成，其可以與載體基底302一起從將在後續步驟中形成的上覆結構中移除。在一些實施例中，離型層304是環氧基熱釋放材料，其在加熱時失去其黏著特性，例如光熱轉換(LTHC)釋放塗層。在其他實施例中，離型層304可以是紫外線(UV)膠，其在暴露於UV光時失去其黏著特性。離型層304可以作為液體分配並固化，可以是層壓到載體基底302上的層壓膜，或者可以是類似者。離型層304的頂表面可以是水平的並且可以具有高平面度。

在圖14中，可在離型層304上形成背側重佈線路結構306。在所示實施例中，背側重佈線路結構306包括介電層308、金屬化圖案310(有時稱為重佈線路層或重佈線路導線)以及介電層312。背側重佈線路結構306是可選的。在一些實施例中，在離型層304上形成沒有金屬化圖案的介電層來取代背側重佈線路結構306。

介電層308可以形成在離型層304上。介電層308的底表面可以與離型層304的頂表面接觸。在一些實施例中，介電層308由聚合物形成，例如聚苯並噁唑(PBO)、聚醯亞胺、苯並環 丁烯(BCB)等。在其他實施例中，介電層308由例如氮化矽的；例如氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻硼磷矽酸鹽玻璃(BPSG)等的氧化物；或類似者形成。介電層308可以通過任何可接受的沉積製程形成，例如旋塗、CVD、層壓等或其組合。

金屬化圖案310可以形成在介電層308上。作為形成金屬化圖案310的示例，晶種層形成在介電層308之上。在一些實施例中，晶種層是金屬層，其可以是單一層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包含鈦層和在鈦層之上的銅層。晶種層可以使用例如物理氣相沉積(PVD)等形成。然後在晶種層上形成光阻(未示出)並對其進行圖案化。光阻可以通過旋塗等形成，並且可以曝光以進行圖案化。光阻的圖案對應於金屬化圖案310。圖案化通過光阻形成開口以暴露出晶種層。在光阻開口中和晶種層的經暴露部位上形成導電材料。導電材料可以通過鍍覆形成，例如電鍍或化學鍍等。導電材料可包括金屬，如銅、鈦、鎢、鋁等。然後，移除光阻和其上未形成導電材料的部分晶種層。光阻可以通過可接受的灰化或剝離製程移除，例如使用氧電漿等。一旦光阻被移除，晶種層的經暴露部分也被移除，例如通過使用可接受的蝕刻製程，例如通過濕式或乾式蝕刻。晶種層和導電材料的剩餘部分形成金屬化圖案310。

介電層312可以形成在金屬化圖案310和介電層308上。在一些實施例中，介電層312由聚合物形成，該聚合物可以是諸 如PBO、聚醯亞胺、BCB等的感光材料，其可以使用光罩來圖案化。在其他實施例中，介電層312由例如氮化矽的氮化物；例如氧化矽、PSG、BSG、BPSG等的氧化物；或類似者形成。介電層312可以通過旋塗、層壓、CVD等或其組合來形成。然後將介電層312進行圖案化以形成暴露出部分金屬化圖案310的開口314。圖案化可以通過可接受的製程來形成，例如當介電層312是感光材料時通過將介電層312暴露於光，或通過使用例如非等向性蝕刻來進行蝕刻。如果介電層312是感光材料，則曝光後可以對介電層312進行顯影。

出於說明目的，圖14示出了具有單一金屬化圖案310的重佈線路結構306。在一些實施例中，背側重佈線路結構306可包括任意數量的介電層和金屬化圖案。如果要形成更多的介電層和金屬化圖案，則可以重複上述步驟和製程。金屬化圖案可包括一或多個導電構件。該些導電構件可以在形成金屬化圖案期間通過在下方介電層的表面之上以及下方介電層的開口中形成金屬化圖案的晶種層和導電材料來形成，從而互連並電耦合各種導線。

在圖15中，將穿孔316形成在開口314中並且遠離背側重佈線路結構306的最頂部介電層(例如，介電層312)延伸。作為形成穿孔316的示例，晶種層(未示出)形成在背側重佈線路結構306之上，例如，形成在外露於開口314的介電層312和部分金屬化圖案310上。在一些實施例中，晶種層是金屬層，其可以是單一層或包括由不同材料形成的多個子層的複合層。在特定實施 例中，晶種層包含鈦層和在鈦層之上的銅層。晶種層可以使用例如PVD等形成。在晶種層上形成光阻並圖案化。光阻可以通過旋塗等形成，並且可以曝光以進行圖案化。光阻的圖案對應於導通孔。圖案化通過光阻形成開口以暴露出晶種層。在光阻開口中和晶種層的經暴露部分上形成導電材料。導電材料可以通過鍍覆形成，例如電鍍或化學鍍等。導電材料可包括金屬，如銅、鈦、鎢、鋁等。移除光阻和其上未形成導電材料的部分晶種層。光阻可以通過可接受的灰化或剝離製程移除，例如使用氧電漿等。一旦光阻被移除，晶種層的經暴露部分也被移除，例如通過使用可接受的蝕刻製程，例如通過濕式或乾式蝕刻。晶種層和導電材料的剩餘部分形成穿孔316。

在圖16中，將封裝組件200通過黏著層318貼附到介電層312。封裝區300A和300B中分別貼附所需類型和數量的封裝組件200。在所示的實施例中，單一封裝組件200貼附在第一封裝區300A和第二封裝區300B中的每一者中。在一些實施例中，多個封裝組件200可以彼此相鄰地貼附在封裝區300A和300B中的每一者中。在多個封裝組件200的情況下，封裝組件200可以具有不同的尺寸(例如，不同的高度及/或表面積)，或者可以具有相同的尺寸(例如，相同的高度及/或表面積)。第一封裝區300A和第二封裝區300B中可用於穿孔316的空間可能有限，特別是當封裝組件200包括佔用空間較大的元件(例如SoCs)時。當第一封裝區300A和第二封裝區300B可用於至穿孔316的空間有限時， 使用背側重佈線路結構306可以改善互連佈置。

黏著層318位於封裝組件200的背側上，並將封裝組件200貼附到背側重佈線路結構306，例如貼附到介電層312。黏著層318可以是任何適當的黏著劑、環氧樹脂、晶粒附著膜(DAF)等。黏著層318可以被施加到封裝組件200的背側，如果沒有使用背側重佈線路結構306，則可以被施加到載體基底302的表面上，或者如果適用的話，可以被施加到背側重佈線路結構306的上表面。

在圖17中，將包封體320形成在各個組件上及其周圍。形成後，包封體320包封穿孔316和封裝組件200。包封體320可以是模製化合物、環氧樹脂等。包封體320可以通過壓縮成型、傳遞成型等來施加，並且可以形成在載體基底302之上，使得穿孔316及/或積體電路晶粒50被掩埋或覆蓋。包封體320還形成在封裝組件200與穿孔316之間的間隙區域。包封體320與封裝組件200的包封體204和72物理接觸。包封體320可以液體或半液體形式施加，然後固化。在一些實施例中，包封體320、204和72由不同的材料形成。在一些實施例中，包封體320、204和72由相同的材料形成。

在圖18中，對包封體320進行平坦化製程以暴露穿孔316和連接件212。平坦化過程還可以移除穿孔316、介電層214及/或連接件212的材料，直到暴露出連接件212和穿孔316。在平坦化製程之後，穿孔316、連接件212、介電層214以及包封體 320的頂表面在製程變化內實質上共面。平坦化製程可以是例如CMP、研磨製程等。在一些實施例中，例如，如果穿孔316及/或連接件212已經暴露，則可以省略平坦化。

在圖19至圖22中，將前側重佈線路結構322(參見圖22)形成在包封體320、穿孔316以及封裝組件200之上。前側重佈線路結構322包括介電層324、328、332、336；以及金屬化圖案326、330和334。金屬化圖案也可稱為重佈線路層或重佈線路導線。前側重佈線路結構322被示出為具有三層金屬化圖案的示例。前側重佈線路結構322中可以形成更多或更少的介電層和金屬化圖案。如果要形成較少的介電層和金屬化圖案，則可以省略下面討論的步驟和製程。如果要形成更多的介電層和金屬化圖案，則可以重複下面討論的步驟和製程。

在圖19中，將介電層324沉積在包封體320、穿孔316以及連接件212上。在一些實施例中，介電層324由諸如PBO、聚醯亞胺、BCB等的感光材料形成，其可以使用光罩來圖案化。介電層324可以通過旋塗、層壓、CVD等或其組合來形成。然後對介電層324進行圖案化。圖案化形成暴露出部分穿孔316和部分連接件212的開口。圖案化可以通過可接受的製程進行，例如當介電層324是感光材料時通過將介電層324曝光並顯影，或是通過使用例如非等向性蝕刻進行蝕刻。

然後形成金屬化圖案326。金屬化圖案326包括沿著介電層324的主表面延伸並延伸穿過介電層324以物理和電耦合到穿 孔316和封裝組件200的導電構件。作為形成金屬化圖案326的示例，晶種層形成在介電層324之上且形成在延伸穿過介電層324的開口中。在一些實施例中，晶種層是金屬層，其可以是單一層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包含鈦層和在鈦層之上的銅層。晶種層可以使用例如PVD等形成。然後在晶種層上形成光阻並圖案化。光阻可以通過旋塗等形成，並且可以曝光以進行圖案化。光阻的圖案對應於金屬化圖案326。圖案化通過光阻形成開口以暴露出晶種層。然後，在光阻開口中和晶種層的經暴露部分上形成導電材料。導電材料可以通過鍍覆形成，例如電鍍或化學鍍等。導電材料可包括金屬，如銅、鈦、鎢、鋁等。導電材料和下方的部分晶種層的組合形成金屬化圖案326。移除光阻和其上未形成導電材料的部分晶種層。光阻可以通過可接受的灰化或剝離製程移除，例如使用氧電漿等。一旦光阻被移除，晶種層的經暴露部分也被移除，例如通過使用可接受的蝕刻製程，例如通過濕式或乾式蝕刻。

在圖20中，將介電層328沉積在金屬化圖案326和介電層324上。介電層328可以與介電層324類似的方式形成，並且可以由與介電層324類似的材料形成。

然後形成金屬化圖案330。金屬化圖案330包括在介電層328的主表面上並沿著介電層328的主表面延伸的部分。金屬化圖案330還包括延伸穿過介電層328以物理耦合和電耦合金屬化圖案326的部分。金屬化圖案330可以與金屬化圖案326類似的方 式並且由與金屬化圖案326類似的材料形成。在一些實施例中，金屬化圖案330具有與金屬化圖案326不同的尺寸。例如，金屬化圖案330的導線及/或通孔可以比金屬化圖案326的導線及/或通孔更寬或更厚。此外，金屬化圖案330可以形成為比金屬化圖案326更大的節距。

在圖21中，將介電層332沉積在金屬化圖案330和介電層328上。介電層332可以與介電層324類似的方式形成，並且可以由與介電層324類似的材料形成。

然後形成金屬化圖案334。金屬化圖案334包括在介電層332的主表面上並沿著介電層332的主表面延伸的部分。金屬化圖案334還包括延伸穿過介電層332以物理耦合和電耦合金屬化圖案330的部分。金屬化圖案334可以與金屬化圖案326類似的方式並且由與金屬化圖案326類似的材料形成。金屬化圖案334是前側重佈線路結構322中的最頂金屬化圖案。因此，前側重佈線路結構322的所有中間金屬化圖案(例如，金屬化圖案326和330)都設置在金屬化圖案334與封裝組件200之間。在一些實施例中，金屬化圖案334具有與金屬化圖案326和330不同的尺寸。例如，金屬化圖案334的導線及/或通孔可以比金屬化圖案326和330的導線及/或通孔更寬或更厚。此外，金屬化圖案334可以形成為比金屬化圖案330更大的節距。

在圖22中，將介電層336沉積在金屬化圖案334和介電層332上。介電層336可以與介電層324類似的方式形成，並且 可以由與介電層324相同的材料形成。介電層336是前側重佈線路結構322中的最頂介電層。因此，前側重佈線路結構322的所有金屬化圖案(例如，金屬化圖案326、330和334)都設置在介電層336與封裝組件200之間。另外，前側重佈線路結構322的中間介電層(例如介電層324、328、332)全部配置在介電層336與封裝組件200之間。

在圖23中，形成UBMs 338，以用於與前側重佈線路結構322的外部連接。UBMs 338具有在介電層336的主表面上並沿著介電層336的主表面延伸的凸塊部分，並且具有延伸穿過介電層336以物理和電耦合金屬化圖案334的通孔部分。如此一來，UBMs 338電耦合至穿孔316和封裝組件200。UBMs 338可以由與金屬化圖案326相同的材料形成。在一些實施例中，UBMs 338具有與金屬化圖案326、330和334不同的尺寸。

在圖24中，將導電連接件350形成在UBMs 338上。導電連接件350可以是球柵陣列(BGA)連接件、焊球、金屬柱、受控塌陷晶粒連接(C4)凸塊、微凸塊、無電鍍鎳-無電鍍鈀浸金技術(ENEPIG)形成的凸塊等。導電連接件350可包括導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合。在一些實施例中，導電連接件350是通過以下方式來形成：在開始時通過蒸鍍、電鍍、印刷、焊料轉移、植球等形成焊料層。一旦在結構上形成焊料層，就可以進行回焊以便將材料成形為所需的凸塊形狀。在另一實施例中，導電連接件350包括通過濺鍍、印刷、電鍍、化學 鍍、CVD等形成的金屬柱(例如銅柱)。金屬柱可以是無焊料的並且具有實質上垂直的側壁。在一些實施例中，金屬蓋層形成在金屬柱的頂部上。金屬蓋層可包括鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀-金、鎳-金等或其組合，並且可以通過電鍍製程形成。

在圖25中，進行載體基底脫附，以將載體基底302與背側重佈線路結構306(例如介電層308)分離(或「脫附」)。根據一些實施例，脫附包括將諸如雷射或UV光的光投射到離型層304上，使得離型層304在光的熱量下分解並且可以移除載體基底302。然後將該結構翻轉並放置在膠帶(未示出)上。

在圖26中，形成導電連接件352，以延伸穿過介電層308並接觸金屬化圖案310。形成穿過介電層以暴露出部分金屬化圖案310的開口。開口可例如使用雷射鑽孔、蝕刻等來形成。將導電連接件352形成於開口中。在一些實施例中，導電連接件352包含助焊劑並在助焊劑浸漬製程中形成。在一些實施例中，導電連接件352包括諸如焊膏、銀膏等的導電膏，並且在印刷過程中分配。在一些實施例中，導電連接件352以與導電連接件350類似的方式形成，並且可以由與導電連接件350類似的材料形成。

圖27和圖28示出了根據一些實施例的元件堆疊的形成和實施。元件堆疊由封裝組件300中形成的積體電路封裝件來形成。元件堆疊也可稱為疊層封裝(PoP)結構。

在圖27中，將封裝組件400耦合到封裝組件300。封裝組件400中的一者耦合在封裝區300A和300B中的每一者中，以 在封裝組件300的每個區域中形成積體電路元件堆疊。

封裝組件400例如包括基底402和一或多個堆疊晶粒410(例如410A和410B)耦合到基底402。儘管示出了一組堆疊晶粒410(410A和410B)，但是在其他實施例中，多個堆疊晶粒410(各自具有一或多個堆疊晶粒)可以被並排設置，以耦合到基底402的同一表面。基底402可以由矽、鍺、金剛石等的半導體材料製成。在一些實施例中，也可以使用化合物材料，例如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、磷化砷化鎵、磷化鎵銦、其組合等。另外，基底402可以是絕緣體上矽(SOI)基底。一般而言，SOI基底包括半導體材料層，例如磊晶矽、鍺、矽鍺、SOI、絕緣體上矽鍺(SGOI)或其組合。在一替代實施例中，基底402基於例如玻璃纖維加強型樹脂芯(fiberglass reinforced resin core)等絕緣芯。一種示例性芯材料是玻璃纖維樹脂，例如FR4。芯材料的替代品包括雙馬來醯亞胺-三嗪(BT)樹脂，或其他印刷電路板(PCB)材料或膜。基底402可使用例如味之素構成膜(ABF)等構成膜或者其他層壓材料。

基底402可包括主動元件和被動元件(未示出)。諸如電晶體、電容器、電阻器、其組合等的各種元件可以用於產生封裝組件400設計的結構和功能要求。元件可以使用任何適當的方法形成。

基底402還可包括金屬化層(未示出)和導通孔408。金屬化層可以形成在主動和被動元件之上並且被設計成連接各個元 件以形成功能電路。金屬化層可以由介電材料(例如低k介電材料)和導電材料(例如銅)構成的交替層形成，其中通孔對導電材料層進行內連，並且可以通過任何合適的製程(例如沉積、鑲嵌、雙鑲嵌等)形成所述金屬化層。在一些實施例中，基底402實質上不具有主動和被動元件。

基底402可在基底402的第一側上具有接合墊404以耦合到堆疊晶粒410，且可以在基底402的第二側上具有接合墊406以耦合到導電連接件352，第二側與基底402的第一側相對。在一些實施例中，通過向基底402的第一側及第二側上的介電層(未示出)中形成凹槽(未示出)來形成接合墊404和406。凹陷可以被形成為允許接合墊404和406嵌入到介電層中。在其他實施例中，由於接合墊404和406可以形成在介電層上，所以省略了凹槽。在一些實施例中，接合墊404和406包括由銅、鈦、鎳、金、鈀等或其組合製成的薄晶種層(未示出)。可在薄晶種層之上沉積接合墊404和406的導電材料。導電材料可以通過電化學鍍製程、化學鍍製程、CVD、原子層沉積(ALD)、PVD等或其組合來形成。在一實施例中，接合墊404和406的導電材料是銅、鎢、鋁、銀、金等或其組合。

在一些實施例中，接合墊404和接合墊406是UBMs，其包括三層導電材料，例如一層鈦、一層銅及一層鎳。可利用材料及層的其他排列形式(例如為鉻/鉻-銅合金/銅/金的排列形式、鈦/鈦鎢/銅的排列形式或為銅/鎳/金的排列形式)來形成接合墊404和 406。可用於接合墊404和406的任何合適的材料或材料層均完全旨在包含於當前申請案的範圍內。在一些實施例中，導通孔408延伸穿過基底402，並且將接合墊404中的至少一者耦合至接合墊406中的至少一者。

在所示實施例中，堆疊晶粒410通過打線接合412耦合到基底402，但也可以使用其他連接，例如導電凸塊。在一實施例中，堆疊晶粒410是堆疊的記憶體晶粒。例如，堆疊晶粒410可例如是低功率(LP)雙資料速率(DDR)記憶體模組之類的記憶體晶粒，諸如LPDDR1、LPDDR2、LPDDR3、LPDDR4等記憶體模組。

堆疊晶粒410和打線接合412可以被模封材料414包封。例如，可以使用壓縮成型將模封材料414模封在堆疊晶粒410和打線接合412上。在一些實施例中，模封材料414是模製化合物、聚合物、環氧樹脂、氧化矽填充材料等或其組合。可以進行固化製程來固化模封材料414；固化製程可以是熱固化、UV固化等或其組合。

在一些實施例中，堆疊晶粒410和打線接合412被掩埋在模封材料414中，並且在模封材料414固化之後，進行平坦化步驟，例如研磨，以移除模封材料414的多餘部分並為封裝組件400提供實質上平坦的表面。

在形成封裝組件400之後，封裝組件400通過導電連接件352、接合墊406以及背側重佈線路結構306的金屬化圖案機械 地和電性地接合至封裝組件300。在一些實施例中，堆疊晶粒410可以通過打線接合412、接合墊404和406、導通孔408、導電連接件352、背側重佈線路結構306、穿孔316以及前側重佈線路結構322耦合至封裝組件200。

在一些實施例中，阻焊劑(未示出)形成在基底402的與堆疊晶粒410相對的一側。導電連接件352可以設置在阻焊劑中的開口中以電耦合和機械耦合至基底402中的導電特徵(例如，接合墊406)。阻焊劑可用於保護基底402區域免受外部損壞。

在一些實施例中，導電連接件352在回焊之前具有形成在其上的環氧焊劑(未示出)，並且在封裝組件400附接至封裝組件300之後留下環氧焊劑的至少一些環氧部分。

在一些實施例中，將底膠(未示出)形成在封裝組件300與封裝組件400之間，以環繞導電連接件352。底膠可以減少應力並保護因導電連接件352回焊焊接而產生的接頭。底膠可以在附接封裝組件400之後通過毛細管流動製程形成，或者可以在附接封裝組件400之前通過適當的沉積方法形成。在形成環氧焊劑的實施例中，其可以充當底膠。

在圖28中，通過沿著例如第一封裝區300A和第二封裝區300B之間的切割道區鋸切來進行單體化製程。該鋸切將第一封裝區300A與第二封裝區300B分開。由此產生的單體化元件堆疊是來自第一封裝區300A或第二封裝區300B中的一者。在一些實施例中，在將封裝組件400耦合到封裝組件300之後進行單體化 製程。在其他實施例(未示出)中，在將封裝組件400耦合到封裝組件300之前，諸如在將載體基底302脫附並且形成導電連接件352之後，進行單體化製程。

然後可以使用導電連接件350將每個單體化的封裝組件300安裝到封裝基底500。封裝基底500包括基底芯體502和基底芯體502之上的接合墊504。基底芯體502可以由矽、鍺、金剛石等的半導體材料製成。或者，也可以使用矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、磷化砷化鎵、磷化鎵銦、其組合等的化合物材料。另外，基底芯體502可以是SOI基底。一般而言，SOI基底包括半導體材料層，例如磊晶矽、鍺、矽鍺、SOI、SGOI或其組合。在一替代實施例中，基底芯體502基於例如玻璃纖維加強型樹脂芯等絕緣芯。一種示例性芯材料是玻璃纖維樹脂，例如FR4。芯材料的替代品包括雙馬來醯亞胺-三嗪(BT)樹脂，或其他PCB材料或膜。基底芯體502可以使用ABF等構成膜或者其他層壓材料。

基底芯體502可包括主動元件和被動元件(未示出)。諸如電晶體、電容器、電阻器、其組合等的各種元件可以用於產生元件堆疊設計的結構和功能要求。元件可以使用任何適當的方法形成。

基底芯體502還可包括金屬化層和通孔(未示出)，其中接合墊504物理及/或電耦合至金屬化層和通孔。金屬化層可以形成在主動和被動元件之上並且被設計成連接各個元件以形成功能 電路。金屬化層可以由介電材料(例如低k介電材料)和導電材料(例如銅)構成的交替層形成，其中通孔對導電材料層進行內連，並且可以通過任何合適的製程(例如沉積、鑲嵌、雙鑲嵌等)形成所述金屬化層。在一些實施例中，基底芯體502實質上不含主動和被動元件。

在一些實施例中，導電連接件350被回焊以將封裝組件300附接至接合墊504。導電連接件350將封裝基底500(包括基底芯體502中的金屬化層)電耦合及/或物理耦合至封裝組件300。在一些實施例中，阻焊劑506形成在基底芯體502上。導電連接件350可以設置在阻焊劑506中的開口中，以電耦合和機械耦合到接合墊504。阻焊劑506可用於保護基底芯體502區域免受外部損壞。

導電連接件350在回焊之前可以具有在形成其上的環氧焊劑(未示出)，並且在封裝組件300附接至封裝基底500之後留下環氧焊劑的至少一些環氧部分。剩餘的環氧樹脂部分可以充當底膠，以減少應力並保護因回焊導電連接件350而產生的接頭。在一些實施例中，底膠508可以形成在封裝組件300與封裝基底500之間並且環繞導電連接件350。底膠508可以在附接封裝組件300之後通過毛細管流動製程形成，或者可以在附接封裝組件300之前通過適當的沉積方法形成。

在一些實施例中，被動元件(例如，表面安裝元件(SMD)，未示出)也可以附接到封裝組件300(例如，附接到UBMs 338) 或附接到封裝基底500(例如，附接到接合墊504)。例如，被動元件可以與導電連接件350接合至封裝組件300或封裝基底500的同一表面。被動元件可以在將封裝組件300安裝到封裝基底500上之前附接到封裝組件300，或者可以在將封裝組件300安裝到封裝基底500上之前或之後附接到封裝基底500。

封裝組件300可以在其他元件堆疊中實現。例如，示出了PoP結構，但是封裝組件300也可以在覆晶接合球柵陣列(FCBGA)封裝中實現。在此類實施例中，封裝組件300安裝到基底(例如封裝基底500)，但省略封裝組件400。相反地，可以將蓋或散熱器附接到封裝組件300。當省略封裝組件400時，也可以省略背側重佈線路結構306和穿孔316。

也可包括其他特徵及製程。例如，可包括測試結構，以說明對三維(3D)封裝或3DIC裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或在基底上形成的測試墊(test pad)，以便能夠對3D封裝或3DIC進行測試、對探針及/或探針卡(probe card)進行使用等。可對中間結構以及最終結構執行驗證測試。另外，可將本文中所公開的結構及方法與包括對已知良好晶粒進行中間驗證的測試方法結合使用，以提高良率並降低成本。

實施例可以實現優點。本文討論的實施例可以在特定上下文中討論，即可以整合到元件(例如，晶片或晶粒)或封裝件(例如，整合扇出型(InFO)封裝結構)中的通孔或連接件結構。該通孔或連接件結構包括堆疊通孔和多個鈍化層，以便能夠測試封裝 結構的晶粒和晶片，同時還允許降低封裝結構的晶片封裝相互作用(CPI)風險。例如，堆疊通孔和多個聚合物層允許對小晶片結構的每個晶片進行測試並且成為已知良好晶粒(KGD)，同時在測試期間和測試之後為晶片提供保護。

一實施例是一種方法包括形成第一晶粒，該形成包括在第一基底中形成穿孔。該方法還包括在穿孔與第一基底之上形成第一重佈線路結構，第一重佈線路結構電耦合至至穿孔。該方法還包括在第一重佈線路結構之上形成第一組晶粒連接件並且電耦合至第一重佈線路結構，第一組晶粒連接件位於第一基底的第一側上。該方法還包括減薄第一基底的第二側，減薄暴露出穿孔。該方法還包括將第一晶粒接合至第二晶粒。該方法還包括以第一包封體包封第一晶粒。該方法還包括在第一組晶粒連接件之上形成第二組晶粒連接件並且電耦合至第一組晶粒連接件，第一組晶粒連接件與第二組晶粒連接件形成了堆疊晶粒連接件。

實施例可包括以下一或多個特徵。該方法還包括在第一組晶粒連接件與第一重佈線路結構上形成第一介電層，第一介電層具有與第一重佈線路結構的側壁相連的側壁，第一組晶粒連接件位於第一介電層中。該方法還包括在第一組晶粒連接件、第一介電層以及第一包封體上形成第二介電層，第二組晶粒連接件位於第二介電層中。第二介電層具有與第一包封體的側壁相連的側壁。第一和第二介電層是聚合物層。第一和第二介電層包括不同的材料。第一包封體接觸第一介電層的側壁及第一重佈線路結構的側 壁。第一組晶粒連接件與第二組晶粒連接件具有不同寬度。第一組晶粒連接件寬於第二組晶粒連接件。該方法還包括在載體基底上形成導電特徵，將經接合的第一和第二晶粒貼附至載體基底，以鄰近導電特徵，將經接合的第一和第二晶粒以及導電特徵包封在第二包封體中，以及在經接合的第一和第二晶粒、導電特徵以及第二包封體之上形成第二重佈線路結構，第二重佈線路結構電耦合至第二組晶粒連接件與導電特徵。該方法還包括在第二重佈線路結構之上形成導電連接件並且電耦合至第二重佈線路結構、移除載體基底、以及將導電連接件接合至封裝基底。

一實施例是一種方法包括將第一積體電路晶粒包封在第一包封體中，第一積體電路晶粒包括第一基底與主動元件。該方法還包括在第一積體電路晶粒與第一包封體之上形成第一重佈線路結構。該方法還包括形成包括第二基底與主動元件的第二積體電路晶粒，形成第二積體電路晶粒包括在第二基底中形成穿孔。該方法還包括在穿孔與第二基底之上形成第二重佈線路結構，第二重佈線路結構電耦合至穿孔。該方法還包括在第二重佈線路結構之上形成第一組導通孔並且電耦合至第二重佈線路結構，第一組導通孔位於第二基底的第一側上。該方法還包括減薄第二基底的第二側，減薄暴露出穿孔。該方法還包括將第一積體電路晶粒接合至第二積體電路晶粒。該方法還包括以第二包封體包封第二積體電路晶粒。該方法還包括在第一組導通孔之上形成第二組導通孔並且電耦合至第一組導通孔，第一組導通孔與第二組導通孔形成了 堆疊導通孔。

實施例可包括以下一或多個特徵。該方法還包括在第一組導通孔與第二重佈線路結構上形成第一聚合物層，第一聚合物層具有與第二重佈線路結構的側壁相連的側壁，第一組導通孔位於第一聚合物層中。該方法還包括在第一組導通孔、第一聚合物層以及第二包封體上形成第二聚合物層，第二組導通孔位於第二聚合物層中。第二聚合物層具有與第二包封體的側壁相連的側壁。該方法還包括在在載體基底上形成導電特徵，將經接合的第一和第二積體電路晶粒貼附至載體基底，以鄰近導電特徵，將經接合的第一和第二積體電路晶粒以及導電特徵包封在第三包封體中，第三包封體接觸第一包封體與第二包封體，以及在第二積體電路晶粒、導電特徵以及第三包封體之上形成第三重佈線路結構，第三重佈線路結構電耦合至第二組導通孔與導電特徵。

一實施例是一種結構，包括第一積體電路晶粒接合至第二積體電路晶粒，第一積體電路晶粒位於第一包封體中，第一積體電路晶粒包括第一基底。該結構還包括主動元件。該結構還包括穿孔位於第一基底中。該結構還包括第一重佈線路結構位於穿孔與第一基底之上，第一重佈線路結構電耦合至穿孔。該結構還包括第一組導通孔位於第一重佈線路結構之上並且電耦合至第一重佈線路結構，第一組導通孔位於第一基底的第一側上。該結構還包括第二組導通孔位於第一組導通孔之上並且電耦合至第一組導通孔，第一組導通孔與第二組導通孔形成了堆疊導通孔。

實施例可包括以下一或多個特徵。該結構還包括第二包封體位於第二積體電路晶粒上，第二積體電路晶粒包括第二基底與主動元件，以及第二重佈線路結構位於第二積體電路晶粒與第一包封體之上。該結構還包括第一聚合物層位於第一組導通孔與第二重佈線路結構上，第一聚合物層具有與第二重佈線路結構的側壁相連的側壁，第一組導通孔位於第一聚合物層中。第二聚合物層位於第一組導通孔、第一聚合物層以及第二包封體上，第二組導通孔位於第二聚合物層中，第二聚合物層具有與第二包封體的側壁相連的側壁。第一組導通孔與第二組導通孔具有不同寬度。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、取代及變更。

110:鈍化膜

112:晶粒連接件

114、210、214:介電層

204:包封體

212:連接件

T1、T2:厚度

W1、W2、W3、W4:寬度

Claims (10)

1. 一種半導體封裝結構的形成方法，包括：形成第一晶粒，所述形成包括：在第一基底中形成穿孔；在所述穿孔與所述第一基底之上形成第一重佈線路結構，所述第一重佈線路結構電耦合至所述至穿孔；在所述第一重佈線路結構之上形成第一組晶粒連接件並且電耦合至所述第一重佈線路結構，所述第一組晶粒連接件位於所述第一基底的第一側上；減薄所述第一基底的第二側，所述減薄暴露出所述穿孔；將所述第一晶粒接合至第二晶粒；以第一包封體包封所述第一晶粒；以及在所述第一組晶粒連接件之上形成第二組晶粒連接件並且電耦合至所述第一組晶粒連接件，其中所述第一組晶粒連接件與所述第二組晶粒連接件直接接觸以形成堆疊晶粒連接件。
2. 如請求項1所述的半導體封裝結構的形成方法，還包括：在所述第一組晶粒連接件與所述第一重佈線路結構上形成第一介電層，所述第一介電層具有與所述第一重佈線路結構的側壁相連的側壁，所述第一組晶粒連接件位於所述第一介電層中。
3. 如請求項2所述的半導體封裝結構的形成方法，還包括：在所述第一組晶粒連接件、所述第一介電層以及所述第一包封體上形成第二介電層，所述第二組晶粒連接件位於所述第二介電層中。
4. 如請求項3所述的半導體封裝結構的形成方法，其中所述第二介電層具有與所述第一包封體的側壁相連的側壁。
5. 如請求項1所述的半導體封裝結構的形成方法，其中所述第一組晶粒連接件與所述第二組晶粒連接件具有不同寬度。
6. 如請求項1所述的半導體封裝結構的形成方法，還包括：在載體基底上形成導電特徵；將經接合的第一和第二晶粒貼附至所述載體基底，以鄰近所述導電特徵；將所述經接合的第一和第二晶粒以及所述導電特徵包封在第二包封體中；以及在所述經接合的第一和第二晶粒、所述導電特徵以及所述第二包封體之上形成第二重佈線路結構，所述第二重佈線路結構電耦合至所述第二組晶粒連接件與所述導電特徵。
7. 一種半導體封裝結構的形成方法，包括：將第一積體電路晶粒包封在第一包封體中，所述第一積體電路晶粒包括第一基底與主動元件；在所述第一積體電路晶粒與所述第一包封體之上形成第一重佈線路結構；形成包括第二基底與主動元件的第二積體電路晶粒，形成所述第二積體電路晶粒包括：在所述第二基底中形成穿孔；在所述穿孔與所述第二基底之上形成第二重佈線路結構，所述第二重佈線路結構電耦合至所述穿孔；在所述第二重佈線路結構之上形成第一組導通孔並且電耦合至所述第二重佈線路結構，所述第一組導通孔位於所述第二基底的第一側上；以及減薄所述第二基底的第二側，所述減薄暴露出所述穿孔；將所述第一積體電路晶粒接合至所述第二積體電路晶粒；以第二包封體包封所述第二積體電路晶粒；以及在所述第一組導通孔之上形成第二組導通孔並且電耦合至所述第一組導通孔，其中所述第一組導通孔與所述第二組導通孔直接接觸以形成堆疊導通孔。
8. 如請求項7所述的半導體封裝結構的形成方法，還包括：在載體基底上形成導電特徵；將經接合的第一和第二積體電路晶粒貼附至所述載體基底，以鄰近所述導電特徵；將所述經接合的第一和第二積體電路晶粒以及所述導電特徵包封在第三包封體中，所述第三包封體接觸所述第一包封體與所述第二包封體；以及在所述第二積體電路晶粒、所述導電特徵以及所述第三包封體之上形成第三重佈線路結構，所述第三重佈線路結構電耦合至所述第二組導通孔與所述導電特徵。
9. 一種半導體封裝結構，包括：第一積體電路晶粒接合至第二積體電路晶粒，所述第一積體電路晶粒位於第一包封體中，所述第一積體電路晶粒包括：第一基底；主動元件；穿孔位於所述第一基底中；第一重佈線路結構位於所述穿孔與所述第一基底之上，所述第一重佈線路結構電耦合至所述穿孔；第一組導通孔位於所述第一重佈線路結構之上並且電耦合至所述第一重佈線路結構，所述第一組導通孔位於所述第一基底的第一側上；以及第二組導通孔位於所述第一組導通孔之上並且電耦合至所述第一組導通孔，其中所述第一組導通孔與所述第二組導通孔直接接觸以形成堆疊導通孔。
10. 如請求項9所述的半導體封裝結構，還包括：第二包封體橫向包覆所述第二積體電路晶粒，所述第二積體電路晶粒包括第二基底與主動元件；第二重佈線路結構位於所述第二積體電路晶粒與所述第一積體電路晶粒的第二側之間；第一聚合物層橫向包覆所述第一組導通孔，其中所述第一聚合物層的側壁與所述第一重佈線路結構的側壁相連；以及第二聚合物層位於所述第一組導通孔、所述第一聚合物層以及所述第二包封體上，以橫向包覆所述第二組導通孔，其中所述第二聚合物層的側壁與所述第一包封體的側壁相連。