TWI881891B - 非揮發性記憶體元件之製造方法 - Google Patents

Abstract

一種非揮發性記憶體元件包括至少一記憶體單元，記憶體單元包括襯底、輔助閘極結構、穿隧介電層、浮置閘極和上閘極結構。輔助閘極結構設置在襯底上。浮置閘極包括沿第一方向設置的二相對第一最上邊緣、沿第一方向設置的二相對第一側壁和沿不同於第一方向的第二方向設置的二相對第二側壁。上閘極結構覆蓋輔助閘極結構和浮置閘極，其中浮置閘極的至少一第一最上邊緣嵌入於上閘極結構中。部分的上閘極結構在第二方向上延伸超過浮置閘極的第二側壁，且上閘極結構的所述部分設置在襯底上。

Description

非揮發性記憶體元件之製造方法

本發明係關於一種半導體元件之製造方法。更具體地，本發明係關於非揮發性記憶體元件之製造方法。

由於非揮發性記憶體(non-volatile memory)可例如重複施行儲存、讀取和抹除數據等操作，且在關閉非揮發性記憶體後，儲存的數據不會遺失，因此非揮發性記憶體已被廣泛應用於個人電腦和電子設備中。

習知非揮發性記憶體的結構具有堆疊閘極結構，包括依次設置在襯底上的穿隧氧化層(tunneling oxide layer)、浮置閘極(floating gate)、耦合介電層(coupling dielectric layer)和控制閘極(control gate)。當對這種快閃記憶體元件施行編程或抹除操作時，適當的電壓會被分別施加到源極區域、汲極區域和控制閘極，使得電子被注入到浮置閘極中，或者使得電子自浮置閘極中被拉出。

在非揮發性記憶體的編程和抹除操作中，浮置閘極和控制閘極之間較大的閘極耦合比(gate-coupling ratio，GCR)通常代表著操作時所需的操作電壓較低，因此顯著提高了快閃記憶體的操作速度和效率。然而，在編程或抹除操作期間，電子必須流經設置在浮置閘極下方的穿隧氧化物層，以被注入至浮置閘極或自浮置閘極中被取出，此過程通常會對穿隧氧化物層的結構造成損害， 因而降低記憶體元件的可靠性。

為了提昇記憶體元件的可靠性，可採用抹除閘極(erase gate)，並將抹除閘極整合至記憶體元件中。藉由施加正電壓至抹除閘極，抹除閘極便能夠將電子從浮置閘極中拉出。因此，由於浮置閘極中的電子是流經設置在浮置閘極上的穿隧氧化層而被拉出，而並非流經設置在浮置閘極下的穿隧氧化層而被拉出，所以進一步提高了記憶體元件的可靠性。

然而，即使將抹除閘極結合到記憶體元件中能成功地提高記憶體元件的可靠性，但是抹除閘極的對準偏差(misalignment)通常會導致抹除閘極和下方的浮置閘極之間的耦合比有顯著變化，這增加了所需抹除電壓的變化，因而劣化了記憶體元件之間的電性一致性。

隨著對高效記憶體元件需求的增加，仍需要提供一種改進的記憶體元件，其得以高效地抹除已儲存的數據。

本發明提供了一種非揮發性記憶體元件，其能夠以改善的電性一致性而有效地抹除儲存的數據。

根據本揭露的一些實施例，其揭示了一種非揮發性記憶體元件。非揮發性記憶體元件包括至少一記憶體單元，且至少一記憶體單元包括襯底、輔助閘極結構、穿隧介電層、浮置閘極和上閘極結構。輔助閘極結構設置在襯底上，且包括閘極介電層。穿隧介電層設置在輔助閘極結構一側的襯底上。浮置閘極設置在穿隧介電層上，且包括二第一最上邊緣、二第一側壁和二第二側壁。二第一最上邊緣彼此相對且沿第一方向排列。二第一側壁彼此相對且沿第一方向排列，二第一側壁分別連接至二第一最上邊緣。二第二側壁彼此相對且沿著不同於第一方向的第二方向排列。上閘極結構覆蓋輔助閘極結構和浮置閘極， 浮置閘極的至少一第一最上邊緣嵌入於上閘極結構中。部分的上閘極結構在第二方向上延伸超過浮置閘極的二第二側壁，且上閘極結構的所述部分設置在襯底上。

藉由使用根據本揭露實施例的非揮發性記憶體元件，即使上閘極結構和其下的浮置閘極之間發生對準偏差，施加至上閘極結構的所需電壓的變化，例如抹除電壓的變化，也會減小或者甚至可以忽略。

為了使本揭露的上述特徵和優點更容易理解，下面結合圖式對實施例進行詳細描述。

對於本技術領域中具有通常知識者而言，在閱讀了以下各圖式中所示的優選實施例的詳細說明後，本揭露的上述和其他目的無疑將變得顯而易見。

102:隔離結構

110:第一記憶體區域

112:第二記憶體區域

114:第三記憶體區域

116:第四記憶體區域

200:襯底

202:閘極介電層

204:輔助閘極

206:絕緣層

208:犧牲層

210:堆疊結構

211:側壁

212:隔離材料層

213:側壁

214:介電層

216:介電層

218:穿隧介電層

220a:圖案化導電層

220a_2:側壁

220b:圖案化導電層

220b_0:頂面

220b_1:內表面

220b_2:外表面

220b_3:側壁

221_1:垂直部分

221_2:水平部分

222:源極區

224:浮置閘極

224a:浮置閘極

224a_0:頂面

224a_1:側壁

224a_2:側壁

224b:浮置閘極

224b_1:垂直部分

224b_2:水平部分

225_0:頂面

225_1:內表面

225_2:外表面

226a_1:第一最上邊緣

234:上閘極介電層

235:上閘極

235_0:頂面

236:上閘極結構

238:薄介電層

239:中間層

239_0:頂面

240:中間結構

240a:中間結構

240b:中間結構

242:汲極區

260:頂介電層

260_0:頂面

262:間隙壁

270a:保形層

270b:堆疊保形層

270b_1:下層

270b_2:上層

272a:間隙壁

272b:間隙壁

R1:區域

R2:區域

R3:區域

R4:區域

X:方向

Y:方向

Z:方向

下列圖式之目的在於使本揭露能更容易地被理解，這些圖式會被併入並構成說明書的一部分。圖式繪示了本揭露的實施例，且連同實施方式的段落以闡述發明之作用原理。

第1圖是本揭露一實施例的非揮發性記憶體元件的俯視示意圖。

第2圖是本揭露一些實施例對應於第1圖的剖線A-A’、剖線B-B’和剖線C-C’的非揮發性記憶體元件的剖面示意圖，其中上閘極結構覆蓋浮置閘極和中間結構。

第3圖是本揭露一些實施例如第2圖所示的非揮發性記憶體元件的區域R1的放大剖面圖。

第4圖是本揭露其他實施例對應於第1圖的剖線A-A’、剖線B-B’和剖線C-C’的非揮發性記憶體元件的剖面示意圖，其中頂介電層覆蓋浮置閘極。

第5圖是本揭露一些實施例如第4圖所示的非揮發性記憶體元件的區域R2的放大剖面圖。

第6圖是本揭露其他實施例對應於第1圖的剖線A-A’、剖線B-B’和剖線C-C’的非揮發性記憶體元件的剖面示意圖，其中浮置閘極是L型浮置閘極。

第7圖是本揭露一些實施例如第6圖所示的非揮發性記憶體元件的區域R3的放大剖面圖。

第8圖是本揭露其他實施例的非揮發性記憶體元件的俯視示意圖。

第9圖是本揭露一些其他實施例對應於第8圖的剖線A-A’、剖線B-B’和剖線C-C’的非揮發性記憶體元件的剖面示意圖，其中源極區從中間結構暴露出。

第10圖是本揭露一些其他實施例如第9圖所示的非揮發性記憶體元件的區域R4的放大剖面圖。

第11圖至第14圖是本揭露一些實施例用於製造第1圖至第3圖的非揮發性記憶體元件的製造方法之不同階段的剖面圖。

第15圖至第17圖是本揭露一些實施例用於製造第4圖至第5圖的非揮發性記憶體元件的製造方法之不同階段的剖面圖。

第18圖至第19圖是本揭露一些其他實施例用於製造第1圖至第3圖的非揮發性記憶體元件的製造方法之不同階段的剖面圖。

第20圖至第21圖是本揭露一些其他實施例用於製造第4圖至第5圖的非揮發性記憶體元件的製造方法之不同階段的剖面圖。

第22圖至第26圖是本揭露的一些實施例用於製造第6圖至第7圖的非揮發性記憶體元件的製造方法之不同階段的剖面圖。

第27圖至第30圖是本揭露的一些實施例用於製造第8圖至第10圖的非揮發性記憶體元件的製造方法之不同階段的剖面圖。

本揭露提供了數個不同的實施例，可用於實現本揭露的不同特徵。為簡化說明起見，本揭露也同時描述了特定構件與布置的範例。提供這些實施例的目的僅在於示意，而非予以任何限制。舉例而言，下文中針對「第一特徵形成在第二特徵上或上方」的敘述，其可以是指「第一特徵與第二特徵直接接觸」，也可以是指「第一特徵與第二特徵間另存在有其他特徵」，致使第一特徵與第二特徵幷不直接接觸。此外，本揭露中的各種實施例可能使用重複的參考符號和/或文字註記。使用這些重複的參考符號與注記是為了使敘述更簡潔和明確，而非用以指示不同的實施例及/或配置之間的關聯性。

另外，針對本揭露中所提及的空間相關的敘述詞彙，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「下」，「頂」，「底」和類似詞彙時，為便於敘述，其用法均在於描述圖式中一個元件或特徵與另一個(或多個)元件或特徵的相對關係。除了圖式中所顯示的擺向外，這些空間相關詞彙也用來描述半導體裝置在使用中以及操作時的可能擺向。隨著半導體裝置的擺向的不同(旋轉90度或其它方位)，用以描述其擺向的空間相關敘述亦應透過類似的方式予以解釋。

雖然下文係藉由具體實施例以描述本揭露的發明，然而本揭露的發明原理係由申請專利範圍所界定，因而亦可被應用至其他的實施例。此外，為了不致使本揭露之精神晦澀難懂，特定的細節會被予以省略，該些被省略的細節係屬於所屬技術領域中具有通常知識者的知識範圍。

第1圖是本揭露一實施例的非揮發性記憶體元件的俯視示意圖。參考圖1，非揮發性記憶體元件可以是NOR快閃記憶體元件，其包括至少一個記憶體單元，例如分別容納在第一記憶體區域110、第二記憶體區域112、第三記憶體區域114和第四記憶體區域116中的四個記憶體單元。第一記憶體區域110和第二 記憶體區域112中的結構彼此呈現鏡像，且第三記憶體區域114和第四記憶體區域116中的結構彼此呈現鏡像。根據本揭露的一實施例，非揮發性記憶體元件包括多於四個的記憶體單元，且這些記憶體單元可以排列成具有許多行和列的陣列。

參考第1圖，非揮發性記憶體元件包括襯底200和隔離結構102。襯底200可以是半導體襯底，例如矽襯底或絕緣體上覆矽(SOI)襯底，但不限於此。隔離結構102可以由絕緣材料組成，且用於定義出記憶體單元的主動區。

各記憶體單元包括設置在由隔離結構102定義的主動區中的源極區222和汲極區242。源極區222和汲極區242可以是相同導電類型的摻雜區，例如n型或p型。源極區222和汲極區242的導電類型不同於襯底200的導電類型，或者不同於用於容納有源極區222和汲極區242的摻雜井(未繪示)的導電類型。源極區222可以設置在主動區的一側，汲極區242可以設置在主動區的另一側。根據本揭露的一些實施例，源極區222是沿著Y方向延伸的連續區域，且由同一行中的記憶體單元共享。

各記憶體單元還可以包括設置在襯底200上且與汲極區242相鄰的堆疊結構。堆疊結構可以沿著Y方向延伸，且由同一行中的記憶體單元共享。堆疊結構包括輔助閘極204、絕緣層206和上閘極結構236，它們沿著Z方向依序向上堆疊。輔助閘極204可以由諸如多晶矽或金屬的導電材料組成，且輔助閘極204可以作為字線，其被配置為開啟/關閉設置在同一行中的記憶體單元的通道區。

隔離材料層212可以設置在輔助閘極204和絕緣層206的側壁上，以便將輔助閘極204與其他導電部件絕緣。隔離材料層212可以是設置在輔助閘極204的各側壁上的單層、雙層或多層間隙壁，但不限於此。

各記憶體單元還包括設置在襯底200上且鄰近源極區222的浮置閘極224。因此，浮置閘極224設置在輔助閘極204的一側，汲極區242設置在輔助閘 極204的另一側。浮置閘極224由導電材料組成，例如多晶矽或其他半導體。浮置閘極224彼此分離，使得電流不能在浮置閘極224之間直接傳輸。由於浮置閘極224彼此分離，所以各浮置閘極224能被獨立地編程或抹除，從而確定各記憶體單元的狀態，例如狀態「1」或狀態「0」。

中間結構240設置在相鄰浮置閘極224之間的間隙中，以圍繞浮置閘極224的周圍。根據不同的要求，中間結構240可以包括被配置為防止相鄰浮置閘極224之間的漏電流的絕緣結構，或者中間結構240可以包括控制閘極結構，其被配置為使熱載子(例如電子)從通道注入浮置閘極224。

第2圖是本揭露一些實施例對應於第1圖的剖線A-A’、剖線B-B’和剖線C-C’的非揮發性記憶體元件的剖面示意圖，其中上閘極結構覆蓋浮置閘極和中間結構。參考第2圖的剖面AA’，汲極區242分別設置在第一記憶體區域110和第二記憶體區域112中。源極區222設置在第一記憶體區域110和第二記憶體區域112的邊界。

對於第一記憶體區域110中的記憶體單元，閘極介電層202設置在襯底200和輔助閘極204之間。藉由以預定電壓施加輔助閘極204偏壓，閘極介電層202下的載子通道可以被導通/截止。絕緣層206可以選擇性地設置在輔助閘極204和上閘極結構236之間，以防止它們之間的漏電流。

上閘極結構236包括依序堆疊的上閘極介電層234和上閘極235。上閘極介電層234的組成是介電層，其可以允許電子藉由F-N穿隧機制(Fowler-Nordheim tunneling mechanism)通過。上閘極235可以由導電材料組成，例如多晶矽或金屬。上閘極結構236的頂面(對應於上閘極235的頂面235_0)高於浮置閘極224a的頂面。此外，上閘極結構236可以進一步朝向輔助閘極204延伸，因此上閘極結構236的一部分可以延伸超過輔助閘極204的側壁，從而覆蓋浮置閘極224a的頂面224a_0。

浮置閘極224a包括沿X方向設置的兩相對第一側壁224a_1。第一側壁224a_1可以是垂直或傾斜的側壁，而不是曲面。浮置閘極224a的頂面224a_0是平坦或略微傾斜的表面，而不是曲面。應注意的是，第2圖所示的浮置閘極224a可以是矩形浮置閘極，因為剖面AA’中的浮置閘極224a的輪廓類似於矩形。

穿隧介電層218設置在襯底200上，且至少位於襯底200和浮置閘極224a之間。穿隧介電層218的材料例如是氧化矽或允許載子通道中的熱電子穿透過的其他層。

如上所述，中間結構240a可以包括絕緣結構，例如中間基體結構，或者中間結構240b可以包括控制閘極結構，例如控制閘極結構(控制閘極結構可以覆蓋浮置閘極224a的側壁224a_1、224a_2，以對浮置閘極提供額外耦合)。中間結構240a、240b(例如，中間基體結構或控制閘極結構)包括薄介電層238和中間層239。薄介電層238設置在浮置閘極224a的第一側壁224a_1上，中間層239設置在相鄰浮置閘極224a之間的間隙中。根據本揭露的一些實施例，中間結構240a、240b的中間層239的頂面239_0低於浮置閘極224a的頂面224a_0。

根據不同的要求，上閘極結構236可以作為抹除閘極結構，其被配置為藉由浮置閘極224a的最上轉角和/或最上邊緣將電子拉出浮置閘極224a，或者不僅作為抹除閘極結構，還作為控制閘極結構，其被配置為將熱載子從載子通道吸引到浮置閘極224a中。一方面，當中間結構240b被配置作為控制閘極結構時，上閘極結構236可以僅作為抹除閘極結構，而不是控制閘極結構。另一方面，當中間結構240a被配置作為絕緣結構時，上閘極結構236可以作為抹除閘極結構和控制閘極結構。

參考第2圖的剖面BB’，輔助閘極204、上閘極結構236和中間結構240a、240b(例如，中間基體結構或控制閘極結構)還設置在隔離結構102上。中間結構240a、240b的一部分可以設置在從輔助閘極204的側壁延伸出來的上閘極 結構236和隔離結構102之間，或者中間結構的所述部分可以設置在上閘極結構236和襯底200之間。

參考第2圖的剖面CC’，浮置閘極224a包括沿Y方向設置的兩相對的第二側壁224a_2。第二側壁224a_2可以是垂直或傾斜的側壁。浮置閘極224a的第二側壁224a_2的上部可以被上閘極結構236覆蓋，浮置閘極224的第二側壁224a_2的下部可以被中間結構240a、240b(例如，中間基體結構或控制閘結構)覆蓋。根據本揭露的一些實施例，各第二側壁224a_2的60%至95%表面積被中間層239覆蓋，因此上閘極結構236和第二側壁224a_2之間的接觸面積較小。此外，由於中間結構240a、240b的存在，延伸超出浮置閘極224的第二側壁224a_2的上閘極結構236的底面可以與隔離結構102、穿隧介電層218和襯底200分離。

根據本揭露的一些實施例，非揮發性記憶體元件還可以包括其他部件，例如通孔、位線、層間介電質等，且第2圖所示的結構可以根據實際需要進一步修改。

第3圖是本揭露一些實施例如第2圖所示的非揮發性記憶體元件的區域R1的放大剖面圖。參照第3圖，浮置閘極224a包括兩個第一最上邊緣226a_1，這兩個第一最上邊緣226a_1彼此相對且沿著第一方向(例如X方向)設置。藉由施加偏壓在上閘極結構236，儲存在浮置閘極224a中的大部分電子可以通過嵌入在上閘極結構236中的第一最上邊緣226a_1被拉出。浮置閘極224a的第一側壁224a_1係沿著諸如X方向的第一方向設置，且第一側壁224a_1分別連接到第一最上邊緣226a_1。浮置閘極224a的第二側壁(未繪示)沿第二方向(例如Y方向)設置，且其被由介電材料組成的介電中間層239覆蓋，或者由作為控制閘極(即耦合閘極)的導電中間層239覆蓋。由於65%到95%的第二側壁(即垂直於Y方向的側壁)被中間層239覆蓋，且兩個第一最上邊緣226a_1都高於上閘極235的最低底面，所以即使上閘極235和浮置閘極224a之間存在對準偏差，上閘極結構236和其下 的浮置閘極224a之間的耦合比也不會顯著改變。因此，可以提高非揮發性記憶體元件之間的電性一致性。

在以下段落中，進一步描述了本揭露的其他實施例，且為了簡潔，僅描述了實施例之間的主要差異。

第4圖是本揭露的其他實施例對應於第1圖的剖線A-A’、剖線B-B’和剖線C-C’的非揮發性記憶體元件的剖面示意圖，其中頂介電層覆蓋浮置閘極。參考第4圖的剖面AA’，第4圖所示的結構類似於第2圖所示的結構，主要區別在於頂介電層260進一步設置在浮置閘極224a的頂面224a_0上。在第4圖的剖面AA’中，頂介電層260不會延伸超過浮置閘極224a的第一側壁224a_1。在第4圖的剖面CC’中，頂介電層260也不會延伸超過浮置閘極224a的第二側壁224a_2。

第5圖是本揭露一些實施例如第4圖所示的非揮發性記憶體元件的區域R2的放大剖面圖。參考第5圖，浮置閘極224a的第一最上邊緣226a_1沒有被頂介電層260覆蓋，使得浮置閘極224a的第一最上邊緣226a_1中的至少一者仍然可以與上閘極結構236直接接觸。換句話說，從俯視角度來看，頂介電層260的頂面260_0的面積小於浮置閘極224a的頂面224a_0的面積。由於頂介電層260的存在，設置在浮置閘極224a上的部分上閘極結構236會遠離浮置閘極224a的頂面224a_0設置。因此，可以降低由設置在頂介電層260上的閘極結構236引起的耦合比，從而提高非揮發性記憶體元件之間的電性一致性。

第6圖是本揭露的其他實施例對應於第1圖的剖線A-A’、剖線B-B’和剖線C-C’的非揮發性記憶體元件的剖面示意圖，其中浮置閘極是L型浮置閘極。參考第6圖的剖面AA’，第6圖所示的結構類似於第2圖所示的結構，主要區別在於浮置閘極224b是包括垂直部分224b_1和水平部分224b_2的L型浮置閘極。垂直部分224b_1和水平部分224b_2可以具有實質相同的厚度和組成。垂直部分224b_1的頂面225_0高於中間結構240a、240b(即中間基體結構或控制閘極結構) 的頂面，或者高於中間層239的頂面239_0。水平部分224b_2被中間層239覆蓋。

第7圖是本揭露一些實施例如第6圖所示的非揮發性記憶體元件的區域R3的放大剖面圖。參照第7圖，浮置閘極224b包括內表面225_1和與內表面225_1相對的外表面225_2。外表面225_2面向中間結構240a、240b。浮置閘極224b的垂直部分224b_1包括頂面225_0和沿第一方向(例如X方向)設置的兩相對第一最上邊緣226a_1。頂面225_0在X方向上的寬度是浮置閘極224b的底面寬度的1/20到1/3。第一最上邊緣226a_1中的一者或兩者可以被上閘極結構236覆蓋。因為頂面225_0在X方向上的寬度遠小於浮置閘極224b的底面寬度，且浮置閘極224b的第二側壁(即垂直於Y方向的側壁)的65%至95%被中間層239覆蓋，所以即使上閘極235和浮置閘極224b之間存在對準偏差，上閘極結構236和其下的浮置閘極224b之間的耦合比也不會顯著改變。因此，可以提高非揮發性記憶體元件之間的電性一致性。

第8圖是本揭露其他實施例的非揮發性記憶體元件的俯視示意圖。參考第8圖，第8圖所示的結構類似於第1圖所示的結構，主要區別在於浮置閘極224是L型浮置閘極，而不是沿剖線AA’的矩形浮置閘極，且非揮發性記憶體元件的源極區222沒有被中間結構240覆蓋。因此，第一記憶體區域110中的中間結構240與第二記憶體區域112中的中間結構240分離，且第三記憶體區域114中的中間結構240與第四記憶體區域116中的中間結構240分離。

第9圖是本揭露一些其他實施例對應於第8圖的剖線A-A’、剖線B-B’和剖線C-C’的非揮發性記憶體元件的剖面示意圖，其中源極區從中間結構暴露出。參考第9圖的剖面AA’，浮置閘極224b是類似於第6圖所示的浮置閘極224b的L型浮置閘極。浮置閘極224b的水平部分224b_2的頂面被中間結構240a、240b覆蓋，且水平部分224b_2的末端遠離浮置閘極224b，所述末端從中間結構240a、240b暴露。此外，中間結構240a、240b具有曲面。

參考第9圖的剖面BB’，上閘極結構236的一部分覆蓋中間結構240a、240b的曲面，因此具有彎曲的底面。

第10圖是本揭露一些其他實施例如第9圖所示的非揮發性記憶體元件的區域R4的放大剖面圖。參照第10圖，類似於第7圖所示的結構，浮置閘極224b的垂直部分224b_1包括頂面225_0和沿第一方向(例如X方向)設置的兩相對第一最上邊緣226a_1。頂面225_0在X方向上的寬度是浮置閘極224b的底面寬度的1/20至1/3。第一最上邊緣226a_1中的一者或兩者可以被上閘極結構236覆蓋。此外，中間結構240a、240b不僅覆蓋浮置閘極224b的外表面225_2，還覆蓋沿Y方向排列的浮置閘極224b的第二側壁(未繪示)。根據本揭露的一些實施例，中間結構240a、240b的最上頂點和浮置閘極224b的頂面225_0可以實質上處於相同的高度。因為頂面225_0在X方向上的寬度遠小於浮置閘極224b的底面寬度，且浮置閘極224b中超過95%的外表面225_2和超過95%的第二側壁(即垂直於Y方向的側壁)被中間結構240a、240b覆蓋，所以即使上閘極235和浮置閘極224b之間存在對準偏差，上閘極結構236和其下的浮置閘極224b之間的耦合比也不會顯著改變。因此，可以提高非揮發性記憶體元件之間的電性一致性。

第11圖至第14圖是本發明一些實施例用於製造第1圖至第3圖的非揮發性記憶體元件的製造方法之不同階段的剖面圖。在第11圖至第14圖中，剖面AA’、剖面BB’和剖面CC’分別對應於第1圖的剖線A-A’、剖線B-B’和剖線C-C’。

參考第11圖的剖面AA’、剖面BB’和剖面CC’，在此製造階段形成的結構至少包括襯底200、至少一堆疊結構210、隔離材料層212、穿隧介電層218和圖案化導電層220a。

根據本揭露的一些實施例，襯底200可以是具有合適導電類型的半導體襯底，例如p型或n型。襯底200的組成可以包括矽、鍺、氮化鎵或其他合適的半導體材料，但不限於此。

至少一堆疊結構210在襯底200上。例如，兩個堆疊結構210設置在襯底200上，且彼此橫向隔開。各堆疊結構210包括依次堆疊的閘極介電層202、輔助閘極204、絕緣層206和犧牲層208。各堆疊結構210包括第一側壁211和第二側壁213，且堆疊結構210的第一側壁211彼此面對。輔助閘極204由導電材料組成，且輔助閘極204被配置為當被施加合適的電壓時，輔助閘極204會開啟/關閉位於輔助閘極204下的襯底200中的載子通道。絕緣層206由絕緣材料組成，例如氧化矽或氮氧化矽，但不限於此，其用於將輔助閘極204與設置在輔助閘極204上各層電性隔離。犧牲層208是堆疊結構210中的最上層，其是臨時層，被配置為在輔助閘極204上形成閘極結構(例如上閘極結構)的後續製程之前被去除。

隔離材料層212形成在堆疊結構210的側壁211、213上。隔離材料層212的材料例如是氧化矽/氮化矽/氧化矽或氮化矽/氧化矽。隔離材料層212的形成方法包括，例如，首先在襯底200上依序形成覆蓋各堆疊結構210的介電層214及介電層216，然後移除部分介電層214及介電層216，以在各堆疊結構210的側壁上形成隔離材料層212。介電層214的材料例如是氮化矽，介電層216的材料例如是氧化矽。介電層214和介電層216的形成方法例如是化學氣相沉積法。移除部分介電層214和介電層216的方法例如是非等向蝕刻法。

穿隧介電層218形成在至少在堆疊結構210之間的襯底200上，或者進一步形成在堆疊結構210的兩側的襯底200上。穿隧介電層218的材料例如是氧化矽，或允許熱電子藉由穿隧效應穿透過的其它層。穿隧介電層218的形成方法例如是熱氧化法或沉積法，但不以此為限。

參考第11圖的剖面AA’，圖案化導電層220a形成在堆疊結構210之間的間隙中，且覆蓋各堆疊結構210的側壁211。形成圖案化導電層220a的方法可包括以下步驟。首先，在襯底200上形成導電層(未繪示)，導電層的材料例如是摻雜多晶矽、多晶矽化物或其他合適的導電材料。當導電層的材料為摻雜多晶矽 時，其形成方法包括，例如，在藉由化學氣相沉積法形成未摻雜多晶矽層之後，進行離子佈植步驟；或者利用原位摻質佈植方法(in-situ dopant implantation)施行化學氣相沉積方法。然後，施行蝕刻製程，例如非等向蝕刻製程或回蝕製程，以蝕刻導電層。因此，導電層可以被圖案化以形成沿Y方向排列的多個導電塊(未繪示)。在這個製造階段，導電塊覆蓋各堆疊結構210的側壁211和側壁213。然後，藉由微影和蝕刻製程移除設置在鄰近堆疊結構210的側壁213的導電塊。如此一來，僅保留設置在堆疊結構210的第一側壁211上的圖案化導電層220a。此外，針對設置於堆疊結構210的第一側壁211上的圖案化導電層220a，從俯視角度來看，此圖案化導電層220a可具有矩形輪廓。圖案化導電層220a的高度可以藉由施行回蝕製程來適當控制。

參考第11圖的剖面BB’，圖案化導電層不存在於襯底200上的預定區域中。參考第11圖的剖面CC’，圖案化導電層220a可以具有垂直或傾斜的側壁220a_2。

第12圖是本揭露一些實施例在第11圖之後的製造階段的剖面示意圖，其中間隙壁形成在圖案化導電層上。在第11圖所示的結構被製造之後，形成由介電材料組成的複數間隙壁262，以覆蓋圖案化導電層220a的頂面和堆疊結構210的側壁211、213。

第13圖是本揭露一些實施例在第12圖之後的製造階段的剖面示意圖，其形成了浮置閘極。在第12圖所示的結構被製造之後，使用間隙壁262作為蝕刻遮罩在圖案化導電層上施行蝕刻製程。因此，圖案化導電層被進一步圖案化，以形成鄰近堆疊結構210的第一側壁211的複數浮置閘極224a。之後，在兩個相鄰浮置閘極224a之間的襯底200中形成源極區222。形成源極區222的方法包括，例如，使用間隙壁262作為蝕刻遮罩來施行離子佈植製程。根據元件的需求，佈植的摻質可以是n型或p型摻質。源極區222可以被視為共享的源極區，因為源 極區222由兩個相鄰的記憶體單元共享。之後，可以剝除間隙壁262。

第14圖是本揭露一些實施例在第13圖之後的製造階段的剖面示意圖，其中中間結構形成在兩個相鄰浮置閘極之間的間隙中。在第13圖所示的結構被製造之後，參考第14圖的剖面AA’，可以在兩個相鄰浮置閘極224a之間的間隙中形成中間結構240a、240b。中間結構240a、240b包括薄介電層238和中間層239。薄介電層238設置在浮置閘極224a的第一側壁224a_1上，中間層239設置在相鄰浮置閘極224a之間的間隙中。薄介電層238的厚度(即在X方向上)小於中間層239的厚度(即在Z方向上)。例如，薄介電層238和中間層239的厚度比為0.01至0.2。根據本揭露的一些實施例，中間結構240a、240b的頂面低於浮置閘極224a的頂面224a_0。

參考第14圖的剖面CC’，浮置閘極224a包括沿Y方向設置的兩相對第二側壁224a_2。各第二側壁224a_2可以是垂直的或傾斜的側壁。浮置閘極224a的第二側壁224a_2的上部可以被隨後形成的上閘極結構覆蓋，且浮置閘極224的第二側壁224a_2的下部被中間結構240a、240b(例如，中間基體結構或控制閘極結構)覆蓋。根據本揭露一些實施例，各第二側壁224a_2的60%至95%表面積被中間層239覆蓋，因此在後續形成的上閘極結構和第二側壁224a_2之間的接觸面積小。此外，由於中間結構240的存在，延伸超過浮置閘極224的第二側壁224a_2的上閘極結構236的底面可以與隔離結構102、穿隧介電層218和襯底200分離。

之後，可以形成上閘極結構和其他部件，以獲得類似於第1圖至第3圖所示的結構的非揮發性記憶體元件。

第15圖至第17圖是本揭露一些實施例用於製造第4圖至第5圖的非揮發性記憶體元件的製造方法之各個階段的剖面圖。在第15圖至第17圖中，剖面AA’、剖面BB’和剖面CC’分別對應於第1圖的剖線A-A’、剖線B-B’和剖線C-C’。此外，由於第15圖至第17圖所示的實施例的製造過程類似於第11圖至第14圖所 示的實施例的製造過程，因此為了簡潔起見，僅描述實施例之間的主要差異。

參考第15圖的剖面AA’、剖面BB’和剖面CC’，在該製造階段形成的結構類似於第11圖所示的結構，主要區別在於頂介電層260設置在圖案化導電層220a上。因為頂介電層260是在如第11圖所示的導電層全面性沉積之後且在圖案化導電層以形成導電塊(未繪示)之前形成的，所以圖案化導電層220a的側壁沒有被頂介電層260覆蓋。頂介電層260的厚度為圖案化導電層220a厚度的1/3至1/10。

第16圖是本揭露一些實施例在第15圖之後的製造階段的剖面示意圖，其中間隙壁形成在圖案化導電層上。在第15圖所示的結構被製造之後，形成由介電材料組成的複數間隙壁262，以覆蓋頂介電層260的頂面和堆疊結構210的側壁211、213。

參考第17圖的剖面AA’、剖面BB’和剖面CC’，在此製造階段形成的結構類似於第13圖所示的結構，主要區別在於頂介電層260設置在間隙壁262和浮置閘極224a之間。然後，可以剝除間隙壁262。之後，可以形成上閘極結構和其他部件，以獲得類似於第4圖至第5圖所示的結構的非揮發性記憶體元件。

第18圖至第19圖是本發明一些其他實施例用於製造第1圖至第3圖的非揮發性記憶體元件的製造方法之不同階段的剖面圖。第18圖至第19圖所示的製造過程類似於第11圖至第14圖所示的製造過程，為了簡潔起見，僅描述實施例之間的主要差異。

參考第18圖的剖面AA’、剖面BB’和剖面CC’，在此製造階段形成的結構類似於第11圖所示的結構，主要區別在於沿Y方向延伸的附加堆疊結構210設置在兩相鄰堆疊結構210之間的襯底200上。由於附加堆疊結構210的存在，附加堆疊結構210可以用於防止圖案化導電層220a被形成在已經被附加堆疊結構210占據的區域中。

第19圖是本揭露一些其他實施例在第18圖之後的製造階段的剖面示 意圖。在製造第18圖所示的結構之後，剝除設置在堆疊結構210的第二側壁213上的圖案化導電層，從而形成浮置閘極224a。

之後，可以製造第2圖所示的中間結構240a、240b來取代設置在兩相鄰浮置閘極224a之間的附加堆疊結構210。然後，可以形成上閘極結構和其他部件，以獲得類似於第1圖至第3圖所示結構的非揮發性記憶體元件。

第20圖至第21圖是本揭露一些其他實施例用於製造第4圖至第5圖的非揮發性記憶體元件的製造方法之不同階段的剖面圖。第20圖至第21圖所示的製造過程類似於第18圖至第19圖所示的製造過程，為了簡潔起見，僅描述實施例之間的主要差異。

參考第20圖的剖面AA’、剖面BB’和剖面CC’，在此製造階段形成的結構類似於第18圖所示的結構，主要區別在於頂介電層260設置在圖案化導電層220a上。因為頂介電層260是在導電層(未繪示)全面性沉積之後且在圖案化導電層以形成導電塊(未繪示)之前形成的，所以圖案化導電層220a的側壁未被頂介電層260覆蓋。頂介電層260的厚度為圖案化導電層220a厚度的1/3至1/10。

第21圖是本揭露一些實施例在第20圖之後的製造階段的剖面示意圖。在製造第20圖所示的結構之後，剝除設置在堆疊結構210的第二側壁213上的圖案化導電層220a，從而形成浮置閘極224a。

之後，附加堆疊結構210可以用第4圖所示的中間結構240a、240b取代。然後，可以形成上閘極結構和其他部件，以獲得類似於第4圖至第5圖所示的結構的非揮發性記憶體元件。

第22圖至第26圖是本揭露的一些實施例用於製造第6圖至第7圖的非揮發性記憶體元件的製造方法之不同階段的剖面圖。在第22圖至第26圖中，剖面AA’、剖面BB’和剖面CC’分別對應於第1圖的剖線A-A’、剖線B-B’和剖線C-C’。此外，第22圖至第26圖所示的製造過程可被視為衍生自第11圖至第14圖 所示的製造過程，為了簡潔起見，僅描述實施例之間的主要差異。

參考第22圖的剖面AA’、剖面BB’和剖面CC’，複數圖案化導電層220b形成在襯底200上。在第22圖的剖面AA’中，圖案化導電層220b是沿X方向延伸且覆蓋堆疊結構210的連續層。圖案化導電層220b包含相對的內表面220b_1和外表面220b_2。在第22圖的剖面BB’中，不存在任何圖案化導電層220b。因此，從俯視角度來看，如第8圖所示，各圖案化導電層220b是條形的，且在X方向上延伸，且圖案化導電層220b沿著Y方向彼此分離。然後，在形成圖案化導電層220b之後，施行全面性沉積以形成覆蓋圖案化導電層220b和襯底200的保形層270a。在第22圖的剖面CC’中，圖案化導電層220b的側壁220b_3被保形層270a覆蓋。

然後，參考第23圖的剖面AA’、剖面BB’和剖面CC’，通過非等向蝕刻製程蝕刻保形層270a，從而在堆疊結構210的側壁211、213上形成間隙壁272a。在第22圖的剖面CC’中，圖案化導電層220b的側壁被間隙壁272a覆蓋。本實施例中的間隙壁272a可以在不施行任何微影製程的情況下而被形成。

之後，參考第24圖的剖面AA’，使用間隙壁272a作為蝕刻遮罩蝕刻圖案化導電層，從而在堆疊結構210的側壁211、213上形成L型圖案化導電層。各L型圖案化導電層包括垂直部分221_1和水平部分221_2。藉由使用間隙壁272a作為蝕刻遮罩，不需要施行額外的微影製程來定義L型圖案化導電層的輪廓。然後，在襯底200中形成源極區222，源極區222設置於在堆疊結構210的第一側壁211上的兩相鄰間隙壁272a之間。

之後，參考第25圖的剖面AA’、剖面BB’和剖面CC’，剝除間隙壁和犧牲層。如此一來，圖案化導電層220b的垂直部分221_1的頂面220b_0可從殘留的堆疊結構210的頂面凸出。此外，在第25圖的剖面CC’中，圖案化導電層220b的側壁220b_3會被暴露出。

之後，參考第26圖的剖面AA’、剖面BB’和剖面CC’，藉由施行微影 和蝕刻製程來蝕刻設置於鄰近堆疊結構210的第二側壁213的圖案化導電層。因此，浮置閘極224b會被形成在堆疊結構210的第一側壁211上。然後，在兩相鄰堆疊結構210之間的間隙中形成中間結構240a、240b。在剖面AA’和剖面CC’中，可以適當地控制中間結構240a、240b的高度，以覆蓋浮置閘極224b的65%至95%側壁。

之後，可以形成上閘極結構和其他部件，以獲得類似於第6圖至第7圖所示的結構的非揮發性記憶體元件。

第27圖至第30圖是本揭露的一些實施例用於製造第8圖至第10圖的非揮發性記憶體元件的製造方法之不同階段的剖面圖。在第27圖至第30圖中，剖面AA’、剖面BB’和剖面CC’分別對應於第8圖的剖線A-A’、剖線B-B’和剖線C-C’。此外，由於第27圖至第30圖所示的實施例的製造過程類似於第22圖至第26圖所示的實施例的製造過程，為了簡潔起見，僅描述實施例之間的主要差異。

參考第27圖的剖面AA’、剖面BB’和剖面CC’，在此製造階段形成的結構類似於第22圖所示的結構，主要區別在於使用包括下層270b_1和上層270b_2的堆疊保形層270b來取代第22圖所示的保形層270a。根據本揭露一些實施例，下層270b_1是包括氧化矽/氮化矽/氧化矽的複合介電層，但不限於此。上層270b_2是包括多晶矽或金屬的導電層，但不限於此。

然後，參考第28圖的剖面AA’、剖面BB’和剖面CC’，藉由非等向蝕刻製程蝕刻保形層270b，從而在堆疊結構210的側壁211、213上形成間隙壁272b。在第28圖的剖面CC’中，圖案化導電層220b的側壁220b_3被間隙壁272b覆蓋。本實施例中的間隙壁272b可以在不施行額外的微影製程的情況下形成。

之後，參考第29圖的剖面AA’，使用間隙壁272b作為蝕刻遮罩蝕刻圖案化導電層，從而在堆疊結構210的側壁211、213上形成L型圖案化導電層。各L型圖案化導電層包括垂直部分221_1和水平部分221_2。藉由使用間隙壁272b作 為蝕刻遮罩，不需要施行額外的微影製程來定義L型圖案化導電層的輪廓。然後，在襯底200中形成源極區222，該源極區222位於堆疊結構210的側壁211上的兩相鄰間隙壁272b之間。

之後，參考第26圖的剖面AA’、剖面BB’和剖面CC’，藉由施行微影和蝕刻製程來蝕刻設置在鄰近堆疊結構210的第二側壁213之圖案化導電層和間隙壁。因此，浮置閘極224b和中間結構240a、240b形成在堆疊結構210的第一側壁211上。換句話說，中間結構240a、240b由原始堆疊保形層270a形成，如第27圖所示。在剖面AA’和剖面CC’中，可以適當地控制中間結構240a、240b的高度，以覆蓋浮置閘極224b的65%到95%側壁。

之後，可以形成上閘極結構和其他部件，以獲得類似於第8圖至第10圖所示結構的非揮發性記憶體元件。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

102:隔離結構 110:第一記憶體區域 112:第二記憶體區域 200:襯底 202:閘極介電層 204:輔助閘極 206:絕緣層 218:穿隧介電層 222:源極區 224a_1:側壁 224a_2:側壁 224b:浮置閘極 224b_1:垂直部分 224b_2:水平部分 234:上閘極介電層 235:上閘極 236:上閘極結構 238:薄介電層 239:中間層 239_0:頂面 240a:中間結構 240b:中間結構 242:汲極區 R3:區域

Claims (18)

1. 一種非揮發性記憶體元件的製造方法，包括： 提供一襯底； 在所述襯底上形成一輔助閘極，所述輔助閘極包括二側壁，彼此相對且沿一第一方向排列； 在所述襯底上形成一圖案化導電層，所述圖案化導電層覆蓋所述輔助閘極的所述二側壁中的至少一者； 形成一間隙壁，位於所述圖案化導電層的頂面上，其中所述圖案化導電層的頂面的一部分被所述間隙壁覆蓋，所述圖案化導電層的所述頂面的其他部分未被所述間隙壁覆蓋； 以所述間隙壁作為一蝕刻遮罩，蝕刻所述圖案化導電層，以形成一浮置閘極，所述浮置閘極包括二第一最上邊緣，彼此相對且沿所述第一方向排列；以及 形成一上閘極，覆蓋所述輔助閘極和所述浮置閘極，其中所述浮置閘極的所述二第一最上邊緣中的至少一者嵌入於所述上閘極中。
2. 如請求項1所述的非揮發性記憶體元件的製造方法，其中所述浮置閘極進一步包括包括二第二側壁，彼此相對且沿一第二方向排列，所述第二方向不同於所述第一方向，且所述間隙壁進一步覆蓋所述浮置閘極的所述二第二側壁。
3. 如請求項2所述的非揮發性記憶體元件的製造方法，所述間隙壁沿所述第二方向延伸。
4. 如請求項1所述的非揮發性記憶體元件的製造方法，進一步包括於所述襯底中形成一隔離結構，用於定義出一主動區，其中，所述間隙壁進一步覆蓋所述隔離結構。
5. 如請求項1所述的非揮發性記憶體元件的製造方法，所述浮置閘極進一步包括： 二第一側壁，彼此相對且沿所述第一方向排列，其中所述二第一側壁分別連接至所述二第一最上邊緣；以及 二第二側壁，彼此相對且沿著一第二方向排列，其中所述第二方向不同於所述第一方向。
6. 如請求項5所述的非揮發性記憶體元件的製造方法，其中，在形成所述上閘極之前，所述間隙壁進一步覆蓋所述浮置閘極的所述二第二側壁。
7. 如請求項5所述的非揮發性記憶體元件的製造方法，進一步包括： 在形成所述浮置閘極之後，形成一中間結構，覆蓋所述浮置閘極的所述二第一側壁中之一者，且沿所述第一方向與所述輔助閘極相對。
8. 如請求項7所述的非揮發性記憶體元件的製造方法，其中，所述中間結構的頂面低於所述上閘極的頂面。
9. 如請求項1所述的非揮發性記憶體元件的製造方法，其中，在形成所述間隙壁前，進一步包括形成一頂介電層，位於所述圖案化導電層上。
10. 如請求項9所述的非揮發性記憶體元件的製造方法，其中，所述間隙壁進一步位於所述頂介電層上。
11. 如請求項9所述的非揮發性記憶體元件的製造方法，其中，所述頂介電層的頂面被所述上閘極覆蓋。
12. 如請求項1所述的非揮發性記憶體元件的製造方法，進一步包括： 在形成所述圖案化導電層之後，形成一保形層，以覆蓋所述圖案化導電層和所述襯底；以及 蝕刻所述保形層，以形成所述間隙壁。
13. 如請求項12所述的非揮發性記憶體元件的製造方法，其中，所述圖案化導電層沿所述第一方向延伸，且覆蓋所述輔助閘極的頂面。
14. 如請求項12所述的非揮發性記憶體元件的製造方法，其中，所述圖案化導電層包括複數個所述圖案化導電層，沿不同於所述第一方向之一第二方向彼此分離，且所述多個圖案化導電層各自沿所述第一方向延伸，覆蓋所述輔助閘極。
15. 如請求項12所述的非揮發性記憶體元件的製造方法，其中，所述浮置閘極包括一垂直部分和一水平部分，且所述垂直部分的頂面高於所述水平部分的頂面。
16. 如請求項15所述的非揮發性記憶體元件的製造方法，其中，所述浮置閘極的所述垂直部分包括所述二第一最上邊緣。
17. 如請求項15所述的非揮發性記憶體元件的製造方法，進一步包括形成一中間結構，覆蓋所述浮置閘極的所述水平部分的頂面，其中所述中間結構為一絕緣結構或一控制閘極。
18. 如請求項12所述的非揮發性記憶體元件的製造方法，其中，所述保形層為一堆疊保形層，包括： 一下層，且所述下層包括介電層；以及 一上層，設置於所述下層上，且所述上層包括導電層。

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