TW202437878A - 非揮發性記憶體元件及其製造方法 - Google Patents

Abstract

一種非揮發性記憶體元件包括至少一記憶體單元，該記憶體單元包括一襯底、一選擇閘極、一浮置閘極、一浮置閘極蓋層和一抹除閘極。該選擇閘極設置在該襯底上。該浮置閘極設置在該襯底上，並與該選擇閘極側向隔開，其中該浮置閘極包括從一自上而下的視角觀察形成一封閉形狀的頂緣。該浮置閘極蓋層設置在該浮置閘極的一頂表面上，其中該浮置閘極蓋層的一頂表面的面積小於該浮置閘極的一底表面的面積。該抹除閘極設置在該浮置閘極上，且該等頂緣中的一個或多個被該抹除閘極覆蓋。一控制閘極被該抹除閘極覆蓋。

Description

非揮發性記憶體元件及其製造方法

本揭露係關於一種半導體元件。更具體地，本揭露係關於非揮發性記憶體元件及其製造方法。

由於非揮發性記憶體(non-volatile memory)可例如重複施行儲存、讀取和抹除數據等操作，且在關閉非揮發性記憶體後，儲存的數據不會遺失，因此非揮發性記憶體已被廣泛應用於個人電腦和電子設備中。

習知非揮發性記憶體的結構具有堆疊閘極結構，包括依次設置在襯底上的穿隧氧化層(tunneling oxide layer)、浮置閘極(floating gate)、耦合介電層(coupling dielectric layer)和控制閘極(control gate)。當對這種快閃記憶體元件施行編程或抹除操作時，適當的電壓會被分別施加到源極區域、汲極區域和控制閘極，使得電子被注入到浮置閘極中，或者使得電子自浮置閘極中被拉出。

在非揮發性記憶體的編程和抹除操作中，浮置閘極和控制閘極之間較大的閘極耦合比(gate-coupling ratio，GCR)通常代表著操作時所需的操作電壓較低，因此顯著提高了快閃記憶體的操作速度和效率。然而，在編程或抹除操作期間，電子必須流經設置在浮置閘極下方的穿隧氧化物層，以被注入至浮置閘極或自浮置閘極中被取出，此過程通常會對穿隧氧化物層的結構造成損害，因而降低記憶體元件的可靠性。

為了提昇記憶體元件的可靠性，可採用抹除閘極(erase gate)，並將抹除閘極整合至記憶體元件中。藉由施加正電壓至抹除閘極，抹除閘極便能夠將電子從浮置閘極中拉出。因此，由於浮置閘極中的電子是流經設置在浮置閘極上的穿隧氧化層而被拉出，而並非流經設置在浮置閘極下的穿隧氧化層而被拉出，所以進一步提高了記憶體元件的可靠性。

隨著對可以高效地抹除已儲存的數據的高效記憶體元件需求的增加，仍需要提供一種改進的記憶體元件及其製造方法。

本揭露提供了一種非揮發性記憶體元件以及一種製造非揮發性記憶體元件的方法。該非揮發性記憶體元件能夠高效地抹除已儲存的數據。

根據本揭露的一些實施例，公開了一種非揮發性記憶體元件。該非揮發性記憶體元件包括至少一個記憶體單元，該記憶體單元包括襯底、選擇閘極、浮置閘極、浮置閘極蓋層和抹除閘極。選擇閘極設置在襯底上。浮置閘極設置在襯底上並與選擇閘極側向間隔開，其中浮置閘極包括自上而下視角觀察形成平行或封閉形狀的頂緣。浮置閘極蓋層設置在浮置閘極的頂表面上，其中浮置閘極蓋層的俯視表面的面積小於浮置閘極的底表面的面積。抹除閘極設置在浮置閘極上，且浮置閘極的一個或多個頂緣被抹除閘極覆蓋，並電耦合到抹除閘極。

根據本揭露的一些實施例，一種製造非揮發性記憶體元件的方法包括以下步驟。在襯底上形成第一導電層和犧牲層，其中導電層設置在犧牲層和襯底之間。然後，形成穿過第一導電層和犧牲層的至少一個通孔或溝槽(也稱為條狀通孔)。將第二導電層填充到至少一個通孔或溝槽中，然後蝕刻第二導電層以在至少一個通孔或溝槽中形成圖案化的第二導電層，其中圖案化的第二導電層包括至少一個頂緣。之後，在至少一個通孔或溝槽中形成介電蓋層，以覆蓋圖案化的第二導電層的頂表面。然後蝕刻犧牲層以暴露圖案化的第二導電層的側壁部分。蝕刻，或稱為回縮(pull-back)，介電蓋層，直到介電蓋層的頂表面的面積小於圖案化的第二導電層的底表面的面積。因此，圖案化的第二導電層的頂緣從介電蓋層暴露出來。

通過使用本揭露實施例的非揮發性記憶體元件，可更有效地將儲存在浮置閘極中的電子拉出浮置閘極，因為浮置閘極的頂緣從自上而下的角度觀察會形成封閉或平行形狀，且浮置閘極的頂緣的全部或部分能作為電子的傳輸路徑。如此，得以降低所需的抹除電壓，並且提高了抹除已儲存資料的效率。

本揭露提供了數個不同的實施例，可用於實現本揭露的不同特徵。為簡化說明起見，本揭露也同時描述了特定構件與布置的範例。提供這些實施例的目的僅在於示意，而非予以任何限制。舉例而言，下文中針對「第一特徵形成在第二特徵上或上方」的敘述，其可以是指「第一特徵與第二特徵直接接觸」，也可以是指「第一特徵與第二特徵間另存在有其它特徵」，致使第一特徵與第二特徵幷不直接接觸。此外，本揭露中的各種實施例可能使用重複的參考符號和/或文字註記。使用這些重複的參考符號與注記是為了使敘述更簡潔和明確，而非用以指示不同的實施例及/或配置之間的關聯性。

另外，針對本揭露中所提及的空間相關的敘述詞彙，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「下」，「頂」，「底」和類似詞彙時，為便於敘述，其用法均在於描述圖式中一個元件或特徵與另一個（或多個）元件或特徵的相對關係。除了圖式中所顯示的擺向外，這些空間相關詞彙也用來描述半導體裝置在使用中以及操作時的可能擺向。隨著半導體裝置的擺向的不同（旋轉90度或其它方位），用以描述其擺向的空間相關敘述亦應透過類似的方式予以解釋。

雖然下文係藉由具體實施例以描述本揭露的發明，然而本揭露的發明原理係由申請專利範圍所界定，因而亦可被應用至其它的實施例。此外，為了不致使本揭露之精神晦澀難懂，特定的細節會被予以省略，該些被省略的細節係屬於所屬技術領域中具有通常知識者的知識範圍。

第1圖是本揭露一實施例的非揮發性記憶體元件的俯視示意圖。參考第1圖，非揮發性記憶體元件可以是NOR快閃記憶體元件，其包括至少一個記憶體單元，例如分別容納在第一記憶體單元區110、第二記憶體單元區112、第三記憶體單元區114和第四記憶體單元區116中的四個記憶體單元。第一記憶體區域110和第二記憶體單元區112中的結構彼此呈現鏡像，且第三記憶體單元區114和第四記憶體單元區116中的結構彼此呈現鏡像。根據本揭露的一實施例，非揮發性記憶體元件包括多於四個的記憶體單元，且這些記憶體單元可以排列成具有許多行和列的陣列。

請參見第1圖，該非揮發性記憶體元件100包括襯底200和隔離結構102。該襯底200可為一半導體襯底，例如矽襯底、絕緣體上矽襯底(SOI)，但不限於此。襯底200可以包括形成在一基礎襯底上的至少一個磊晶層。隔離結構102可以由諸如氧化矽或氮氧化矽的絕緣材料製成，並用於定義記憶體單元的主動區103。主動區103位於襯底200的上部。

每個記憶體單元均包括設置在由隔離結構102和選擇閘極120定義的主動區103中的源極區104與汲極區106。源極區104與汲極區106可以是相同導電類型，例如n型或p型，的摻雜區。源極區104與汲極區106的導電類型不同於襯底200的導電類型，或者不同於用以容置源極區104與汲極區106的摻雜井(未示出)的導電類型。源極區104可以設置在每個記憶體單元的主動區103的一端中，汲極區106可以設置在每個記憶體單元的主動區103的另一端中。根據本揭露的一些實施例，源極區104是由配置在同一列中的記憶體單元共享的共用源極。例如，源極區104可以由分別容置在第一和第二記憶體單元區110、112中的記憶體單元共享。此外，源極區104可以是沿Y方向延伸的連續區域，並且由同一列中的記憶體單元共享。因此，連續源極區104可以被視為非揮發性記憶體元件100的一源極線。

每個記憶體單元可進一步包括浮置閘極118、浮置閘極蓋層119、選擇閘極120、控制閘極124以及抹除閘極130。

浮置閘極118設置在襯底200上。浮置閘極118彼此間隔開，並分別設置在第一、第二、第三和第四記憶體單元區110、112、114、116中。每一浮置閘極118均包含至少一個頂緣，例如四個頂緣，當從自上而下的視角觀察時(例如，沿著Z方向觀看)，所述頂緣形成一封閉形狀。浮置閘極118由諸如多晶矽或其它導電半導體的導電材料製成。因浮置閘極118彼此間隔開，所以儲存在浮置閘極118中的電荷不會在浮置閘極118之間直接傳輸。在此配置中，通過將浮置閘極118與適當的電壓耦合，可獨立地編程或抹除每個浮置閘極118，從而測定出每個記憶體單元的狀態，例如狀態「1」或狀態「0」。

浮置閘極蓋層119分別設置在浮置閘極118的頂表面上。每個浮置閘極118的頂表面部分地被浮置閘極蓋層119覆蓋，因此每個浮置閘極118的頂表面的週邊沒有被浮置閘極蓋層119覆蓋。換句話說，浮置閘極蓋層119不延伸超過對應的浮置閘極118的周界。此外，浮置閘極蓋層119的頂表面的面積小於浮置閘極118的底表面的面積。浮置閘極蓋層119由絕緣材料製成，例如氮化矽、氮氧化矽或其它合適的絕緣材料。因此，浮置閘極蓋層119的導電性遠小於浮置閘極118的導電性。

一對選擇閘極120設置在襯底200和隔離結構102上，每個選擇閘極120是連續結構，其沿Y方向延伸並穿過同一行中的記憶體單元區。例如，選擇閘極120中的一個可以沿著Y方向從第一記憶體單元區110延伸到第三記憶體單元區114，而選擇閘極120中的另一個可以沿著Y方向從第二記憶體單元區112延伸到第四記憶體單元區116。選擇閘極120可以由諸如多晶矽、金屬或其它導電半導體的導電材料製成，並且每個選擇閘極120可以如字元線動作，其被配置用於開啟/關閉選擇閘極120下面的通道區。

控制閘極124設置在選擇閘極120之間的間隙中，並由配置在同一列中的記憶體單元共用。例如，控制閘極124可以由分別容納在第一和第二記憶體單元區110、112中的記憶體單元共用。控制閘極124可以覆蓋連續源極區104並沿Y方向延伸。控制閘極124由導電材料製成，例如多晶矽、金屬或其它導電半導體。控制閘極介電層126可以沿著控制閘極124的側壁設置，並且控制閘極介電層126和控制閘極124可以構成控制閘極結構127。當合適的正電壓被施加到控制閘極結構127的控制閘極124時，在浮置閘極118下方的載子通道中流動的熱載子(例如電子)可以被注入並累積在浮置閘極118中。

抹除閘極130覆蓋源極區104、浮置閘極蓋層119、選擇閘極120和控制閘極124，並沿Y方向延伸。此外，抹除閘極130覆蓋未被浮置閘極蓋層119覆蓋的浮置閘極118的一個或多個頂緣。抹除閘極130由諸如多晶矽、金屬或其它導電半導體的導電材料製成。抹除閘極介電層(未示出)可以至少設置在抹除閘極130和下面的浮置閘極118之間。由於浮置閘極118的頂緣都不與浮置閘極蓋層119重疊，所以當合適的正電壓施加到抹除閘極130時，儲存在浮置閘極118中的電子可以從浮置閘極118的一個或多個頂緣，經由抹除閘極介電層，而被傳輸到抹除閘極130中。因此，與電子僅經由浮置閘極的一個或一對線性頂緣放電的現有技術的記憶體元件相比，儲存在浮置閘極118中的電子可以更有效地被放電。

由絕緣材料製成的介電間隙壁122可設置在選擇閘極120和相應的浮置閘極118之間。在一些實施例中，介電間隙壁122的一部分可以沿著Y方向延伸，而介電間隙壁122的另一部分可以沿著X方向延伸。因此，介電間隙壁122可以設置在浮置閘極118的一個以上的側壁上，例如三個側壁上。

第2圖為根據本揭露一些實施例的非揮發性記憶體元件中對應於第1圖的剖線A-A’、剖線B-B’和剖線C-C’的截面示意圖，其中浮置閘極包括凹槽和圍繞凹槽的頂部尖端。參考第2圖的剖面AA’，汲極區106分別設置在第一記憶體單元區110和第二記憶體單元區112中。源極區104設置在第一記憶體單元區110和第二記憶體單元區112的邊界處。

就第一記憶體單元區110中的記憶體單元而言，參考第2圖的剖面AA’，選擇閘極120係鄰近汲極區106設置。選擇閘極介電層134設置在襯底200和選擇閘極120之間，因此選擇閘極介電層134和選擇閘極120可以構成選擇閘極結構。介電間隙壁122係設置在選擇閘極120和浮置閘極118之間，以防止它們之間發生漏電流。

控制閘極124係設置在源極區104上方，控制閘極124係位於分別設置在第一記憶體單元區110和第二記憶體單元區112中的相鄰浮置閘極之間。控制閘極介電層126係設置在控制閘極124和襯底200之間，並且從控制閘極124下方延伸到控制閘極124的側壁。此外，在一些實施例中，控制閘極介電層126可以設置在選擇閘極120的頂表面上。

浮置閘極118設置在選擇閘極120和控制閘極124之間，遠離汲極區106設置，且鄰近源極區104。參考剖面AA’，浮置閘極118的頂表面141具有低於頂緣(例如浮置閘極118的第一頂緣150a)的中心區域142。此外，浮置閘極118的頂表面141包括至少一個曲面，該曲面沿著X方向(即，沿著從中心區域142到第一頂緣150a的方向)從實質上垂直的擺向平滑地彎曲到實質上水平的擺向。在第2圖的剖面AA’中，浮置閘極118包括一對頂部尖端，分別連接到浮置閘極118的相對的第一側壁118a上。在第2圖的剖面BB’中，浮置閘極118的頂表面141包括平坦表面，且進一步包括另一對頂部尖端，分別連接到浮置閘極118的相對的第二側壁118b上。儘管第2圖的剖面AA’和剖面BB’中所示的浮置閘極118的頂部尖端彼此橫向間隔開，但是從自上而下的視角觀察，頂部尖端可以形成一封閉的形狀，並圍繞浮置閘極118的中心區域142。在剖面AA’和剖面BB’中，浮置閘極118的頂部尖端(第一和第二頂緣150a、150b亦然)高於選擇閘極120和控制閘極124的頂表面。

參考第2圖的剖面AA’，浮置閘極介電層132設置在浮置閘極118和襯底200之間。在編程操作期間，熱電子被允許穿過浮置閘極介電層132而累積在浮置閘極118中。

浮置閘極蓋層119設置在浮置閘極118的頂表面上。浮置閘極蓋層119的最下部在浮置閘極118的中心區域142上方且低於浮置閘極118的第一頂緣150a。因此，從自上而下的視角觀察，浮置閘極蓋層119的最下部可被浮置閘極118的頂部尖端包圍。浮置閘極蓋層119包括相對的第一側壁119a，分別與浮置閘極118的第一側壁118a側向隔開，因此浮置閘極118的第一頂緣150a沒有被浮置閘極蓋層119覆蓋。

抹除閘極130覆蓋源極區104、浮置閘極蓋層119、選擇閘極120和控制閘極124。抹除閘極介電層136設置在抹除閘極130的底表面，並且覆蓋源極區104、浮置閘極蓋層119、選擇閘極120和控制閘極124。在抹除操作期間，參考第2圖的剖面AA’和剖面BB’，儲存在浮置閘極118中的電子可以經由浮置閘極118的第一和第二頂緣150a、150b中的一個或多個而被放電到抹除閘極130。

參考第2圖的剖面AA’和BB’，閘極間(inter-gate)介電層140進一步被設置在抹除閘極130和其它下層閘極(如選擇閘極120和控制閘極124)之間。閘極間介電層140覆蓋選擇閘極120和控制閘極124的頂表面。閘極間介電層140也可以被抹除閘極介電層136覆蓋。儘管閘極間介電層140不連續地被設置在選擇閘極120和控制閘極124的頂表面上，但是當從自上而下的視角觀察，閘極間介電層140是連續層，其沿著抹除閘極130的長度方向延伸。此外，從自上而下的視角觀察，浮置閘極118的周邊可被閘極間介電層140包圍。

參照第2圖的剖面AA’和BB’，閘極間介電層140的頂表面的水平位置低於浮置閘極118的第一頂緣150a和第二頂緣150b，即使選擇閘極120和控制閘極124的高度不同，閘極間介電層140的頂表面也可處於實質上相同的高度。為了降低抹除閘極130和浮置閘極118之間的耦合比，可以適當地調整閘極間介電層140的頂表面的水平位置，以僅使浮置閘極118的第一和第二頂緣150a、150b(見第2圖的剖面AA’和BB’)和側壁118a、118b的一小部分(見第2圖的剖面AA’和BB’)從閘極間介電層140突出。因此，可以降低在抹除操作期間需要施加到抹除閘極130的抹除電壓。

參考第2圖的剖面BB’，浮置閘極118延伸超過隔離結構102的邊緣。浮置閘極118的每個側壁118b被選擇閘極120、介電間隙壁122和控制閘極介電層126覆蓋。浮置閘極蓋層119設置在浮置閘極118上，並包括相對的第二側壁119b，分別與浮置閘極118的第二側壁118b側向隔開，因此浮置閘極118的第二頂緣150b沒有被浮置閘極蓋層119覆蓋。

參考第2圖的剖面CC’，浮置閘極118的每個側壁均被控制閘極124和控制閘極介電層126覆蓋。設置在浮置閘極118上的浮置閘極蓋層119進一步包括相對側壁，該些側壁分別與浮置閘極118的側壁側向隔開，因此浮置閘極118的第二頂緣150b沒有被浮置閘極蓋層119覆蓋。

在以下段落中，進一步描述了本揭露的替代實施例，為簡潔起見，僅描述了實施例之間的主要差異。

第3圖為根據本揭露替代實施例的非揮發性記憶體元件中對應於第1圖的剖線A-A’、剖線B-B’和剖線C-C’的的截面示意圖，其中浮置閘極包括平坦的頂表面。參照第3圖，尤其是第3圖的剖面AA’和BB’，第3圖所示的結構類似於第2圖所示的結構，主要區別在於浮置閘極118的頂表面141是平坦表面，沒有第2圖所示的凹槽。因此，浮置閘極118的頂表面141的中心區域144與浮置閘極118的第一和第二頂緣150a、150b齊平或略低。此外，浮置閘極蓋層119的底表面與浮置閘極118的第一和第二頂緣150a、150b齊平或略低。

第4圖為根據本揭露的替代實施例的非揮發性記憶體元件中對應於第1圖的剖線A-A’、剖線B-B’和剖線C-C’的截面示意圖，其中浮置閘極覆蓋層具有減小的高度。參考第4圖，尤其是第4圖的剖面AA’和BB’，第4圖中所示的結構類似於第2圖中所示的結構，其中浮置閘極蓋層119被填充到浮置閘極118的頂表面處的凹槽中。然而，分別在第4圖和第2圖中示出的結構之間的主要區別在於，第2圖中的浮置閘極蓋層119的頂表面低於浮置閘極118的第一和第二頂緣150a、150b。此外，設置在浮置閘極蓋層119的頂面正上方的抹除閘極介電層136低於浮置閘極118的第一和第二頂緣150a、150b。

第5圖是根據本揭露替代實施例的非揮發性記憶體元件的俯視示意圖。第5圖所示的結構類似於第1圖所示的結構，主要區別在於每個介電間隙壁122在形狀上是線性的，因此每個介電間隙壁122僅覆蓋每個浮置閘極118的一個側壁，而不是每個浮置閘極118的三個側壁。

第6圖為根據本揭露的替代實施例的非揮發性記憶體元件中對應於第5圖的剖線A-A’、剖線B-B’和剖線C-C’的截面示意圖。參考第6圖的剖面AA’，第6圖的剖面AA’中的結構與第2圖的剖面AA’中所示的結構相同。然而，參考第6圖的剖面BB’和剖面CC’，浮置閘極118的頂表面141是平坦的頂表面。此外，如第6圖的剖面BB’和剖面CC’所示，浮置閘極蓋層119的底表面與浮置閘極118的第二頂緣150b齊平。

第7圖為根據本揭露的替代實施例的非揮發性記憶體元件中對應於第5圖的剖線A-A’、剖線B-B’和剖線C-C’的截面示意圖。參考第6圖的剖面AA’，第7圖的剖面AA’中的結構與第4圖的剖面AA’中所示的結構相同。然而，參考第7圖的剖面BB’和剖面CC’，浮置閘極118的頂表面是平坦的頂表面。此外，如第6圖的剖面BB’和剖面CC’所示，浮置閘極蓋層119的底表面與浮置閘極118的第二頂緣150b齊平。

第8圖至第22圖為根據本揭露一些實施例製造第1~2圖的非揮發性記憶體元件的方法中不同製造階段的示意圖。參照第8圖，第一導電層160和犧牲層162形成在襯底(未示出)上，以覆蓋主動區103。主動區103可以由形成在襯底中的隔離結構(未示出)來定義。第一導電層160和犧牲層162從底部到頂部依次堆疊，因此第一導電層160設置在襯底(也是主動區)和犧牲層162之間。第一導電層160由諸如多晶矽、金屬或其它導電半導體的導電材料製成。犧牲層162由絕緣材料製成，例如氮化矽、氮氧化矽或其它合適的絕緣材料。

然後，參照第8圖，對包括第一導電層160和犧牲層162的堆疊結構進行圖案化製程，以在堆疊結構中形成至少一個通孔，例如四個通孔164。每個通孔164都可以穿透第一導電層160和犧牲層162。根據主動區103的分支的位置設置通孔164。例如，通孔164沿著Y方向的尺寸可以大於下面的主動區103沿著相同方向(即Y方向)的尺寸。此外，通孔164可以延伸超過主動區103的相對邊緣。

之後，在每個通孔164的側壁上形成介電間隙壁122，從自上而下的視角觀察(例如，沿Z方向)，每個介電間隙壁122形成封閉的形狀。介電間隙壁122是單層或多層結構，並且由絕緣材料製成，例如氮化矽、氮氧化矽或其它合適的絕緣材料。

第9圖為根據本揭露的一些實施例的非揮發性記憶體元件中對應於第8圖的剖線A-A’、剖線B-B’和剖線C-C’的截面示意圖。參考第9圖的剖面AA’，將薄介電層166(在後續製程中可作為選擇閘極介電層)、第一導電層160和犧牲層162依次設置在襯底200上。第一導電層160的厚度T1可以等於或小於犧牲層160的厚度T2。

參考剖面BB’和剖面CC’，介電間隙壁122設置在隔離結構102上，介電間隙壁122未延伸超過隔離結構102的垂直邊緣。換句話說，每個通孔164可以橫向延伸超過隔離結構102的垂直相對邊緣。

第10圖為根據本揭露一些實施例的在第9圖之後的製造階段的截面示意圖。參考第10圖的剖面AA’，在通孔164的底部形成浮置閘極介電層132，以覆蓋襯底200，然後，藉由施行沉積製程，以形成設置在犧牲層162上且填充到通孔164中的第二導電層168。藉由適當調整第二導電層168的厚度，直接位於通孔164上方的第二導電層168的頂表面可以具有帶有彎曲側表面的凹槽(recess)170。凹槽170的輪廓會受到第二導電層168的厚度的影響。當第二導電層168的厚度小於通孔164寬度的一半時，凹槽170將具有垂直的側表面，而不是彎曲的側表面。當第二導電層168的厚度大於通孔164寬度的兩倍時，第二導電層168將具有相對平坦的頂表面，而沒有任何凹槽170。

參考第10圖的剖面BB’和剖面CC’，剖面BB’和剖面CC’中的凹槽170具有彎曲的側表面和平坦的底表面，並設置在通孔164正上方。因此，從自上而下的視角觀察，每個凹槽170的彎曲側表面可以形成封閉的形狀，並且不會延伸超過每個通孔164的任何側壁。

之後，對第二導電層168進行蝕刻程序，以獲得第11圖所示的結構。

第11圖為根據本揭露一些實施例的在第10圖之後的製造階段的截面示意圖。參考第11圖的剖面AA’，通過對第二導電層進行回蝕刻製程，在通孔164中形成圖案化的第二導電層128。圖案化的第二導電層128可以用作隨後形成的非揮發性記憶體件中的浮置閘極。圖案化的第二導電層128的頂表面141包括低於圖案化的第二導電層128的至少一個第一頂緣150a的中心區域142。圖案化的第二導電層128的頂表面的中心區域142低於犧牲層162的頂表面，並且高於第一導電層160的頂表面。在這個製造階段，圖案化的第二導電層128包括至少一個曲面，該曲面沿著從中心區域142到第一頂緣150a的方向從實質上垂直的擺向平滑地彎曲到實質上水平的擺向。此外，在第11圖的剖面AA’中，圖案化的第二導電層128包括一對頂部尖端，該些頂部尖端分別包括圖案化的第二導電層128的相對的第一頂緣150a。

參考第11圖的剖面BB’和剖面CC’，圖案化的第二導電層128的頂表面141還包括平坦或略微傾斜的表面，其低於圖案化的第二導電層128的至少一個第二頂緣150b。因此，從自上而下的視角觀察，每個通孔164中的圖案化的第二導電層128的第一和第二頂緣150a、150b都可以形成封閉的形狀。

第12圖為根據本揭露的一些實施例的在第11圖之後的製造階段的截面示意圖。參考第12圖的剖面AA’，介電蓋層129被填充到通孔164中，並覆蓋圖案化的第二導電層128的頂表面。可以通過在犧牲層162上和通孔164中沉積介電層(未示出)來形成介電蓋層129，然後平坦化該介電層，直到設置在通孔164外部的大部分介電層被去除。

參考第12圖的剖面BB’和剖面CC’，介電蓋層129也填充到通孔164中，並覆蓋圖案化的第二導電層128的頂表面。

之後，移除犧牲層162，以獲得第13圖所示的結構。

第13圖為根據本揭露一些實施例的在第12圖之後的製造階段的截面示意圖。參考第10圖的剖面AA’，去除第12圖中所示的犧牲層162，從而暴露第一導電層160的頂表面。在這個製造階段，圖案化的第二導電層128的相對側壁的上部可以被暴露出，並且介電蓋層129的所有相對側壁也可以被暴露出。

參考第13圖的剖面BB’和剖面CC’，圖案化的第二導電層128的相對側壁的上部被暴露出，並且介電蓋層129的所有相對側壁也被暴露出。

之後，對第一導電層160和介電間隔物122進行圖案化，以獲得第13圖所示的結構。

第14圖為根據本揭露一些實施例的在第13圖之後的製造階段的俯視示意圖。參考第14圖，通過使用蝕刻遮罩172，進行圖案化製程以去除浮置閘極(未示出)和浮置閘極蓋層119之間的第一導電層160的一部分。因此，介電蓋層129的側壁119a之一可以被暴露出。介電蓋層129的相對側壁119b可以部分被暴露出，並且部分被圖案化的介電間隙壁122覆蓋。

第15圖為根據本揭露的一些實施例中對應於第14圖的剖線A-A’、剖線B-B’和剖線C-C’的截面示意圖。參考第12圖的剖面AA’，蝕刻遮罩172包括開口174，介電蓋層129通過該開口174被部分暴露出。進行離子佈植製程以在襯底200中浮置閘極118之間形成源極區104。因此，蝕刻遮罩172也可以作為離子佈植製程中的遮罩。

參考第15圖的剖面BB’，介電蓋層129的頂表面覆蓋有蝕刻遮罩172。

參考第15圖的剖面CC’，圖案化的第二導電層128的相對側壁完全被暴露出，且未被蝕刻遮罩172覆蓋。

之後，移除蝕刻遮罩172以暴露第一導電層160的頂表面。

第16圖為根據本揭露的一些實施例的在第15圖之後的製造階段的截面示意圖。參考第13圖的剖面AA’，沉積控制閘極介電層176以共形地覆蓋下面的部件，例如第一導電層160、圖案化的第二導電層128的相對側壁、介電蓋層129的頂表面和襯底200。控制閘介電層176可以是包括氧化矽/氮化矽/氧化矽的複合介電層，但不限於此。

參考第16圖的剖面CC’，隔離結構102的頂表面也被控制閘極介電層176覆蓋。

第17圖為根據本揭露一些實施例的在第16圖之後的製造階段的截面示意圖。參考第17圖的剖面AA’，第三導電層178設置在襯底200上，以覆蓋介電蓋層129和第一導電層160。浮置閘極118之間的間隙也可以用第三導電層178填充。第三導電層178由諸如多晶矽、金屬或其它導電半導體的導電材料製成。

參考第17圖的剖面CC’，相對的側壁可被第三導電層178完全覆蓋。

之後，參考第17圖的剖面AA’和剖面BB’，可進一步平坦化第三導電層178並回蝕刻至預定深度，直至第三導電層178的頂表面低於圖案化的第二導電層128的第一和第二頂緣150a、150b。如此，可以獲得第18圖所示的結構。

第18圖為根據本揭露一些實施例的在第17圖之後的製造階段的俯視示意圖。參考第18圖，在回蝕刻第三導電層178之後，可以得到沿Y方向延伸的控制閘極124。一對控制閘極介電層176也分別沿Y方向延伸，因此控制閘極124和浮置閘極118可以被控制閘極介電層176分開。此外，控制閘極124和第一導電層160可以被控制閘極介電層176分開。

第19圖為根據本揭露的一些實施例的在第18圖之後的製造階段的截面示意圖。請參照第15圖，控制閘極124的頂表面低於圖案化的第二導電層128的第一頂緣150a。然後，填充介電層180設置在襯底200上，以覆蓋介電蓋層129、第一導電層160和控制閘極124。根據不同的要求，填充介質層180的組成可以不同於控制閘極介電層176的組成。

請參照第18圖的剖面CC’，控制閘極124形成於圖案化的第二導電層128的兩相對側壁上，且控制閘極124的頂表面低於圖案化的第二導電層128的第二頂緣150b。

之後，參考第19圖的剖面AA’和剖面BB’，可進一步平坦化填充介電層180並回蝕刻至預定深度，直到填充介電層180的頂表面低於圖案化的第二導電層128的第一和第二頂緣150a、150b。如此，可以得到第20圖所示的結構。

第20圖為根據本揭露的一些實施例的在第19圖之後的製造階段的截面示意圖。參考第20圖，通過將填充介電層180的頂表面向下蝕刻到預定深度，可以相應地調整隨後形成的抹除閘極(未示出)和圖案化的第二導電層128的側壁之間的重疊區域。填充介電層180可視為閘極間介電層，因為填充介電層180在後續製程中用於設置在抹除閘極與控制閘極124之間。當填充介電層180的頂表面的水平位置變得更接近但保持低於圖案化的第二導電層128的第一和第二頂緣150a、150b時，抹除閘極和圖案化的第二導電層128的側壁之間的重疊區域可以變得更小。因此，可通過調整填充介電層180的頂表面的水平位置來降低抹除閘極與圖案化的第二導電層128之間的耦合比。

此外，儘管第20圖所示的填充介電層180看起來像是彼此分離的不連續層，但從自上而下的視角觀察，填充介電層180是圍繞圖案化的第二導電層128和介電蓋層129的連續層。

第21圖為根據本揭露一些實施例的在第20圖之後的製造階段的截面示意圖。參照第21圖，尤其是第21圖的剖面AA’和剖面BB’，執行諸如濕式蝕刻程序的蝕刻程序，以去除原本覆蓋介電蓋層129的側壁119a、119b以及原本覆蓋圖案化的第二導電層128的第一和第二頂緣150a、150b的暴露出的控制閘極介電層126。如此一來，圖案化的第二導電層128的側壁118a、118b的上部可以從控制閘極介電層126暴露出來。此外，在相同的蝕刻過程中，還可以橫向蝕刻(也稱為回縮)介電蓋層129，直到介電蓋層129的頂表面的面積小於浮置閘極118的底表面的面積，從而暴露出圖案化的第二導電層128的頂部尖端(也包括第一和第二頂緣150a、150b)。從第20圖所示的填充介電層180所形成的閘極間介電層140具有頂表面，此頂表面低於圖案化的第二導電層128的第一和第二頂緣150a、150b。一旦完成第21圖所示的製造階段，介電蓋層129可以被視為第2圖所示的浮置閘極蓋層119，並且圖案化的第二導電層128可以被視為第2圖所示的浮置閘極118。

第22圖為根據本揭露的一些實施例的在第21圖之後的製造階段的截面示意圖。參考第22圖的剖面AA’，第一導電層可以被圖案化以成為選擇閘極120。之後，在選擇閘極120的側面形成至少一個汲極區，例如兩個汲極區106。汲極區106分別設置在第一記憶體單元區110和第二記憶體單元區112中，這兩個記憶體單元區可以在隨後的製程中通過通孔(via)或接點(contact)彼此電耦合。源極區104和汲極區106的摻質和摻雜濃度可以相同或不同。

之後，參考剖面AA’和剖面BB’，共形形成抹除閘極介電層136，以覆蓋圖案化的第二導電層128的頂部尖端(以及頂緣150a、150b)、圖案化的第二導電層128的週邊區域和圖案化的第二導電層128的側壁118a、118b的上部。抹除閘極介電層136亦覆蓋閘極間介電層140的頂表面。

之後，可形成抹除閘極和其它部件，以得到類似於第1圖和第3圖所示結構的非揮發性記憶體元件。

第23圖至第25圖為根據本揭露的一些實施例中製造第3圖的非揮發性記憶體元件的方法的各個製造階段的截面示意圖。在第23圖至第25圖中，剖面AA’、剖面BB’和剖面CC’分別對應於第1圖的剖線A-A’、剖線B-B’和剖線C-C’。此外，由於第23圖至第25圖所示的實施例的製造過程類似於第8圖至第22圖所示的實施例的製造過程，為了簡潔起見，僅描述實施例之間的主要差異。

參考第23圖的剖面AA’、剖面BB’和剖面CC’，在此製造階段形成的結構與第10圖所示的結構相似，主要區別在於，設置在通孔164上方的第二導電層168的頂表面為平坦表面182，無任何凹槽，如第10圖所示。

第24圖為根據本揭露一些實施例的在第23圖之後的製造階段的截面示意圖。參照第24圖，尤其是剖面AA’和剖面BB’，通過在第二導電層上執行回蝕刻製程，在通孔164中形成圖案化的第二導電層128。在該製造階段形成的結構類似於第11圖所示的結構，主要區別在於圖案化的第二導電層128的頂表面141是沒有任何凹槽的平坦表面。因此，圖案化的第二導電層128的頂表面的中心區域144基本上與圖案化的第二導電層128的第一和第二頂緣150a、150b齊平。

第25圖為根據本揭露一些實施例的在第24圖之後的製造階段的截面示意圖。參考第25圖，介電蓋層129被填充到通孔164中，並覆蓋圖案化的第二導電層128的頂表面。介電蓋層129的底表面是平坦表面，沒有任何結構從介電蓋層129的底部向下突出。

之後，可進行與第13-22圖中所述的製程類似的製程和其它製程，以得到類似於第1圖和第3圖所示結構的非揮發性記憶體元件。

第26圖至第31圖為根據本揭露的一些實施例中製造第1圖和第4圖的非揮發性記憶體元件的方法的各個製造階段的截面示意圖。在第26圖至第31圖中，剖面AA’、剖面BB’和剖面CC’分別對應於第1圖的剖線A-A’、剖線B-B’和剖線C-C’。此外，由於第26圖至第31圖所示的實施例的製程類似於第8圖至第22圖所示的實施例的製程，為了簡潔起見，僅描述實施例之間的主要差異。

參考第26圖的剖面AA’、剖面BB’和剖面CC’，在此製造階段形成的結構與第9圖所示的結構相似，主要區別在於第一導電層160的厚度T1實質上等於或大於犧牲層162的厚度T2。

第27圖為根據本揭露一些實施例的在第26圖之後的製造階段的截面示意圖。參考第27圖，圖案化的第二導電層128和介電蓋層129形成在通孔164中，並且介電蓋層129覆蓋圖案化的第二導電層128的頂表面141。在此製造階段形成的結構類似於第12圖所示的結構，主要區別在於介電蓋層129的頂表面和圖案化的第二導電層128的第一和第二頂緣150a、150b之間的垂直距離遠小於第12圖所示的距離。在一些實施例中，介電蓋層129的頂表面和圖案化的第二導電層128的第一和第二頂緣150a、150b之間的距離小於底表面和圖案化的第二導電層128的第一和第二頂緣150a、150b之間的垂直距離的六分之一。

第28圖為根據本揭露一些實施例的在第27圖之後的製造階段的截面示意圖。在此製造階段形成的結構類似於第12圖所示的結構。

參照第28圖的剖面AA’，犧牲層被完全移除，且原本位於相鄰浮置閘極118之間的第一導電層160也被移除。源極區104形成在浮置閘極118之間的襯底200中。

參考第28圖的剖面CC’，圖案化的第二導電層128的相對側壁係完全暴露出，且未被第一導電層160覆蓋。

第29圖為根據本揭露一些實施例的在第28圖之後的製造階段的截面示意圖。在此製造階段形成的結構類似於第20圖所示的結構。

參考第29圖的剖面AA’，控制閘極124形成在相鄰浮置閘極118之間，形成填充介電層180以覆蓋第一導電層160和控制閘極124的頂表面。此外，介電蓋層129的頂表面高於填充介電層180的頂表面。

參見第29圖的剖面CC’，圖案化的第二導電層128的相對側壁被控制閘極124部分覆蓋，填充介電層180覆蓋控制閘極124的頂表面。

第30圖為根據本揭露一些實施例的在第29圖之後的製造階段的截面示意圖。在此製造階段形成的結構類似於第21圖所示的結構。

參照第30圖，尤其是第30圖的剖面AA’和剖面BB’，執行諸如濕法蝕刻程序的蝕刻程序，以移除原本覆蓋介電蓋層129的側壁119a、119b和原本覆蓋圖案化的第二導電層128的第一和第二頂緣150a、150b的控制閘極介電層126。如此一來，圖案化的第二導電層128的側壁118a、118b的上部可以從控制閘極介電層126暴露出來。此外，在同一蝕刻程序中，介電蓋層129也可以被垂直和側向蝕刻，直到介電蓋層129的頂表面低於圖案化的第二導電層128的第一和第二頂緣150a、150b。

為了降低可用作浮置閘極的圖案化的第二導電層128與後續形成的抹除閘極130之間的耦合率，對介電蓋層129頂表面的水平位置進行適當蝕刻，以使僅第一和第二頂緣150a、150b以及圖案化的第二導電層128頂表面的小部分從介電蓋層129中露出(見第30圖的剖面AA’和剖面BB’)。此外，由第29圖所示的填充介電層180形成的介電蓋層129的頂表面高於閘極間介電層140的頂表面。一旦第30圖所示的製造階段完成，介電蓋層129可以被視為第4圖所示的浮置閘極蓋層119，而圖案化的第二導電層128可以被視為第4圖所示的浮置閘極118。

第31圖為根據本揭露一些實施例的在第30圖之後的製造階段的截面示意圖。在此製造階段形成的結構類似於第4圖所示的結構。

參考剖面AA’和剖面BB’，共形形成抹除閘極介電層136，以覆蓋圖案化的第二導電層128的頂部尖端(以及第一和第二頂緣150a、150b)、圖案化的第二導電層128的頂表面的週邊區域和圖案化的第二導電層128的側壁的上部。抹除閘極介電層136亦覆蓋閘極間介電層140的頂表面。然後，形成抹除閘極130以覆蓋第一導電層160、圖案化的第二導電層128、介電蓋層129和控制閘極124。

之後，可進一步圖案化的第一導電層160以得到選擇閘極(未示出)，可通過離子佈植程序進一步形成汲極區(未示出)，還可形成其它部件，以得到類似於第1圖和第4圖所示結構的非揮發性記憶體元件。

第32圖至第34圖為根據本揭露的一些實施例中製造第5圖和第6圖的非揮發性記憶體元件的方法的各個製造階段的截面示意圖。在第32圖至第34圖中，剖面AA’、剖面BB’和剖面CC’分別對應於第5圖的剖線A-A’、剖線B-B’和剖線C-C’。此外，由於第32圖至第34圖所示的實施例的製程類似於第8圖至第22圖所示的實施例的製過程，因此為了簡潔起見，僅描述實施例之間的主要差異。

參考第32圖，此製造階段的結構與第12圖所示製造階段的結構相似。通孔164也形成在包括第一導電層160和犧牲層162的疊層結構中。然而，第32圖中所示的每個通孔164都是沿著Y方向延伸並與一個以上的主動區103重疊的條狀通孔。介電間隙壁122設置在每個通孔164的側壁上，並沿著Y方向延伸。圖案化的第二導電層(未示出)和介電蓋層129填充到通孔164中，並形成沿Y方向延伸的條狀結構。

第33圖為根據本揭露一些實施例的在第32圖之後的製造階段的截面示意圖。參考第33圖，形成沿X方向延伸的蝕刻遮罩192，以覆蓋部分圖案化的第二導電層(未示出)、介電蓋層129、第一導電層160和犧牲層162。然後，執行蝕刻程序以去除未被蝕刻遮罩192保護的層或結構。因此，可截斷包含依次堆疊的圖案化的第二導電層和介電蓋層129的原始條狀結構，從而暴露下面的隔離結構102。

第34圖為根據本揭露的一些實施例的非揮發性記憶體元件中對應於第33圖的剖線A-A’、剖線B-B’和剖線C-C’的截面示意圖。

參考第34圖的剖面AA’，蝕刻遮罩192覆蓋圖案化的第二導電層128、介電蓋層129、第一導電層160和犧牲層162。

參考第34圖的剖面BB’和剖面CC’，圖案化的第二導電層128的頂表面141基本平坦，並覆蓋有介電蓋層129和蝕刻遮罩192。蝕刻遮罩192用於保護下面的層在蝕刻程序中不被蝕刻。因此，當蝕刻程序完成時，未被蝕刻遮罩192覆蓋的層被移除，從而暴露出隔離結構102。

之後，可執行與第13-22圖中所述的製程類似的製程和其它製程，以得到類似於第5圖和第6圖所示結構的非揮發性記憶體元件。

通過使用根據本揭露實施例的非揮發性記憶體元件，可更有效地將儲存在浮置閘極中的電子拉出浮置閘極，因為浮置閘極的一個或多個頂緣可作為電子的傳輸路徑，且從自上而下的視角觀察，頂緣形成平行或封閉的形狀。因此，得以降低所需的抹除電壓，並且提高了已儲存資料的抹除效率。 以上所述僅為本揭露之較佳實施例，凡依本揭露申請專利範圍所做之均等變化與修飾，皆應屬本揭露之涵蓋範圍。

100:非揮發性記憶體元件 102:隔離結構 103:主動區 104:源極區 106:汲極區 110:第一記憶體單元區 112:第二記憶體單元區 114:第三記憶體單元區 116:第四記憶體單元區 118:浮置閘極 118a:第一側壁 118b:第二側壁 119:浮置閘極蓋層 119a,119b:側壁 120:選擇閘極 122:介電間隙壁 124:控制閘極 126,176:控制閘極介電層 127:控制閘極結構 129:介電蓋層 130:抹除閘極 132:浮置閘極介電層 134:閘極介電層 136:抹除閘極介電層 140:閘極間介電層 141:頂表面 142,144:中心區域 150a:第一頂緣 150b:第二頂緣 160:第一導電層 162:犧牲層 164:通孔 166:薄介電層 168:第二導電層 170:凹槽 172,192:蝕刻遮罩 174:開口 178:第三導電層 180:填充介質層 200:襯底 T1,T2:厚度

下列圖式之目的在於使本揭露能更容易地被理解，這些圖式會被併入並構成說明書的一部分。圖式繪示了本揭露的實施例，且連同實施方式的段落以闡述發明之作用原理。 第1圖為根據本揭露一些實施例的非揮發性記憶體元件的俯視示意圖，其中一浮置閘極形成在一第一導電層和一犧牲層的一通孔中，並由一第二導電層製成。 第2圖為根據本揭露一些實施例的非揮發性記憶體元件對應於第1圖中的剖線A-A’、剖線B-B’和剖線C-C’的截面示意圖，其中一浮置閘極包括一具有弧形側壁的凹槽和圍繞該凹槽的頂部尖端。 第3圖為根據本揭露的另一些實施例的非揮發性記憶體元件對應於第1圖中的剖線A-A’、剖線B-B’和剖線C-C’的截面示意圖，其中一浮置閘極包括一平坦的頂表面。 第4圖為根據本揭露的又一些實施例的非揮發性記憶體元件對應於第1圖中的剖線A-A’、剖線B-B’和剖線C-C’的截面示意圖，其中一浮置閘極蓋層具有一降低的高度。 第5圖為根據本揭露的其它實施例的非揮發性記憶體元件的俯視示意圖，其中條狀的第二導電層被填充在第一導電層和犧牲層中的溝槽(也稱為條狀通孔)中，並且條狀的第二導電層被配置為被截斷，以形成分離的浮置閘極。 第6圖為根據本揭露一些實施例的非揮發性記憶體元件對應於第5圖中的剖線A-A’、剖線B-B’和剖線C-C’的截面示意圖，其中一浮置閘極包括一具有弧形側壁的凹槽和圍繞該凹槽的頂部尖端。 第7圖為根據本揭露的另一些實施例的非揮發性記憶體元件對應於第5圖中的剖線A-A’、剖線B-B’和剖線C-C’的截面示意圖，其中一浮置閘極蓋層具有一降低的高度。 第8圖至第22圖為根據本揭露一些實施例製造第1圖與第2圖的非揮發性記憶體元件的方法中不同製造階段的示意圖。 第23圖至第25圖為根據本揭露一些實施例製造第1圖與第3圖的非揮發性記憶體元件的方法中不同製造階段的剖面示意圖。 第26圖至第31圖為根據本揭露一些實施例製造第1圖與第4圖的非揮發性記憶體元件的方法中不同製造階段的剖面示意圖。 第32圖至第34圖為根據本揭露一些實施例製造第5圖與第6圖的非揮發性記憶體元件的方法中不同製造階段的剖面示意圖。

100:非揮發性記憶體元件

102:隔離結構

103:主動區

104:源極區

106:汲極區

110:第一記憶體單元區

112:第二記憶體單元區

114:第三記憶體單元區

116:第四記憶體單元區

118:浮置閘極

119:浮置閘極蓋層

120:選擇閘極

122:介電間隙壁

124:控制閘極

126:控制閘極介電層

127:控制閘極結構

130:抹除閘極

Claims (29)

1. 一種非揮發性記憶體元件，包括至少一個記憶體單元，其中該至少一個記憶體單元包括： 一襯底； 一選擇閘極，設置在該襯底上； 一浮置閘極，設置在該襯底上，並與該選擇閘極側向隔開，其中，當由一自上而下的視角觀察，該浮置閘極包括形成一封閉形狀的複數個頂緣； 一浮置閘極蓋層，設置在該浮置閘極的一頂表面上，其中該浮置閘極蓋層的一頂表面的面積小於該浮置閘極的一底表面的面積； 一抹除閘極，設置在該浮置閘極上，其中該複數個頂緣中的一個或多個被該抹除閘極覆蓋；以及 一控制閘極，被該抹除閘極覆蓋，其中該浮置閘極位於該控制閘極與該選擇閘極之間。
2. 如申請專利範圍第1項所述的非揮發性記憶體元件，其中，該浮置閘極的該複數個頂緣高於該選擇閘極的一頂表面。
3. 如申請專利範圍第1項所述的非揮發性記憶體元件，其中，該浮置閘極進一步包括彼此相對設置的兩個側壁，且該等側壁的每一個均被該選擇閘極部分覆蓋。
4. 如申請專利範圍第3項所述的非揮發性記憶體元件，進一步包括一介電間隙壁，位於該等側壁的其中一個與該選擇閘極之間。
5. 如申請專利範圍第1項所述的非揮發性記憶體元件，進一步包括一閘極間介電層，由一自上而下的視角觀察，其圍繞該浮置閘極，其中該閘極間介電層的一頂表面低於該複數個頂緣。
6. 如申請專利範圍第5項所述的非揮發性記憶體元件，其中，該閘極間介電層覆蓋該選擇閘極的一頂表面以及該控制閘極的一頂表面。
7. 如申請專利範圍第5項所述的非揮發性記憶體元件，進一步包括一抹除閘極介電層，設置於該閘極間介電層上，並覆蓋該選擇閘極的該頂表面以及該控制閘極的該頂表面。
8. 如申請專利範圍第1項所述的非揮發性記憶體元件，其中，該浮置閘極的該頂表面進一步包括一比該複數個頂緣低的中心區域。
9. 如申請專利範圍第8項所述的非揮發性記憶體元件，其中，該浮置閘極包括複數個頂部尖端，由一自上而下的視角觀察，其圍繞該浮置閘極的該頂表面的該中心區域。
10. 如申請專利範圍第9項所述的非揮發性記憶體元件，其中，由一自上而下的視角觀察，該浮置閘極蓋層的最下部被該浮置閘極的該複數個頂部尖端圍繞。
11. 如申請專利範圍第8項所述的非揮發性記憶體元件，其中，該複數個頂緣包括： 兩個彼此相對的第一頂緣，沿第一方向配置；以及 兩個彼此相對的第二頂緣，沿不同於第一方向的第二方向配置， 其中，該等第一頂緣與該等第二頂緣比該浮置閘極的該頂表面的該中心區域高。
12. 如申請專利範圍第1項所述的非揮發性記憶體元件，其中，該至少一個記憶體單元包括一第一記憶體單元與一第二記憶體單元，該第一記憶體單元與該第二記憶體單元的每一個均包括該選擇閘極、該浮置閘極、以及該浮置閘極蓋層，且該非揮發性記憶體元件進一步包括一源極區以及該第一記憶體單元與該第二記憶體單元共用的該控制閘極，且該源極區被該抹除閘極覆蓋。
13. 如申請專利範圍第12項所述的非揮發性記憶體元件，其中，該第一記憶體單元與該第二記憶體單元具有彼此的鏡像。
14. 如申請專利範圍第12項所述的非揮發性記憶體元件，其中，該控制閘極被該抹除閘極覆蓋。
15. 如申請專利範圍第1項所述的非揮發性記憶體元件，其中，該浮置閘極蓋層的該頂表面低於該複數個頂緣中的一個或多個。
16. 如申請專利範圍第15項所述的非揮發性記憶體元件，其中，該浮置閘極蓋層的該頂表面被該抹除閘極覆蓋。
17. 如申請專利範圍第1項所述的非揮發性記憶體元件，其中，所有該複數個頂緣都被該抹除閘極覆蓋，並電連接到該抹除閘極。
18. 一種製造非揮發性記憶體元件的方法，包括： 提供一襯底； 於該襯底上形成一第一導電層與一犧牲層，其中該第一導電層位於該犧牲層與該襯底之間； 形成至少一個通孔，穿透該第一導電層和該犧牲層； 填充一第二導電層至該至少一個通孔中； 蝕刻該第二導電層，以於該至少一個通孔中形成一圖案化的第二導電層，其中該圖案化的第二導電層包括至少一個頂緣； 於該至少一個通孔中形成一介電蓋層，其中該介電蓋層覆蓋該圖案化的第二導電層的一頂表面； 蝕刻該犧牲層，以暴露出部分的該圖案化的第二導電層；以及 蝕刻該介電蓋層直到該介電蓋層的一頂表面的面積小於該圖案化的第二導電層的一底表面的面積。
19. 如申請專利範圍第18項所述的製造非揮發性記憶體元件的方法，進一步包括於該襯底中形成一絕緣結構，其中該絕緣結構包括兩個相對邊緣，且該至少一個通孔延伸超過該絕緣結構的該相對邊緣。
20. 如申請專利範圍第18項所述的製造非揮發性記憶體元件的方法，其中，該圖案化的第二導電層的一頂表面高於該至少一個通孔的一底表面。
21. 如申請專利範圍第20項所述的製造非揮發性記憶體元件的方法，其中，該中心區域低於該至少一個頂緣。
22. 如申請專利範圍第18項所述的製造非揮發性記憶體元件的方法，在填充該第二導電層至該至少一個通孔中之前，進一步包括於該至少一個通孔的側壁上形成一介電間隙壁，其中，從一自上而下的視角觀察，該介電間隙壁形成一封閉形狀。
23. 如申請專利範圍第22項所述的製造非揮發性記憶體元件的方法，進一步包括圖案化該第一導電層與該介電間隙壁。
24. 如申請專利範圍第18項所述的製造非揮發性記憶體元件的方法，在蝕刻該介電蓋層之前，進一步包括： 圖案化該第一導電層，以暴露該圖案化的第二導電層的兩個相對側壁； 形成一控制閘極介電層，以覆蓋該圖案化的第二導電層的該相對側壁與該介電蓋層的一頂表面；以及 於該圖案化的第二導電層的該相對側壁處形成一控制閘極。
25. 如申請專利範圍第24項所述的製造非揮發性記憶體元件的方法，在蝕刻該介電蓋層之前，進一步包括： 於該控制閘極上形成一填充介電層，其中，該填充介電層的一頂表面低於該圖案化的第二導電層的該至少一個頂緣。
26. 如申請專利範圍第25項所述的製造非揮發性記憶體元件的方法，其中，從一自上而下的視角觀察，該填充介電層圍繞該圖案化的第二導電層。
27. 如申請專利範圍第24項所述的製造非揮發性記憶體元件的方法，在蝕刻該介電蓋層之後，進一步包括： 形成一抹除閘極介電層，以覆蓋該至少一個頂緣、該圖案化的第二導電層的該相對側壁、以及該介電蓋層的該頂表面。
28. 如申請專利範圍第18項所述的製造非揮發性記憶體元件的方法，其中，在蝕刻該介電蓋層之後，該介電蓋層的該頂表面低於該至少一個頂緣。
29. 如申請專利範圍第18項所述的製造非揮發性記憶體元件的方法，其中，在蝕刻該犧牲層之前，該圖案化的第二導電層與該介電蓋層形成一條狀結構且沿同一方向延伸，且該方法進一步包括： 形成一蝕刻遮罩，覆蓋部分該圖案化的第二導電層與該介電蓋層；以及 蝕刻從該蝕刻遮罩暴露出的該圖案化的第二導電層與該介電蓋層，因而截斷該條狀結構。