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TWI871731B - 半導體裝置及其製作方法 - Google Patents

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TWI871731B
TWI871731B TW112130344A TW112130344A TWI871731B TW I871731 B TWI871731 B TW I871731B TW 112130344 A TW112130344 A TW 112130344A TW 112130344 A TW112130344 A TW 112130344A TW I871731 B TWI871731 B TW I871731B
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line conductive
tool
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高韻峯
姜慧如
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置包括形成於後段製程區中的非揮發性記憶體結構。非揮發性記憶體結構包括基於介電質的一次性可程式化反熔絲記憶體結構或基於介電質的可變電阻式記憶體。非揮發性記憶體結構藉由修改非揮發性記憶體結構的電阻而被選擇性地程式化，且即使當自半導體裝置移除電源時，也可保留儲存於非揮發性記憶體結構中的資料。

Description

半導體裝置及其製作方法
本揭露有關於一種半導體封裝及其製作方法。
記憶體裝置被用於各種各樣的應用中。記憶體裝置由通常被佈置成由多個列及多個行形成的陣列的多個記憶體單元(memory cell)構成。一種類型的記憶體單元包括動態隨機存取記憶體(dynamic random access memory，DRAM)單元。在一些應用中，由於動態隨機存取記憶體單元相對於例如靜態隨機存取記憶體(static random access memory，SRAM)單元或其他類型的記憶體單元而言成本更低、面積更小且能夠保持更大量的資料，因此可選擇基於動態隨機存取記憶體單元的記憶體裝置，而非基於其他類型的記憶體單元的記憶體裝置。
根據一實施例，一種半導體裝置包括多個後段介電層及非揮發性記憶體結構。非揮發性記憶體結構包括於所述多個後段介電層中。非揮發性記憶體結構包括：閘極結構；通道層，位於閘極結構上方；第一源極/汲極區及第二源極/汲極區，位於通道層上方；第一內連線結構，位於第一源極/汲極區上方且與第一源極/汲極區耦合，其中第一內連線結構與半導體裝置中的位元線導電結構耦合；第二內連線結構，位於第二源極/汲極區上方且與第二源極/汲極區耦合，其中第二內連線結構相鄰於半導體裝置中的選擇線導電結構，且其中所述多個後段介電層中的一個後段介電層的一部分位於第二內連線結構與選擇線導電結構之間。
根據另一實施例，一種半導體裝置的製作方法包括：在半導體裝置中形成字元線導電結構；在字元線導電結構上方形成多個後段製程介電層；在字元線導電結構上方穿過所述多個後段製程介電層形成凹陷部，以藉由凹陷部暴露出字元線導電；在凹陷部中形成半導體裝置的非揮發性記憶體結構的閘極結構，使得閘極結構與字元線導電結構耦合；在閘極結構上方形成非揮發性記憶體結構的第一源極/汲極區及第二源極/汲極區；在第一源極/汲極區上形成第一內連線結構；在第一內連線結構上方形成位元線導電結構，使得位元線導電結構與第一內連線結構實體地耦合，其中位元線導電結構形成於所述多個後段製程介電層中的一個後段製程介電層中；在所述一個後段製程介電層中形成選擇線導電結構；在所述一個後段製程介電層中及第二源極/汲極區上形成第二內連 線結構，其中第二內連線結構被形成為使得第二內連線結構與選擇線導電結構藉由所述一個後段製程介電層間隔開。
根據又一實施例，一種半導體裝置包括多個後段介電層、揮發性記憶體陣列及非揮發性記憶體陣列。揮發性記憶體陣列位於所述多個後段介電層中，且包括多個揮發性記憶體結構。非揮發性記憶體陣列位於所述多個後段介電層中，且包括多個非揮發性記憶體結構。所述多個非揮發性記憶體結構中的一個非揮發性記憶體結構包括與所述多個後段介電層中的一個後段介電層的一部分對應的可程式化電阻式記憶體單元區。
100:環境
102:沉積工具
104:曝光工具
106:顯影工具
108:蝕刻工具
110:平坦化工具
112:鍍覆工具
114:晶圓/晶粒運輸工具
200、700:半導體裝置
202:揮發性記憶體陣列
204:非揮發性記憶體陣列
206:揮發性記憶體結構
208:非揮發性記憶體結構
210、226:閘極結構
212、228:通道層
214、216、230、234:源極/汲極區
218、220、234、236:內連線結構
222、238:位元線導電結構
224:電容器結構
240:選擇線導電結構
242:可程式電阻式記憶體單元區
300、400、500、600:實施方式
302、304、306、308、310、328、402、408、410、508、604、608、706:介電層
312、412:電晶體結構
314、414:字元線導電結構
316、416:襯墊層
318、418:閘極電極
320、420:閘極介電層
322:側壁
324:底表面
326、330:導電層
332:接地導電結構
334:電荷
336:流動路徑
404、406、710、714、718、722、726:介電層
422:電性脈波
502、510、602、610、612:凹陷部
506、606:通道材料層
702:基底
704:鰭結構
708、712、716、720、724:蝕刻終止層
728:磊晶區
730:金屬源極或汲極接觸件
732:閘極
734、736:間隔件
738:源極或汲極內連線
740:閘極內連線
742:閘極接觸件
744、746、752、754:導電結構
748、750:通孔
800:裝置
810:匯流排
820:處理器
830:記憶體
840:輸入組件
850:輸出組件
860:通訊組件
900:製程
910、920、930、940、950、960、970、980、990:方塊
A-A、B-B、C-C:橫截平面
x、y:方向
x-z、y-z:平面
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是其中可實施本揭露闡述的系統及/或方法的實例性環境的示意圖。
圖2是包括本揭露闡述的揮發性記憶體陣列及非揮發性記憶體陣列的實例性半導體裝置的示意圖。
圖3A及圖3B是本揭露闡述的揮發性記憶體陣列的揮發性記憶體結構的實例性實施方式的示意圖。
圖4A至圖4D是本揭露闡述的非揮發性記憶體陣列的非揮 發性記憶體結構的實例性實施方式的示意圖。
圖5A至圖5K是形成本揭露闡述的揮發性記憶體陣列的揮發性記憶體結構的實例性實施方式的示意圖。
圖6A至圖6M是形成本揭露闡述的非揮發性記憶體陣列的非揮發性記憶體結構的實例性實施方式的示意圖。
圖7是本揭露闡述的實例性半導體裝置的示意圖。
圖8是本揭露闡述的一或多個裝置的實例性組件的示意圖。
圖9是與形成本揭露闡述的半導體裝置相關聯的實例性製程的流程示意圖。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵上方或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而非自身指示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本揭露中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於... 上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外也囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本揭露中所使用的空間相對性描述語可同樣相應地進行解釋。
動態隨機存取記憶體(DRAM)記憶體單元是一種類型的揮發性記憶體單元，其通常包括與電容器串聯連接的電晶體。此可被稱為1T-1C(一個電晶體與一個電容器)動態隨機存取記憶體單元。1T-1C動態隨機存取記憶體單元中的電容器藉由選擇性地儲存電荷而用作儲存裝置。可藉由電晶體對電容器進行充電，且可藉由對電容器所儲存的電荷進行放電來感測儲存於電容器中的電荷量。1T-1C動態隨機存取記憶體單元所儲存的邏輯值(例如，「1」值或「0」值)可與電容器所儲存的電荷量對應。
動態隨機存取記憶體單元陣列可實施於半導體裝置的後段區(有時被稱為後段製程(back end of line，BEOL)區)中。周邊電路系統可包括於動態隨機存取記憶體單元陣列之下，且可包括例如感測放大器電路、列解碼器電路、行解碼器電路及/或位址解碼器電路以及其他實例等電路。在動態隨機存取記憶體單元陣列之下包括周邊電路系統(一種可被稱為陣列下電路(circuit under array，CuA)的配置)可使得半導體裝置的水平尺寸能夠相對於假若與動態隨機存取記憶體單元陣列相鄰地及/或在動態隨機存取記 憶體單元陣列周圍包括周邊電路系統的情況而言減小。
儘管動態隨機存取記憶體單元陣列可在半導體裝置的後段區中提供用於快取及其他功能的揮發性記憶體，然而由於動態隨機存取記憶體的揮發性本質，當自半導體裝置移除電源時，動態隨機存取記憶體單元陣列中所儲存的資料會遺失。
在本揭露闡述的一些實施方式中，半導體裝置可包括可形成於半導體裝置的後段製程區中的非揮發性記憶體結構。非揮發性記憶體結構可包括基於介電質的一次性可程式化(one-time programmable，OTP)反熔絲記憶體結構或基於介電質的可變電阻式記憶體(resistive random access memory，ReRAM)以及其他實例。非揮發性記憶體結構可藉由修改非揮發性記憶體結構的電阻而被選擇性地程式化，且即使當自半導體裝置移除電源時，也可保留儲存於非揮發性記憶體結構中的資料。
非揮發性記憶體結構可包括閘極結構、通道區及多個源極/汲極區。第一源極/汲極區可與通道區及對第一源極/汲極區和位元線導電結構進行電性連接的源極/汲極內連線結構電性耦合。第二源極/汲極區可與通道區電性耦合。第二源極/汲極區可被形成為使得第二源極/汲極區不與選擇線導電結構實體地耦合或電性耦合。相反，半導體裝置的後段製程區中的介電層的一部分包括於第二源極/汲極區與選擇線導電結構之間，使得第二源極/汲極區與選擇線導電結構實體地隔離及電性隔離。
介電層的位於第二源極/汲極區與選擇線導電結構之間的 部分用作非揮發性記憶體結構的可程式化電阻式記憶體單元區(programmable resistance-based memory cell region)。可在閘極結構上以脈波方式施加電壓，此使得電流脈波自第一源極/汲極區經由通道區流動至第二源極/汲極區。電流脈波導致電場重複修改介電層的位於第二源極/汲極區與選擇線導電結構之間的部分中的電阻，直至介電層的所述部分崩潰(break down)(在可程式化可變電阻式記憶體實施方式的情形中可逆地崩潰，或者在一次性可程式化反熔絲實施方式的情形中永久地崩潰)並變成自第二源極/汲極區至選擇線導電結構的導電路徑。以此種方式，非揮發性記憶體結構的電阻被修改，藉此使得能夠在非揮發性記憶體結構中選擇性地儲存邏輯值(例如，「0」值或「1」值)。
如本揭露所述，非揮發性記憶體結構可隨揮發性記憶體結構(例如，動態隨機存取記憶體結構)被包括於半導體裝置的後段製程區中，使得可在半導體裝置的後段製程區中實行快取及長期儲存。非揮發性記憶體結構與揮發性記憶體結構可藉由相似的處理技術且在相同的操作中形成，而無附加的遮蔽步驟(masking step)，此可降低形成非揮發性記憶體結構的複雜性，且可導致對半導體裝置的後段處理成本及時間的最小影響。
圖1是其中可實施本揭露闡述的系統及/或方法的實例性環境100的示意圖。如圖1所示，實例性環境100可包括多個半導體處理工具及晶圓/晶粒運輸工具114。所述多個半導體處理工具可包括沉積工具102、曝光工具104、顯影工具106、蝕刻工具 108、平坦化工具110、鍍覆工具112及/或另一種類型的半導體處理工具。實例性環境100中所包括的工具可包括於半導體清潔室、半導體代工廠、半導體處理設施及/或製造設施以及其他實例中。
沉積工具102是包括半導體處理腔室及能夠將各種類型的材料沉積至基底上的一或多個裝置的半導體處理工具。在一些實施方式中，沉積工具102包括能夠在基底(例如晶圓)上沉積光阻層的旋轉塗佈工具。在一些實施方式中，沉積工具102包括化學氣相沉積(chemical vapor deposition，CVD)工具，例如電漿增強型化學氣相沉積(plasma-enhanced CVD，PECVD)工具、高密度電漿化學氣相沉積(high-density plasma CVD，HDP-CVD)工具、亞大氣壓化學氣相沉積(sub-atmospheric CVD，SACVD)工具、低壓化學氣相沉積(low-pressure CVD，LPCVD)工具、原子層沉積(atomic layer deposition，ALD)工具、電漿增強型原子層沉積(plasma-enhanced atomic layer deposition，PEALD)工具或另一種類型的化學氣相沉積工具。在一些實施方式中，沉積工具102包括物理氣相沉積(physical vapor deposition，PVD)工具(例如濺鍍工具或另一種類型的物理氣相沉積工具)。在一些實施方式中，沉積工具102包括磊晶工具，所述磊晶工具被配置成藉由磊晶生長來形成裝置的層及/或區。在一些實施方式中，實例性環境100包括多種類型的沉積工具102。
曝光工具104是能夠將光阻層暴露於輻射源的半導體處理工具，所述輻射源例如為紫外光源(例如，深紫外光源、極紫外 光源及/或類似光源)、x射線源、電子束(electron beam，e-beam)源及/或類似源。曝光工具104可將光阻層暴露於輻射源，以將圖案自光罩轉移至光阻層。圖案可包括用於形成一或多個半導體裝置的一或多個半導體裝置層圖案，可包括用於形成半導體裝置的一或多個結構的圖案，可包括用於對半導體裝置的各個部分進行蝕刻的圖案及/或類似圖案。在一些實施方式中，曝光工具104包括掃描器、步進式曝光機或相似類型的曝光工具。
顯影工具106是能夠使已暴露於輻射源的光阻層顯影以使自曝光工具104轉移至光阻層的圖案顯影的半導體處理工具。在一些實施方式中，顯影工具106藉由移除光阻層的未被暴露出的一些部分而使圖案顯影。在一些實施方式中，顯影工具106藉由移除光阻層的被暴露出的一些部分而使圖案顯影。在一些實施方式中，顯影工具106藉由使用化學顯影劑對光阻層的被暴露出的一些部分或未被暴露出的一些部分進行溶解而使圖案顯影。
蝕刻工具108是能夠對基底、晶圓或半導體裝置的各種類型的材料進行蝕刻的半導體處理工具。舉例而言，蝕刻工具108可包括濕式蝕刻工具、乾式蝕刻工具及/或類似工具。在一些實施方式中，蝕刻工具108包括填充有蝕刻劑的腔室，且將基底放置於腔室中達特定的時間段，以移除基底的一或多個部分的特定量。在一些實施方式中，蝕刻工具108可使用電漿蝕刻或電漿輔助蝕刻來對基底的一或多個部分進行蝕刻，所述電漿蝕刻或電漿輔助蝕刻可能涉及使用離子化氣體對所述一或多個部分進行等向性蝕 刻或定向蝕刻。
平坦化工具110是能夠對晶圓或半導體裝置的各層進行研磨或平坦化的半導體處理工具。舉例而言，平坦化工具110可包括對沉積材料或鍍覆材料的層或表面進行研磨或平坦化的化學機械平坦化(chemical mechanical planarization，CMP)工具及/或另一種類型的平坦化工具。平坦化工具110可利用化學力與機械力(例如，化學蝕刻與自由磨料研磨)的組合來對半導體裝置的表面進行研磨或平坦化。平坦化工具110可結合研磨墊(polishing pad)及定位環(retaining ring)(例如，通常具有較半導體裝置大的直徑)來利用研磨材料料及腐蝕性化學漿料。研磨墊及半導體裝置可藉由動態研磨頭按壓於一起且藉由定位環固持於適當位置。動態研磨頭可利用不同的旋轉軸旋轉，以移除材料並整平半導體裝置的任何不規則形貌，進而使半導體裝置變平或平坦。
鍍覆工具112是能夠利用一或多種金屬對基底(例如，晶圓、半導體裝置及/或類似裝置)或其一部分進行鍍覆的半導體處理工具。舉例而言，鍍覆工具112可包括銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、化合物材料或合金(例如，錫-銀、錫-鉛及/或類似材料)電鍍裝置、及/或用於一或多種其他類型的導電材料、金屬及/或相似類型的材料的電鍍裝置。
晶圓/晶粒運輸工具114包括行動機器人、機械臂、電車或軌道車、高架懸掛式運輸(overhead hoist transport，OHT)系統、自動化物料搬運系統(automated material handling system，AMHS) 及/或被配置成在半導體處理工具(例如沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)之間運輸基底及/或半導體裝置、被配置成在同一半導體處理工具的各處理腔室之間運輸基底及/或半導體裝置、及/或被配置成將基底及/或半導體裝置運輸至其他位置(例如晶圓架、儲存室及/或類似位置)及自其他位置(例如晶圓架、儲存室及/或類似位置)運輸基底及/或半導體裝置的另一種類型的裝置。在一些實施方式中，晶圓/晶粒運輸工具114可為被配置成行進特定路徑及/或可半自主或自主操作的程式化裝置。在一些實施方式中，實例性環境100包括多個晶圓/晶粒運輸工具114。
舉例而言，晶圓/晶粒運輸工具114可包括於集束型工具或包括多個處理腔室的另一種類型的工具中，且可被配置成在所述多個處理腔室之間運輸基底及/或半導體裝置、在處理腔室與緩衝區域之間運輸基底及/或半導體裝置、在處理腔室與介面工具(例如設備前端模組(equipment front end module，EFEM))之間運輸基底及/或半導體裝置、及/或在處理腔室與運輸載體(例如，前開式晶圓傳送盒(front opening unified pod，FOUP))之間運輸基底及/或半導體裝置以及其他實例。在一些實施方式中，晶圓/晶粒運輸工具114可包括於多腔室(或集束型)沉積工具102中，多腔室(或集束型)沉積工具102可包括預清潔處理腔室(例如，用於自基底及/或半導體裝置清潔或移除氧化物、氧化及/或其他類型的污染物或副產物)以及多種類型的沉積處理腔室(例如，用於對不 同類型的材料進行沉積的處理腔室、用於實行不同類型的沉積操作的處理腔室)。在該些實施方式中，如本揭露所述，晶圓/晶粒運輸工具114被配置成在沉積工具102的處理腔室之間運輸基底及/或半導體裝置，而不破壞或移除處理腔室之間及/或沉積工具102中的處理操作之間的真空(或至少局部真空)。
在一些實施方式中，半導體處理工具(例如，沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)中的一或多者及/或晶圓/晶粒運輸工具114可實行本揭露闡述的一或多個半導體處理操作。舉例而言，半導體處理工具(例如，沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)中的一或多者及/或晶圓/晶粒運輸工具114可在半導體裝置中形成字元線導電結構，可在字元線導電結構上方形成多個後段製程介電層，可在字元線導電結構上方穿過所述多個後段製程介電層形成凹陷部以藉由所述凹陷部暴露出字元線導電結構，可在凹陷部中形成半導體裝置的非揮發性記憶體結構的閘極結構，使得閘極結構與字元線導電結構耦合，可在閘極結構上方形成非揮發性記憶體結構的第一源極/汲極區及第二源極/汲極區，可在第一源極/汲極區上形成第一內連線結構，可在第一內連線結構上方形成位元線導電結構，使得位元線導電結構與第一內連線結構實體地耦合，其中位元線導電結構形成於所述多個後段製程介電層中的一個後段製程介電層中，可在後段製程介電層中形成選擇線導電結構，及/或可在後段製程介電層 中及在第二源極/汲極區上形成第二內連線結構，其中第二內連線結構被形成為使得第二內連線結構與選擇線導電結構藉由後段製程介電層間隔開。
作為另一實例，半導體處理工具(例如，沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)中的一或多者及/或晶圓/晶粒運輸工具114可在閘極結構上方形成非揮發性記憶體結構的閘極介電層，可在閘極介電層上方形成非揮發性記憶體結構的通道層，且可在通道層上方形成第一源極/汲極區及第二源極/汲極區。作為另一實例，半導體處理工具(例如，沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)中的一或多者及/或晶圓/晶粒運輸工具114可在所述多個後段製程介電層中形成半導體裝置的揮發性記憶體結構的閘極結構，其中非揮發性記憶體結構的閘極結構與揮發性記憶體結構的閘極結構是在相同的一組半導體處理操作中形成。
作為另一實例，半導體處理工具(例如，沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)中的一或多者及/或晶圓/晶粒運輸工具114可形成半導體裝置的揮發性記憶體結構的第一源極/汲極區及第二源極/汲極區，其中非揮發性記憶體結構的第一源極/汲極區及第二源極/汲極區與揮發性記憶體結構的第一源極/汲極區及第二源極/汲極區是在相同的一組第一半導體處理操作中形成。作為另一實例，半 導體處理工具(例如，沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)中的一或多者及/或晶圓/晶粒運輸工具114可在非揮發性記憶體結構的第一源極/汲極區上形成用於非揮發性記憶體結構的第一內連線結構，其中非揮發性記憶體結構的第一內連線結構與揮發性記憶體結構的第一內連線結構是在相同的一組第二半導體處理操作中形成。作為另一實例，半導體處理工具(例如，沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)中的一或多者及/或晶圓/晶粒運輸工具114可在非揮發性記憶體結構的第二源極/汲極區上形成用於非揮發性記憶體結構的第二內連線結構，其中非揮發性記憶體結構的第二內連線結構與揮發性記憶體結構的第二內連線結構是在相同的一組第三半導體處理操作中形成。
在一些實施方式中，半導體處理工具(例如，沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)中的一或多者及/或晶圓/晶粒運輸工具114可實行本揭露例如結合圖5A至圖5K、圖6A至圖6M及/或圖9以及其他實例闡述的一或多個其他半導體處理操作。
圖1中所示的裝置的數目及佈置是作為一或多個實例提供。實際上，可能存在相較於圖1中所示的裝置而言更多的裝置、更少的裝置、不同的裝置或不同佈置的裝置。此外，圖1中所示的二或更多個裝置可在單一裝置內實施，或者圖1中所示的單一裝 置可被實施為多個分佈式裝置。另外或作為另外一種選擇，實例性環境100的一組裝置(例如，一或多個裝置)可實行被闡述為由實例性環境100的另一組裝置實行的一或多種功能。
圖2是本揭露闡述的實例性半導體裝置200的示意圖。具體而言，圖2示出半導體裝置200的後段區或後段製程區的俯視圖。半導體裝置200包括半導體裝置的實例，例如半導體記憶體裝置、影像感測器裝置(例如，互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)影像感測器(CMOS image sensor，CIS)裝置)、半導體邏輯裝置(例如，處理器、中央處理單元(central processing unit，CPU)、圖形處理單元(graphics processing unit，GPU)、數位訊號處理器(digital signal processor，DSP))、輸入/輸出裝置、特殊應用積體電路(application specific integrated circuit，ASIC)或另一種類型的半導體裝置。在一些實施方式中，半導體裝置200包括前段製程(front end of line，FEOL)區，前段製程區包括與半導體裝置200的後段製程區連接的積體電路系統。
如圖2所示，揮發性記憶體陣列202及非揮發性記憶體陣列204可包括於半導體裝置200的後段區中。在一些實施方式中，揮發性記憶體陣列202及非揮發性記憶體陣列204可藉由位於揮發性記憶體陣列202與非揮發性記憶體陣列204之間的非陣列區實體地隔離及/或電性隔離。揮發性記憶體陣列202及非揮發性記憶體陣列204可包括於半導體裝置200的後段製程區中的一 或多個後段介電層(例如，後段製程介電層)中。
如圖2中進一步所示，揮發性記憶體陣列202可包括位於半導體裝置200的後段介電層中的多個揮發性記憶體結構206。揮發性記憶體結構206可包括動態隨機存取記憶體結構及/或另一種類型的揮發性記憶體結構。非揮發性記憶體陣列204可包括位於半導體裝置200的後段介電層中的多個非揮發性記憶體結構208。非揮發性記憶體結構208可包括可程式化可變電阻式記憶體結構、一次性可程式化反熔絲記憶體結構及/或另一種類型的電阻式非揮發性記憶體結構。
揮發性記憶體陣列202中的揮發性記憶體結構206可包括閘極結構210、位於閘極結構210上方的通道層212以及位於通道層212上方的多個源極/汲極區214及216。閘極結構210、通道層212以及源極/汲極區214及216可對應於揮發性記憶體結構206的電晶體。端視上下文而定，本揭露所使用的源極/汲極區可指代源極區、汲極區或者源極區與汲極區二者。揮發性記憶體結構206可更包括位於源極/汲極區214上方的內連線結構218、位於源極/汲極區216上方的內連線結構220、位於內連線結構218上方的位元線導電結構222以及位於內連線結構220上方的電容器結構224。內連線結構218可將揮發性記憶體結構206的電晶體與位元線導電結構222電性耦合，且內連線結構220可將揮發性記憶體結構206的電晶體與電容器結構224電性耦合。電容器結構224可被配置成選擇性地為揮發性記憶體結構206儲存電荷，從而 使得揮發性記憶體結構206能夠基於儲存於電容器結構224中的電荷量來儲存一或多個邏輯值。電容器結構224可被稱為揮發性記憶體結構206的可程式化電荷式記憶體單元(programmable charge-based memory cell)。
如圖2中進一步所示，揮發性記憶體陣列202中的一或多個位元線導電結構222可在半導體裝置200中在第一方向(例如，x方向)上延伸。揮發性記憶體陣列202中的一或多個閘極結構210可在半導體裝置200中在第二方向(例如，y方向)上延伸，所述第二方向近似正交於第一方向。此使得閘極結構210能夠跨越揮發性記憶體陣列202中的多個揮發性記憶體結構206，且使得單一位元線導電結構222能夠跨越揮發性記憶體陣列202中的多個揮發性記憶體結構206。因此，揮發性記憶體陣列202中的揮發性記憶體結構206可佈置成網格(grid)，且可各自電性耦合至單一閘極結構210及單一位元線導電結構222，此使得揮發性記憶體陣列202中的每一揮發性記憶體結構206能夠藉由閘極結構210與位元線導電結構222的特定組合來存取。
如圖2中進一步所示，揮發性記憶體陣列202中的一或多個通道層212可在半導體裝置200中在第一方向上延伸，且可跨越過多個揮發性記憶體結構206。源極/汲極區214及源極/汲極區216可在第二方向上延伸。在一些實施方式中，每一揮發性記憶體結構206可包括各自的一組源極/汲極區214及216。
如圖2中進一步所示，非揮發性記憶體陣列204中的非 揮發性記憶體結構208可包括閘極結構226、位於閘極結構226上方的通道層228以及位於通道層228上方的多個源極/汲極區230及232。閘極結構226、通道層228以及源極/汲極區230及232可對應於非揮發性記憶體結構208的電晶體。
非揮發性記憶體結構208可更包括位於源極/汲極區230上方的內連線結構234、位於源極/汲極區232上方的內連線結構236、位於內連線結構234上方的位元線導電結構238以及與內連線結構236相鄰的選擇線導電結構240。內連線結構234可將非揮發性記憶體結構208的電晶體與位元線導電結構238電性耦合。
內連線結構236可與非揮發性記憶體陣列204中的選擇線導電結構240間隔開，使得在內連線結構236與選擇線導電結構240之間包括間隙(gap)。所述間隙可包括半導體裝置200的後段製程區中的介電區，且可被配置為非揮發性記憶體結構208的可程式化電阻式記憶體單元區242。
可程式化電阻式記憶體單元區242的電阻可對應於第一邏輯值(例如，「0」值或「1」值)。可將一或多個電性脈波(例如，電流脈波、電壓脈波)提供至可程式化電阻式記憶體單元區242，從而導致在可程式化電阻式記憶體單元區242中形成電場。所述電場使可程式化電阻式記憶體單元區242的介電結構崩潰，從而導致可程式化電阻式記憶體單元區242中的電阻減小。減小的電阻可對應於第二邏輯值。在一些實施方式中，可程式化電阻式記憶體單元區242中的介電質崩潰(dielectric breakdown)可為可逆的 (例如，非永久的)，從而使得非揮發性記憶體結構208能夠作為可變電阻式記憶體結構(例如，可程式化可變電阻式記憶體單元)進行操作。在一些實施方式中，可程式化電阻式記憶體單元區242中的介電質崩潰可為永久的(例如，不可逆的)，從而使得非揮發性記憶體結構208能夠作為一次性可程式化記憶體反熔絲結構進行操作。
如圖2中進一步所示，非揮發性記憶體陣列204中的一或多個位元線導電結構238可在半導體裝置200中在第一方向(例如，x方向)上延伸。非揮發性記憶體陣列204中的一或多個閘極結構226可在半導體裝置200中在第二方向(例如，y方向)上延伸，所述第二方向近似正交於第一方向。此使得閘極結構226能夠跨越非揮發性記憶體陣列204中的多個非揮發性記憶體結構208，且使得單一位元線導電結構238能夠跨越非揮發性記憶體陣列204中的非揮發性記憶體結構208。因此，非揮發性記憶體陣列204中的非揮發性記憶體結構208可佈置成網格，且可各自電性耦合至單一閘極結構226及單一位元線導電結構238，此使得非揮發性記憶體陣列204中的每一非揮發性記憶體結構208能夠藉由閘極結構226與位元線導電結構238的特定組合來存取。
如圖2中進一步所示，非揮發性記憶體陣列204中的一或多個選擇線導電結構240可在半導體裝置200中在第一方向(例如，x方向)上延伸。所述一或多個選擇線導電結構240可與所述一或多個位元線導電結構238近似平行，且可近似正交於所述一 或多個閘極結構226。
如圖2中進一步所示，非揮發性記憶體陣列204中的一或多個通道層228可在半導體裝置200中在第一方向上延伸，且可跨越過多個非揮發性記憶體結構208。源極/汲極區230及源極/汲極區232可在第二方向上延伸。在一些實施方式中，每一非揮發性記憶體結構208可包括其自己的一組源極/汲極區230及232。
如圖2中進一步所示，非揮發性記憶體結構208的內連線結構234與內連線結構236可在第一方向(例如，x方向)與第二方向(例如，y方向)上皆交錯(例如，未對準)。非揮發性記憶體結構208的內連線結構234與內連線結構236在第一方向(例如，x方向)上交錯(例如，未對準)使得內連線結構234能夠與源極/汲極區230耦合且使得內連線結構236能夠與源極/汲極區232耦合。非揮發性記憶體結構208的內連線結構234與內連線結構236在第二方向(例如，y方向)上交錯(例如，未對準)使得內連線結構234而非內連線結構236能夠與位元線導電結構238耦合。
如上所示，圖2是作為實例提供。其他實例可能不同於關於圖2所述者。
圖3A及圖3B是包括於本揭露闡述的半導體裝置中的揮發性記憶體陣列202的揮發性記憶體結構206的實例性實施方式300的示意圖。揮發性記憶體陣列202的揮發性記憶體結構206可包括於半導體裝置(例如，半導體裝置200、圖7所示的半導體裝 置700)的後段區或後段製程區中。
圖3A及圖3B示出揮發性記憶體結構206沿圖2所示的橫截平面A-A的正視圖。換句話說，所述橫截面是沿揮發性記憶體結構206的內連線結構218所連接至的位元線導電結構222而截取，且在圖3A及圖3B的正視圖中，所述橫截面疊加於揮發性記憶體結構206的內連線結構220及電容器結構224上。因此，內連線結構220及電容器結構224未必與位元線導電結構222及內連線結構218位於同一平面中，而是更遠離包括位元線導電結構222及內連線結構218的橫截面的位置。
如圖3A所示，揮發性記憶體陣列202可包括於半導體裝置的一或多個後段層中，所述半導體裝置為例如半導體裝置200及/或半導體裝置700、以及其他實例。後段介電層(例如，後段製程層或後段製程介電層)可包括介電層302(例如，層間介電(interlayer dielectric，ILD)層)、位於介電層302上方及/或介電層302上的介電層304(例如，蝕刻終止層(etch stop layer，ESL))、位於介電層304上方及/或介電層304上的介電層306(例如，另一層間介電層)、位於介電層306上方及/或介電層306上的介電層308(例如，另一蝕刻終止層)、以及位於介電層308上方及/或介電層308上的介電層310(例如，另一層間介電層)、以及其他實例。在一些實施方式中，介電層302至310中的一或多者可包括多個層。舉例而言，介電層310可包括多個層間介電層。
介電層302、306及310可各自包含一或多種低介電常數 介電材料，例如氧化矽(SiOx)、經氟化物摻雜的矽酸鹽玻璃(fluoride-doped silicate glass，FSG)及/或另一低介電常數介電材料。介電層304及308可各自包含一或多種高介電常數介電材料，以相對於介電層302、306及310提供蝕刻選擇性。高介電常數介電材料的實例包括具有較氧化矽的介電常數(近似3.6)大的介電常數的介電材料，例如氧化鋁(AlOx)、碳氮化矽(SiCN)及/或氮化矽(SixNy)、以及其他實例。
揮發性記憶體結構206可包括於半導體裝置的後段介電層中。揮發性記憶體結構206可包括動態隨機存取記憶體結構及/或另一種類型的揮發性記憶體結構。揮發性記憶體結構206可包括電晶體結構312及電容器結構224。電容器結構224可被配置成選擇性地儲存與揮發性記憶體結構206所儲存的邏輯值(例如，「1」值或「0」值)對應的電荷。電晶體結構312可被配置成選擇性地控制對電容器結構224的存取。舉例而言，可啟用電晶體結構312以使得電荷能夠經由電晶體結構312而被提供至電容器結構224。作為另一實例，可禁用電晶體結構312以使得電荷能夠被儲存於電容器結構224中(例如，保留於電容器結構224中)。作為另一實例，可啟用電晶體結構312以實行「讀取」操作，在「讀取」操作中，藉由電晶體結構312對電容器結構224中所儲存的電荷進行放電並對所述電荷進行量測。
揮發性記憶體結構206可與位於電晶體結構312下方及/或之下的介電層302中的字元線導電結構314實體地耦合及/或電 性耦合。字元線導電結構314也可被稱為存取線導電結構、選擇線導電結構、位址線導電結構及/或列線導電結構、以及其他實例。字元線導電結構314可被配置成向電晶體結構312的閘極結構210選擇性地提供電壓或電流，以實行與揮發性記憶體結構206相關聯的存取操作。字元線導電結構314可包括溝渠、通孔、金屬線、金屬化層及/或另一種類型的導電結構。字元線導電結構314可包含一或多種導電材料，例如一或多種金屬、一或多種金屬合金及/或一或多種其他類型的導電材料。實例包括銅(Cu)、鈷(Co)、釕(Ru)、鈦(Ti)、鎢(W)、金(Au)及/或銀(Ag)、以及其他實例。
電晶體結構312的閘極結構210可位於字元線導電結構314上方及/或字元線導電結構314上。具體而言，閘極結構210與字元線導電結構314可直接實體接觸，使得可將電流或電壓自字元線導電結構314直接施加至閘極結構210。閘極結構210也可包括於介電層304及306中。閘極結構210可包括位於閘極結構210的閘極電極318與字元線導電結構314之間的一或多個襯墊層316。閘極電極318可包含多晶矽、一或多種導電材料、一或多種高介電常數材料及/或其組合。襯墊層316可包括黏合襯墊(例如，被包括以促進閘極電極318與介電層304及306之間的黏合的襯墊)、障壁層(例如，被包括以使閘極電極318的材料向介電層304及306中及/或向字元線導電結構314中的擴散減少或最小化的層)、及/或另一種類型的襯墊層。
閘極介電層320可包括於閘極結構210上方及/或閘極結構210上。閘極介電層320可包括於介電層306中。在一些實施方式中，每一電晶體結構312包括單獨的閘極介電層320。在一些實施方式中，揮發性記憶體陣列202中的二或更多個電晶體結構312共享同一閘極介電層320。換句話說，閘極介電層320可延伸過及/或跨越過多個電晶體結構312的閘極結構210。閘極介電層320可包含一或多種介電材料，包括高介電常數材料，例如矽酸鉿(HfOxSi)、矽酸鋯(ZrSiOx)、氧化鉿(HfOx)及/或氧化鋯(ZrOx)、以及其他實例。
在一些實施方式中，每一電晶體結構312可包括位於閘極介電層320上方及/或閘極介電層320上的通道層212。在一些實施方式中，通道層212可延伸過揮發性記憶體陣列202中所包括的多個電晶體結構312的多個閘極結構210。通道層212可包含一或多種半導體材料，例如矽(Si)、鍺(Ge)、經摻雜的矽、經摻雜的鍺、氧化銦鋅(InZnO)、氧化銦錫(InSnO)、氧化銦(InxOy，例如In2O3)、氧化鎵(GaxOy，例如Ga2O3)、氧化銦鎵鋅(InGaZnO)、氧化鋅(ZnO)、鋅氧化鋁(AlxOyZnz，例如Al2O5Zn2)、經鋁摻雜的氧化鋅、氧化鈦(TiOx)、III-V族半導體材料及/或半導體材料的組合(例如，合金或堆疊層)、以及其他實例。此使得能夠基於施加至閘極結構210的電流或電壓而在通道層212中選擇性地形成導電通道。
源極/汲極區214及216可包括於通道層212上方及/或通 道層212上。源極/汲極區214及216可與通道層212電性耦合，使得選擇性地容許電流經由通道層212而在源極/汲極區214與源極/汲極區216之間流動。源極/汲極區214及216可各自包含一或多種半導體材料，例如矽(Si)、鍺(Ge)、經摻雜的矽及/或經摻雜的鍺、以及其他實例。在一些實施方式中，源極/汲極區214及/或216可包括一或多個襯墊層及導電材料(或半導體材料)。所述一或多個襯墊層可包括障壁襯墊(barrier liner)、黏合層及/或另一種類型的襯墊層，所述障壁襯墊被包括以防止材料自導電材料遷移至周圍的介電層中，所述黏合層被包括以促進導電材料與周圍的介電層之間的黏合。導電材料的實例包括銅(Cu)、鈷(Co)、釕(Ru)、鈦(Ti)、鎢(W)、金(Au)及/或銀(Ag)、以及其他實例。襯墊層的實例包括鉭(Ta)、氮化鉭(TaN)、氧化銦(InO)、氮化鎢(WN)、氮化鈦(TiN)及/或另一適合的襯墊層、以及其他實例。
源極/汲極區214及216可分別與內連線結構耦合。舉例而言，源極/汲極區214可與位於源極/汲極區214上方及/或源極/汲極區214上的內連線結構218耦合。內連線結構218可將源極/汲極區214與位元線導電結構222電性耦合。位元線導電結構222也可被稱為行線導電結構。位元線導電結構222可位於內連線結構218上方及/或內連線結構218上，且可被配置成經由電晶體結構312自電容器結構224選擇性地接收電流或向電容器結構224提供電流。
作為另一實例，源極/汲極區216可與位於源極/汲極區216上方及/或源極/汲極區216上的內連線結構220耦合。在圖3A的示意圖中，內連線結構220位於位元線導電結構222的後方且不與位元線導電結構222實體接觸。內連線結構220將源極/汲極區216與電容器結構224電性耦合。
內連線結構218及220以及位元線導電結構222可各自包括通孔、插塞、溝渠、雙鑲嵌結構(dual damascene structure)及/或另一種類型的導電結構。內連線結構218及220以及位元線導電結構222可各自包含一或多種導電材料，例如一或多種金屬、一或多種金屬合金及/或一或多種其他類型的導電材料。實例包括銅(Cu)、鈷(Co)、釕(Ru)、鈦(Ti)、鎢(W)、金(Au)及/或銀(Ag)、以及其他實例。在一些實施方式中，內連線結構218及/或220可包括一或多個襯墊層及導電材料。所述一或多個襯墊層可包括障壁襯墊、黏合層及/或另一種類型的襯墊層，所述障壁襯墊被包括以防止材料自導電材料遷移至周圍的介電層中，所述黏合層被包括以促進導電材料與周圍的介電層之間的黏合。襯墊層的實例包括鉭(Ta)、氮化鉭(TaN)、氧化銦(InO)、氮化鎢(WN)、氮化鈦(TiN)及/或另一適合的襯墊層、以及其他實例。
電容器結構224可包括在電容器結構224的高度與電容器結構224的寬度或臨界尺寸(critical dimension，CD)之間具有相對高深寬比的深溝渠電容器(deep trench capacitor，DTC)結構。電容器結構224可包括側壁322及連接側壁322的底表面324。電 容器結構224可在電容器結構224的底表面324處與內連線結構220耦合。電容器結構224可位於介電層308及310中，電容器結構224的底表面324延伸穿過介電層308，使得底表面324位於介電層308中。
如圖3A進一步所示，電容器結構224可包括多個層，例如位於側壁322及底表面324上方及/或側壁322及底表面324上的導電層326、位於導電層326上方及/或導電層326上的介電層328、以及位於介電層328上方及/或介電層328上的另一導電層330。導電層326及330可對應於電容器結構224的電性導體或電極，而介電層328可對應於電極之間的介電介質，藉此使得電荷能夠基於電極之間的電場而儲存於電容器結構224中。電容器結構224的深溝渠結構使得導電層326及330的表面積能夠增大，而電容器結構224的水平覆蓋區(horizontal footprint)的增大量則最小，此會增大電容器結構224的電容儲存容量。
接地導電結構332可包括於電容器結構224上方及/或電容器結構224上。接地導電結構332可包括通孔、插塞、溝渠、雙鑲嵌結構及/或另一種類型的導電結構。接地導電結構332可被配置為用於揮發性記憶體結構206的電性接地(electrical ground)。接地導電結構332可包含一或多種導電材料，例如一或多種金屬、一或多種金屬合金及/或一或多種其他類型的導電材料。實例包括銅(Cu)、鈷(Co)、釕(Ru)、鈦(Ti)、鎢(W)、金(Au)及/或銀(Ag)、以及其他實例。
圖3B示出揮發性記憶體結構206的實例性操作。如圖3B所示，揮發性記憶體結構206的電容器結構224可選擇性地儲存與由揮發性記憶體結構206儲存的邏輯值對應的電荷334。舉例而言，第一電壓下的電荷334可對應於「1」值，且電容器結構224中不存在電荷334可對應於「0」值下的第二電壓。位元線導電結構222與電容器結構224之間的流動路徑336可使得揮發性記憶體結構206能夠被選擇性地程式化(例如，寫入)、讀取或抹除。
舉例而言，可將電荷334自位元線導電結構222提供至電容器結構224，以將邏輯值寫入至揮發性記憶體結構206。此處，電荷334自位元線導電結構222沿流動路徑336經由內連線結構218、經由源極/汲極區214、經由電晶體結構312的通道層212、經由源極/汲極區216且經由內連線結構220橫穿至電容器結構224。可自字元線導電結構314向閘極結構210施加電流或電壓，以使得電荷334能夠經由通道層212流動。此外，可向位元線導電結構222施加電壓，使得導電層326上的電位相對於導電層330(其被接地至0伏)上的電位更大，以便於經由電晶體結構312對電容器結構224進行充電。
為自揮發性記憶體結構206所儲存的邏輯值進行讀取或抹除所述邏輯值，可自字元線導電結構314向閘極結構210施加電流或電壓，以使得電荷334能夠經由通道層212流動。可自位元線導電結構222移除電壓，使得電荷334自電容器結構224沿流動路徑336經由電晶體結構312流動至位元線導電結構222。
如上所示，圖3A及圖3B是作為實例提供。其他實例可能不同於關於圖3A及圖3B所述者。
圖4A至圖4D是包括於本揭露闡述的半導體裝置中的非揮發性記憶體陣列204的非揮發性記憶體結構208的實例性實施方式400的示意圖。非揮發性記憶體陣列204的非揮發性記憶體結構208可包括於半導體裝置(例如，半導體裝置200、圖7所示的半導體裝置700)的後段區或後段製程區中。
圖4A至圖4D示出非揮發性記憶體結構208沿圖2所示的一或多個橫截平面的剖視圖。舉例而言，圖4A及圖4C示出非揮發性記憶體結構208沿圖2所示的橫截平面B-B的剖視圖。橫截平面B-B可沿圖2所示的x方向延伸，且可被稱為非揮發性記憶體結構208的x剖切圖。因此，圖4A及圖4C示出非揮發性記憶體結構208在x-z平面中的剖視圖。作為另一實例，圖4B及圖4D示出非揮發性記憶體結構208沿圖2所示的橫截平面C-C的剖視圖。橫截平面C-C可沿圖2所示的y方向延伸，且可被稱為非揮發性記憶體結構208的y剖切圖。因此，圖4B及圖4D示出非揮發性記憶體結構208在y-z平面中的剖視圖。
如圖4A所示，非揮發性記憶體陣列204可包括於半導體裝置的一或多個後段層中，所述半導體裝置為例如半導體裝置200及/或半導體裝置700、以及其他實例。在一些實施方式中，非揮發性記憶體陣列204可包括於半導體裝置的與揮發性記憶體陣列202相同的後段層中。後段介電層(例如，後段製程層或後段製程 介電層)可包括介電層402(例如，層間介電層)、位於介電層402上方及/或介電層402上的介電層404(例如，蝕刻終止層)、位於介電層404上方及/或介電層404上的介電層406(例如，另一層間介電層)、位於介電層406上方及/或介電層406上的介電層408(例如，另一蝕刻終止層)、以及位於介電層408上方及/或介電層408上的介電層410(例如，另一層間介電層)、以及其他實例。在一些實施方式中，介電層402至410中的一或多者可包括多個層。舉例而言，介電層410可包括多個層間介電層。介電層402可對應於介電層302(及/或介電層302與介電層402可為相同的介電層)。介電層404可對應於介電層304(及/或介電層304與介電層404可為相同的介電層)。介電層406可對應於介電層306(及/或介電層306與介電層406可為相同的介電層)。介電層408可對應於介電層308(及/或介電層308與介電層408可為相同的介電層)。介電層410可對應於介電層310(及/或介電層310與介電層410可為相同的介電層)。
介電層402、406及410可各自包括一或多種低介電常數介電材料，例如氧化矽(SiOx)、經氟化物摻雜的矽酸鹽玻璃(FSG)及/或另一低介電常數介電材料。介電層404及408可各自包含一或多種高介電常數介電材料，以提供相對於介電層402、406及410的蝕刻選擇性。高介電常數介電材料的實例包括具有較氧化矽的介電常數(近似3.6)大的介電材料的介電材料，例如氧化鋁(AlOx)、碳氮化矽(SiCN)及/或氮化矽(SixNy)、以及其他實例。
非揮發性記憶體結構208可包括於半導體裝置的後段介電層中。非揮發性記憶體結構208可包括可變電阻式記憶體結構、一次性可程式化反熔絲記憶體結構及/或另一種類型的非揮發性記憶體結構。非揮發性記憶體結構208可包括電晶體結構412。電晶體結構412可被配置成選擇性地控制針對非揮發性記憶體結構208的可程式化電阻式記憶體單元區242的電性脈波(例如，電流脈波、電壓脈波)。舉例而言，電晶體結構412可在啟用狀態與禁用狀態之間重複循環，以使得能夠經由電晶體結構412提供多個電性脈波。
非揮發性記憶體結構208可與位於電晶體結構412下方及/或之下的介電層402中的字元線導電結構414實體地耦合及/或電性耦合。字元線導電結構414也可被稱為存取線導電結構、位址線導電結構及/或列線導電結構、以及其他實例。字元線導電結構414可被配置成選擇性地向電晶體結構412的閘極結構226提供電壓或電流，以用於實行與非揮發性記憶體結構208相關聯的存取操作。字元線導電結構414可包括溝渠、通孔、金屬線、金屬化層及/或另一種類型的導電結構。字元線導電結構414可包含一或多種導電材料，例如一或多種金屬、一或多種金屬合金及/或一或多種其他類型的導電材料。實例包括銅(Cu)、鈷(Co)、釕(Ru)、鈦(Ti)、鎢(W)、金(Au)及/或銀(Ag)、以及其他實例。
電晶體結構412的閘極結構226可位於字元線導電結構414上方及/或字元線導電結構414上。具體而言，閘極結構226 與字元線導電結構414可直接實體接觸，使得電流或電壓可自字元線導電結構414直接施加至閘極結構226。閘極結構226可包括於介電層404及406中。閘極結構226可包括位於閘極結構226的閘極電極418與字元線導電結構414之間的一或多個襯墊層416。閘極電極418可包含多晶矽、一或多種導電材料、一或多種高介電常數材料及/或其組合。襯墊層416可包括黏合襯墊(例如，被包括以促進閘極電極418與介電層404及406之間的黏合的襯墊)、障壁層(例如，被包括以使閘極電極418的材料向介電層404及406中及/或向字元線導電結構414中的擴散減少或最小化的層)及/或另一種類型的襯墊層。
閘極介電層420可包括於閘極結構226上方及/或閘極結構226上。閘極介電層420可包括於介電層406中。在一些實施方式中，每一電晶體結構412包括單獨的閘極介電層420。在一些實施方式中，非揮發性記憶體陣列204中的二或更多個電晶體結構412共享同一閘極介電層420。換句話說，閘極介電層420可延伸過及/或跨越過多個電晶體結構412的閘極結構226。閘極介電層420可包含一或多種介電材料，包括高介電常數材料，例如矽酸鉿(HfOxSi)、矽酸鋯(ZrSiOx)、氧化鉿(HfOx)及/或氧化鋯(ZrOx)、以及其他實例。
在一些實施方式中，每一電晶體結構412可包括位於閘極介電層420上方及/或閘極介電層420上的通道層228。在一些實施方式中，通道層228可延伸過非揮發性記憶體陣列204中所 包括的多個電晶體結構412的多個閘極結構226。通道層228可包含一或多種半導體材料，例如矽(Si)、鍺(Ge)、經摻雜的矽、經摻雜的鍺、氧化銦鋅(InZnO)、氧化銦錫(InSnO)、氧化銦(InxOy，例如In2O3)、氧化鎵(GaxOy，例如Ga2O3)、氧化銦鎵鋅(InGaZnO)、氧化鋅(ZnO)、鋅氧化鋁(AlxOyZnz，例如Al2O3Zn2)、經鋁摻雜的氧化鋅、氧化鈦(TiOx)、III-V族半導體材料及/或半導體材料的組合(例如，合金或堆疊層)、以及其他實例。此使得能夠基於施加至閘極結構210的電流或電壓而在通道層228中選擇性地形成導電通道。
源極/汲極區230及232可包括於通道層228上方及/或通道層228上。源極/汲極區230及232可與通道層228電性耦合，使得選擇性地容許電流經由通道層228而在源極/汲極區230與源極/汲極區232之間流動。源極/汲極區230及232可各自包含一或多種半導體材料，例如矽(Si)、鍺(Ge)、經摻雜的矽及/或經摻雜的鍺、以及其他實例。在一些實施方式中，源極/汲極區230及/或232可包括一或多個襯墊層及導電材料(或半導體材料)。所述一或多個襯墊層可包括障壁襯墊、黏合層及/或另一種類型的襯墊層，所述障壁襯墊被包括以防止材料自導電材料遷移至周圍的介電層中，所述黏合層被包括以促進導電材料與周圍的介電層之間的黏合。導電材料的實例包括銅(Cu)、鈷(Co)、釕(Ru)、鈦(Ti)、鎢(W)、金(Au)及/或銀(Ag)、以及其他實例。襯墊層的實例包括鉭(Ta)、氮化鉭(TaN)、氧化銦(InO)、氮化鎢(WN)、氮 化鈦(TiN)及/或另一適合的襯墊層、以及其他實例。
源極/汲極區230及232可分別與內連線結構耦合。舉例而言，且如圖4A所示，源極/汲極區230可與位於源極/汲極區230上方及/或源極/汲極區230上的內連線結構234耦合。內連線結構234可將源極/汲極區230與位元線導電結構238電性耦合。位元線導電結構238也可被稱為行線導電結構。位元線導電結構238可位於內連線結構234上方及/或內連線結構234上，且可被配置成經由電晶體結構412選擇性地向非揮發性記憶體結構208的可程式化電阻式記憶體單元區242提供一或多個電性脈波。如圖4A所示，位元線導電結構238可在半導體裝置中沿x方向延伸。
如圖4B所示，源極/汲極區232可與位於源極/汲極區232上方及/或源極/汲極區232上的內連線結構236耦合。內連線結構236可位於位元線導電結構238與選擇線導電結構240之間。介電層406的一些部分可包括於內連線結構236與位元線導電結構238之間以及內連線結構236與選擇線導電結構240之間，使得內連線結構236與位元線導電結構238及選擇線導電結構240實體地隔離及電性隔離。內連線結構236與選擇線導電結構240之間的實體隔離及電性隔離使得介電層406的位於內連線結構236與選擇線導電結構240之間的部分能夠用作非揮發性記憶體結構208的可程式化電阻式記憶體單元區242。當可程式化電阻式記憶體單元區242處於未經程式化狀態或抹除狀態時，介電層406(例如，氧化物介電材料)的位於內連線結構236與選擇線導電結構240 之間的部分在可程式化電阻式記憶體單元區242中提供電阻(例如，高電阻，例如開路電阻)。介電層406的位於內連線結構236與選擇線導電結構240之間的部分可被修改成當可程式化電阻式記憶體單元區242處於經程式化狀態時減小可程式化電阻式記憶體單元區242中的電阻(例如，低電阻，例如短路電阻)。
在一些實施方式中，內連線結構234及/或236可包括一或多個襯墊層及導電材料。所述一或多個襯墊層可包括障壁襯墊、黏合層及/或另一種類型的襯墊層，所述障壁襯墊被包括以防止材料自導電材料遷移至周圍的介電層中，所述黏合層被包括以促進導電材料與周圍的介電層之間的黏合。襯墊層的實例包括鉭(Ta)、氮化鉭(TaN)、氧化銦(InO)、氮化鎢(WN)、氮化鈦(TiN)及/或另一適合的襯墊層、以及其他實例。
如圖4B進一步所示，內連線結構236的頂表面可位於半導體裝置中相對於位元線導電結構238的頂表面且相對於選擇線導電結構240的頂表面更大的高度處。此使得內連線結構236能夠在與揮發性記憶體陣列202的揮發性記憶體結構206中所包括的內連線結構220相同的一或多組半導體處理操作中形成。內連線結構236可被定位成較位元線導電結構238更靠近選擇線導電結構240。內連線結構236與位元線導電結構238之間的更大間距(spacing)使得介電層406的位於內連線結構236與位元線導電結構238之間的部分能夠在內連線結構236與位元線導電結構238之間提供相對高的電性隔離，此會減少內連線結構236與位元線 導電結構238之間的電流洩漏的量及/或可能性，及/或減少內連線結構236與位元線導電結構238之間的寄生電容的量及/或可能性、以及其他實例。
內連線結構236與選擇線導電結構240之間的較小間距使得介電層406的位於內連線結構236與選擇線導電結構240之間的部分能夠用作可程式化電阻式記憶體單元區242。在一些實施方式中，內連線結構236與選擇線導電結構240之間的距離或間距包括於為近似3奈米至近似15奈米的範圍內。形成內連線結構236及選擇線導電結構240而使得內連線結構236與選擇線導電結構240之間的間距包括於此範圍內會在內連線結構236與選擇線導電結構240之間提供足夠的電阻，同時當可程式化電阻式記憶體單元區242處於經程式化狀態時，仍然使得可程式化電阻式記憶體單元區242能夠被選擇性地程式化以在內連線結構236與選擇線導電結構240之間穿過可程式化電阻式記憶體單元區242形成導電路徑。若內連線結構236與選擇線導電結構240之間的間距處於此範圍之外，則：若所述距離過小，則形成內連線結構236及選擇線導電結構240的製程變化可能導致內連線結構236與選擇線導電結構240之間的電性短路(electrical shorting)；而若所述距離過大(例如，由於需要較高的崩潰電壓來修改可程式化電阻式記憶體單元區242中的電阻)，則可能導致非揮發性記憶體陣列204的較大的功耗及/或電路設計複雜性。然而，所述範圍的其他值也處於本揭露的範圍內。在一些實施方式中，內連線結構 236與選擇線導電結構240之間的間距可基於非揮發性記憶體結構208的一或多個參數來選擇，例如用於製造非揮發性記憶體結構208的半導體處理節點、非揮發性記憶體結構208的目標崩潰電壓、非揮發性記憶體結構208的裝置節距、非揮發性記憶體結構208的操作電壓、及/或另一參數。
內連線結構234及236、位元線導電結構238以及選擇線導電結構240可各自包括通孔、插塞、溝渠、雙鑲嵌結構及/或另一種類型的導電結構。內連線結構234及236、位元線導電結構238以及選擇線導電結構240可各自包含一或多種導電材料，例如一或多種金屬、一或多種金屬合金及/或一或多種其他類型的導電材料。實例包括銅(Cu)、鈷(Co)、釕(Ru)、鈦(Ti)、鎢(W)、金(Au)及/或銀(Ag)、以及其他實例。
圖4C及圖4D示出非揮發性記憶體結構208的實例性操作。所述實例性操作可包括實例性程式化操作或實例性抹除操作。如圖4C所示，可自位元線導電結構經由內連線結構234及源極/汲極區230向電晶體結構412的通道層228提供電性脈波422(例如，電流脈波、電壓脈波)。可自字元線導電結構414向閘極結構226施加電流或電壓，以使得電性脈波422能夠經由通道層228流動至源極/汲極區232。
如圖4D所示，可向位於內連線結構236與選擇線導電結構240之間的可程式化電阻式記憶體單元區242提供電性脈波422。電性脈波422可導致在可程式化電阻式記憶體單元區242中形成 電場，此導致在可程式化電阻式記憶體單元區242中發生介電質崩潰(例如，氧化物崩潰)。介電質崩潰會修改位於內連線結構236與選擇線導電結構240之間的介電層406的介電材料的電阻，此可減小可程式化電阻式記憶體單元區242中的電阻。電性脈波422可以相似的方式重複地施加至可程式化電阻式記憶體單元區242，直至在內連線結構236與選擇線導電結構240之間穿過可程式化電阻式記憶體單元區242形成導電路徑。此可被稱為非揮發性記憶體結構208的經程式化狀態。
在一些實施方式中，可選擇電性脈波422的量值(例如，被稱為崩潰電壓)以使得可程式化電阻式記憶體單元區242中的介電質崩潰能夠為可逆的或永久的。較高的崩潰電壓可用於在可程式化電阻式記憶體單元區242中達成較大量的介電質崩潰，且因此可用於在非揮發性記憶體結構208中實施一次性可程式化反熔絲操作(例如，使得非揮發性記憶體結構208被配置成針對單一程式化操作進行程式化)。較低的崩潰電壓可用於在可程式化電阻式記憶體單元區242中達成較少量的介電質崩潰，且因此可用於在非揮發性記憶體結構208中實施可變電阻式記憶體操作(此使得非揮發性記憶體結構208能夠在多個程式化-抹除循環中重複地進行程式化及抹除)。
為自非揮發性記憶體結構208進行讀取，可自字元線導電結構414向閘極結構226施加電流或電壓，以使得電流能夠自位元線導電結構238經由通道層、經由通道層228、經由可程式化 電阻式記憶體單元區242流動，並流動至選擇線導電結構240。可量測電流以確定可程式化電阻式記憶體單元區242兩端的電壓降(voltage drop)，所述電壓降可基於可程式化電阻式記憶體單元區242的電阻。高電阻可對應於由非揮發性記憶體結構208儲存的第一邏輯值(例如，「0」值或「1」值)，而低電阻可對應於由非揮發性記憶體結構208儲存的第二邏輯值。
如上所示，圖4A至圖4D是作為實例提供。其他實例可能不同於關於圖4A至圖4D所述者。
圖5A至圖5K是形成本揭露闡述的揮發性記憶體陣列202的揮發性記憶體結構206的實例性實施方式500的示意圖。實例性實施方式600可包括用於在本揭露闡述的圖2所示的半導體裝置200及/或圖7的所示半導體裝置700的後段區(例如，後段製程區)中形成揮發性記憶體陣列202的揮發性記憶體結構206的實例性製程。在一些實施方式中，結合圖5A至圖5K闡述的處理操作中的一或多者可由半導體處理工具(例如沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)中的一或多者及/或晶圓/晶粒運輸工具114來實行。在一些實施方式中，結合圖5A至圖5K闡述的處理操作中的一或多者可由圖1中未示出的另一半導體處理工具來實行。在一些實施方式中，結合圖5A至圖5K闡述的處理操作中的一或多者可在半導體裝置的前段處理之後實行。
如圖5A所示，可形成介電層302。沉積工具102可使用 化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術來沉積介電層302。
如圖5A進一步所示，可在揮發性記憶體陣列202中的介電層302中形成字元線導電結構314。在一些實施方式中，使用光阻層中的圖案在介電層302中形成凹陷部。在該些實施方式中，沉積工具102在介電層302上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108基於所述圖案而向介電層302中進行蝕刻以形成凹陷部。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的其餘部分(例如，使用化學剝離劑、電漿灰化及/或另一技術)。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹陷部的替代技術。
沉積工具102及/或鍍覆工具112可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、電鍍技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術在凹陷部中沉積字元線導電結構314。在一些實施方式中，平坦化工具110可在字元線導電結構314被沉積之後實行化學機械平坦化操作以對字元線導電結構314進行平坦化。
如圖5B所示，可在介電層302上方及/或介電層302上 以及字元線導電結構314上方及/或字元線導電結構314上形成介電層304。此外，可在介電層304上方及/或介電層304上形成介電層306(或介電層306的一部分)。沉積工具102可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術來沉積介電層304及介電層306。
如圖5B進一步所示，可在揮發性記憶體陣列202中的介電層304及306中及/或穿過介電層304及306形成凹陷部502。具體而言，凹陷部502可形成於字元線導電結構314上方。凹陷部502可被形成為完全穿過介電層304及306，使得字元線導電結構314的頂表面藉由凹陷部502暴露出。在一些實施方式中，使用光阻層中的圖案在介電層304及306中形成凹陷部502。在該些實施方式中，沉積工具102在介電層306上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108基於所述圖案向介電層304及306中進行蝕刻以形成凹陷部502。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的其餘部分(例如，使用化學剝離劑、電漿灰化及/或另一技術)。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹陷部502的替代技術。
如圖5C所示，可在字元線導電結構314上方在凹陷部 502中形成揮發性記憶體結構206的電晶體結構312的閘極結構210。閘極結構210可直接形成於字元線導電結構314上，使得閘極結構210與字元線導電結構314直接實體接觸及電性耦合。為形成閘極結構210，沉積工具102及/或鍍覆工具112可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、電鍍技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術在凹陷部502中沉積襯墊層316。沉積工具102及/或鍍覆工具112可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、電鍍技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術在凹陷部502中的襯墊層316上方及/或凹陷部502中的襯墊層316上沉積閘極電極318。
如圖5D所示，可在介電層306上方及/或介電層306上以及閘極結構210上方及/或閘極結構210上形成多個層。舉例而言，可在介電層306上方及/或介電層306上以及閘極結構210上方及/或閘極結構210上形成介電層508。作為另一實例，可在介電層508上方及/或介電層508上形成通道材料層506。作為另一實例，可在通道材料層506上方及/或通道材料層506上形成介電層508。沉積工具102可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術來沉積介電層508、通道材料層506及介電層508。
如圖5E進一步所示，可實行一或多個蝕刻操作來移除介電層508的一些部分、通道材料層506的一些部分及/或介電層508的一些部分，以在閘極結構210上方形成電晶體結構312的通道層212及閘極介電層320。閘極介電層320可形成於閘極結構210上，且通道層212可形成於閘極介電層320上。
在一些實施方式中，使用光阻層中的圖案來形成通道層212及閘極介電層320。在該些實施方式中，沉積工具102在介電層508上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108基於所述圖案來蝕刻穿過介電層508、蝕刻穿過通道材料層506及/或蝕刻穿過介電層508。通道材料層506的位於閘極結構210上方的其餘部分對應於通道層212，且介電層508的位於閘極結構210上方的其餘部分對應於閘極介電層320。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的其餘部分(例如，使用化學剝離劑、電漿灰化及/或另一技術)。在一些實施方式中，使用硬罩幕層作為基於圖案形成通道層212及閘極介電層320的替代技術。
如圖5F所示，可在揮發性記憶體陣列202中沉積用於介電層306的附加的介電材料。用於介電層306的附加的介電材料可形成於閘極介電層320上方及/或閘極介電層上及/或通道層212 上方及/或通道層212上。沉積工具102可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術來沉積用於介電層306的附加的介電材料。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作以對介電層306進行平坦化。
如圖5F進一步所示，可在通道層212上方在介電層306中形成凹陷部510，使得通道層212的位於閘極結構210上方的部分藉由凹陷部510暴露出。凹陷部510可被稱為源極/汲極凹陷部。在一些實施方式中，使用光阻層中的圖案在介電層306中形成凹陷部510。在該些實施方式中，沉積工具102在介電層306上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108基於所述圖案向介電層306中進行蝕刻，以形成凹陷部510。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的其餘部分(例如，使用化學剝離劑、電漿灰化及/或另一技術)。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹陷部510的替代技術。
如圖5G所示，可在凹陷部510中形成電晶體結構312的源極/汲極區214及216。源極/汲極區214及216可與通道層212耦合。沉積工具102可使用磊晶技術、化學氣相沉積技術、物理氣 相沉積技術、原子層沉積技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術來沉積源極/汲極區214及216。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作以對源極/汲極區214及216進行平坦化。在一些實施方式中，在形成源極/汲極區214及216之前，在凹陷部510中沉積一或多個襯墊層，以促進介電層306與源極/汲極區214及216之間的黏合，並減少摻雜劑自源極/汲極區214及216擴散至介電層306中。
如圖5H所示，可為介電層306沉積附加的介電材料。沉積工具102可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術來沉積附加的介電材料。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作以對介電層306進行平坦化。
如圖5H進一步所示，可在介電層306中形成內連線結構(例如，源極/汲極接觸件、源極/汲極內連線結構)218。內連線結構218可形成於源極/汲極區214上方及/或源極/汲極區214上，使得內連線結構218與源極/汲極區214實體地耦合及/或電性耦合。
在一些實施方式中，使用光阻層中的圖案在源極/汲極區214上方及/或源極/汲極區214上在介電層306中形成凹陷部。在該些實施方式中，沉積工具102在介電層306上形成光阻層。曝 光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108基於所述圖案向介電層306中進行蝕刻，以形成凹陷部。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的其餘部分(例如，使用化學剝離劑、電漿灰化及/或另一技術)。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹陷部的替代技術。
沉積工具102及/或鍍覆工具112可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、電鍍技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術在凹陷部中沉積內連線結構218。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作以對內連線結構218進行平坦化。在一些實施方式中，在形成內連線結構218之前，在凹陷部中沉積一或多個襯墊層，以促進介電層306與內連線結構218之間的黏合，並減少電子自內連線結構218向介電層306中的遷移。
如圖5I所示，可為介電層306沉積附加的介電材料。沉積工具102可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術來沉積附加的介電材料。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作以 對介電層306進行平坦化。
如圖5I進一步所示，可在介電層306中及/或介電層306上形成揮發性記憶體陣列202的位元線導電結構222。位元線導電結構222可形成於電晶體結構312上方以及內連線結構218上方及/或內連線結構218上，使得內連線結構218與位元線導電結構222耦合。
在一些實施方式中，使用光阻層的圖案在介電層306中形成凹陷部。在該些實施方式中，沉積工具102在介電層306上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108基於所述圖案向介電層306中進行蝕刻以形成凹陷部。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的其餘部分(例如，使用化學剝離劑、電漿灰化及/或另一技術)。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹陷部的替代技術。
沉積工具102及/或鍍覆工具112可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、電鍍技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術在凹陷部中沉積位元線導電結構222。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作以對位元線導電結構222進行平坦化。
如圖5J所示，可為介電層306沉積附加的介電材料。沉積工具102可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術來沉積附加的介電材料。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作以對介電層306進行平坦化。
如圖5J進一步所示，可在介電層306中形成內連線結構(例如，源極/汲極接觸件、源極/汲極內連線)220。內連線結構220可形成於源極/汲極區216上方及/或源極/汲極區216上，使得內連線結構220與源極/汲極區216實體地耦合及/或電性耦合。
在一些實施方式中，使用光阻層中的圖案在源極/汲極區216上方及/或在源極/汲極區216上在介電層306中形成凹陷部，使得源極/汲極區216藉由凹陷部暴露出。在該些實施方式中，沉積工具102在介電層306上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108基於所述圖案向介電層306中進行蝕刻以形成凹陷部。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的其餘部分(例如，使用化學剝離劑、電漿灰化及/或另一技術)。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹陷部的替代技術。
沉積工具102及/或鍍覆工具112可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、電鍍技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術在凹陷部中沉積內連線結構220。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作來對內連線結構220進行圖案化。在一些實施方式中，在形成內連線結構220之前，在凹陷部中沉積一或多個襯墊層，以促進介電層306與內連線結構220之間的黏合，並減少電子自內連線結構220向介電層306中的遷移。
如圖5K所示，可在介電層306上方及/或介電層306上及/或內連線結構220上方及/或內連線結構220上形成介電層308。可在介電層308上方及/或介電層308上形成介電層310。沉積工具102可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術來沉積介電層308及310。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作以對介電層308及/或310進行平坦化。
如圖5K進一步所示，可在揮發性記憶體陣列202的揮發性記憶體結構206中形成電容器結構224。電容器結構224可藉由內連線結構220與電晶體結構312電性耦合。
在一些實施方式中，使用光阻層中的圖案在內連線結構220上方及/或內連線結構220上在介電層308及/或310中形成凹 陷部。在該些實施方式中，沉積工具102在介電層310上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分，以暴露出圖案。蝕刻工具108基於所述圖案向介電層308及310中進行蝕刻，以形成凹陷部。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的其餘部分(例如，使用化學剝離劑、電漿灰化及/或另一技術)。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹陷部的替代技術。
沉積工具102及/或鍍覆工具112可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、電鍍技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術在凹陷部中沉積導電層326、介電層328及導電層330。
在形成電容器結構224之後，可為介電層310沉積附加的介電材料。沉積工具102可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術來沉積附加的介電材料。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作以對介電層310進行平坦化。
如圖5K進一步所示，可在介電層310中形成接地導電結構332。可在電容器結構224上方及/或電容器結構224上形成接地導電結構332，使得接地導電結構332與電容器結構224(例如， 與電容器結構224的導電層330)實體地耦合及/或電性耦合。
在一些實施方式中，使用光阻層中的圖案在介電層310中形成凹陷部。在該些實施方式中，沉積工具102在介電層310上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108基於所述圖案向介電層310中進行蝕刻以形成凹陷部。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的其餘部分(例如，使用化學剝離劑、電漿灰化及/或另一技術)。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹陷部的替代技術。
沉積工具102及/或鍍覆工具112可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、電鍍技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術在凹陷部中沉積接地導電結構332。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作以對接地導電結構332進行平坦化。
如上所示，圖5A至圖5K是作為實例提供。其他實例可能不同於關於圖5A至圖5K所述者。
圖6A至圖6M是形成本揭露闡述的非揮發性記憶體陣列204的非揮發性記憶體結構208的實例性實施方式600的示意圖。實例性實施方式600可包括用於在本揭露闡述的圖2所示的半導 體裝置200及/或圖7所示的半導體裝置700的後段區(例如，後段製程區)中形成非揮發性記憶體陣列204的非揮發性記憶體結構208的實例性製程。在一些實施方式中，結合圖6A至圖6M闡述的處理操作中的一或多者可由半導體處理工具(例如沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)中的一或多者及/或晶圓/晶粒運輸工具114實行。在一些實施方式中，結合圖6A至圖6M闡述的處理操作中的一或多者可由圖1中未示出的另一半導體處理工具來實行。在一些實施方式中，結合圖6A至圖6M闡述的處理操作中的一或多者可在半導體裝置的前段處理之後實行。
如結合圖6A至圖6M更詳細闡述，被實行以形成非揮發性記憶體陣列204的非揮發性記憶體結構208的半導體處理操作中的一或多者可在用於形成揮發性記憶體陣列202的揮發性記憶體結構206的相同的一組半導體處理操作中實行。舉例而言，一或多個微影光罩(lithography mask)或光掩模(reticle)可用於在同一微影操作中對用於形成非揮發性記憶體陣列204的非揮發性記憶體結構208及揮發性記憶體陣列202的揮發性記憶體結構206的各組件的一或多個層進行圖案化。作為另一實例，可在同一蝕刻操作中蝕刻一或多個層以形成非揮發性記憶體陣列204的非揮發性記憶體結構208及揮發性記憶體陣列202的揮發性記憶體結構206的凹陷部或組件。相對於在單獨的處理操作中形成非揮發性記憶體陣列204的非揮發性記憶體結構208及揮發性記憶體陣列202 的揮發性記憶體結構206，對用於形成該些結構的製程的整合會降低形成非揮發性記憶體陣列204的非揮發性記憶體結構208及揮發性記憶體陣列202的揮發性記憶體結構206的成本及複雜性。作為實例，相對於在單獨的處理操作中形成非揮發性記憶體陣列204的非揮發性記憶體結構208及揮發性記憶體陣列202的揮發性記憶體結構206，對用於形成該些結構的製程的整合會減少形成非揮發性記憶體陣列204的非揮發性記憶體結構208及揮發性記憶體陣列202的揮發性記憶體結構206所需的微影光罩的數量。作為另一實例，相對於在單獨的處理操作中形成非揮發性記憶體陣列204的非揮發性記憶體結構208及揮發性記憶體陣列202的揮發性記憶體結構206，對用於形成該些結構的製程的整合會減少形成非揮發性記憶體陣列204的非揮發性記憶體結構208及揮發性記憶體陣列202的揮發性記憶體結構206所需的半導體處理操作的數量。作為實例，對用於形成非揮發性記憶體陣列204的非揮發性記憶體結構208及揮發性記憶體陣列202的揮發性記憶體結構206的製程的整合會節約處理資源及記憶體資源，並降低用於形成非揮發性記憶體陣列204的非揮發性記憶體結構208及揮發性記憶體陣列202的揮發性記憶體結構206的半導體處理工具(例如，沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112及/或晶圓/晶粒運輸工具114)的功耗。
如圖6A所示，可形成介電層402。沉積工具102可使用 化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術來沉積介電層402。在一些實施方式中，介電層302與介電層402在半導體裝置的後段製程區中是同一介電層。
如圖6A進一步所示，可在非揮發性記憶體陣列204中的介電層402中形成字元線導電結構414。在一些實施方式中，使用光阻層中的圖案在介電層402中形成凹陷部。在該些實施方式中，沉積工具102在介電層402上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108基於所述圖案向介電層402中進行蝕刻以形成凹陷部。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的其餘部分(例如，使用化學剝離劑、電漿灰化及/或另一技術)。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹陷部的替代技術。在一些實施方式中，用於字元線導電結構314的凹陷部與用於字元線導電結構414的凹陷部可在相同的一組一或多個半導體處理操作中(例如，在使用相同的光罩或光掩模及/或使用相同的硬罩幕或光阻層的相同的微影操作中、在相同的蝕刻操作中)形成。
沉積工具102及/或鍍覆工具112可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、電鍍技術、以上結合圖 1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術在凹陷部中沉積字元線導電結構414。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作，以在字元線導電結構414被沉積之後對字元線導電結構414進行平坦化。在一些實施方式中，字元線導電結構314與字元線導電結構414在相同的一組一或多個半導體處理操作中(例如，在相同的沉積操作中)沉積。
如圖6B所示，可在介電層402上方及/或介電層402上以及字元線導電結構414上方及/或字元線導電結構414上形成介電層404。此外，可在介電層404上方及/或介電層404上形成介電層406(或介電層406的一部分)。沉積工具102可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術來沉積介電層404及介電層406。在一些實施方式中，介電層304與介電層404在半導體裝置的後段製程區中是同一介電層。在一些實施方式中，介電層306與介電層406在半導體裝置的後段製程區中是同一介電層。
如圖6B中進一步所示，可在非揮發性記憶體陣列204中的介電層404及406中及/或穿過介電層404及406形成凹陷部602。具體而言，凹陷部602可形成於字元線導電結構414上方。凹陷部602可完全穿過介電層404及406形成，使得字元線導電結構414的頂表面藉由凹陷部602暴露出。在一些實施方式中， 使用光阻層中的圖案在介電層404及406中形成凹陷部602。在該些實施方式中，沉積工具102在介電層406上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108基於所述圖案向介電層404及406中進行蝕刻以形成凹陷部602。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的其餘部分(例如，使用化學剝離劑、電漿灰化及/或另一技術)。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹陷部602的替代技術。在一些實施方式中，凹陷部502與凹陷部602是在相同的一組一或多個半導體處理操作中(例如，在使用相同的光罩或光掩模及/或使用相同的硬罩幕或光阻層的相同的微影操作中、在相同的蝕刻操作中)形成。
如圖6C所示，可在字元線導電結構414上方在凹陷部602中形成非揮發性記憶體結構208的閘極結構226。閘極結構226可直接形成於字元線導電結構414上，使得閘極結構226與字元線導電結構414直接實體接觸並電性耦合。為形成閘極結構226，沉積工具102及/或鍍覆工具112可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、電鍍技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術在凹陷部602中沉積襯墊層416。沉積工具102及/或鍍覆工具112可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技 術、電鍍技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術在凹陷部602中在襯墊層416上方及/或襯墊層416上沉積閘極電極418。在一些實施方式中，閘極結構210與閘極結構226是在相同的一組一或多個半導體處理操作中(例如，在相同的沉積操作中)沉積。
如圖6D所示，可在介電層406上方及/或介電層406上以及閘極結構210上方及/或閘極結構210上形成多個層。舉例而言，可在介電層406上方及/或介電層406上以及閘極結構226上方及/或閘極結構226上形成介電層604。作為另一實例，可在介電層604上方及/或介電層604上形成通道材料層606。作為另一實例，可在通道材料層606上方及/或通道材料層606上形成介電層608。沉積工具102可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術來沉積介電層604、通道材料層606及介電層608。在一些實施方式中，介電層508與介電層604是在相同的一組一或多個半導體處理操作中(例如，在相同的沉積操作中)沉積。在一些實施方式中，通道材料層506與通道材料層606是在相同的一組一或多個半導體處理操作中(例如，在相同的沉積操作中)沉積。在一些實施方式中，介電層508與介電層608是在相同的一組一或多個半導體處理操作中(例如，在相同的沉積操作中)沉積。
如圖6E進一步所示，可實行一或多個蝕刻操作以移除介 電層604的一些部分、通道材料層606的一些部分及/或介電層608的一些部分，以在閘極結構226上方形成非揮發性記憶體結構208的通道層228及閘極介電層420。閘極介電層420可形成於閘極結構226上，且通道層228可形成於閘極介電層420上。在一些實施方式中，非揮發性記憶體結構208的通道層228及閘極介電層420是在與揮發性記憶體結構206的通道層212及閘極介電層320相同的一組一或多個半導體處理操作中形成。
在一些實施方式中，使用光阻層中的圖案來形成通道層228及閘極介電層420。在該些實施方式中，沉積工具102在介電層608上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108基於所述圖案來蝕刻穿過介電層608、蝕刻穿過通道材料層606及/或蝕刻穿過介電層604。通道材料層606的位於閘極結構226上方的其餘部分對應於通道層228，且介電層604的位於閘極結構226上方的其餘部分對應於閘極介電層420。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的其餘部分(例如，使用化學剝離劑、電漿灰化及/或另一技術)。在一些實施方式中，使用硬罩幕層作為基於圖案形成通道層228及閘極介電層420的替代技術。
如圖6F所示，可在非揮發性記憶體陣列204中沉積用於 介電層406的附加的介電材料。用於介電層406的附加的介電材料可形成於閘極介電層420上方及/或閘極介電層420上及/或通道層228上方及/或通道層228上。沉積工具102可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術來沉積用於介電層406的附加的介電材料。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作以對介電層406進行平坦化。
如圖6F進一步所示，可在通道層228上方在介電層406中形成凹陷部610，使得通道層228的位於閘極結構226上方的部分藉由凹陷部610暴露出。凹陷部610可被稱為源極/汲極凹陷部。在一些實施方式中，使用光阻層中的圖案在介電層406中形成凹陷部610。在該些實施方式中，沉積工具102在介電層406上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108基於所述圖案向介電層406中進行蝕刻，以形成凹陷部610。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的其餘部分(例如，使用化學剝離劑、電漿灰化及/或另一技術)。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹陷部610的替代技術。在一些實施方式中，凹陷部510與凹陷部610是在相同的一組一或多個半 導體處理操作中(例如，在使用相同的光罩或光掩模及/或使用相同的硬罩幕或光阻層的相同的微影操作中、在相同的蝕刻操作中)形成。
如圖6G所示，可在凹陷部610中形成非揮發性記憶體結構208的源極/汲極區230及232。閘極結構226、通道層228、源極/汲極區230及232以及閘極介電層420可對應於非揮發性記憶體結構208的電晶體結構412。源極/汲極區230及232可與通道層228耦合。沉積工具102可使用磊晶技術、化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術來沉積源極/汲極區230及232。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作以對源極/汲極區230及232進行平坦化。在一些實施方式中，在形成源極/汲極區230及232之前，在凹陷部610中沉積一或多個襯墊層，以促進介電層406與源極/汲極區230及232之間的黏合，並減少摻雜劑自源極/汲極區230及232向介電層406中的擴散。在一些實施方式中，源極/汲極區214及216是在與源極/汲極區230及232相同的一組一或多個半導體處理操作中(例如，在與源極/汲極區230及232相同的沉積操作中)沉積。
如圖6H所示，可為介電層406沉積附加的介電材料。沉積工具102可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、以上結合圖1闡述的另一沉積技術及/或除以上結合 圖1闡述的沉積技術以外的沉積技術來沉積附加的介電材料。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作以對介電層406進行平坦化。
如圖6H進一步所示，可在介電層406中形成內連線結構(例如，源極/汲極接觸件、源極/汲極內連線結構)234。內連線結構234可形成於源極/汲極區230上方及/或源極/汲極區230上，使得內連線結構234與源極/汲極區230實體地耦合及/或電性耦合。在一些實施方式中，內連線結構218是在與內連線結構234相同的一組一或多個半導體處理操作中(例如，在使用相同的光罩或光掩模及/或使用相同的硬罩幕或光阻層的與內連線結構234相同的微影操作中、在與內連線結構234相同的蝕刻操作中、在與內連線結構234相同的沉積操作中)形成。
在一些實施方式中，使用光阻層中的圖案在源極/汲極區230上方及/或源極/汲極區230上在介電層406中形成凹陷部。在該些實施方式中，沉積工具102在介電層406上方形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108基於所述圖案向介電層406中進行蝕刻以形成凹陷部。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的其餘部分(例如，使用化學剝離劑、電漿灰化及/或另一技術)。在一些實施方式中，使用硬罩幕層作為基 於圖案形成凹陷部的替代技術。
沉積工具102及/或鍍覆工具112可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、電鍍技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術在凹陷部中沉積內連線結構234。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作以對內連線結構234進行平坦化。在一些實施方式中，在形成內連線結構234之前在凹陷部中沉積一或多個襯墊層，以促進介電層406與內連線結構234之間的黏合，並減少電子自內連線結構234向介電層406中的遷移。
如圖6I所示，可為介電層406沉積附加的介電材料。沉積工具102可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術來沉積附加的介電材料。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作以對介電層406進行平坦化。
如圖6I進一步所示，可在介電層406中及/或介電層406上形成非揮發性記憶體陣列204的位元線導電結構238。位元線導電結構238可形成於內連線結構234上方及/或內連線結構234上，使得內連線結構234與位元線導電結構238耦合。可在介電層406中及/或介電層406上形成非揮發性記憶體陣列204的選擇線導電結構240。選擇線導電結構240可被形成為在介電層406中相鄰於 位元線導電結構238。在一些實施方式中，位元線導電結構222、位元線導電結構238及選擇線導電結構240是在相同的一組一或多個半導體處理操作中(例如，在使用相同的光罩或光掩模及/或使用相同的硬罩幕或光阻層的相同的微影操作中、在相同的蝕刻操作中、在相同的沉積操作中)形成。
在一些實施方式中，使用光阻層中的圖案在介電層406中形成凹陷部。在該些實施方式中，沉積工具102在介電層406上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108基於所述圖案向介電層406中進行蝕刻以形成凹陷部。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的其餘部分(例如，使用化學剝離劑、電漿灰化及/或另一技術)。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹陷部的替代技術。
沉積工具102及/或鍍覆工具112可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、電鍍技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術在凹陷部中沉積位元線導電結構238。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作以對位元線導電結構238進行平坦化。沉積工具102及/或鍍覆工具112可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、電鍍技術、 以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術在另一凹陷部中沉積選擇線導電結構240。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作以對選擇線導電結構240進行平坦化。
如圖6J所示，可為介電層406沉積附加的介電材料。沉積工具102可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術來沉積附加的介電材料。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作以對介電層406進行平坦化。
如圖6K所示，可形成穿過介電層406並到達源極/汲極區232的凹陷部612，以藉由凹陷部612暴露出源極/汲極區232。凹陷部612可形成於位元線導電結構238與選擇線導電結構240之間。
在一些實施方式中，使用光阻層中的圖案在源極/汲極區232上方及/或源極/汲極區232上在介電層406中形成凹陷部612。在該些實施方式中，沉積工具102在介電層406上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108基於所述圖案向介電層406中進行蝕刻，以形成凹陷部612。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施 方式中，光阻移除工具移除光阻層的其餘部分(例如，使用化學剝離劑、電漿灰化及/或另一技術)。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹陷部612的替代技術。
如圖6L所示，可在介電層406中在凹陷部612中形成內連線結構(例如，源極/汲極接觸件、源極/汲極內連線)236。在一些實施方式中，內連線結構220是在與內連線結構236相同的一組一或多個半導體處理操作中(例如，在使用相同的光罩或光掩模及/或使用相同的硬罩幕或光阻層的與內連線結構236相同的微影操作中、在與內連線結構236相同的蝕刻操作中、在與內連線結構236相同的沉積操作中)形成。內連線結構236可形成於源極/汲極區232上方及/或源極/汲極區232上，使得內連線結構236與源極/汲極區232實體地耦合及/或電性耦合。內連線結構236可被形成為使得內連線結構236包括於位元線導電結構238與選擇線導電結構240之間。此外，內連線結構236可被形成為使得內連線結構236與位元線導電結構238間隔開且與選擇線導電結構240間隔開，使得介電層406的一部分包括於內連線結構236與位元線導電結構238之間，且介電層406的另一部分包括於內連線結構236與選擇線導電結構240之間。內連線結構236可被形成為較位元線導電結構238更靠近選擇線導電結構240。此使得介電層406的位於內連線結構236與選擇線導電結構240之間的部分能夠用作可程式化電阻式記憶體單元區242，且能夠藉由介電層406的位於內連線結構236與位元線導電結構238之間的部分防止內 連線結構236與位元線導電結構238之間的導電橋接(conductive bridging)。
沉積工具102及/或鍍覆工具112可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、電鍍技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術在凹陷部612中沉積內連線結構236。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作以對內連線結構236進行平坦化。在一些實施方式中，在形成內連線結構236之前在凹陷部612中沉積一或多個襯墊層，以促進介電層406與內連線結構236之間的黏合，並減少電子自內連線結構236向介電層406中的遷移。
如圖6M所示，可在介電層406上方及/或介電層406上及/或內連線結構236上方及/或內連線結構236上形成介電層408。可在介電層408上方及/或介電層408上形成介電層410。沉積工具102可使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、以上結合圖1闡述的另一沉積技術及/或除以上結合圖1闡述的沉積技術以外的沉積技術來沉積介電層408及410。在一些實施方式中，平坦化工具110可實行化學機械平坦化操作以對介電層408及/或410進行平坦化。在一些實施方式中，介電層308及310是在與介電層408及410相同的一組一或多個半導體處理操作中(例如，在與介電層408及410相同的沉積操作中)沉積。在一些實施方式中，在形成非揮發性記憶體陣列204的非揮發性 記憶體結構208之後，可隨後實行附加的半導體製程操作，以在揮發性記憶體陣列202的揮發性記憶體結構206中形成電容器結構224及/或接地導電結構332。
如上所示，圖6A至圖6M是作為實例提供。其他實例可能不同於關於圖6A至圖6M所述者。
圖7是本揭露闡述的實例性半導體裝置700的一部分的示意圖。半導體裝置700包括半導體裝置的實例，所述半導體裝置可包括記憶體裝置(例如，靜態隨機存取記憶體、動態隨機存取記憶體)、邏輯裝置、處理器、輸入/輸出裝置或包括一或多個電晶體的另一種類型的半導體裝置。半導體裝置700可包括基底702及形成於基底702中的一或多個鰭結構(fin structure)704。在一些實施方式中，半導體裝置200可由半導體裝置700實施及/或包括於半導體裝置700中。在一些實施方式中，半導體裝置700可由半導體裝置200實施及/或包括於半導體裝置200中。
半導體裝置700包括一或多個堆疊層，所述一或多個堆疊層包括介電層706、蝕刻終止層708、介電層710、蝕刻終止層712、介電層714、蝕刻終止層716、介電層718、蝕刻終止層720、介電層722、蝕刻終止層724及介電層726、以及其他實例。包括介電層706、710、714、718、722及726以對半導體裝置700的各種結構進行電性隔離。介電層706、710、714、718、722及726包含氮化矽(SixNy)、氧化物(例如，氧化矽(SiOx)及/或另一種氧化物材料)、及/或另一種類型的介電材料。蝕刻終止層708、712、 716、720、724包括材料層，所述材料層被配置成容許半導體裝置700的各個部分(或其中包括的層)被選擇性地蝕刻或被保護不被蝕刻，以形成半導體裝置700中所包括的結構中的一或多者。
如圖7進一步所示，半導體裝置700包括多個磊晶區728，所述多個磊晶區728生長及/或以其他方式形成於鰭結構704的一些部分上及/或鰭結構704的所述一些部分周圍。磊晶區728是藉由磊晶生長形成。在一些實施方式中，磊晶區728形成於鰭結構704的凹陷部分中。凹陷部分可藉由鰭結構704的應變源極汲極(strained source drain，SSD)蝕刻及/或另一種類型的蝕刻操作來形成。磊晶區728用作半導體裝置700中所包括的電晶體的源極區或汲極區。
磊晶區728電性連接至半導體裝置700中所包括的電晶體的金屬源極或汲極接觸件730。金屬源極或汲極接觸件(MD或CA)730包含鈷(Co)、釕(Ru)及/或另一種導電或金屬材料。電晶體更包括閘極732(MG)，閘極732(MG)由複晶矽材料、金屬(例如，鎢(W)或另一種金屬)及/或另一種類型的導電材料形成。金屬源極或汲極接觸件730及閘極732藉由一或多個側壁間隔件(包括位於金屬源極或汲極接觸件730的每一側上的間隔件734及位於閘極732的每一側上的間隔件736)電性隔離。間隔件734及736包含氧化矽(SiOx)、氮化矽(SixNy)、碳氧化矽(SiOC)、碳氮氧化矽(SiOCN)及/或另一種適合的材料。在一些實施方式中，自金屬源極或汲極接觸件730的側壁省略間隔件734。
如圖7進一步所示，金屬源極或汲極接觸件730及閘極732電性連接至一或多種類型的內連線。內連線對半導體裝置700的電晶體進行電性連接及/或將電晶體電性連接至半導體裝置700的其他區域及/或組件。在一些實施方式中，內連線將半導體裝置700的前段製程(FEOL)區中的電晶體電性連接至半導體裝置700的後段製程(後段製程)區。
金屬源極或汲極接觸件730電性連接至源極或汲極內連線738(例如，源極/汲極通孔或VD)。閘極732中的一或多者電性連接至閘極內連線740(例如，閘極通孔或VG)。源極或汲極內連線738及閘極內連線740包含導電材料，例如鎢、鈷、釕、銅及/或另一種類型的導電材料。在一些實施方式中，閘極732藉由閘極接觸件742(CB或MP)電性連接至閘極內連線740，以減小閘極732與閘極內連線740之間的接觸電阻。閘極接觸件742包含鎢(W)、鈷(Co)、釕(Ru)、鈦(Ti)、鋁(Al)、銅(Cu)或金(Au)、以及導電材料的其他實例。
如圖7進一步所示，源極或汲極內連線738及閘極內連線740電性連接至多個後段製程層，所述多個後段製程層各自包括一或多個金屬化層及/或通孔。作為實例，源極或汲極內連線738及閘極內連線740可電性連接至包括導電結構744及746的M0金屬化層。M0金屬化層電性連接至包括通孔748及750的V0通孔層。V0通孔層電性連接至包括導電結構752及754的M1金屬化層。在一些實施方式中，半導體裝置700的後段製程層包括將 半導體裝置700連接至封裝的附加金屬化層及/或通孔。
一或多個記憶體陣列(例如，揮發性記憶體陣列202、非揮發性記憶體陣列204)可包括於半導體裝置700的後段製程區中的一或多個層中。在一些實施方式中，揮發性記憶體陣列202的多個揮發性記憶體結構206及/或非揮發性記憶體陣列204的多個非揮發性記憶體結構208可包括於介電層714、介電層718、介電層722及/或蝕刻終止層724、以及其他實例中。揮發性記憶體結構206可在半導體裝置700中被配置用於快取及其他揮發性記憶體功能，而非揮發性記憶體結構208可被配置用於半導體裝置700中的長期儲存、韌體儲存、電路修剪參數儲存(circuit trim parameter storage)、及/或其他非揮發性記憶體功能。在一些實施方式中，揮發性記憶體結構206與非揮發性記憶體結構208可在相同的一組半導體處理操作或所述相同的半導體處理操作的子集中形成，以降低製造半導體裝置700的複雜性。
如上所示，圖7是作為實例提供。其他實例可能不同於關於圖7所述者。
圖8是本揭露闡述的裝置800的實例性組件的示意圖。在一些實施方式中，半導體處理工具(例如沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)中的一或多者及/或晶圓/晶粒運輸工具114可包括一或多個裝置800及/或裝置800的一或多個組件。如圖8所示，裝置800可包括匯流排810、處理器820、記憶體830、輸入組件840、輸 出組件850及/或通訊組件860。
匯流排810可包括使得能夠在裝置800的各組件之間進行有線及/或無線通訊的一或多個組件。匯流排810可將圖8所示二或更多個組件耦合於一起(例如經由操作耦合、通訊耦合、電子耦合及/或電耦合)。舉例而言，匯流排810可包括電性連接部(例如，導線、跡線及/或引線)及/或無線匯流排。處理器820可包括中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位訊號處理器、現場可程式化閘陣列、特殊應用積體電路及/或另一種類型的處理組件。處理器820可以硬體、韌體或硬體與軟體的組合來實施。在一些實施方式中，處理器820可包括一或多個處理器，所述一或多個處理器能夠被程式化以實行本揭露其他處所述的一或多個操作或製程。
記憶體830可包括揮發性及/或非揮發性記憶體。舉例而言，記憶體830可包括隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read only memory，ROM)、硬碟驅動機及/或另一種類型的記憶體(例如，快閃記憶體、磁性記憶體及/或光學記憶體)。記憶體830可包括內部記憶體(例如，RAM、ROM或硬碟驅動機)及/或可移除記憶體(例如，可經由通用串列匯流排連接而移除)。記憶體830可為非暫時性電腦可讀取媒體。記憶體830可儲存與裝置800的操作相關的資訊、一或多個指令及/或軟體(例如，一或多個軟體應用)。在一些實施方式中，記憶體830可包括例如經由匯流排810耦合(例如，通訊耦合)至一或多個處 理器(例如，處理器820)的一或多個記憶體。處理器820與記憶體830之間的通訊耦合可使得處理器820能夠讀取及/或處理儲存於記憶體830中的資訊及/或將資訊儲存於記憶體830中。
輸入組件840可使得裝置800能夠接收輸入，例如使用者輸入及/或所感測的輸入。舉例而言，輸入組件840可包括觸控螢幕、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、全球導航衛星系統感測器、加速度計、陀螺儀及/或致動器。輸出組件850可使得裝置800能夠例如經由顯示器、揚聲器及/或發光二極體來提供輸出。通訊組件860可使得裝置800能夠經由有線連接及/或無線連接而與其他裝置進行通訊。舉例而言，通訊組件860可包括接收器、發射器、收發器、數據機、網路介面卡及/或天線。
裝置800可實行本揭露闡述的一或多個操作或製程。舉例而言，非暫時性電腦可讀取媒體(例如，記憶體830)可儲存一組指令(例如，一或多個指令或碼)以供由處理器820執行。處理器820可執行所述一組指令來實行本揭露闡述的一或多個操作或製程。在一些實施方式中，由一或多個處理器820執行所述一組指令使得所述一或多個處理器820及/或裝置800實行本揭露闡述的一或多個操作或製程。在一些實施方式中，可使用硬體電路(hardware circuitry)代替所述指令或與所述指令進行組合來實行本揭露闡述的一或多個操作或製程。另外或作為另外一種選擇，處理器820可被配置成實行本揭露闡述的一或多個操作或製程。因 此，本揭露闡述的實施方式並不限於硬體電路與軟體的任何特定組合。
圖8所示的組件的數目及佈置是作為實例提供。裝置800可包括相較於圖8所示的組件而言更多的組件、更少的組件、不同的組件或不同佈置的組件。另外或作為另外一種選擇，裝置800的一組組件(例如，一或多個組件)可實行被闡述為由裝置800的另一組組件實行的一或多種功能。
圖9是與形成本揭露闡述的半導體裝置相關聯的實例性製程900的流程示意圖。在一些實施方式中，圖9所示一或多個製程方塊由一或多個半導體處理工具(例如，沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112中的一或多者)實行。另外或作為另外一種選擇，圖9所示一或多個製程方塊可由裝置800的一或多個組件(例如處理器820、記憶體830、輸入組件840、輸出組件850及/或通訊組件860)來實行。
如圖9所示，製程900可包括在半導體裝置中形成字元線導電結構(方塊910)。舉例而言，如本揭露所述，半導體處理工具(例如沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)中的一或多者可在半導體裝置(例如，半導體裝置200、半導體裝置700)中形成字元線導電結構414。
如圖9中進一步所示，製程900可包括在字元線導電結 構上方形成多個後段製程介電層(方塊920)。舉例而言，如本揭露所述，半導體處理工具(例如沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)中的一或多者可在字元線導電結構414上方形成多個後段製程介電層(例如，介電層404、406及/或蝕刻終止層或介電層708至726中的一或多者)。
如圖9進一步所示，製程900可包括在字元線導電結構上方穿過所述多個後段製程介電層形成凹陷部，以藉由凹陷部暴露出字元線導電結構(方塊930)。舉例而言，如本揭露所述，半導體處理工具(例如沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)中的一或多者可在字元線導電結構414上方穿過所述多個後段製程介電層形成凹陷部602，以藉由凹陷部602暴露出字元線導電結構414。
如圖9進一步所示，製程900可包括在凹陷部中形成半導體裝置的非揮發性記憶體結構的閘極結構，使得閘極結構與字元線導電結構耦合(方塊940)。舉例而言，如本揭露所述，半導體處理工具(例如沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)中的一或多者可在凹陷部602中形成半導體裝置的非揮發性記憶體結構208的閘極結構226，使得閘極結構226與字元線導電結構414耦合。
如圖9進一步所示，製程900可包括在閘極結構上方形成非揮發性記憶體結構的第一源極/汲極區及第二源極/汲極區(方 塊950)。舉例而言，如本揭露所述，半導體處理工具(例如沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)中的一或多者可在閘極結構226上方形成非揮發性記憶體結構208的第一源極/汲極區230及第二源極/汲極區232。
如圖9進一步所示，製程900可包括在第一源極/汲極區上形成第一內連線結構(234)(方塊960)。舉例而言，如本揭露所述，半導體處理工具(例如沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)中的一或多者可在第一源極/汲極區230上形成第一內連線結構234。
如圖9進一步所示，製程900可包括在第一內連線結構上方形成位元線導電結構，使得位元線導電結構與第一內連線結構實體地耦合(方塊970)。舉例而言，如本揭露所述，半導體處理工具(例如沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)中的一或多者可在第一內連線結構234上方形成位元線導電結構238，使得位元線導電結構238與第一內連線結構234實體地耦合。在一些實施方式中，位元線導電結構238形成於所述多個後段製程介電層中的一個後段製程介電層(例如，介電層406及/或蝕刻終止層或介電層708至726中的一或多者)中。
如圖9進一步所示，製程900可包括在後段製程介電層中形成選擇線導電結構(方塊980)。舉例而言，如本揭露所述， 半導體處理工具(例如沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)中的一或多者可在後段製程介電層中形成選擇線導電結構240。
如圖9進一步所示，製程900可包括在後段製程介電層中及第二源極/汲極區上形成第二內連線結構(方塊990)。舉例而言，如本揭露所述，半導體處理工具(例如沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110及鍍覆工具112)中的一或多者可在後段製程介電層中及第二源極/汲極區232上形成第二內連線結構236。在一些實施方式中，第二內連線結構236被形成為使得第二內連線結構236與選擇線導電結構240藉由後段製程介電層間隔開。
製程900可包括附加的實施方式，例如以下闡述的及/或結合本揭露其他地方所述的一或多個其他製程而闡述的任何單一實施方式或實施方式的任何組合。
在第一實施方式中，製程900包括在閘極結構226上方形成非揮發性記憶體結構208的閘極介電層420、以及在閘極介電層420上方形成非揮發性記憶體結構208的通道層228，其中形成第一源極/汲極區230及第二源極/汲極區232包括在通道層228上方形成第一源極/汲極區230及第二源極/汲極區232。
在第二實施方式中，單獨地或與第一實施方式組合地，形成第二內連線結構236包括在形成位元線導電結構238之後及形成選擇線導電結構240之後形成第二內連線結構236。
在第三實施方式中，單獨地或與第一實施方式及第二實施方式中的一或多者組合地，形成第二內連線結構236包括在位元線導電結構238與選擇線導電結構240之間形成第二內連線結構236。
在第四實施方式中，單獨地或與第一實施方式至第三實施方式中的一或多者組合地，製程900包括在所述多個後段製程介電層中形成半導體裝置的揮發性記憶體結構206的閘極結構210，其中非揮發性記憶體結構208的閘極結構226與揮發性記憶體結構206的閘極結構210在相同的一組半導體處理操作中形成。
在第五實施方式中，單獨地或與第一實施方式至第四實施方式中的一或多者組合地，製程900包括：形成半導體裝置的揮發性記憶體結構206的第一源極/汲極區214及第二源極/汲極區216，其中非揮發性記憶體結構208的第一源極/汲極區230及第二源極/汲極區232與揮發性記憶體結構的第一源極/汲極區214及第二源極/汲極區216是在相同的一組第一半導體處理操作中形成；在揮發性記憶體結構206的第一源極/汲極區214上形成非揮發性記憶體結構的第一內連線結構218，其中非揮發性記憶體結構208的第一內連線結構234與揮發性記憶體結構206的第一內連線結構218是在相同的一組第二半導體處理操作中形成；以及在揮發性記憶體結構206的第二源極/汲極區216上形成用於揮發性記憶體結構206的第二內連線結構220，其中非揮發性記憶體結構208的第二內連線結構236與揮發性記憶體結構206的第二內連線結 構220是在相同的一組第三半導體處理操作中形成。
儘管圖9示出製程900的實例性方塊，然而在一些實施方式中，製程900包括相較於圖9中所繪示的方塊而言更多的方塊、更少的方塊、不同的方塊或不同佈置的方塊。另外或作為另外一種選擇，製程900的方塊中的二或更多者可並行地實行。
以此種方式，半導體裝置可包括可形成於半導體裝置的後段製程區中的非揮發性記憶體結構。非揮發性記憶體結構可包括基於介電質的一次性可程式化反熔絲記憶體結構或基於介電質的可變電阻式記憶體以及其他實例。非揮發性記憶體結構可藉由修改非揮發性記憶體結構的電阻而被選擇性地程式化，且即使當自半導體裝置移除電源時，也可保留儲存於非揮發性記憶體結構中的資料。
如以上更詳細闡述，本揭露闡述的一些實施方式提供一種半導體裝置。所述半導體裝置包括多個後段介電層。所述半導體裝置包括非揮發性記憶體結構，所述非揮發性記憶體結構包括於所述多個後段介電層中，所述非揮發性記憶體結構包括：閘極結構；通道層，位於閘極結構上方；第一源極/汲極區及第二源極/汲極區，位於通道層上方；第一內連線結構，位於第一源極/汲極區上方且與第一源極/汲極區耦合，其中第一內連線結構與半導體裝置中的位元線導電結構耦合；第二內連線結構，位於第二源極/汲極區上方且與第二源極/汲極區耦合，其中第二內連線結構相鄰於半導體裝置中的選擇線導電結構，且其中所述多個後段介電層中 的一個後段介電層的一部分位於第二內連線結構與選擇線導電結構之間。在一實施例中，非揮發性記憶體結構是可變電阻式記憶體結構，且所述多個後段介電層中的一個後段介電層的位於第二內連線結構與選擇線導電結構之間的所述部分對應於可變電阻式記憶體結構的可程式化可變電阻式記憶體單元。在一實施例中，非揮發性記憶體結構是一次性可程式化反熔絲記憶體結構，且所述多個後段介電層中的一個後段介電層的位於第二內連線結構與選擇線導電結構之間的所述部分對應於一次性可程式化反熔絲記憶體結構的一次性可程式化反熔絲。在一實施例中，所述多個後段介電層中的一個後段介電層的位於第二內連線結構與選擇線導電結構之間的所述部分包含氧化物介電材料。在一實施例中，第二內連線結構的頂表面在第一內連線結構的頂表面上方延伸。在一實施例中，第二內連線結構的頂表面在位元線導電結構的頂表面上方延伸。在一實施例中，第二內連線結構的頂表面在選擇線導電結構的頂表面上方延伸。在一實施例中，第一源極/汲極區與第二源極/汲極區皆在半導體裝置的俯視圖中在第一方向上延伸；位元線導電結構與選擇線導電結構皆在半導體裝置的俯視圖中在第二方向上延伸，第二方向正交於第一方向；第一內連線結構與第二內連線結構在半導體裝置的俯視圖中在第一方向與第二方向上皆交錯。在一實施例中，所述多個後段介電層中的一個後段介電層的所述部分在半導體裝置的俯視圖中在第一方向上位於第二內連線結構與選擇線導電結構之間。
如以上所更詳細闡述，本揭露闡述的一些實施方式提供一種方法。所述方法包括在半導體裝置中形成字元線導電結構。所述方法包括在字元線導電結構上方形成多個後段製程介電層。所述方法包括在字元線導電結構上方穿過所述多個後段製程介電層形成凹陷部，以藉由凹陷部暴露出字元線導電結構。所述方法包括在凹陷部中形成半導體裝置的非揮發性記憶體結構的閘極結構，使得閘極結構與字元線導電結構耦合。所述方法包括在閘極結構上方形成非揮發性記憶體結構的第一源極/汲極區及第二源極/汲極區。所述方法包括在第一源極/汲極區上形成第一內連線結構。所述方法包括在第一內連線結構上方形成位元線導電結構，使得位元線導電結構與第一內連線結構實體地耦合，其中位元線導電結構形成於所述多個後段製程介電層中的一個後段製程介電層中。所述方法包括在所述一個後段製程介電層中形成選擇線導電結構。所述方法包括在所述一個後段製程介電層中及第二源極/汲極區上形成第二內連線結構，其中第二內連線結構被形成為使得第二內連線結構與選擇線導電結構藉由所述一個後段製程介電層間隔開。在一實施例中，所述方法更包括：在閘極結構上方形成非揮發性記憶體結構的閘極介電層；在閘極介電層上方形成非揮發性記憶體結構的通道層，其中形成第一源極/汲極區及第二源極/汲極區包括：在通道層上方形成第一源極/汲極區及第二源極/汲極區。在一實施例中，形成第二內連線結構包括：在形成位元線導電結構之後及形成選擇線導電結構之後，形成第二內連線結構。在一實施例中，形 成第二內連線結構包括：在位元線導電結構與選擇線導電結構之間形成第二內連線結構。在一實施例中，所述方法更包括：在所述多個後段製程介電層中形成半導體裝置的揮發性記憶體結構的閘極結構，其中非揮發性記憶體結構的閘極結構與揮發性記憶體結構的閘極結構是在相同的一組半導體處理操作中形成。在一實施例中，所述方法更包括：形成半導體裝置的揮發性記憶體結構的第一源極/汲極區及第二源極/汲極區，其中非揮發性記憶體結構的第一源極/汲極區及第二源極/汲極區與揮發性記憶體結構的第一源極/汲極區及第二源極/汲極區是在相同的一組第一半導體處理操作中形成；在揮發性記憶體結構的第一源極/汲極區上形成用於揮發性記憶體結構的第一內連線結構，其中非揮發性記憶體結構的第一內連線結構與揮發性記憶體結構的第一內連線結構是在相同的一組第二半導體處理操作中形成；在揮發性記憶體結構的第二源極/汲極區上形成用於揮發性記憶體結構的第二內連線結構，其中非揮發性記憶體結構的第二內連線結構與揮發性記憶體結構的第二內連線結構是在相同的一組第三半導體處理操作中形成。
如以上所更詳細闡述，本揭露闡述的一些實施方式提供一種半導體裝置。所述半導體裝置包括多個後段介電層。所述半導體裝置包括位於所述多個後段介電層中的揮發性記憶體陣列，所述揮發性記憶體陣列包括多個揮發性記憶體結構。所述半導體裝置包括位於所述多個後段介電層中的非揮發性記憶體陣列，所述非揮發性記憶體陣列包括多個非揮發性記憶體結構，其中所述多 個非揮發性記憶體結構中的一個非揮發性記憶體結構包括與所述多個後段介電層中的一個後段介電層的一部分對應的可程式化電阻式記憶體單元區。在一實施例中，所述多個揮發性記憶體結構中的一個揮發性記憶體結構包括深溝渠電容器結構，深溝渠電容器結構被配置成選擇性地為所述多個揮發性記憶體結構中的一個揮發性記憶體結構儲存電荷，其中可程式化電阻式記憶體單元區被配置成藉由修改可程式化電阻式記憶體單元區中的電阻而被選擇性地程式化。在一實施例中，可程式化電阻式記憶體單元區被配置成被程式化達多個程式化-抹除循環。在一實施例中，可程式化電阻式記憶體單元區被配置成針對單一程式化操作進行程式化。在一實施例中，所述多個揮發性記憶體結構中的一個揮發性記憶體結構被配置成向可程式化電阻式記憶體單元區提供多個電流脈波，以修改可程式化電阻式記憶體單元區中的電阻。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本揭露所介紹的實施例相同的目的及/或達成與本揭露所介紹的實施例相同的優點。熟習此項技術者也應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本揭露作出各種改變、替代及變更。
200:半導體裝置 202:揮發性記憶體陣列 204:非揮發性記憶體陣列 206:揮發性記憶體結構 208:非揮發性記憶體結構 210、226:閘極結構 212、228:通道層 214、216、230、232:源極/汲極區 218、220、234、236:內連線結構 222、238:位元線導電結構 224:電容器結構 240:選擇線導電結構 242:可程式電阻式記憶體單元區 A-A、B-B、C-C:橫截平面 x、y:方向

Claims (10)

  1. 一種半導體裝置，包括：多個後段介電層；以及非揮發性記憶體結構，包括於所述多個後段介電層中，包括：閘極結構；通道層，位於所述閘極結構上方；第一源極/汲極區及第二源極/汲極區，位於所述通道層上方；第一內連線結構，位於所述第一源極/汲極區上方且與所述第一源極/汲極區耦合，其中所述第一內連線結構與所述半導體裝置中的位元線導電結構耦合；以及第二內連線結構，位於所述第二源極/汲極區上方且與所述第二源極/汲極區耦合，其中所述第二內連線結構相鄰於所述半導體裝置中的選擇線導電結構，且其中所述多個後段介電層中的一者的一部分位於所述第二內連線結構與所述選擇線導電結構之間。
  2. 如請求項1所述的半導體裝置，其中所述非揮發性記憶體結構是可變電阻式記憶體結構；並且其中所述多個後段介電層中的一者的位於所述第二內連線結構與所述選擇線導電結構之間的所述部分對應於所述可變電阻式 記憶體結構的可程式化可變電阻式記憶體單元。
  3. 如請求項1所述的半導體裝置，其中所述非揮發性記憶體結構是一次性可程式化反熔絲記憶體結構；並且其中所述多個後段介電層中的一者的位於所述第二內連線結構與所述選擇線導電結構之間的所述部分對應於所述一次性可程式化反熔絲記憶體結構的一次性可程式化反熔絲。
  4. 如請求項1所述的半導體裝置，其中所述多個後段介電層中的一者的位於所述第二內連線結構與所述選擇線導電結構之間的所述部分包含氧化物介電材料。
  5. 如請求項1所述的半導體裝置，其中所述第一源極/汲極區與所述第二源極/汲極區皆在所述半導體裝置的俯視圖中在第一方向上延伸；其中所述位元線導電結構與所述選擇線導電結構皆在所述半導體裝置的所述俯視圖中在第二方向上延伸，所述第二方向正交於所述第一方向；並且其中所述第一內連線結構與所述第二內連線結構在所述半導體裝置的所述俯視圖中在所述第一方向與所述第二方向上皆交錯。
  6. 如請求項5所述的半導體裝置，其中所述多個後段介電層中的一者的所述部分在所述半導體裝置的所述俯視圖中在所述第一方向上位於所述第二內連線結構與所述選擇線導電結構之間。
  7. 一種半導體裝置的製作方法，包括： 在半導體裝置中形成字元線導電結構；在所述字元線導電結構上方形成多個後段製程介電層；在所述字元線導電結構上方穿過所述多個後段製程介電層形成凹陷部，以藉由所述凹陷部暴露出所述字元線導電結構；在所述凹陷部中形成所述半導體裝置的非揮發性記憶體結構的閘極結構，使得所述閘極結構與所述字元線導電結構耦合；在所述閘極結構上方形成所述非揮發性記憶體結構的第一源極/汲極區及第二源極/汲極區；在所述第一源極/汲極區上形成第一內連線結構；在所述第一內連線結構上方形成位元線導電結構，使得所述位元線導電結構與所述第一內連線結構實體地耦合，其中所述位元線導電結構形成於所述多個後段製程介電層中的一者中；以及在所述多個後段製程介電層中的一者中形成選擇線導電結構；以及在所述多個後段製程介電層中的一者中及所述第二源極/汲極區上形成第二內連線結構，其中所述第二內連線結構被形成為使得所述第二內連線結構與所述選擇線導電結構藉由所述多個後段製程介電層中的一者間隔開。
  8. 如請求項7所述的半導體裝置的製作方法，更包括：形成所述半導體裝置的揮發性記憶體結構的第一源極/汲極 區及第二源極/汲極區，其中所述非揮發性記憶體結構的所述第一源極/汲極區及所述第二源極/汲極區與所述揮發性記憶體結構的所述第一源極/汲極區及所述第二源極/汲極區是在相同的一組第一半導體處理操作中形成；在所述揮發性記憶體結構的所述第一源極/汲極區上形成用於所述揮發性記憶體結構的第一內連線結構，其中所述非揮發性記憶體結構的所述第一內連線結構與所述揮發性記憶體結構的所述第一內連線結構是在相同的一組第二半導體處理操作中形成；以及在所述揮發性記憶體結構的所述第二源極/汲極區上形成用於所述揮發性記憶體結構的第二內連線結構，其中所述非揮發性記憶體結構的所述第二內連線結構與所述揮發性記憶體結構的所述第二內連線結構是在相同的一組第三半導體處理操作中形成。
  9. 一種半導體裝置，包括：多個後段介電層；揮發性記憶體陣列，位於所述多個後段介電層中，包括多個揮發性記憶體結構；以及非揮發性記憶體陣列，位於所述多個後段介電層中，包括多個非揮發性記憶體結構，其中所述多個非揮發性記憶體結構中的一者包括： 閘極結構；通道層，位於所述閘極結構上方；第一源極/汲極區及第二源極/汲極區，位於所述通道層上方；第一內連線結構，位於所述第一源極/汲極區上方且與所述第一源極/汲極區耦合，其中所述第一內連線結構與所述半導體裝置中的位元線導電結構耦合；第二內連線結構，位於所述第二源極/汲極區上方且與所述第二源極/汲極區耦合，其中所述第二內連線結構相鄰於所述半導體裝置中的選擇線導電結構；以及可程式化電阻式記憶體單元區，由所述多個後段介電層中的一者的位於所述第二內連線結構與所述選擇線導電結構之間的一部分所形成。
  10. 如請求項9所述的半導體裝置，其中所述多個揮發性記憶體結構中的一者包括深溝渠電容器結構，所述深溝渠電容器結構被配置成選擇性地為所述多個揮發性記憶體結構中的一者儲存電荷；並且其中所述可程式化電阻式記憶體單元區被配置成藉由修改所述可程式化電阻式記憶體單元區中的電阻而被選擇性地程式化。
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