TWI875864B - 半導體裝置及製造半導體裝置的方法 - Google Patents

Abstract

在一個實例中，一種半導體結構或裝置包括：基板，所述基板包括導電結構，所述導電結構具有頂側和在所述導電結構的所述頂側上的第一屏蔽端子；電子組件，所述電子組件處於所述導電結構的所述頂側上；封裝體，所述封裝體處於所述導電結構的所述頂側上並且接觸所述電子組件的一側；屏蔽件，所述屏蔽件處於所述封裝體的頂側和所述封裝體的側面上；以及屏蔽互連件，所述屏蔽互連件將所述屏蔽件耦接到所述導電結構的所述第一屏蔽端子。本文中還公開了其它實例和相關方法。

Description

半導體裝置及製造半導體裝置的方法

本公開總體上涉及電子裝置，並且更具體地，涉及半導體裝置和用於製造半導體裝置的方法。

現有的半導體封裝和用於形成半導體封裝的方法是不足的，例如，從而造成成本過多、可靠性降低、性能相對較低或封裝大小太大。對於本領域的技術人員來說，通過將常規和傳統方法與本公開進行比較並且參考附圖，此類方法的另外的局限性和缺點將變得顯而易見。

在一個具體實例中，本發明提供一種半導體結構，其包括：基板，所述基板包括導電結構，所述導電結構具有頂側和在所述導電結構的所述頂側上的第一屏蔽端子；電子組件，所述電子組件處於所述導電結構的所述頂側上；封裝體，所述封裝體處於所述導電結構的所述頂側上並且接觸所述電子組件的一側；屏蔽件，所述屏蔽件處於所述封裝體的頂側和所述封裝體的側面上；以及屏蔽互連件，所述屏蔽互連件將所述屏蔽件耦接到所述導電結構的所述第一屏蔽端子。

在另一個具體實例中，本發明提供一種方法，其包括：提供基板，所述基板包括介電結構和導電結構，所述導電結構具有頂側和在所述導電結構的所述頂側上的屏蔽端子；在所述導電結構的所述頂側上提供電子組件；提供封裝體，所述封裝體處於所述導電結構的所述頂側上並且接觸所述電子組件的一側；在所述封裝體中提供通孔，所述通孔是從所述封裝體的頂側到所述屏蔽端子；以及在所述封裝體的頂側和所述封裝體的側面上提供屏蔽件，其中所述屏蔽件在所述通孔中包含將所述屏蔽件連接到所述導電結構的所述屏蔽端子的屏蔽互連件。

在另一個具體實例中，本發明提供一種半導體結構，其包括：基板，所述基板包括介電結構和導電結構，所述導電結構具有頂側、槳片和在所述導電結構的所述頂側上的屏蔽端子；第一電子組件和第二電子組件，所述第一電子組件在所述漿片上處於所述導電結構的所述頂側上，所述第二電子組件在所述槳片上處於所述導電結構的所述頂側上；封裝體，所述封裝體處於所述導電結構的所述頂側上並且接觸所述第一電子組件的一側和所述第二電子組件的一側；屏蔽件，所述屏蔽件處於所述封裝體的頂側和所述封裝體的側表面上；屏蔽壁，所述屏蔽壁處於所述第一電子組件與所述第二電子組件之間並且接觸所述屏蔽件；以及屏蔽互連件，所述屏蔽互連件將所述屏蔽件耦接到所述導電結構的所述屏蔽端子。

在一個實例中，一種半導體結構包括：基板，所述基板包括導電結構，所述導電結構具有頂側和在所述導電結構的所述頂側上的第一屏蔽端子；電子組件，所述電子組件處於所述導電結構的所述頂側上；封裝體，所述封裝體處於所述導電結構的所述頂側上並且接觸所述電子組件的一側；屏蔽件，所述屏蔽件處於所述封裝體的頂側和所述封裝體的側面上；以及屏蔽互連件，所述屏蔽互連件將所述屏蔽件耦接到所述導電結構的所述第一屏蔽端子。

在另一個實例中，一種用於製造半導體裝置的方法包括：提供基板，所述基板包括介電結構和導電結構，所述導電結構具有頂側和在所述導電結構的所述頂側上的屏蔽端子；在所述導電結構的所述頂側上提供電子組件；提供封裝體，所述封裝體處於所述導電結構的所述頂側上並且接觸所述電子組件的一側；在所述封裝體中提供通孔，所述通孔是從所述封裝體的頂側到所述屏蔽端子；以及在所述封裝體的頂側和所述封裝體的側面上提供屏蔽件，其中所述屏蔽件在所述通孔中包含將所述屏蔽件連接到所述導電結構的所述屏蔽端子的屏蔽互連件。

在另外的實例中，一種半導體結構或半導體裝置包括：基板，所述基板包括介電結構和導電結構，所述導電結構具有頂側、槳片和在所述導電結構的所述頂側上的屏蔽端子；第一電子組件和第二電子組件，所述第一電子組件在所述漿片上處於所述導電結構的所述頂側上，所述第二電子組件在所述槳片上處於所述導電結構的所述頂側上；封裝體，所述封裝體處於所述導電結構的所述頂側上並且接觸所述第一電子組件的一側和所述第二電子組件的一側；屏蔽件，所述屏蔽件處於所述封裝體的頂側和所述封裝體的側表面上；屏蔽壁，所述屏蔽壁處於所述第一電子組件與所述第二電子組件之間並且接觸所述屏蔽件；以及屏蔽互連件，所述屏蔽互連件將所述屏蔽件耦接到所述導電結構的所述屏蔽端子。

本公開中包含其它實例。此類實例可以存在於本公開的附圖中、權利要求中或說明書中。

圖1示出了範例性半導體裝置10的透視圖，並且圖1A和1B分別示出了沿圖1的線1A-1A和1B-1B截取的橫截面視圖。在圖1、1A和1B所示的實例中，半導體裝置10可以包括基板11、電子組件12、組件互連件13、封裝體14和屏蔽件15。

基板11可以包括導電結構111和介電結構112。導電結構111可以包括槳片1111、槳片頂部墊1111a、槳片底部墊1111b、互連端子1112、互連端子頂部墊1112a、互連端子底部墊1112b、支撐桿1113以及在支撐桿1113上的屏蔽端子1114a和在槳片1111上的屏蔽端子1114b。在一些實例中，墊1111a、1111b、1112a或1112b可以包括或被稱為鍍層或凸點。黏合劑121可以位於電子組件12與基板11之間。組件互連件13可以將電子組件12連接到定位於互連端子1112上的互連端子頂部墊1112a。組件互連件13可以將電子組件12連接到定位於槳片1111上的槳片頂部墊1111a。組件互連件13可以將定位於槳片1111上的槳片頂部墊1111a連接到定位於互連端子1112上的互連端子頂部墊1112a。屏蔽件15可以包括屏蔽層151和152、脊突出部1511、脊1512以及屏蔽互連件155A和155B。

基板11、封裝體14和屏蔽件15可以被稱為半導體封裝，並且封裝可以為電子組件12提供保護以免於外部元件或環境暴露。半導體封裝可以提供外部電性組件與基板之間的電耦接。

在一些實例中，半導體裝置10可以是包含基板11的半導體結構，所述基板包括導電結構111，所述導電結構具有頂側和在導電結構111的頂側上的第一屏蔽端子1114a或1114b。半導體結構可以包含在導電結構111的頂側上的電子組件12和在導電結構111的頂側上並且接觸電子組件12的側面的封裝體14。半導體結構進一步可以包含在封裝體14的頂側和封裝體的側面上的屏蔽件15和將屏蔽件15耦接到導電結構111的第一屏蔽端子1114a或1114b的屏蔽互連件155A或155B。在一些實例中，屏蔽件15可以包括第一屏蔽層151和第二屏蔽層152。

在一些實例中，介電結構112可以耦接到導電結構111。在一些實例中，介電結構112可以包括封裝體14的一部分作為連續材料。在其它實例中，介電結構112可以與封裝體14分開。在一些實例中，屏蔽件15可以在封裝體14的側面處接觸封裝體14中的凹槽18。在一些實例中，第一屏蔽層151可以在封裝體14的側面處具有脊1512和脊突出部1511。在此類配置中，第二屏蔽層152可以處於封裝體14的側面處的脊突出部1511上。在一些實例中，導電結構111可以包含與電子組件12相鄰的槳片1111。第一屏蔽端子1114a或1114b可以處於槳片1111上，並且屏蔽互連件155A或155B可以將屏蔽件111耦接到槳片1111。

在一些實例中，導電結構111可以包含與電子組件12相鄰的槳片1111，並且第一屏蔽端子1114a或1114b處於導電結構111的支撐桿1113或引線中的一個上。第二屏蔽端子1114a或1114b可以處於槳片1111上，並且屏蔽互連件155A或155B可以耦接到第一屏蔽端子1114a或1114b、第二屏蔽端子1114a或1114b以及屏蔽件15。

圖2A到2G示出了用於製造圖1的半導體裝置10的範例性方法的橫截面視圖，並且其下文描述由圖1補充。圖2A到2G對應於沿圖1的線1B-1B截取的橫截面視圖。圖2A示出了處於早期製造階段的半導體裝置10的橫截面視圖。

在圖2A所示的實例中，可以在載體16上提供半成品半導體裝置。在一些實例中，半成品半導體裝置可以包括基板11、使用黏合劑121附接到基板11上的電子組件12、將基板11和電子組件12電連接的組件互連件13（參見圖1A）以及封裝體14。為了增強可製造性，可以將多個半導體裝置以矩陣配置而設置在一個載體16上。在此，示出了多個彼此連接的半成品半導體裝置。

載體16可以包括或可以被稱為背面帶或引線框架帶並且可以在包封製程期間固定基板11的槳片1111、互連端子1112或支撐桿1113。載體16可以具有耐熱性和耐化學性，以在製造半導體裝置期間保持半導體裝置10的形狀而不會變形或翹曲。在一些實例中，載體16可以包括由於熱或光暴露而失去其黏合性的黏合層。

基本上平面的基板11可以附接到載體16的黏合層上。基板11可以包括或可以被稱為引線框架、層壓基板、再分佈層（RDL）基板或模制基板。在一些實例中，基板11可以包括包含槳片1111、互連端子1112和支撐桿1113的導電結構111。基板11可以進一步包括耦接到導電結構111的介電結構112。導電結構111可以包括或可以被稱為一個或多個跡線、引線、路徑、通孔、槳片、支撐桿、導體、導電層或導電材料。在一些實例中，導電結構111可以包括銅、鎳、鐵、鋁、不銹鋼或合金。介電結構112可以包括或可以被稱為一個或多個電介質、介電層、樹脂、環氧樹脂、模制化合物、預浸料或介電材料。槳片1111可以包括頂側和與頂側相對的底側。槳片1111可以包括或可以被稱為基板11的晶粒墊、晶粒標記或組件附接部分。槳片1111的厚度可以在大約125微米（µm）到大約200 µm的範圍內。可以使用黏合劑121或組件互連件13將電子組件12耦接到槳片1111。槳片1111可以隨後通過槳片底側或槳片底部墊1111b電連接到外部裝置。

互連端子1112可以被設置成與槳片1111間隔開。在一些實例中，互連端子1112可以包括或可以被稱為引線或墊。互連端子1112的厚度可以在大約125 µm到大約200 µm的範圍內。互連端子1112可以通過組件互連件13電連接到電子組件12。互連端子1112可以隨後通過槳片底部墊1112b電連接到外部裝置。支撐桿1113可以從槳片1111延伸。支撐桿1113可以包括或可以被稱為屏蔽件可以耦接到的繫桿(tie-bars)、連接桿、墊或跡線。支撐桿1113的厚度可以小於或等於槳片1111或互連端子1112的厚度，並且支撐桿1113的底側可以被介電結構112覆蓋。在一些實例中，支撐桿1113的頂側可以與槳片1111和互連端子1112的頂側共面。支撐桿1113的厚度可以在大約125 µm到大約200 µm的範圍內。支撐桿1113可以隨後電連接到屏蔽件15。在一些實例中，支撐桿1113可以電連接到槳片1111或互連端子1112。在一些實例中，導電結構111可以包括支撐桿1113，並且第一屏蔽端子1114a或1114b可以處於支撐桿1113上。

可以使用黏合劑121將電子組件12附接到槳片1111上。電子組件12可以包括或可以被稱為晶片、晶粒、封裝或被動裝置。電子組件12的厚度可以在大約75 µm到大約250 µm的範圍內。如果電子組件12的主動側或電路系統側面朝上，則電子組件12可以通過組件互連件13電連接到槳片1111或互連端子1112。在一些實例中，組件互連件13可以包括或可以被稱為導線或接合線。組件互連件13的直徑可以在大約10 µm到大約50 µm的範圍內。如果電子組件12的主動側或電路系統側面朝下，則電子組件12可以以倒裝晶片的形式電連接到槳片1111或互連端子1112。如果電子組件12屬於倒裝晶片類型，則底部填充件可以進一步位於電子組件12與基板11之間。在一些實例中，組件互連件13可以包括或可以被稱為凸點或柱。

封裝體14可以覆蓋基板11、電子組件12和組件互連件13。在一些實例中，基板11的介電結構112以及封裝體14可以是彼此的一部分或者可以包括相同或連續的介電材料或層。封裝體14可以包括或可以被稱為包封件、模制化合物、樹脂、密封劑或有機體。可以通過使用壓縮模制製程、注射模制製程、傳遞模制製程或膜輔助模制製程覆蓋基板11、電子組件12和組件互連件13來製備封裝體14。封裝體14的厚度可以在大約200 µm到大約1500 µm的範圍內。封裝體14可以為基板11、電子組件12和組件互連件13提供保護，以免於外部元件或環境暴露。

在一些實例中，基板11可以是再分佈層（“RDL”）基板。RDL基板可以包括一個或多個導電再分佈層和一個或多個介電層，所述一個或多個導電再分佈層和所述一個或多個介電層（a）可以在RDL基板要電耦接到的電子裝置之上逐層形成或者（b）可以在載體之上逐層形成，所述載體可以在電子裝置和RDL基板耦接在一起之後完全去除或至少部分地去除。RDL基板可以在圓形晶圓上以晶圓級製程逐層製造為晶圓級基板或在矩形或方形面板載體上以面板級製程逐層製造為面板級基板。RDL基板可以以加成堆積(additive buildup)製程形成，所述加成堆積製程可以包含界定相應導電再分佈圖案或跡線的一個或多個導電層交替堆疊的一個或多個介電層，所述導電再分佈圖案或跡線被配置成共同（a）將電跡線扇出電子裝置的佔用空間外或（b）將電跡線扇入電子裝置的佔用空間內。導電圖案可以使用鍍覆製程，例如電鍍製程或無電鍍製程形成。導電圖案可以包括導電材料，例如銅或其它可鍍覆金屬。可以使用光圖案化製程，例如光刻製程和光刻膠材料形成光學微影遮罩來製作導電圖案的位置。可以利用可以包含光學微影遮罩的光圖案化製程來圖案化RDL基板的介電層，光通過所述光學微影遮罩暴露到光圖案期望的特徵，如介電層中的通孔。因此，介電層可以由光可界定的(photo-definable)有機介電材料，例如聚醯亞胺（PI）、苯並環丁烯（BCB）或聚苯並惡唑（PBO）製成。此類介電材料可以以液體形式旋塗或以其它方式塗覆，而不是以預形成膜的形式附接。為了允許適當地形成期望的光限定特徵，此類光可界定介電材料可以省略結構增強劑或者可以不含填充物，沒有可能會干擾來自光圖案化製程的光的股線(strands)、織物或其它顆粒。在一些實例中，不含填充物的介電材料的此類不含填充物特性可以允許減小所得介電層的厚度。儘管上文描述的光可界定介電材料可以是有機材料，但是在其它實例中，RDL基板的介電材料可以包括一個或多個無機介電層。一個或多個無機介電層的一些實例可以包括氮化矽（Si3N4）、氧化矽（SiO2）或氮氧化矽（SiON）。所述一個或多個無機介電層可以通過使用氧化或氮化製程而不是使用光限定的有機介電材料使無機介電層生長來形成。此類無機介電層可以不含填充物，沒有股線、織物或其它不同的無機顆粒。在一些實例中，RDL基板可以省略永久性核心結構或載體，例如包括雙馬來醯亞胺三嗪（BT）或FR4的介電材料，並且這些類型的RDL基板可以被稱為無核心基板。

在一些實例中，基板11可以是預形成基板。預形成基板可以在附接到電子裝置之前製造並且可以包括相應導電層之間的介電層。導電層可以包括銅並且可以使用電鍍製程形成。介電層可以是可以以預先形成膜的形式而不是以液體的形式附接的相對較厚的非光可界定層並且可以包含具有用於剛性或結構性支撐的如股線、織物或其它無機顆粒等填充物的樹脂。由於介電層是非光可界定的，因此可以通過使用鑽孔或鐳射來形成如通孔或開口等特徵。在一些實例中，介電層可以包括預浸材料或味之素增層膜（Ajinomoto Buildup Film）（ABF）。預形成基板可以包含永久性核心結構或載體，例如包括雙馬來醯亞胺三嗪（BT）或FR4的介電材料，並且介電層和導電層可以形成於永久性核心結構上。在其它實例中，預形成基板可以是省略永久性核心結構的無核心基板，並且介電層和導電層可以形成於在形成介電層和導電層之後並且在附接到電子裝置之前被去除的犧牲載體上。預形成基板可以被稱為印刷電路板（PCB）或層壓基板。此類預形成基板可以通過半加成製程或改良的半加成製程來形成。

圖2B示出了處於後期製造階段的半導體裝置10的橫截面視圖。在圖2B所示的實例中，可以在封裝體14中界定通孔17。通孔17可以包括或可以被稱為開口或貫穿孔。通孔17可以通過雷射射束、機械鑽孔或化學蝕刻形成。在一些實例中，可以在與支撐桿1113的各部分相對應的區域中形成通孔17。在一些實例中，通孔17的直徑可以在頂端處最大並且可以朝下端向下逐漸減小。通孔17的直徑可以在大約50 µm到大約300 µm的範圍內。在一些實例中，通孔17的高度可以在大約225 µm到大約1000 µm的範圍內。通孔17可以穿過封裝體14以暴露支撐桿1113的頂側區域。穿過封裝體14暴露的支撐桿1113的頂側區域可以被稱為屏蔽端子1114a。在一些實例中，通孔17可以包括封裝體14中的一個或多個屏蔽互連件或由所述一個或多個屏蔽互連件限定。

圖2C示出了處於後期製造階段的半導體裝置10的橫截面視圖。在圖2C所示的實例中，凹槽18可以形成於封裝體14中。凹槽18可以包括或可以被稱為溝槽或溝道。凹槽18可以通過雷射射束、機械鑽孔、葉輪或化學蝕刻形成。在一些實例中，凹槽18可以形成於與支撐桿1113相對應的區域或者要在隨後的製程中被切割分離的區域中。凹槽18中的每個凹槽可以具有側面18a和底側18b。每個凹槽18的側面18a可以基本上垂直於基板11的頂側，並且每個凹槽18的底側18b可以基本上平行於基板11的頂側。凹槽18的深度可以小於通孔17，並且封裝體14的一部分可以仍在凹槽18的底側18b下方。封裝體14的仍在凹槽18的底側18b下方的區域的厚度可以在大約50 µm到大約150 µm的範圍內。凹槽18（底側18b）的寬度可以在大約100 µm到大約700 µm的範圍內。凹槽18的側面18a和底側18b可以提供在隨後的製程中形成屏蔽件15的區域。

圖2D示出了處於後期製造階段的半導體裝置10的橫截面視圖。在圖2D所示的實例中，晶種層19可以形成於封裝體14上。在一些實例中，晶種層19可以形成於封裝體14、通孔17和凹槽18上。晶種層19還可以形成於支撐桿1113的由通孔17暴露的區域如屏蔽端子1114a上，或槳片1111的由通孔17暴露的區域如屏蔽端子1114b上。晶種層19可以包括或可以被稱為導電層。在一些實例中，晶種層19可以由鎢、鎢鈦或銅製成。在一些實例中，晶種層19可以通過無電鍍或濺射形成。在一些實例中，在形成晶種層19之前，可以進一步執行去汙以通過去除通孔17或凹槽18中可能會存在的環氧樹脂汙跡或增加粗糙度來改善與晶種層19的黏合性。晶種層19的厚度可以在大約1 µm到大約3 µm的範圍內。晶種層19可以在用於形成屏蔽件15的隨後的製程中向鍍液施加功率。

圖2E示出了處於後期製造階段的半導體裝置10的橫截面視圖。在圖2E所示的實例中，屏蔽層151可以形成於晶種層19上。在一些實例中，屏蔽層151可以形成於位於封裝體14的頂側上的晶種層19、位於通孔17上的晶種層19和位於凹槽18上的晶種層19上。在一些實例中，屏蔽層151可以填充通孔17。填充通孔17的屏蔽層151可以電連接到支撐桿1113上的屏蔽端子1114a或者電連接到晶粒槳片1111上的屏蔽端子1114b。可以將填充通孔17的屏蔽層151限定為屏蔽互連件155A和155B。屏蔽互連件155A的高度和直徑可以類似於通孔17的高度和直徑並且可以在大約225 µm到大約1000 µm或大約50 µm到大約300 µm的範圍內。在一些實例中，屏蔽層151的位於凹槽18的側面18a上的區域可以被限定為脊1512，並且屏蔽層151的位於與凹槽18的底側18b相對應的區域上的區域可以被界定為脊突出部1511。在一些實例中，可以通過在晶種層19上電鍍鋁或銅來形成屏蔽層151。屏蔽層151的厚度可以在大約10 µm到大約20 µm的範圍內。屏蔽層151可以防止電磁波從外部元件傳輸到電子組件12或者可以防止電磁波從電子組件12傳輸到外部元件。

圖2F示出了處於後期製造階段的半導體裝置10的橫截面視圖。在圖2F所示的實例中，另一個屏蔽層152可以形成於屏蔽層151上。在一些實例中，屏蔽層152可以形成於位於封裝體14上的屏蔽層151、位於通孔17中的屏蔽層151和位於凹槽18上的屏蔽層151上。在一些實例中，屏蔽層152可以填充凹槽18。在一些實例中，屏蔽層152還可以形成於脊1512和脊突出部1511上。在一些實例中，屏蔽層152可以通過在屏蔽層151上電鍍、噴塗或濺射銀或鎳來形成。屏蔽層152的厚度可以在大約10 µm到大約20 µm的範圍內。屏蔽層152可以防止屏蔽層151被氧化或腐蝕。

圖2G示出了處於後期製造階段的半導體裝置10的橫截面視圖。在圖2G所示的實例中，可以從基板11去除載體16，並且可以將各個半導體裝置10彼此切割分離。在一些實例中，為了去除載體16，可以施加熱或光以降低載體16與基板11之間的黏合性。在一些實例中，可以使用物理力使載體16與基板11剝離。槳片底部墊1111b和互連端子底部墊1112b（參見圖1A）可以分別形成於基板11的槳片1111的底側和互連端子1112的底側上。在一些實例中，底部墊1111b和1112b可以包括錫（Sn）、Sn-Pb、Sn37-Pb、Sn95-Pb、Sn-Pb-Ag、Sn-Cu、Sn-Ag、Sn-Au、Sn-Bi或Sn-Ag-Cu。可以通過使用葉輪或雷射光束垂直地鋸切屏蔽件15和基板11來執行切割分離。在一些實例中，可以沿屏蔽層151和152中的最厚區域執行切割分離。在一些實例中，可以通過鋸切位於相對的脊1512之間的屏蔽層151和152並鋸切與位於脊1512之間的屏蔽層151和152相對應的基板11來執行切割分離。在切割分離之後，屏蔽層152的側面、屏蔽層151的側面和基板11的側面可以共面。在此，脊突出部1511可以定位於屏蔽層152與封裝體14或基板11之間。

如上文所描述的，由於封裝體14的頂側和側面可以被屏蔽層151或152覆蓋，因此可以提高半導體裝置10的電磁干擾（EMI）屏蔽效率。因為由具有優異導電性的金屬如銅製成的屏蔽層151被由具有優異抗氧化性和抗腐蝕性的金屬如鎳製成的屏蔽層152覆蓋，所以可以防止或減少屏蔽層151的氧化和腐蝕。由於屏蔽層151和152通過屏蔽互連件155A或155B中的至少一個電連接到屏蔽端子1114a或1114b，因此可以提高半導體裝置10的EMI屏蔽效率。

在一些實例中，用於製造半導體裝置10的方法可以包含：提供包括介電結構112和導電結構111的基板11，所述導電結構具有頂側和在導電結構111的頂側上的屏蔽端子1114a或1114b；在導電結構111的頂側上提供電子組件12。所述方法可以包含提供封裝體14，所述封裝體處於導電結構111的頂側上並且接觸電子組件12的一側。在一些實例中，所述方法可以包含：在封裝體14中提供通孔17，所述通孔是從封裝體14的頂側到屏蔽端子1114a或1114b；以及在封裝體14的頂側和封裝體14的側面上提供屏蔽件15。

在一些實例中，屏蔽件15可以在通孔17中包含將屏蔽件15連接到導電結構111的屏蔽端子1114a或1114b的屏蔽互連件155A或155B。在一些實例中，所述方法可以包括在封裝體14的頂側和封裝體14的側表面上提供屏蔽件15之前，在封裝體14中提供通孔17以暴露屏蔽端子1114a或1114b。

在一些實例中，所述方法可以包含在封裝體14的頂側和封裝體14的側表面上提供屏蔽件15之前，在封裝體14上提供晶種層19。在一些實例中，提供屏蔽件15的操作可以包含在封裝體14的頂側和封裝體14的側表面上提供第一屏蔽層151。提供屏蔽件15的操作進一步可以包含在第一屏蔽層151上提供第二屏蔽層152。在一些實例中，所述方法可以進一步包括在封裝體14中提供凹槽，所述凹槽處於封裝體14的側面處。在一些實例中，封裝體14可以在封裝體14的側面處的屏蔽件15下方暴露。

圖3A和3B分別示出了範例性半導體裝置10的屏蔽互連件的透視圖和俯視圖。在圖3A和3B所示的實例中，屏蔽互連件155A或155B可以將屏蔽層151和152電連接到屏蔽端子1114a或1114b。支撐桿1113可以從槳片1111的四個角對角地延伸出去並且可以包括在支撐桿1113的端部處沿兩個方向分隔的分隔桿1113a和1113b。在一些實例中，屏蔽互連件155A可以形成於支撐桿1113與分隔桿1113a和1113b的相交處。由於提供了四個支撐桿1113，因此屏蔽互連件155A可以包括四個屏蔽互連件。由於支撐桿1113可以通過槳片1111接地，因此屏蔽層151和152也可以接地以提高半導體裝置10的EMI屏蔽效率。屏蔽互連件155B可以形成於接地的槳片1111上，以提高半導體裝置10的EMI屏蔽效率。在一些實例中，屏蔽互連件155B可以形成於槳片1111的與支撐桿1113相鄰的四個角處。由於槳片1111具有四個角，因此屏蔽互連件155B也可以設置有四個屏蔽互連件。在一些實例中，屏蔽互連件155B還可以形成於接地的互連端子1112上。在一些實例中，屏蔽互連件155A可以形成於支撐桿1113中，並且屏蔽互連件155B可以形成於接地的槳片1111或互連端子1112中。如上文所描述的，可以根據基板11的設計在多個定位處形成多個屏蔽互連件155A或155B，並且可以將屏蔽件15接地，以由於屏蔽件15而提高半導體裝置10的EMI屏蔽效率。在一些實例中，導電結構111包括具有分隔桿1113a或1113b的支撐桿1113，並且第一屏蔽端子1114a或1114b處於分隔桿1113a或1113b上或處於支撐桿1113上在分隔桿1113a和1113b的連結處。

圖4示出了範例性半導體裝置20的透視圖，並且圖4A和4B分別示出了沿圖4的線4A-4A和4B-4B截取的橫截面視圖。在圖4、4A和4B所示的實例中，半導體裝置20可以包括基板11、電子組件12、組件互連件13、封裝體14和屏蔽件25。半導體裝置20的特徵或元件可以類似於本公開中描述的其它半導體裝置的對應特徵或元件，如半導體裝置10（圖1-3）的特徵或元件。半導體裝置20包括具有屏蔽層251、脊突出部2511、脊2512和屏蔽互連件255的屏蔽件25，並且屏蔽互連件255可以將脊突出部2511電連接到基板11、屏蔽端子1114a或支撐桿1113。

圖5A到5D示出了用於製造範例性半導體裝置20的範例性方法的橫截面視圖。圖5A到5D對應於沿圖4的線4B-4B截取的橫截面視圖。圖5A示出了處於後期製造階段的半導體裝置20的橫截面視圖。在此，在圖5A所示的操作之前的操作可以類似於圖2A所示的操作。

在圖5A所示的實例中，凹槽27可以形成於封裝體14中。在一些實例中，凹槽27可以類似於凹槽18。凹槽27可以包括或可以被稱為溝槽或溝道。凹槽27可以通過雷射射束、機械鑽孔、葉輪(blade wheel)或化學蝕刻形成。在一些實例中，凹槽27可以形成於與支撐桿1113相對應的區域或者要在後續製程中被切割分離的區域中。凹槽27中的每個凹槽可以具有側面27a和底側27b。每個凹槽27的側面27a可以基本上垂直於基板11的縱向方向，並且每個凹槽27的底側27b可以基本上平行於基板11的縱向方向。在一些實例中，封裝體14的區域可以仍在凹槽27的底側27b下方。封裝體14的區域的厚度可以在大約50 µm到大約150 µm的範圍內。凹槽27（底側27b）的寬度可以在大約100 µm到大約700 µm的範圍內。凹槽27的側面27a和底側27b可以提供在隨後的製程中形成屏蔽件25的可能區域。

圖5B示出了處於後期製造階段的半導體裝置20的橫截面視圖。在圖5B所示的實例中，通孔28可以形成於封裝體14中。在一些實例中，通孔28可以形成於封裝體14的凹槽27的底側27b中。通孔28可以包括或可以被稱為開口或貫穿孔。通孔28可以通過雷射射束、機械鑽孔或化學蝕刻形成。在一些實例中，通孔28的直徑可以在頂端處最大並且可以在直徑上向下逐漸減小。通孔28的高度可以在大約50 µm到大約150 µm的範圍內或者直徑可以在大約50 µm到大約100 µm的範圍內。通孔28可以穿過封裝體14以暴露屏蔽端子1114a。

圖5C示出了處於後期製造階段的半導體裝置20的橫截面視圖。在圖5C所示的實例中，屏蔽層251可以形成於封裝體14上。在一些實例中，屏蔽層251可以形成於封裝體14、位於封裝體14中的凹槽27和位於封裝體14中的通孔28上。屏蔽層251還可以形成於由通孔28暴露的屏蔽端子1114a上。可以將填充通孔28的屏蔽層251限定為屏蔽互連件255。在一些實例中，屏蔽層251可以由金屬或導電膏材料，例如銀或銅填充的環氧樹脂製成。在一些實例中，屏蔽層251可以由銅、鎳、銀或不銹鋼製成。在一些實例中，屏蔽層251可以使用噴塗、噴射分配、電鍍、無電鍍或濺射形成。在一些實例中，在形成屏蔽層251之前，可以執行去汙以通過去除凹槽27或通孔28內部可能會存在的環氧樹脂汙跡或增加粗糙度來增加與屏蔽層251的黏合性。屏蔽層251的厚度可以在大約1 µm到大約20 µm的範圍內，屏蔽互連件255的高度可以在大約50 µm到大約150 µm的範圍內並且直徑可以在大約50 µm到大約100 µm的範圍內。

圖5D示出了處於後期製造階段的半導體裝置20的橫截面視圖。在圖5D所示的實例中，從基板11去除載體16，並且可以將各個半導體裝置20彼此切割分離。可以通過使用葉輪或雷射光束垂直地鋸切屏蔽件251和基板11來執行切割分離。在一些實例中，可以沿屏蔽層251中的屏蔽互連件255的外部區域執行切割分離。在一些實例中，可以通過鋸切位於相對的脊2512之間的屏蔽層251並鋸切與位於脊2512之間的屏蔽層251相對應的基板11來執行切割分離。位於凹槽27的底側27b上的屏蔽層251的脊突出部2511可以比位於凹槽27的側面27a上的屏蔽層251的脊2512屏蔽在側向上突出更遠。脊突出部2511的寬度可以在大約100 µm到大約200 µm的範圍內，以允許穩定地定位屏蔽互連件255。

如上文所描述的，屏蔽件25的屏蔽互連件255可以將屏蔽層251電連接到屏蔽端子114a。由於支撐桿1113可以從槳片1111的四個角對角地延伸出去，因此也可以在與支撐桿1113相對應的屏蔽端子114a處形成四個屏蔽互連件255。在一些實例中，支撐桿1113和屏蔽件25可以通過槳片1111接地，以提高半導體裝置20的EMI屏蔽效率。

圖6示出了範例性半導體裝置30的透視圖，並且圖6A和6B分別示出了沿圖6的線6A-6A和6B-6B截取的橫截面視圖。在圖6、6A和6B所示的實例中，半導體裝置30可以包括基板11、電子組件12、組件互連件13、封裝體14和屏蔽件35。半導體裝置30的特徵或元件可以類似於本公開中描述的其它半導體裝置的對應特徵或元件，如半導體裝置20（圖4-5）的特徵或元件。半導體裝置30包括具有屏蔽層151和152、脊突出部1511、脊1512和屏蔽互連件355的屏蔽件35，並且屏蔽互連件355可以將脊突出部1511電連接到基板11、屏蔽端子1114a或支撐桿1113。

圖7A到7D示出了用於製造範例性半導體裝置30的範例性方法的橫截面視圖。圖7A到7D對應於沿圖6的線6B-6B截取的橫截面視圖。圖7A示出了處於後期製造階段的半導體裝置30的橫截面視圖。在此，在圖7A所示的操作之前的操作可以類似於圖5A和5B所示的操作。

在圖7A所示的實例中，晶種層19可以形成於封裝體14上。在一些實例中，晶種層19可以形成於封裝體14、位於封裝體14中的凹槽27和位於封裝體14中的通孔28上。晶種層19還可以形成於藉由通孔28所暴露的屏蔽端子1114a的區域上。晶種層19可以由金屬製成。例如，晶種層19可以由鈦、鈦鎢或銅製成。在一些實例中，晶種層19可以通過無電鍍或通過濺射形成。在一些實例中，在形成晶種層19之前，可以執行去汙以通過去除凹槽27或通孔28內部可能會存在的環氧樹脂汙跡或增加粗糙度來改善與晶種層19的黏合性。晶種層19的厚度可以在大約1 µm到大約3 µm的範圍內。

圖7B示出了處於後期製造階段的半導體裝置30的橫截面視圖。在圖7B所示的實例中，屏蔽層151可以形成於晶種層19上。在一些實例中，屏蔽層151可以形成於封裝體14的晶種層19、位於凹槽27上的晶種層19和晶種層19通孔28上。在一些實例中，屏蔽層151可以填充通孔28。填充通孔28的屏蔽層151可以通過晶種層19電連接到屏蔽端子1114a。可以將填充通孔28的屏蔽層151限定為屏蔽互連件355。在一些實例中，屏蔽層151的位於與凹槽27中的每個凹槽的側面27a相對應的區域上的區域可以被界定為脊1512，並且屏蔽層151的位於與凹槽27中的每個凹槽的底側27b相對應的區域上的區域可以被界定為脊突出部1511。在一些實例中，可以藉由在晶種層19上電鍍鋁或銅來形成屏蔽層151。屏蔽層151的厚度可以在大約10 µm到大約20 µm的範圍內。屏蔽層151可以防止電磁波從外部元件傳輸到電子組件12或者可以防止電磁波從電子組件12傳輸到外部元件。

圖7C示出了處於後期製造階段的半導體裝置30的橫截面視圖。在圖7C所示的實例中，屏蔽層152可以形成於屏蔽層151上。在一些實例中，屏蔽層152可以形成於位於封裝體14上的屏蔽層151、位於凹槽27上的屏蔽層151和填充通孔28的屏蔽層151上。在一些實例中，屏蔽層152可以填充凹槽27。在一些實例中，屏蔽層152還可以形成於脊1512和脊突出部1511上。在一些實例中，屏蔽層152可以通過在屏蔽層151上電鍍銀或鎳來形成。屏蔽層152的厚度可以在大約10 µm到大約20 µm的範圍內。屏蔽層152可以防止屏蔽層151被氧化或腐蝕。

圖7D示出了處於後期製造階段的半導體裝置30的橫截面視圖。在圖7D所示的實例中，從基板11去除載體16，並且可以將各個半導體裝置30彼此切割分離。可以通過使用葉輪或雷射光束鋸切屏蔽層151和152以及基板11來執行切單。在一些實例中，可以沿屏蔽層151和152的屏蔽互連件355的外部區域的最厚的區域執行切割分離。在一些實例中，可以通過鋸切位於相對的脊1512之間的屏蔽層151和152並鋸切與位於脊1512之間的屏蔽層151和152相對應的基板11來執行切割分離。在切割分離之後，屏蔽層151的側面、屏蔽層152的側面和基板11的側面可以共面。

圖8A和8B分別示出了半導體裝置30的屏蔽互連件的透視圖和俯視圖。在圖8A和8B所示的實例中，屏蔽互連件355可以將屏蔽層151和152電連接到屏蔽端子1114a。連接到支撐桿1113的屏蔽互連件355可以包含至少一個或多個屏蔽互連件。由於支撐桿1113可以從槳片1111的四個角對角地延伸出去，因此屏蔽互連件355也可以在與支撐桿1113相對應的區域處設置有四個屏蔽互連件。在一些實例中，支撐桿1113可以包括在支撐桿1113的端部沿兩個方向分隔的分隔桿1113a和1113b。屏蔽互連件355a和355b可以分別形成於分隔桿1113a和1113b中。在一些實例中，由於支撐桿1113可以通過槳片1111接地，因此屏蔽件35也可以接地以提高半導體裝置30的EMI屏蔽效率。

圖9示出了範例性半導體裝置40的透視圖，並且圖9A和圖9B分別示出了沿圖9的線9A-9A、9B-9B截取的橫截面視圖。在圖9、9A和9B所示的實例中，半導體裝置40可以包括基板11、電子組件12、組件互連件13、封裝體14和屏蔽件45。半導體裝置40的特徵或元件可以類似於本公開中描述的其它半導體裝置的對應特徵或元件。半導體裝置40可以包括具有屏蔽層251、脊突出部2511或脊2512的屏蔽件45。屏蔽互連件455A、455B或455C可以將屏蔽件45電連接到基板11的接地或屏蔽端子1114a、1114b或1114c。在一些實例中，屏蔽端子1114a可以處於支撐桿1113上或可以是所述支撐桿的一部分，屏蔽端子1114b可以處於槳片1111上或可以是所述槳片的一部分，或者屏蔽端子1114c可以處於互連端子1112上或可以是所述互連端子的一部分。在一些實例中，屏蔽互連件455A、455B或455C可以在封裝體14中包括通孔或界定通孔。

圖10A到10D示出了用於製造範例性半導體裝置40的範例性方法的橫截面視圖。圖10A示出了處於早期製造階段的半導體裝置40的橫截面視圖。

圖10A示出了將屏蔽件45耦接到基板11的屏蔽互連件455。在一些實例中，屏蔽互連件455可以形成於支撐桿1113的屏蔽端子1114a與槳片1111的屏蔽端子1114b之間。屏蔽互連件455可以包括或可以被稱為導線或接合線。屏蔽互連件455可以包括金、銀、銅或鋁。在一些實例中，屏蔽互連件455的第一端可以球形接合到屏蔽端子1114a，並且屏蔽互連件455的第二端可以縫線接合(stitch-bonded)到屏蔽端子1114a，因此屏蔽互連件455的環路高度可以在與屏蔽端子1114a相鄰處最大。在一些實例中，屏蔽互連件455的第一端可以球形接合到屏蔽端子1114b，並且屏蔽互連件455的第二端可以縫線接合到屏蔽端子1114a，因此屏蔽互連件455的環路高度可以在與屏蔽端子1114b相鄰處最大。屏蔽互連件455的環路高度可以在大約50 µm到大約300 µm的範圍內並且直徑可以在大約10 µm到大約50 µm的範圍內。屏蔽互連件455可以在隨後的製程中分隔為兩個屏蔽互連件455A和455B並且可以分別電連接到屏蔽層251。在形成屏蔽互連件455之後，電子組件12和屏蔽互連件455可以被封裝體14覆蓋。

圖10B示出了處於後期製造階段的半導體裝置40的橫截面視圖。在圖10B所示的實例中，凹槽27可以形成於封裝體14中。凹槽27可以包括或可以被稱為溝槽或溝道。凹槽27可以通過雷射射束、機械鑽孔或化學蝕刻形成。在一些實例中，凹槽27可以形成於與屏蔽互連件455相對應的區域或者要在隨後的製程中被切割分離的區域中。因此，屏蔽互連件455可以被分隔為相應的屏蔽互連件455A、455B或455C。凹槽27中的每個凹槽可以具有側面27a和底側27b。屏蔽互連件455A的邊緣可以通過凹槽27的底側27b暴露，並且屏蔽互連件455B的邊緣可以通過凹槽27的側面27a暴露。在一些實例中，屏蔽互連件455A可以通過從封裝體14的頂側（在凹槽27的底側27b處）延伸到屏蔽端子1114a或1114c來在封裝體14中限定通孔。每個凹槽27的側面27a可以基本上垂直於基板11的頂側，並且每個凹槽27的底側27b可以基本上平行於基板11的頂側。封裝體14的區域可以仍在凹槽27的底側27b下方。封裝體14的仍在凹槽27的底側27b下方的區域的厚度可以在大約50 µm到大約150 µm的範圍內。凹槽27（底側27b）的寬度可以在大約100 µm到大約700 µm的範圍內。凹槽27的側面27a和底側27b可以提供在隨後的製程中形成屏蔽件45的可能區域。

圖10C示出了處於後期製造階段的半導體裝置40的橫截面視圖。在圖10C所示的實例中，屏蔽層251可以形成於封裝體14上。在一些實例中，屏蔽層251可以形成於封裝體14和位於封裝體14中的凹槽27上。屏蔽層251可以電連接到通過凹槽27的底側27b暴露的屏蔽互連件455A的邊緣並且可以電連接到通過凹槽27的側面27a暴露的屏蔽互連件455B的邊緣。屏蔽層251可以由金屬或導電膏材料，例如銀或銅填充的環氧樹脂製成。在一些實例中，屏蔽層251可以由銅、鎳、銀或不銹鋼製成。在一些實例中，在形成屏蔽層251之前，可以執行去汙以通過去除凹槽27內部可能會存在的環氧樹脂汙跡或增加粗糙度來改善與屏蔽層251的黏合性。屏蔽層251的厚度可以在大約1 µm到大約20 µm的範圍內。

圖10D示出了處於後期製造階段的半導體裝置40的橫截面視圖。在圖10D所示的實例中，去除載體16，並且可以將各個半導體裝置40彼此切割分離。可以通過使用葉輪或雷射光束垂直地鋸切屏蔽件251和基板11來執行切割分離。在一些實例中，可以通過鋸切位於相對的脊2512之間的屏蔽層251並鋸切與位於脊2512之間的屏蔽層251相對應的基板11來執行切割分離。

如上文所描述的，屏蔽互連件455A可以將屏蔽層251電連接到屏蔽端子1114a，並且屏蔽互連件455B可以將屏蔽層251電連接到屏蔽端子1114b。由於槳片1111處的屏蔽端子1114b和支撐桿1113處的屏蔽端子1114a可以接地，因此屏蔽件45也可以接地以提高半導體裝置40的EMI屏蔽效率。

圖11A和11B分別示出了範例性半導體裝置40的屏蔽互連件的透視圖和俯視圖。在圖11A和11B所示的實例中，如上文所描述的，屏蔽互連件455可以將屏蔽層251電連接到槳片1111和支撐桿1113。連接到槳片1111和支撐桿1113的屏蔽互連件455可以設置有至少一個或多個屏蔽互連件。由於支撐桿1113可以從槳片1111的四個角對角地延伸出去，因此也可以在與支撐桿1113相對應的區域處形成四個屏蔽互連件455。在一些實例中，第一端屏蔽互連件455可以連接在分隔桿1113a與槳片1111之間，第二端屏蔽互連件455可以連接在分隔桿1113b與槳片1111之間。在一些實例中，支撐桿1113可以通過槳片1111接地，屏蔽件45也可以接地以提高半導體裝置40的EMI屏蔽效率。

圖12A-12B示出了範例性半導體裝置50的橫截面視圖。半導體裝置50的特徵或元件可以類似於本公開中描述的其它半導體裝置的對應特徵或元件。例如，就結構或形成而言，半導體裝置50可以類似於半導體裝置40（圖9-11），圖12A的視圖可以對應於圖9A的各方面，並且圖12B的視圖可以對應於圖9B的各方面。

半導體裝置50可以包括基板11、電子組件12、電子組件52、組件互連件13、封裝體14和屏蔽件55。屏蔽件55可以包括屏蔽層251、脊突出部2511、脊2512、屏蔽互連件455A和455B，並且屏蔽互連件455A和455B可以將脊突出部2511電連接到基板11的屏蔽端子1114a。

半導體裝置50可以被隔開，其中隔室58含有一個或多個組件，如電子組件12，並且其中隔室59含有一個或多個組件，如電子組件52。在一些實例中，屏蔽件55可以類似於屏蔽件45或在此描述的其它屏蔽件。

隔室58和59可以通過屏蔽壁56來界定或者通過所述屏蔽壁彼此基本上EMI屏蔽。屏蔽壁56可以定位於隔室58與59之間以及電子組件12與電子組件52之間並且可以接觸屏蔽件55或從所述屏蔽件朝向基板11延伸。在一些實例中，屏蔽壁56可以鄰近基板11延伸，但是屏蔽壁56的底部與基板11之間仍可以有間隙。在一些實例中，此類間隙可以由封裝體14填充。在一些實例中，屏蔽壁56的底部與基板11之間的間隙的高度可以小於基板11上方的電子組件12或52的高度的一半或小於所述高度的四分之一。在一些實例中，間隙的高度可以為至少150微米。在一些實例中，屏蔽壁56的底部可以到達或耦接到基板11。

在一些實例中，屏蔽壁56的形成或材料可以類似於相對於在此公開的屏蔽層中的任何屏蔽層如屏蔽層251描述的形成或材料選項中的任何選項。在一些實例中，凹槽57可以被限定或形成於封裝體14中，類似於先前描述的凹槽18或27。屏蔽壁56可以被填充到凹槽57中，使得屏蔽壁56的頂部仍從封裝體14暴露並且被隨後施加的屏蔽件55接觸。作為實例，屏蔽壁56可以作為導電膏施加到凹槽57中，並且屏蔽件55可以通過噴塗、濺射、鍍覆或以其它方式施加在封裝體14以及屏蔽壁56的頂部之上。

圖13A-13B示出了範例性半導體裝置60的橫截面視圖。半導體裝置60的特徵或元件可以類似於本公開中描述的其它半導體裝置的對應特徵或元件。例如，就結構或形成而言，半導體裝置60可以類似於半導體裝置50（圖12A-12B）或半導體裝置20（圖4-5），圖13A的視圖可以對應於圖4A或圖12A的各方面，並且圖13B的視圖可以對應於圖4B或12B的各方面。

半導體裝置60可以包括基板11、電子組件12、電子組件52、組件互連件13、封裝體14和屏蔽件65。屏蔽件65可以包括屏蔽層251、脊突出部2511、脊2512和屏蔽互連件255，並且屏蔽互連件255可以將脊突出部2511電連接到基板11的屏蔽端子1114a。

半導體裝置60可以被隔開，其中隔室58含有一個或多個元件，如電子組件12，並且其中隔室59含有一個或多個元件，如電子組件52。在一些實例中，屏蔽件65可以類似於屏蔽件45或在此描述的其它屏蔽件。

隔室58和59可以通過屏蔽壁56來界定或者通過所述屏蔽壁彼此基本上EMI屏蔽。屏蔽壁56可以定位於隔室58與59之間以及電子組件12與電子組件52之間並且可以接觸屏蔽件65或從所述屏蔽件朝向基板11延伸。在一些實例中，屏蔽壁56可以鄰近基板11延伸，但是屏蔽壁56的底部與基板11之間仍可以有間隙。在一些實例中，此類間隙可以由封裝體14填充。在一些實例中，屏蔽壁56的底部與基板11之間的間隙的高度可以小於基板11上方的電子組件12或52的高度的一半或小於所述高度的四分之一。在一些實例中，間隙的高度可以為至少150微米。在一些實例中，屏蔽壁56的底部可以到達或耦接到基板11。

在一些實例中，屏蔽壁56的形成或材料可以類似於相對於在此公開的屏蔽層中的任何屏蔽層如屏蔽層251描述的形成或材料選項中的任何選項。在一些實例中，凹槽57可以被限定或形成於封裝體14中，類似於先前描述的凹槽18或27。屏蔽壁56可以被填充到凹槽57中，使得屏蔽壁56的頂部仍從封裝體14暴露並且被隨後施加的屏蔽件55接觸。作為實例，屏蔽壁56可以作為導電膏施加到凹槽57中，並且屏蔽件55可以通過噴塗、濺射、鍍覆或以其它方式施加在封裝體14以及屏蔽壁56的頂部之上。

在一些實例中，半導體裝置60可以是包括基板11的半導體結構，所述基板包含介電結構112和導電結構111。導電結構111可以具有頂側、槳片1111和在導電結構111的頂側上的屏蔽端子1114a。半導體裝置60可以包含在槳片1111上處於導電結構111的頂側上的第一電子組件12和在槳片1111上處於導電結構1111的頂側上的第二電子組件52。在一些實例中，封裝體14可以處於導電結構111的頂側上並且接觸第一電子組件12的一側和第二電子組件52的一側。

半導體裝置60可以包含在封裝體14的頂側上並且在封裝體14的側表面上的屏蔽件65和在第一電子組件12與第二電子組件52之間並且接觸屏蔽件65的屏蔽壁56。半導體裝置60還可以包含將屏蔽件65耦接到導電結構111的屏蔽端子1114a的屏蔽互連件255。在一些實例中，屏蔽壁56限定含有第一電子裝置12但不含有第二電子裝置52的第一隔室58以及含有第二電子裝置52但不含有第一電子裝置12的第二隔室59。在一些實例中，屏蔽互連件255包括導線13。

本公開包含對某些實例的引用。然而，本領域的技術人員應理解的是，在不脫離本公開的範圍的情況下，可以作出各種改變並且可以取代等同物。另外，在不脫離本公開的範圍的情況下，可以對所公開的實例進行修改。因此，本公開旨在不限於所公開的實例，而是本公開將包含落入所附申請專利範圍的範疇內的所有實例。

10:半導體裝置 11:基板 12:電子組件 13:組件互連件 14:封裝體 15:屏蔽件 16:載體 17:通孔 18:凹槽 18a:側面 18b:底側 19:晶種層 20:半導體裝置 25:屏蔽件 27:凹槽 27a:側面 27b:底側 28:通孔 30:半導體裝置 35:屏蔽件 40:半導體裝置 45:屏蔽件 50:半導體裝置 52:電子組件 55:屏蔽件 56:屏蔽壁 57:凹槽 58:隔室/第一隔室 59:隔室/第二隔室 65:屏蔽件 111:導電結構 112:介電結構 121:黏合劑 151:屏蔽層/第一屏蔽層 152:屏蔽層/第二屏蔽層 155A、155B:屏蔽互連件 251:屏蔽層 255:屏蔽互連件 355:屏蔽互連件 355a、355b:屏蔽互連件 455:屏蔽互連件 455A、455B、455C:屏蔽互連件 1111:槳片 1111a:槳片頂部墊 1111b:槳片底部墊 1112:互連端子 1112a:互連端子頂部墊 1112b:互連端子底部墊 1113:支撐桿 1113a、1113b:分隔桿 1114a、1114b:屏蔽端子/第一屏蔽端子/第二屏蔽端子 1114c:屏蔽端子 1511:脊突出部 1512:脊 2511:脊突出部 2512:脊

[圖1]示出了範例性半導體裝置的透視圖。

[圖1A和1B]示出了範例性半導體裝置的橫截面視圖。

[圖2A到2G]示出了用於製造範例性半導體裝置的範例性方法的橫截面視圖。

[圖3A和3B]分別示出了範例性半導體裝置的屏蔽互連件的透視圖和俯視圖。

[圖4]示出了範例性半導體裝置的透視圖。

[圖4A和4B]示出了範例性半導體裝置的橫截面視圖。

[圖5A到5D]示出了用於製造範例性半導體裝置的範例性方法的橫截面視圖。

[圖6]示出了範例性半導體裝置的透視圖。

[圖6A和6B]示出了範例性半導體裝置的橫截面視圖。

[圖7A到7D]示出了用於製造範例性半導體裝置的範例性方法的橫截面視圖。

[圖8A和8B]分別示出了範例性半導體裝置的屏蔽互連件的透視圖和俯視圖。

[圖9]示出了範例性半導體裝置的透視圖。

[圖9A和9B]示出了範例性半導體裝置的橫截面視圖。

[圖10A到10D]示出了用於製造範例性半導體裝置的範例性方法的橫截面視圖。

[圖11A到11B]分別示出了範例性半導體裝置的屏蔽互連件的透視圖和俯視圖。

[圖12A到12B]示出了範例性半導體裝置的橫截面視圖。

[圖13A到13B]示出了範例性半導體裝置的橫截面視圖。

以下討論提供了半導體裝置和製造半導體裝置的方法的各種實例。此類實例是非限制性的，並且所附權利要求的範圍不應限於所公開的特定實例。在以下討論中，術語“實例”和“例如”是非限制性的。

附圖展示了總體構造方式，並且眾所周知的特徵和技術的描述和細節可以省略以避免不必要地模糊本公開。另外，附圖中的元件不一定按比例繪製。例如，附圖中的元件中的一些元件的尺寸可以相對於其它元件放大以有助於改善對本公開所討論的實例的理解。不同附圖中的相同附圖標記指示相同的元件。

術語“或”意指由“或”連接的列表中的項中的任何一個或多個項。作為實例，“x或y”意指三元素集合{(x), (y), (x, y)}中的任何元素。作為另一個實例，“x、y或z”意指七元素集合{(x), (y), (z), (x, y), (x, z), (y, z), (x, y, z)}中的任何元素。

術語“包括（comprises）”、“包括（comprising）”、“包含（includes）”或“包含（including）”是“開放式”術語並且指定存在所陳述特徵，但不排除存在或添加一個或多個其它特徵。術語“第一”、“第二”等在本文中可以用於描述各種元件，並且這些元件不應受這些術語限制。這些術語僅用於將一個元件與另一個元件進行區分。因此，例如，在不脫離本公開的教導的情況下，本公開中討論的第一元件可以被稱為第二元件。

除非另外指定，否則術語“耦接”可以用於描述彼此直接接觸的兩個元件或描述通過一個或多個其它元件間接連接的兩個元件。例如，如果元件A耦接到元件B，則元件A可以直接接觸元件B或通過中間元件C間接連接到元件B。類似地，術語“之上”或“上”可以用於描述彼此直接接觸的兩個元件或描述通過一個或多個其它元件間接連接的兩個元件。

10:半導體裝置

11:基板

12:電子組件

13:組件互連件

14:封裝體

15:屏蔽件

111:導電結構

112:介電結構

121:黏合劑

151:屏蔽層/第一屏蔽層

152:屏蔽層/第二屏蔽層

1111:槳片

1111a:槳片頂部墊

1111b:槳片底部墊

1112:互連端子

1112a:互連端子頂部墊

1112b:互連端子底部墊

1511:脊突出部

1512:脊

Claims (35)

1. 一種半導體結構，其包括：基板，所述基板包括導電結構，所述導電結構具有頂側和在所述導電結構的所述頂側上的第一屏蔽端子；電子組件，所述電子組件處於所述導電結構的所述頂側上；封裝體，所述封裝體處於所述導電結構的所述頂側上並且接觸所述電子組件的一側；屏蔽件，所述屏蔽件處於所述封裝體的頂側和所述封裝體的側面上；以及屏蔽互連件，所述屏蔽互連件將所述屏蔽件耦接到所述導電結構的所述第一屏蔽端子；其中：所述導電結構包括與所述電子組件相鄰的槳片；所述第一屏蔽端子處於所述導電結構的支撐桿或引線中的一個上；第二屏蔽端子處於所述槳片上；並且所述屏蔽互連件耦接到所述第一屏蔽端子、所述第二屏蔽端子和所述屏蔽件。
2. 根據請求項1所述的半導體結構，其中所述屏蔽件包括第一屏蔽層和在所述第一屏蔽層上的第二屏蔽層。
3. 根據請求項1所述的半導體結構，其進一步包括介電結構，所述介電結構耦接到所述導電結構。
4. 根據請求項3所述的半導體結構，其中所述介電結構包括所述封裝體的一部分作為連續材料。
5. 根據請求項3所述的半導體結構，其中所述介電結構與所述封裝體分開。
6. 根據請求項1所述的半導體結構，其中所述屏蔽件在所述封裝體的側面處接觸所述封裝體中的凹槽。
7. 根據請求項2所述的半導體結構，其中所述第一屏蔽層在所述封裝體的側面處包括脊和脊突出部，並且所述第二屏蔽層處於所述封裝體的所述側面處的所述脊突出部上。
8. 根據請求項1所述的半導體結構，其中所述導電結構包括支撐桿，並且所述第一屏蔽端子處於所述支撐桿上。
9. 根據請求項1所述的半導體結構，其中所述導電結構包括具有分隔桿的支撐桿，並且所述第一屏蔽端子處於所述分隔桿上。
10. 根據請求項1所述的半導體結構，其中所述屏蔽互連件包括導線。
11. 一種製造半導體結構的方法，其包括：提供基板，所述基板包括介電結構和導電結構，所述導電結構具有頂側和在所述導電結構的所述頂側上的屏蔽端子；在所述導電結構的所述頂側上提供電子組件；提供封裝體，所述封裝體處於所述導電結構的所述頂側上並且接觸所述電子組件的一側；在所述封裝體中提供通孔，所述通孔是從所述封裝體的頂側到所述屏蔽端子；以及在所述封裝體的頂側和所述封裝體的側面上提供屏蔽件，其中所述屏蔽件在所述通孔中包含將所述屏蔽件連接到所述導電結構的所述屏蔽端子的屏蔽互連件；其中在所述封裝體的所述頂側和所述封裝體的所述側面上提供所述屏蔽件之前，所述封裝體中的所述通孔暴露所述屏蔽端子。
12. 根據請求項11所述的方法，其進一步包括在所述封裝體的所述頂側和所述封裝體的所述側面上提供所述屏蔽件之前，在所述封裝體上提供晶種層。
13. 根據請求項11所述的方法，其中所述提供屏蔽件包括在所述封裝體的所述頂側和所述封裝體的側表面上提供第一屏蔽層並且在所述第一屏蔽層上提供第二屏蔽層。
14. 根據請求項13所述的方法，其進一步包括在所述封裝體中提供凹槽，所述凹槽處於所述封裝體的所述側面處，其中所述封裝體在所述封裝體的所述側面處的所述屏蔽件下方暴露。
15. 一種半導體結構，其包括：基板，所述基板包括介電結構和導電結構，所述導電結構具有頂側、槳片和在所述導電結構的所述頂側上的屏蔽端子；第一電子組件和第二電子組件，所述第一電子組件在所述槳片上處於所述導電結構的所述頂側上，所述第二電子組件在所述槳片上處於所述導電結構的所述頂側上；封裝體，所述封裝體處於所述導電結構的所述頂側上並且接觸所述第一電子組件的一側和所述第二電子組件的一側；屏蔽件，所述屏蔽件處於所述封裝體的頂側和所述封裝體的側表面上；屏蔽壁，所述屏蔽壁處於所述第一電子組件與所述第二電子組件之間並且接觸所述屏蔽件；以及屏蔽互連件，所述屏蔽互連件將所述屏蔽件耦接到所述導電結構的所述屏蔽端子；其中所述導電結構包括水平延伸支撐桿，且所述屏蔽端子在所述水平延伸支撐桿上，所述屏蔽互連件與所述水平延伸支撐桿耦接，所述水平延伸支撐桿具 有第一分隔桿和第二分隔桿，其中所述屏蔽端子包括在所述第一分隔桿上的第一屏蔽端子以及在所述第二分隔桿上的第二屏蔽端子，並且其中所述屏蔽互連件包括與所述第一屏蔽端子耦接的第一導線以及與所述第二屏蔽端子耦接的第二導線。
16. 根據請求項15所述的半導體結構，其中所述屏蔽壁界定含有第一電子組件但不含有第二電子組件的第一隔室以及含有第二電子組件但不含有第一電子組件的第二隔室。
17. 根據請求項15所述的半導體結構，其中所述屏蔽互連件包括導線。
18. 一種半導體結構，其包括：基板，其包括介電結構和導電結構，所述導電結構具有頂側、槳片和在所述導電結構所述頂側上的屏蔽端子；第一電子組件和第二電子組件，所述第一電子組件在所述槳片上的所述導電結構的所述頂側上，所述第二電子組件在所述槳片上的所述導電結構的所述頂側上；封裝體，其在所述導電結構的所述頂側上且接觸所述第一電子組件的一側以及所述第二電子組件的一側；屏蔽件，其在所述封裝體的頂側上且在所述封裝體的側表面上；屏蔽壁，其在所述第一電子組件和所述第二電子組件之間且接觸所述封裝體和所述屏蔽件；以及屏蔽互連件，其將所述屏蔽件耦接至所述導電結構的所述屏蔽端子；其中：所述導電結構包括水平延伸支撐桿，且所述屏蔽端子在所述水平延伸支撐桿上； 所述屏蔽互連件與所述水平延伸支撐桿耦接；並且所述水平延伸支撐桿具有分隔桿，所述分隔桿以相對於所述水平延伸支撐桿的角度延伸，且所述屏蔽端子在所述分隔桿上。
19. 根據請求項18所述的半導體結構，其中所述屏蔽壁界定含有所述第一電子組件但不含有所述第二電子組件的第一隔室，以及含有所述第二電子組件但不含有所述第一電子組件的第二隔室。
20. 根據請求項18所述的半導體結構，其中所述屏蔽互連件包括導線。
21. 根據請求項18所述的半導體結構，其中所述屏蔽互連件包括通孔結構。
22. 根據請求項18所述的半導體結構，其中所述水平延伸支撐桿具有第一分隔桿和第二分隔桿，其中所述屏蔽端子包括在所述第一分隔桿上的第一屏蔽端子以及在所述第二分隔桿上的第二屏蔽端子，並且其中所述屏蔽互連件包括與所述第一屏蔽端子耦接的第一導線以及與所述第二屏蔽端子耦接的第二導線。
23. 根據請求項18所述的半導體結構，其中所述封裝體包括凹槽，且所述屏蔽壁在所述凹槽中。
24. 根據請求項23所述的半導體結構，其中所述屏蔽壁完全填充所述凹槽。
25. 根據請求項18所述的半導體結構，其中所述封裝體延伸於所述屏蔽壁之下。
26. 一種半導體結構，其包括：基板，其包括介電結構和導電結構，所述導電結構具有頂側、槳片以及在所述導電結構的所述頂側上的屏蔽端子； 第一電子組件和第二電子組件，所述第一電子組件在所述槳片上的所述導電結構的所述頂側上，所述第二電子組件在所述槳片上的所述導電結構的所述頂側上；封裝體，其在所述導電結構的所述頂側上且接觸所述第一電子組件的一側以及所述第二電子組件的一側；屏蔽件，其在所述封裝體的頂側上且在所述封裝體的側表面上；屏蔽壁，其在所述第一電子組件和所述第二電子組件之間且接觸所述封裝體和所述屏蔽件；以及屏蔽互連件，其將所述屏蔽件耦接至所述導電結構的所述屏蔽端子；其中，所述導電結構包括水平延伸支撐桿，所述水平延伸支撐桿之水平寬度大於垂直高度，且所述第一屏蔽端子在所述水平延伸支撐桿上；並且其中，所述屏蔽互連件與所述水平延伸支撐桿耦接；並且其中，所述水平延伸支撐桿具有分隔桿，所述分隔桿以相對於所述水平延伸支撐桿的角度延伸，且所述屏蔽端子在所述分隔桿上。
27. 根據請求項26所述的半導體結構，其中所述屏蔽壁界定含有所述第一電子組件但不含有所述第二電子組件的第一隔室，以及含有所述第二電子組件但不含有所述第一電子組件的第二隔室。
28. 根據請求項26所述的半導體結構，其中所述屏蔽互連件包括導線。
29. 根據請求項26所述的半導體結構，其中所述屏蔽互連件包括通孔結構。
30. 根據請求項26所述的半導體結構，其中所述封裝體包括凹槽，且所述屏蔽壁在所述凹槽中。
31. 根據請求項30所述的半導體結構，其中所述屏蔽壁完全填充所 述凹槽。
32. 根據請求項26所述的半導體結構，其中所述封裝體延伸於所述屏蔽壁之下。
33. 一種製造半導體結構的方法，其包括：提供基板，所述基板包括介電結構和導電結構，所述導電結構具有頂側、槳片和在所述導電結構所述頂側上的屏蔽端子；提供第一電子組件於所述槳片上的所述導電結構的所述頂側上，且提供第二電子組件於所述槳片上的所述導電結構的所述頂側上；提供封裝體於所述導電結構的所述頂側上且接觸所述第一電子組件的一側以及所述第二電子組件的一側；提供屏蔽壁於所述第一電子組件和所述第二電子組件之間且接觸所述封裝體；提供屏蔽件於所述封裝體的頂側上及所述封裝體的側表面上且接觸所述屏蔽壁；以及提供屏蔽互連件已將所述屏蔽件耦接至所述導電結構的所述屏蔽端子；其中：所述導電結構包括水平延伸支撐桿，且所述屏蔽端子在所述水平延伸支撐桿上；所述屏蔽互連件與所述水平延伸支撐桿耦接；並且所述水平延伸支撐桿具有第一分隔桿和第二分隔桿，其中所述屏蔽端子包括在所述第一分隔桿上的第一屏蔽端子以及在所述第二分隔桿上的第二屏蔽端子，並且其中所述屏蔽互連件包括與所述第一屏蔽端子耦接的第一導線以及與所述第二屏蔽端子耦接的第二導線。
34. 根據請求項33所述的方法，其中所述屏蔽壁界定含有所述第一 電子組件但不含有所述第二電子組件的第一隔室，以及含有所述第二電子組件但不含有所述第一電子組件的第二隔室。
35. 根據請求項33所述的方法，其包括：在提供所述屏蔽壁之前提供凹槽於所述封裝體中，且所述屏蔽壁被提供於所述凹槽中。

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