TWI874249B - 電子封裝件之製法 - Google Patents
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Abstract
一種電子封裝件之製法，包括：提供第一基板，於該第一基板上設置電子元件，將第二基板結合至該第一基板，以及在該第一基板及該第二基板間形成包覆層。當該第一基板為無核心層基板時，於該電子元件設置在該第一基板前，先進行該第一基板之加熱製程，以釋放應力。當該第二基板為無核心層基板時，於該第二基板結合至該第一基板前，先進行該第二基板之加熱製程，以釋放應力。
Description
本發明係有關一種半導體封裝技術，尤指一種電子封裝件之製法。
隨著半導體封裝技術的演進，半導體裝置(Semiconductor device)已開發出不同的封裝型態，其中，為提升電性功能及節省封裝空間，業界遂發展出堆疊複數封裝結構以形成封裝堆疊結構(Package on Package，簡稱POP)之封裝型態，此種封裝型態能發揮系統封裝(SiP)異質整合特性，可將不同功用之電子元件，例如：記憶體、中央處理器、繪圖處理器、影像應用處理器等，藉由堆疊設計達到系統的整合，而適用於各種輕薄短小型電子產品。
圖1係為習知封裝堆疊結構1之剖面示意圖，該封裝堆疊結構1係包含有第一半導體晶片10、第一封裝基板11、第二封裝基板12、複數銲球13、第二半導體晶片14以及封裝膠體15。該第一封裝基板11具有複數線路層111，且該第二封裝基板12具複數線路層121。該第一半導體晶片10以覆晶方式設於該第一封裝基板11上，且該第二半導體晶片14亦以覆晶方式設於該第二封裝基板12上。該些銲球13係用以連結且電性耦接該第一封裝基板11與該第二封裝基板12。該封裝膠體15係包覆該些銲球13與該第一半導體晶片10。另外，可選擇性地形成底膠16於該第一半導體晶片10與該第一封裝基板11之
間。
由於第一基板(無核心層基板)在製作過程中受到外力或者熱製程的影響導致有殘留應力的累積，此殘留應力若在封裝過程中未消除的話，會影響到封裝後的最終封裝堆疊結構翹曲的形貌(笑臉或哭臉)，亦即封裝堆疊結構邊緣會發生上翹或下彎問題。
再者，此最終封裝堆疊結構的形貌需符合後續接置之印刷電路板(PCB)的形貌，如與印刷電路板的形貌不匹配，則會於最終封裝堆疊結構接置上發生銲球未濕潤(solder ball non-wetting)的狀況，甚至導致消費性產品可靠度問題。
因此，如何克服習知技術之種種缺點，實為目前各界亟欲解決之技術問題。
鑒於上述習知技術之缺失，本發明提供一種電子封裝件之製法，係包括：提供第一基板；於該第一基板上設置電子元件，其中，於該電子元件設置在該第一基板前，先進行該第一基板之加熱製程，以釋放應力；以及將第二基板結合至該第一基板。
前述之電子封裝件之製法中，復包括在該第一基板及該第二基板間形成包覆層，以包覆該電子元件。
前述之電子封裝件之製法中，復包括於該第一基板未接置第二基板之側設置複數導電元件。
前述之電子封裝件之製法中，該第一基板及該第二基板之其中一
者為無核心層基板，並經過該加熱製程，以釋放應力。
前述之電子封裝件之製法中，該第一基板及該第二基板之另一者為具核心層基板。
前述之電子封裝件之製法中，該第一基板及該第二基板均為無核心層基板，並經過該加熱製程，以釋放應力。
前述之電子封裝件之製法中，該電子元件係透過複數導電凸塊接置於該第一基板上。
前述之電子封裝件之製法中，復包括形成底膠於該電子元件與該第一基板間，用以包覆該複數導電凸塊。
前述之電子封裝件之製法中，該第二基板透過複數導電件接置於該第二基板上。
前述之電子封裝件之製法中，該無核心層基板包含有介電層及結合該介電層之佈線層。
由上可知，本發明之電子封裝件之製法主要在第一基板為無核心層基板時，於電子元件接置於該第一基板前，或第二基板為無核心層基板，於該第二基板接置於該第一基板前，先進行加熱製程，以達到應力釋放目的。俾藉由第一基板或第二基板的應力釋放，而使最終電子封裝件的形貌符合預期需求，以避免習知封裝堆疊結構的形貌與印刷電路板的形貌不匹配，發生銲球未濕潤(solder ball non-wetting)的問題，導致消費性產品可靠度問題。
1:封裝堆疊結構
10:第一半導體晶片
11:第一封裝基板
111,121:線路層
12:第二封裝基板
13:銲球
14:第二半導體晶片
15:封裝膠體
16:底膠
2:電子封裝件
20:電子元件
200:導電凸塊
201:底膠
21:第一基板
21a:第一側
21b:第二側
211:介電層
212:佈線層
22:第二基板
220:核心層
222:線路層
23:導電件
24:包覆層
26:導電元件
S21~S25:步驟
圖1為習知封裝堆疊結構1之剖面示意圖。
圖2為本發明之電子封裝件之製法的流程示意圖。
圖3~圖7為本發明之電子封裝件之製法的剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
請參閱圖2，係為本發明之電子封裝件之製法的流程示意圖，另請同時配合參閱圖3~圖7，係為本發明之電子封裝件之製法的剖面示意圖。
如圖2及圖3所示，首先進行步驟S21，提供第一基板21，並對該第一基板21進行加熱以釋放應力。
該第一基板21例如為無核心層基板，其具有相對之第一側21a及第二側21b，並包含介電層211及結合介電層211之佈線層212。例如，形成佈線層212之材質為銅，形成該介電層211之材質為聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或
其它等之介電材，且可採用線路重佈層(Redistribution layer，簡稱RDL)製程形成該佈線層212與該介電層211。
本步驟主要對該第一基板21進行加熱製程，以達到應力釋放目的，避免後在製作過程中受到外力或者熱製程的影響導致有殘留應力的累積，甚至影響最終電子封裝件結構之形貌。
如圖2及圖4所示，進行步驟S22，於該第一基板21上設置至少一電子元件20。
該電子元件20設於第一基板21之第一側21a上，並電性連接佈線層212。該電子元件20可例如為主動元件、被動元件或其二者組合等。該主動元件例如為半導體晶片，該被動元件例如為電阻、電容及電感。於本實施例中，該電子元件20係為半導體晶片，並以覆晶方式透過複數導電凸塊200設於第一基板21之第一側21a上。於其它實施例中，電子元件20亦可經由打線方式、直接接觸或其它適當方式電性連接佈線層212。
另外，可於該電子元件20與該第一基板21間佈設有底膠201，以包覆該複數導電凸塊200。
如圖2及5圖所示，進行步驟S23，將第二基板22結合至第一基板21。
本實施例中該第二基板22為具核心層基板，其具有核心層220以及線路層222，該第二基板22透過複數導電件23接置於該第一基板21之第一側21a，並使該線路層222電性連接該佈線層212。該導電件23例如為銅柱或銲錫球。
由於該第二基板22設有核心層220而具備一定強度，因而毋需先
進行加熱釋放應力。於另一實施例中，如該第二基板22為無核心層基板，則可比照前述S21步驟，在該第二基板22接置於該第一基板21前，先對該第二基板22進行加熱製程以釋放應力。
於又一實施例中，如該第一基板21設有核心層而具備一定強度，則毋需先進行加熱釋放應力，而可直接將電子元件20設於該第一基板21上；另如該第二基板22為無核心層基板，則在該第二基板22接置於該第一基板21前，先對該第二基板22進行加熱製程以釋放應力。
如圖2及6圖所示，進行步驟S24，在第一基板21及第二基板22間形成包覆層24。
本實施例中主要在第一基板21及第二基板22間形成用以包覆該電子元件20之包覆層24，該包覆層24可為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)，但不限於上述。
如圖2及7圖所示，進行步驟S25，於第一基板下方設置複數導電元件26。
本實施例中主要在第一基板21之第二側21b結合複數如銲錫凸塊或銲球(其規格為C4型)之導電元件26，並使該複數導電元件26電性連接該佈線層212，以製得本發明之電子封裝件2。後續該電子封裝件2可透過該複數導電元件26接置於如電路板之外部裝置。
因此，本發明之電子封裝件之製法主要在第一基板為無核心層基板時，於電子元件接置於該第一基板前，或第二基板為無核心層基板，於該第二基板接置於該第一基板前，先進行加熱製程，以達到應力釋放目的。俾藉由第一
基板或第二基板的應力釋放，而使最終電子封裝件的形貌符合預期需求，避免習知封裝堆疊結構的形貌與印刷電路板的形貌不匹配，發生銲球未濕潤的問題，導致消費性產品可靠度問題。此外，前述製法無需增加新開發製程及材料或購買機台，以現有材料及舊有製程及機台即可解決業界現有技術問題，故不會有大量額外成本支出。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
S21~S25:步驟
Claims (10)
- 一種電子封裝件之製法，係包括：提供第一基板；於該第一基板上設置電子元件，其中，於該電子元件設置在該第一基板前，先進行該第一基板之加熱製程，以釋放應力；以及將第二基板結合至該第一基板。
- 如請求項1所述之電子封裝件之製法，復包括在該第一基板及該第二基板間形成包覆該電子元件之包覆層。
- 如請求項1所述之電子封裝件之製法，復包括於該第一基板未接置第二基板之側設置複數導電元件。
- 如請求項1所述之電子封裝件之製法，其中，該第一基板及該第二基板之其中一者為無核心層基板，並經過該加熱製程，以釋放應力。
- 如請求項4所述之電子封裝件之製法，其中，該第一基板及該第二基板之另一者為具核心層基板。
- 如請求項1所述之電子封裝件之製法，其中，該第一基板及該第二基板均為無核心層基板，並經過該加熱製程，以釋放應力。
- 如請求項1所述之電子封裝件之製法，其中，該電子元件係透過複數導電凸塊接置於該第一基板上。
- 如請求項7所述之電子封裝件之製法，復包括形成底膠於該電子元件與該第一基板間，用以包覆該複數導電凸塊。
- 如請求項1所述之電子封裝件之製法，其中，該第二基板透過複數導電件接置於該第一基板上。
- 如請求項1所述之電子封裝件之製法，其中，該第一基板及該第二基板之其中一者為無核心層基板，該無核心層基板包含有介電層及結合該介電層之佈線層。
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