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TWI874071B - 半導體記憶體裝置及其形成方法 - Google Patents

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TWI874071B
TWI874071B TW112150801A TW112150801A TWI874071B TW I874071 B TWI874071 B TW I874071B TW 112150801 A TW112150801 A TW 112150801A TW 112150801 A TW112150801 A TW 112150801A TW I874071 B TWI874071 B TW I874071B
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劉重顯
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華邦電子股份有限公司
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Abstract

提供一種半導體記憶體裝置，其包括：一半導體基底以及複數個電晶體結構。電晶體結構設置於半導體基底上且各自包括：一半導體層、一浮置閘極、一控制閘極、一穿隧氧化層以及一閘間介電層。半導體基底及半導體層具有相同的導電型及不同的摻雜濃度。浮置閘極覆蓋半導體層的一側壁上，且具有一弧形側壁相對於半導體層的的側壁。穿隧氧化層位於浮置閘極與半導體基底之間，且位於浮置閘極與半導體層之間。控制閘極設置於浮置閘極上，而閘間介電層位於控制閘極與浮置閘極之間，且順應性覆蓋浮置閘極的弧形側壁。

Description

半導體記憶體裝置及其形成方法
本發明係有關於一種半導體結構，且特別係有關於一種可增加控制閘極與浮置閘極之間耦合率的半導體記憶體裝置及其形成方法。
傳統的快閃記憶體裝置中，源極/汲極區與通道區位於同一平面上，裝置尺寸的變化將直接影響到通道長度，因而使裝置尺寸縮小受到限制。再者，快閃記憶體裝置中通常使用單一通道區來進行寫入及抹除操作，導致通道區上方的穿隧氧化層因多次寫入/抹除降低了耐操度(endurance)(即，降低寫入及抹除操作的次數)，從而減少裝置的可靠度。另外，當裝置尺寸縮小時，降低了浮置閘極與堆疊於其上的控制閘極之間的電容，導致浮置閘極與控制閘極之間的耦合率(coupling ratio)下降，使快閃記憶體裝置的工作電壓(例如，施加於控制閘極的電壓)增加。
本發明提供一種半導體記憶體裝置，其包括：一半導體基底以及複數個電晶體結構。半導體基底具有一第一導電型的一第一摻雜濃度。電晶體結構設置於該半導體基底上，且電晶體結構各自包括：一半導體層、一第一浮置閘極、一第一控制閘極、一第一穿隧氧化層以及一閘間介電層。半導體層具有第一導電型的一第二摻雜濃度，第二摻雜濃度不同於第一摻雜濃度。第一浮置閘極覆蓋半導體層的一第一側壁，且具有一弧形側壁相對於第一側壁。第一穿隧氧化層位於第一浮置閘極與半導體基底之間，且位於第一浮置閘極與半導體層之間。第一控制閘極設置於第一浮置閘極上，而閘間介電層位於第一控制閘極與第一浮置閘極之間，且順應性覆蓋第一浮置閘極的弧形側壁。
本發明另提供一種半導體記憶體裝置之形成方法。上述方法包括形成至少一半導體層於一半導體基底上，半導體基底具有一第一P型摻雜濃度且半導體層具有一第二P型摻雜濃度，且第二P型摻雜濃度不同於第一P型摻雜濃度。上述方法也包括順應性形成一第一介電層以覆蓋半導體基底的一上表面及覆蓋半導體層的一上表面與相對的一第一側壁及一第二側壁，以及形成一第一浮置閘極及一第二浮置閘極於第一介電層上，且分別覆蓋第一側壁及第二側壁，第一浮置閘極及第二浮置閘極具有一弧形側壁分別相對於第一側壁及第二側壁。上述方法更包括順應性形成一第二介電層以覆蓋半導體基底的上表面、半導體層的上表面、第一浮置閘極的弧形側壁及第二浮置閘極的弧形側壁。再者，上述方法也包括形成一第一控制閘極及一第二控制閘極 分別覆蓋位於第一浮置閘極及第二浮置閘極上的第二介電層。
10:半導體記憶體裝置
100,108:半導體基底
100T,110T:上表面
102a:第一源極/汲極區
102b:第三源極/汲極區
110:半導體層
111:第一側壁
112:介電層
113:第二側壁
114a:穿隧氧化層
114b:穿隧氧化層
115,154:條型圖案
116:通道摻雜製程
118,128,138:導電層
120a:浮置閘極
120b:浮置閘極
121:弧形側壁
122:第二介電層
124a:閘間介電層
124b:閘間介電層
130a:控制閘極
130b:控制閘極
140a:導電蓋層
140b:導電蓋層
148:絕緣層
150a:絕緣蓋層
150b:絕緣蓋層
160:側壁保護結構
162:第二源極/汲極區
166:摻雜製程
170:介電層
TR:電晶體結構
第1圖係繪示出根據本發明一些實施例之半導體記憶體裝置的剖面示意圖。
第2A至2J圖係繪示出根據本發明一些實施例之半導體記憶體裝置於不同製造階段的剖面示意圖。
第1圖係繪示出根據本發明一些實施例之半導體記憶體裝置10的剖面示意圖。在一實施例中，半導體記憶體裝置10包括一半導體基底100以及複數個電晶體結構。此處，為了簡化圖式，僅繪示出二個相鄰的電晶體結構TR。半導體基底100具有由隔離區(未繪示)所定義出的主動區(位於電晶體結構TR下方)。半導體基底100可為矽半導體基底、絕緣層上覆矽半導體基底、或其他合適的半導體基底(例如，砷化鎵半導體基底、氮化鎵半導體基底、或矽化鍺半導體基底)。在一實施例中，半導體基底100為矽半導體基底。在一實施例中，半導體基底100具有一第一導電型(例如，P型)的一第一摻雜濃度。
如第1圖所示，每一電晶體結構TR設置於半導體基底100上，且至少包括：一半導體層110、一對穿隧氧化層、一對浮置閘極、一對閘間介電層、一對控制閘極及多個源極/汲極區。在一實施例中， 半導體層110的材料可相同或類似於半導體基底100。例如，半導體層110為矽半導體層。再者，半導體層110具有一導電型相同於半導體基底100的導電型(例如，P型)，且具有不同於第一摻雜濃度的一第二摻雜濃度。在一實施例中，第二摻雜濃度高於第一摻雜濃度。在其他實施例中，第二摻雜濃度低於第一摻雜濃度。
在一實施例中，一對穿隧氧化層(包括穿隧氧化層114a及穿隧氧化層114b)順應性覆蓋半導體基底100的上表面100T及半導體層110的兩相對側壁。例如，穿隧氧化層114a順應性覆蓋半導體基底100的上表面100T及半導體層110的第一側壁111，而穿隧氧化層114則順應性覆蓋半導體基底100的上表面100T及半導體層110的第二側壁113。
在一實施例中，一對浮置閘極(包括浮置閘極120a及浮置閘極120b)設置於半導體基底100上，且分別覆蓋半導體層110的第一側壁111及第二側壁113。如第1圖所示，穿隧氧化層114a及穿隧氧化層114位於浮置閘極120與半導體基底100之間，且位於浮置閘極120與半導體層110之間。如此一來，半導體基底100可為浮置閘極120於垂直方向上提供一通道區，且半導體層110可為浮置閘極120於水平方向上提供另一通道區。
特別說明的是，具有不同摻雜濃度的雙重通道區有助於半導體記憶體裝置10在不同的通道區進行不同的操作(例如，寫入及抹除操作)。此有利於延緩穿隧氧化層114的劣化，進而增加半導體 記憶體裝置10的寫入及抹除操作的次數。取決於這些通道區中的摻雜濃度的高低，高摻雜濃度的通道區可用於進行寫入操作，而低摻雜濃度的通道區可用於進行抹除操作。
在一實施例中，浮置閘極120a及浮置閘極120b因設置於半導體層110的第一側壁111上及第二側壁113上，因此也可稱為間隙壁型浮置閘極。間隙壁型浮置閘極可具有一外凸的弧形側壁相對於對應的半導體層110的側壁。如第1圖所示，浮置閘極120a的弧形側壁121相對於半導體層110的第一側壁111，而浮置閘極120b的弧形側壁121相對於半導體層110的第二側壁113。相較於傳統半導體記憶體裝置中垂直疊置於控制閘極下方的矩型浮置閘極，上述弧形側壁可增加浮置閘極的上表面積。此有利於增加控制閘極與浮置閘極之間的耦合率。在一實施例中，浮置閘極120a與浮置閘極120b可包括多晶矽。另外，相較於傳統半導體記憶體裝置中介電層設置於相鄰的浮置閘極之間，半導體記憶體裝置10中半導體層110設置於浮置閘極120a與浮置閘極120b之間可避免浮置閘極120a與浮置閘極120b發生耦合而產生不必要的干擾(disturbance)。
在一實施例中，一對閘間介電層(包括閘間介電層124a及閘間介電層124b)分別順應性覆蓋一對浮置閘極120的弧形側壁。例如，閘間介電層124a順應性覆蓋浮置閘極120a的弧形側壁121，而閘間介電層124b順應性覆蓋浮置閘極120b的弧形側壁121。在一實施例中，閘間介電層124a及閘間介電層124b可包括單層或多層結構。例如， 閘間介電層124a及閘間介電層124b可為包括氧化矽層/氮化矽層/氧化矽層(oxide-nitride-oxide,ONO)的多層結構。
在一實施例中，一對控制閘極(包括控制閘極130a及控制閘極130b)分別設置於浮置閘極120a及浮置閘極120b上方，且覆蓋閘間介電層124a及閘間介電層124b。如此一來，閘間介電層位於浮置閘極與控制閘極之間。在一實施例中，控制閘極130a及控制閘極130b可包括多晶矽。
在一實施例中，多個源極/汲極區位於半導體基底100或半導體層110內，且具有不同於第一導電型的第二導電型(例如，N型)。例如，第一源極/汲極區102a及第三源極/汲極區102b位於半導體基底100內。第一源極/汲極區102a鄰近於浮置閘極120a的弧形側壁121，而第三源極/汲極區102b鄰近於浮置閘極120b的弧形側壁121。另一方面，第二源極/汲極區162位於半導體層110內，且浮置閘極120a與浮置閘極120b之間。第二源極/汲極區162作為一共用源極/汲極區，且與第一源極/汲極區102a及第三源極/汲極區102b位於不同的平面上，因而可降低半導體記憶體裝置10尺寸的變化對通道長度的不利影響。
在一實施例中，每一電晶體結構TR更包括：一對導電蓋層、一對絕緣蓋層以及一側壁保護結構160。在一實施例中，一對導電蓋層分別設置於控制閘極130a及控制閘極130b上。在一實施例中，導電蓋層140a及導電蓋層140b用於降低控制閘極130a及控制閘極130b與 上方的閘極接點(未繪示)之間接觸電阻。在一實施例中，導電蓋層140a及導電蓋層140b包括金屬、金屬矽化物或其他合適的導電材料。例如，導電蓋層140a及導電蓋層140b包括鎢或矽化鎢。
在一實施例中，一對絕緣蓋層(包括絕緣蓋層150a及絕緣蓋層150b)分別設置於導電蓋層140a及導電蓋層140b上。在一實施例中絕緣蓋層150a及絕緣蓋層150b用作硬式罩幕，以在製造電晶體結構TR期間保護及定義下方的膜層，例如導電蓋層及控制閘極。在一實施例中，絕緣蓋層150a及絕緣蓋層150b包括氮化物、氮氧化物或其他合適的介電材料。
在一實施例中，側壁保護結構160位於控制閘極130a及導電蓋層140a的兩相對側壁上及控制閘極130b及導電蓋層140b的兩相對側壁上，且延伸至半導體基底100的上表面100T上及半導體層110的上表面110T上而覆蓋第一源極/汲極區102a、第二源極/汲極區162及第三源極/汲極區102b，如第1圖所示。
第2A至2J圖係繪示出根據本發明一些實施例之半導體記憶體裝置於不同製造階段的剖面示意圖，其中相同於第1圖的部件使用相同的標號並且可能省略其說明。請參照第2A圖，在一實施例中，提供一半導體基底100並形成另一半導體基底108於半導體基底100上。在一實施例中，半導體基底100及108為矽半導體基底且具有相同或類似的材料及相同的導電型(例如，P型)。再者，半導體基底100具有第一摻雜濃度而半導體基底108具有不同於第一摻雜濃度的第二 摻雜濃度。在一實施例中，第二摻雜濃度高於第一摻雜濃度。在其他實施例中，第二摻雜濃度低於第一摻雜濃度。
接著，進行一微影製程，以形成一光阻圖案於半導體基底108上。在一實施例中，光阻圖案具有多個平行排列的條型圖案115，用以在後續製程中圖案化半導體基底108，以形成作為主動區的半導體層。此處為簡化圖示，僅繪示出二個條型圖案115，如第2A圖所示。
請參照第2B圖，在一實施例中，利用條型圖案115作為蝕刻罩幕來進行一蝕刻製程(例如，乾式或濕式蝕刻製程)，以形成多個半導體層110於半導體基底100的上表面100T上。之後，請參照第2C圖，在去除條型圖案115而露出半導體層110的上表面110T之後，可選擇性對半導體基底100及半導體層110進行一通道摻雜製程116。例如，對半導體基底100及半導體層110進行一第一導電型(例如，P型)的離子佈植製程。
請參照第2D圖，在一實施例中，利用化學氣相沉積、原子層沉積或其他合適的沉積製程順應性形成一介電層112，以覆蓋半導體基底100的上表面100T及覆蓋半導體層110的上表面110T與相對的第一側壁111及第二側壁113。在一實施例中，介電層112作為穿隧介電層且可包括單層或多層結構。例如，介電層112為單層結構且包括氧化矽。接下來，在一實施例中，利用化學氣相沉積或其他合適的沉積製程形成一導電層118於半導體層110上方的介電層112上，並填入相鄰的半導體層110之間的空間，以覆蓋位於半導體層 110的第一側壁111及第二側壁113上的介電層112。在一實施例中，導電層118包括多晶矽。
請參照第2E圖，形成多個浮置閘極(例如，浮置閘極120a及浮置閘極120b)於半導體基底100上的介電層112上。浮置閘極120a及浮置閘極120b分別覆蓋半導體層110的第一側壁111及第二側壁113的介電層112。在一實施例中，對導電層118進行異向性蝕刻製程，以露出位於半導體基底100的上表面100T上的介電層112及位於半導體層110的上表面110T上的介電層112。餘留的導電層118於各個半導體層110的第一側壁111及第二側壁113分別形成間隙壁型的浮置閘極120a及浮置閘極120b。在一實施例中，浮置閘極120a及浮置閘極120b各具有一弧形側壁121。再者，浮置閘極120a相對於半導體層110的第一側壁111，而浮置閘極120b相對於半導體層110的第二側壁113。
請參照第2F圖，在一實施例中，對半導體基底100進行一圖案化製程(例如，微影及蝕刻製程)，以在半導體基底100內形成多個隔離溝槽(未繪示)及由隔離溝槽所定義出的主動區(位於電晶體結構TR下方)。之後，填入介電材料於隔離溝槽內並接著對介電材料進行化學機械研磨製程及凹陷製程，以在半導體基底100內形成隔離區(未繪示)。在進行化學機械研磨製程期間，去除了位於半導體層110的上表面110T上的介電層112。在進行凹陷製程期間，去除了位於半導體基底100的上表面100T上局部的介電層112(露出於浮 置閘極120a及浮置閘極120b的第一介電層部分)。如此一來，一穿隧氧化層114a形成於浮置閘極120a與半導體基底100之間以及於浮置閘極120a與半導體層110之間。再者，一穿隧氧化層114形成於浮置閘極120b與半導體基底100之間以及於浮置閘極120b與半導體層110之間。
請再參照第2F圖，在一實施例中，在形成隔離區之後，利用化學氣相沉積、原子層沉積或其他合適的沉積製程順應性形成介電層122，以覆蓋半導體基底100的上表面100T、各個半導體層110的上表面110T、各個浮置閘極120的弧形側壁121。在一實施例中，介電層122作為閘間介電層且可包括單層或多層結構。例如，介電層122可為包括氧化矽層/氮化矽層/氧化矽層(oxide-nitride-oxide,ONO)的多層結構。此處為了簡化圖式，介電層122僅繪示為單層結構。
接下來，在一實施例中，利用化學氣相沉積或其他合適的沉積製程形成一導電層128於半導體層110上方的閘間介電層124上，並填入相鄰的半導體層110之間的空間，以覆蓋位於各個浮置閘極120的弧形側壁121上的介電層122。在一實施例中，導電層128包括多晶矽。
請參照第2G圖，在一實施例中，利用化學氣相沉積或其他合適的沉積製程依序形成一導電層138及一絕緣層148於導電層128上。之後，進行一微影製程，以形成一光阻圖案於絕緣層148上。在一實施例中，光阻圖案具有多個平行排列的條型圖案154，用以在後續 製程中依序圖案化絕緣層148、導電層138、導電層128及介電層122。在一實施例中，導電層138包括金屬或金屬矽化物或其他合適的導電材料。例如，導電層138包括鎢或矽化鎢。在一實施例中，絕緣層148包括氮化矽、氮氧化矽或其他合適的介電材料。
請參照第2H圖，在一實施例中，利用條型圖案115作為蝕刻罩幕來進行一蝕刻製程(例如，乾式或濕式蝕刻製程)，以在浮置閘極120a上依序形成閘間介電層124a、控制閘極130a、導電蓋層140a及絕緣蓋層150a，且在浮置閘極120b上依序形成閘間介電層124b、控制閘極130b、導電蓋層140b及絕緣蓋層150b。
請參照第2I圖，在一實施例中，順應性形成一側壁保護結構160於導電蓋層140a及控制閘極130a的兩相對側壁上及導電蓋層140b及控制閘極130b的兩相對側壁上，且延伸至半導體基底100的上表面100T上及半導體層110的上表面110T上。在一實施例中，側壁保護結構160可包括氧化矽，且可透過熱氧化製程形成。
請參照第2J圖，在一實施例中，進行一第二導電型(例如，N型)摻雜製程166，以形成一第一源極/汲極區102a鄰近於浮置閘極120a的半導體基底100內、一第二源極/汲極區162於浮置閘極120a與浮置閘極120b之間的半導體層110內以及一第三源極/汲極區102b鄰近於浮置閘極120b的半導體基底100內。如此一來，可完成半導體記體裝置10的製作。
在一實施例中，在形成第一源極/汲極區102a、第二源極/ 汲極區162及第三源極/汲極區102b之後，可進一步在各個電晶體結構TR上方形成一介電層170(其有時也稱為層間介電層)並填入相鄰的電晶體結構TR之間的空間，如第1圖所示。
根據上述實施例，本發明的半導體記體裝置中各個電晶體結構具有一對間隙壁(spacer)型浮置閘極，且浮置閘極具有弧形側壁。在上述配置中，可透過增加浮置閘極的弧形側壁與控制閘級的接觸面積而提升浮置閘極與其上方的控制閘極之間的耦合率。根據上述實施例，半導體記體裝置中各個電晶體結構的浮置閘極的水平方向及垂直方向上具有不同摻雜濃度的通道區，可分別用於記憶體裝置的寫入操作與抹除操作，進而有效提升浮置閘極與通道區之間的穿隧氧化層的耐操度(亦即，增加寫入操作與抹除操作的次數)。根據上述實施例，半導體記體裝置中間隙壁型浮置閘極透過一半導體層彼此隔開，可避免浮置閘極之間產生不必要的干擾。根據上述實施例，半導體記體裝置中各個浮置閘極兩側的源極區與汲極區不在同一平面上，因此可降低裝置尺寸的變化對通道長度的不利影響。
10:半導體記憶體裝置
100:半導體基底
100T,110T:上表面
102a:第一源極/汲極區
102b:第三源極/汲極區
110:半導體層
111:第一側壁
113:第二側壁
114a:第一穿隧氧化層
114b:第二穿隧氧化層
120a:第一浮置閘極
120b:第二浮置閘極
121:弧形側壁
124a:第一閘間介電層
124b:第二閘間介電層
130a:第一控制閘極
130b:第二控制閘極
140a:第一導電蓋層
140b:第二導電蓋層
150a:第一絕緣蓋層
150b:第二絕緣蓋層
160:側壁保護結構
162:第二源極/汲極區
170:介電層
TR:電晶體結構

Claims (15)

  1. 一種半導體記憶體裝置，包括：一半導體基底，具有一第一導電型的一第一摻雜濃度；以及複數個電晶體結構，設置於該半導體基底上，且該等電晶體結構各自包括：一半導體層，具有該第一導電型的一第二摻雜濃度，其中該第二摻雜濃度不同於該第一摻雜濃度；一第一浮置閘極，覆蓋該半導體層的一第一側壁，且具有一弧形側壁相對於該第一側壁；一第一穿隧氧化層位於該第一浮置閘極與該半導體基底之間，且位於該第一浮置閘極與該半導體層之間；一第一控制閘極，設置於該第一浮置閘極上；一閘間介電層，位於該第一控制閘極與該第一浮置閘極之間，且順應性覆蓋該第一浮置閘極的該弧形側壁；一第二浮置閘極，覆蓋該半導體層中相對於該第一側壁的一第二側壁，且具有一弧形側壁相對於該第二側壁；以及一第二控制閘極，設置於該第二浮置閘極上，其中該閘間介電層位於該第二控制閘極與該第二浮置閘極之間，且順應性覆蓋該第二浮置閘極的該弧形側壁，且其中該第二控制閘極不同於該第一控制閘極。
  2. 如請求項1之半導體記憶體裝置，其中該等電晶體結構 各自更包括：一第一源極/汲極區及一第二源極/汲極區，分別位於該半導體基底及該半導體層內，且具有不同於該第一導電型的一第二導電型，其中該第一源極/汲極區鄰近於該第一浮置閘極的該弧形側壁，且該第二源極/汲極區位於該第一浮置閘極與該第二浮置閘極之間。
  3. 如請求項2之半導體記憶體裝置，其中該第一導電型為P型，而該第二導電型為N型。
  4. 如請求項3之半導體記憶體裝置，其中該第二摻雜濃度高於該第一摻雜濃度。
  5. 如請求項3之半導體記憶體裝置，其中該第二摻雜濃度低於該第一摻雜濃度。
  6. 如請求項1之半導體記憶體裝置，其中該等電晶體結構各自更包括：一第一導電蓋層，位於該第一控制閘極上；以及一第一絕緣蓋層，位於該第一導電蓋層上。
  7. 如請求項6之半導體記憶體裝置，其中該第一控制閘極包括多晶矽，且該第一導電蓋層包括金屬或金屬矽化物。
  8. 如請求項1之半導體記憶體裝置，該等電晶體結構各自更包括：一第二穿隧氧化層位於該第二浮置閘極與該半導體基底之間，且位於該第二浮置閘極與該半導體層之間。
  9. 如請求項8之半導體記憶體裝置，該等電晶體結構各自更包括：一第三源極/汲極區，位於該半導體基底內，且具有不同於該第一導電型的一第二導電型，其中該第三源極/汲極區鄰近於該第二浮置閘極的該弧形側壁。
  10. 如請求項8之半導體記憶體裝置，其中該等電晶體結構各自更包括：一側壁保護結構，位於該第一控制閘極的兩相對側壁上及該第二控制閘極的兩相對側壁上，且延伸至該半導體基底及該半導體層的上表面上。
  11. 如請求項8之半導體記憶體裝置，其中該等電晶體結構各自更包括：一第二導電蓋層，位於該第二控制閘極上；以及一第二絕緣蓋層，位於該第二導電蓋層上。
  12. 一種半導體記憶體裝置之形成方法，包括：形成至少一半導體層於一半導體基底上，其中該半導體基底具有一第一P型摻雜濃度且該半導體層具有一第二P型摻雜濃度，且該第二P型摻雜濃度不同於該第一P型摻雜濃度；順應性形成一第一介電層以覆蓋該半導體基底的一上表面及覆蓋該半導體層的一上表面與相對的一第一側壁及一第二側壁；形成一第一浮置閘極及一第二浮置閘極於該第一介電層上，且 分別覆蓋該第一側壁及該第二側壁，其中該第一浮置閘極及該第二浮置閘極具有一弧形側壁分別相對於該第一側壁及該第二側壁；順應性形成一第二介電層以覆蓋該半導體基底的該上表面、該半導體層的該上表面、該第一浮置閘極的該弧形側壁及該第二浮置閘極的該弧形側壁；以及形成一第一控制閘極及一第二控制閘極分別覆蓋位於該第一浮置閘極及該第二浮置閘極上的該第二介電層，其中該第二控制閘極不同於該第一控制閘極。
  13. 如請求項12之半導體記憶體裝置之形成方法，更包括：在形成該第一控制閘極及該第二控制閘極之前，依序形成一導電蓋層及一絕緣蓋層於該第一控制閘極上及於該第二控制閘極上；以及形成一側壁保護結構於該第一控制閘極的兩相對側壁上及該第二控制閘極的兩相對側壁上，且延伸至該半導體基底的該上表面上及該半導體層的該上表面上。
  14. 如請求項13之半導體記憶體裝置之形成方法，更包括：進行一N型摻雜製程，以形成一第一源極/汲極區鄰近於該第一浮置閘極的該半導體基底內、一第二源極/汲極區於該第一浮置閘極與該第二浮置閘極之間的該半導體層內以及一第三源極/汲極區 鄰近於該第二浮置閘極的該半導體基底內。
  15. 如請求項12之半導體記憶體裝置之形成方法，其中在形成該第二介電層之前更包括：去除位於該半導體層的該上表面上以及位於該半導體基底的該上表面並露出於該第一浮置閘極及該第二浮置閘極的該第一介電層。
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