TWI905629B - 記憶體裝置與其製造方法 - Google Patents

Abstract

一種形成記憶體裝置的方法包含在第一介電層中形成電容，在電容上形成底部電極，在底部電極與第一介電層上形成字元線與第二介電層，其中字元線內嵌於第二介電層，在第二介電層上形成位元線觸點，其中位元線觸點在第一介電層上的垂直投影與底部電極在第一介電層上的垂直投影隔開，在形成位元線觸點之後，形成接觸底部電極的通道，以及在通道上形成頂部電極，且頂部電極接觸位元線觸點。

Description

記憶體裝置與其製造方法

本揭露的一些實施方式是關於記憶體裝置與其製造方法。

常見的動態隨機存取記憶體(dynamic random-access memory，DRAM)結合電容與電晶體，且電容根據電容的荷電狀態暫時存取資料。位元線電性連接至電晶體的源極區，且字元線電性連接至電晶體的閘極區。電晶體的通道區域可由氧化物半導體製成，例如氧化銦鎵鋅(indium gallium zinc oxide，IGZO)、氧化銦鋅(indium zinc oxide，IZO)與氧化銦錫(indium tin oxide，ITO)。由氧化物半導體製成的通道區域容易被記憶體製程產生的特定物質影響，例如氫。因此，應該減少通道中的氫濃度以避免氫影響通道特性。

本揭露的一些實施方式提供一種形成記憶體裝置的方法，包含在第一介電層中形成電容，在電容上形成底部電極，在底部電極與第一介電層上形成字元線與第二介電層，其中字元線內嵌於第二介電層，在第二介電層上形成位元線觸點，其中位元線觸點在第一介電層上的垂直投影與底部電極在第一介電層上的垂直投影隔開，在形成位元線觸點之後，形成接觸底部電極的通道，以及在通道上形成頂部電極，且頂部電極接觸位元線觸點。

在一些實施方式中，形成位元線觸點包含在第二介電層上形成犧牲層，在犧牲層上形成第三介電層，藉由圖案化犧牲層與第三介電層來形成第一溝槽以暴露第二介電層，在第一溝槽中形成阻障材料層，以及在第一溝槽中形成覆蓋阻障材料層的位元線觸點材料。

在一些實施方式中，第一溝槽在第一介電層上的垂直投影與底部電極在第一介電層上的垂直投影隔開。

在一些實施方式中，形成通道包含形成貫穿第三介電層、犧牲層、第二介電層、字元線並暴露底部電極的第二溝槽，以及以通道材料填充第二溝槽，且方法更包含在形成通道之前，形成沿著字元線的側壁的閘極介電層。

在一些實施方式中，方法更包含蝕刻通道材料直到通道材料的上表面低於犧牲層。

在一些實施方式中，形成頂部電極包含藉由蝕刻一部分的犧牲層形成第三溝槽，其中第三溝槽暴露阻障材料層的側壁，在第三溝槽中填充頂部電極材料，藉由回蝕頂部電極材料形成第四溝槽，以及在頂部電極材料上的第四溝槽中填充介電材料。

在一些實施方式中，通道不包含氫。

在一些實施方式中，形成電容的溫度高於形成通道的溫度。

在一些實施方式中，通道由氧化物半導體製成。

在一些實施方式中，方法更包含形成接觸位元線觸點的位元線。

本揭露的一些實施方式提供一種記憶體裝置，包含第一介電層、電容、底部電極、通道、頂部電極、閘極介電層、字元線、第二介電層、位元線觸點與阻障層。電容在第一介電層中。底部電極在電容上。通道在底部電極上。頂部電極在通道上。閘極介電層圍繞通道。字元線圍繞閘極介電層。第二介電層圍繞字元線、閘極介電層與通道。位元線觸點在第二介電層上，且位元線觸點在第一介電層上的垂直投影與通道在第一介電層上的垂直投影隔開。阻障層在位元線觸點與頂部電極之間。

在一些實施方式中，頂部電極在第一介電層上的垂直投影完全覆蓋通道在第一介電層上的垂直投影。

在一些實施方式中，頂部電極包含第一部分與第二部分，頂部電極的第二部分在頂部電極的第一部分上，頂部電極的第二部分的側壁從頂部電極的第一部分的側壁突出，且頂部電極的第二部分的側壁接觸阻障層的側壁。

在一些實施方式中，頂部電極的第一部分的側壁對齊閘極介電層的側壁。

在一些實施方式中，頂部電極的第二部分的底部對齊阻障層的底部。

在一些實施方式中，頂部電極的第二部分接觸第二介電層。

在一些實施方式中，記憶體裝置更包含第三介電層與第四介電層，第三介電層在頂部電極上，第四介電層接觸頂部電極的側壁，其中第三介電層接觸頂部電極的上表面與第四介電層的上表面，且第四介電層與第三介電層由不同材料製成。

在一些實施方式中，第三介電層更接觸阻障層的側壁。

在一些實施方式中，通道由氧化物半導體製成。

在一些實施方式中，記憶體裝置更包含位元線，位元線接觸位元線觸點。

以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，在本揭露部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。

本揭露的一些實施方式與記憶體陣列中的氧化物半導體有關。氧化物半導體裝置由氧化物半導體製成，且氧化物半導體對其他組件的製程造成的氫擴散敏感，例如位元線觸點。因此，可調整位元線觸點的製程順序與位置，以減少氫擴散對氧化物半導體裝置的影響。在一些實施方式中，記憶體陣列可為垂直動態隨機存取記憶體。

第1圖繪示本揭露的一些實施方式中記憶體陣列的上視圖。第2圖繪示沿著第1圖的線A-A的橫截面視圖。參考第1圖，第1圖的記憶體陣列可包含複數個記憶體單元。常見的DRAM單元結合電容110與電晶體(將在第2圖參考)，其中電容110根據電容110的荷電狀態暫時存取資料。位元線195電性連接至電晶體的汲極區，且字元線140電性連接至電晶體的閘極區。位元線195具有沿著第一方向X的長度方向，且字元線140具有沿著第二方向Y的長度方向，且第二方向Y與第一方向X垂直。假設相鄰的字元線140與位元線195的間距為2F，一個DRAM單元的水平尺寸可為4F ²，亦即DRAM單元可具有4F ²或更少的面積，其中F是最小的微影特徵尺寸。

第2圖繪示沿著第1圖的線A-A的橫截面視圖。參考第1圖，應注意為了簡化圖式，第2圖的一些元件沒有繪示在第1圖中。在第2圖中，繪示半導體基板100。金屬層102置於半導體基板100上。如上所述，記憶體裝置的每個記憶體單元包含一個電容110與一個電晶體。電容110在介電層104中，且介電層104在金屬層102上。每個記憶體單元的電晶體可包含底部電極122(亦即電晶體的源極)、通道124、頂部電極126(亦即電晶體的汲極與閘極介電層180。字元線140可充當電晶體的閘極。

具體而言，底部電極122在電容110上。通道124在底部電極122上。頂部電極126在通道124上。亦即，電容110、底部電極122、通道124與頂部電極126垂直堆疊。閘極介電層180圍繞通道124。字元線140圍繞閘極介電層180。應注意雖然第1圖至第2圖繪示字元線140為環繞式閘極結構，也就是說字元線140環繞閘極介電層180與通道124的所有側，但記憶體裝置中的字元線140也可為單閘極結構、雙閘極結構或三閘極結構。

記憶體裝置更包含位元線觸點170、阻障層172與位元線195。位元線觸點170在通道124上。阻障層172在位元線觸點170與頂部電極126之間。位元線195接觸位元線觸點170且電性連接頂部電極126。位元線觸點170(包含阻障層172)在介電層104上的垂直投影與通道124在介電層104上的垂直投影隔開。亦即，位元線觸點170(包含阻障層172)從通道124橫向地平移。換句話說，位元線觸點170(包含阻障層172)與通道124在第2圖的橫截面視圖在垂直方向上沒有重疊。位元線觸點170 與通道124之間的相對位置是為了避免位元線觸點170 與阻障層172的製程期間造成的從阻障層172的氫擴散。關於氫擴散的敘述將會在之後討論。

記憶體裝置更包含介電層132、介電層134、介電層150、介電層160與介電層190。介電層132與134可被合稱為介電層130。介電層130圍繞底部電極122、通道124、閘極介電層180與字元線140。介電層160與介電層190覆蓋頂部電極126且在頂部電極126與位元線195之間。介電層150在介電層160與介電層130之間，且接觸頂部電極126的側壁。

第3圖至第22圖繪示本揭露中的一些實施方式製造記憶體裝置的製程的橫截面視圖。參考第3圖，在半導體基板100上依序形成金屬層102與介電層104。在一些實施方式中，半導體基板100可由多晶矽製成但本揭露並不限於此，金屬層102可由鎢(W)、氮化鈦(TiN)、氮化鉭(TaN)製成，且介電層104可由氧化矽、氮化矽製成，但本揭露並不限於此。

參考第4圖，在介電層104中形成電容110。應注意為了簡化圖式，第4圖將電容110繪示為柱狀。在一些實施方式中，電容110包含被兩個電極層包住的絕緣層。在一些實施方式中，形成電容110的溫度至少高於攝氏400度，例如攝氏450度至攝氏600度。

參考第5圖，在電容110上形成底部電極122。具體而言，可先在介電層104上形成覆蓋電容110的底部電極材料層。接著，藉由圖案化底部電極材料層來形成底部電極122。底部電極122可完全覆蓋電容110。在一些實施方式中，底部電極122可由氧化銦鎵鋅(IGZO)、氧化銦鋅(IZO)與氧化銦錫(ITO)製成。在一些實施方式中，底部電極122的厚度在10奈米至50奈米之間。

參考第6圖，在介電層104上形成覆蓋底部電極122的介電層132。在一些實施方式中，介電層132可由氧化矽、氮化矽製成，但本揭露並不限於此。在一些實施方式中，介電層132的厚度在20奈米至100奈米之間。

參考第7圖，在介電層132上形成字元線材料層140’，且參考第8圖，圖案化字元線材料層140’ 以形成字元線140，且字元線140具有沿著一方向的長度方向(例如沿著第1圖的第二方向Y)並與底部電極122重疊。在一些實施方式中，字元線材料層140’可由金屬製成例如鎢(W)、銅(Cu)或鉬(Mo)，但本揭露不限於此。在一些實施方式中，字元線材料層140’的厚度在10奈米至500奈米之間。

參考第9圖，在介電層132上形成覆蓋字元線140的介電層134。在一些實施方式中，介電層134可由氧化矽、氮化矽製成，但本揭露並不限於此。在一些實施方式中，介電層134的厚度在20奈米至550奈米之間。因此，在第7圖至第9圖中，字元線140與介電層130形成在底部電極122與介電層104上，且字元線140內嵌於介電層130中。

參考第10圖，在介電層130上形成犧牲層150，且在犧牲層150上形成介電層160。在一些實施方式中，犧牲層150由介電材料製成，因此犧牲層150也可被稱作介電層150。犧牲層150的材料與介電層160、介電層130的材料不同。在一些實施方式中，介電層160可由氧化矽、氮化矽製成，但本揭露並不限於此，且犧牲層150可由氧化矽、氮化矽製成，但本揭露並不限於此。

參考第11圖，在介電層160上形成光阻層PR1。光阻層PR1包含暴露介電層160的開口O1，且光阻層PR1的開口O1在介電層104上的垂直投影沒有與底部電極122在介電層104上的垂直投影重疊。

參考第12圖，藉由圖案化介電層160與犧牲層150以形成暴露介電層130的第一溝槽T1。具體而言，可執行兩階段蝕刻製程以形成貫穿介電層160與犧牲層150並暴露介電層130的第一溝槽T1。舉例而言，可先以光阻層PR1(見第11圖)為蝕刻遮罩蝕刻介電層160，接著以被蝕刻的介電層160為蝕刻遮罩蝕刻犧牲層150。因為光阻層PR1的開口O1(見第11圖)在介電層104上的垂直投影沒有與底部電極122在介電層104上的垂直投影重疊，第一溝槽T1在介電層104上的垂直投影與底部電極122在介電層104上的垂直投影隔開。因為犧牲層150與介電層130由不同材料製成，介電層134可在犧牲層150的蝕刻製程中作為蝕刻停止層。在形成第一溝槽T1後，可移除光阻層PR1。

參考第13圖，在第一溝槽T1(見第12圖)中形成阻障材料層，且接著在第一溝槽T1中填充位元線觸點材料並覆蓋阻障材料層。在填充位元線觸點材料之後，執行平坦化製程以移除位元線觸點材料與阻障材料層的多餘部分，因此阻障層172與位元線觸點170形成在第一溝槽T1中與介電層130上。阻障層172與位元線觸點170的輪廓與第一溝槽T1相同，因此在第一溝槽T1中的位元線觸點170在介電層104上的垂直投影也與底部電極122在介電層104上的垂直投影隔開。

在一些實施方式中，阻障層172由導電材料製成，例如金屬氮化物，例如氮化鉭或氮化鈦，但本揭露不限於此，且位元線觸點170由金屬製成，例如鎢(W)、氮化鈦(TiN)、氮化鉭(TaN)、摻雜半導體材料(例如p型或n型矽)與/或其他互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor，CMOS)觸點材料。在一些實施方式中，位元線觸點170的厚度在10奈米至300奈米之間。

在形成由金屬氮化物製成的阻障層172期間，氨(NH ₃)作為形成阻障層172的前驅物，因此阻障層172 (或阻障材料層)可能包含氫。在形成位元線觸點170期間，因為位元線觸點170的沉積的熱效應的關係，氫可能從阻障材料層擴散。因此，為了避免其影響後續形成的由氧化物半導體製成的通道，位元線觸點170是在形成由氧化物半導體製成的通道之前形成。

參考第14圖，在位元線觸點170與介電層160上形成光阻層PR2。光阻層PR2包含暴露介電層160的開口O2，且開口O2在字元線140上。開口O2可垂直地與介電層130與底部電極122重疊。

接著，參考第15圖，形成貫穿介電層160、犧牲層150、介電層130與字元線140並暴露底部電極122的第二溝槽T2。具體而言，可藉由執行一或多個蝕刻製程，以光阻層PR2的開口O2為遮罩移除部分的介電層160、犧牲層150、介電層130與字元線140。因此，字元線140圍繞第二溝槽T2。第二溝槽T2與位元線觸點170隔開。亦即，第二溝槽T2沒有貫穿位元線觸點170。

參考第16圖，形成沿著字元線140的側壁的閘極介電層180。具體而言，先形成共形於第二溝槽T2的側壁、底部、位元線觸點170與介電層160的頂部的閘極介電材料層。接著，執行非等向性蝕刻以移除閘極介電材料層的水平部分，閘極介電材料層的剩餘部分形成閘極介電層180。

參考第17圖，在第二溝槽T2(見第16圖)中填充通道材料124’。接著，參考第18圖，回蝕通道材料124’與閘極介電層180以降低通道材料124’與閘極介電層180的上表面高度。更詳細而言，可蝕刻通道材料124’直到通道材料124’與閘極介電層180的上表面低於犧牲層150，且剩餘的通道材料124’形成通道124。亦即，通道124是在形成位元線觸點170之後形成，且位元線觸點170在介電層104上的垂直投影與通道124在介電層104上的垂直投影隔開。通道124由氧化物半導體製成，例如氧化銦鎵鋅(IGZO)、氧化銦鋅(IZO)與氧化銦錫(ITO)。

在一些實施方式中，氧化物半導體對氫敏感。舉例而言，擴散至氧化物半導體(例如通道124)的氫可能導致氧化物半導體的非期望閾值電壓偏移。如上所述，阻障層172是在氫氣環境下形成，因此本揭露提供一種製程，其先形成位元線觸點170與阻障層172，再形成通道124，因此氫擴散不會對在後續製程中形成的通道124造成影響。如此一來，通道124不包含氫，且裝置性能可提升。

此外，因為電容110在通道124之前形成，形成電容110期間的熱效應不會對通道124造成影響。

參考第19圖，藉由蝕刻一部分的犧牲層150形成第三溝槽T3，使得第三溝槽T3暴露阻障層172的側壁。具體而言，執行濕蝕刻製程以側向地蝕刻一部分的犧牲層150。因為犧牲層150的材料與介電層130、介電層160的材料不同，濕蝕刻製程僅移除一部分的犧牲層150，且介電層130與介電層160實質上保持原狀。在一些實施方式中，執行濕蝕刻製程直到第三溝槽T3暴露阻障層172的側壁。

參考第20圖，在第三溝槽T3中填充頂部電極材料，且藉由回蝕頂部電極材料形成第四溝槽T4。頂部電極材料的剩餘部分形成頂部電極126。亦即，頂部電極126形成在通道124上並接觸阻障層172。頂部電極126在介電層104上的垂直投影完全地覆蓋通道124在介電層104上的垂直投影。更具體而言，因為頂部電極126 形成在第三溝槽T3中，且第三溝槽T3從閘極介電層180的側壁橫向地突出，頂部電極126包含第一部分126A與第二部分126B，第二部分126B在第一部分126A上。頂部電極126的第二部分126B的側壁從頂部電極126的第一部分126A的側壁突出，且頂部電極126的第二部分126B的側壁接觸阻障層172的側壁。頂部電極126的第二部分126B的底部接觸介電層130。頂部電極126的第一部分126A的側垂直地對齊閘極介電層180的側壁。此外，因為介電層130作為在形成第一溝槽T1(見第12圖)與第三溝槽T3(見第19圖)期間的蝕刻停止層，在形成頂部電極126之後，頂部電極126的第二部分126B的底部對齊阻障層172的底部。在一些實施方式中，頂部電極126可由氧化銦鎵鋅(IGZO)、氧化銦鋅(IZO)與氧化銦錫(ITO)。在一些實施方式中，頂部電極126的厚度可在10奈米至50奈米之間。

形成頂部電極126之後，介電層160 接觸頂部電極126的上表面與犧牲層150(即第1圖提到的介電層150)的上表面，且阻障層172的側壁同時接觸介電層160與頂部電極126。

參考第21圖，在頂部電極126上的第四溝槽T4中形成介電層190。因此，介電層190與介電層160覆蓋頂部電極126的上表面，且介電層190被介電層160圍繞。在一些實施方式中，介電層190可由氧化矽、氮化矽製成，但本揭露並不限於此。

接著，參考第22圖，在位元線觸點170、介電層190與介電層160上形成位元線195。在一些實施方式中，位元線195由鎢(W)、銅(Cu)或鉬(Mo)製成，但本揭露並不限於此。在一些實施方式中，位元線195的厚度可在20奈米至100奈米之間。

綜上所述，可調整位元線觸點的製程順序與位置，以減少氫擴散對氧化物半導體裝置的影響。更具體而言，因為 位元線觸點與阻障層在形成通道之前形成，包覆位元線觸點的阻障層中的氫會擴散至介電層中但不擴散至通道。因此，氫不會影響通道特性。舉例而言，可避免氫擴散造成的閾值電壓偏移。

雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

100:半導體基板

102:金屬層

104、130、132、134、160、190:介電層

110:電容

122:底部電極

124:通道

124’:通道材料

126:頂部電極

126A:第一部分

126B:第二部分

140:字元線

140’:字元線材料層

150:介電層/犧牲層

170:位元線觸點

172:阻障層

180:閘極介電層

195:位元線

A-A:線

O1、O2:開口

PR1、PR2:光阻層

T1:第一溝槽

T2:第二溝槽

T3:第三溝槽

T4:第四溝槽

X:第一方向

Y:第二方向

第1圖繪示本揭露的一些實施方式中記憶體陣列的上視圖。 第2圖繪示沿著第1圖的線A-A的橫截面視圖。 第3圖至第22圖繪示本揭露中的一些實施方式製造記憶體裝置的製程的橫截面視圖。

100:半導體基板

102:金屬層

104、130、132、134、160、190:介電層

110:電容

122:底部電極

124:通道

126:頂部電極

140:字元線

150:介電層/犧牲層

170:位元線觸點

172:阻障層

180:閘極介電層

195:位元線

Claims (18)

1. 一種形成記憶體裝置的方法，包含：在一第一介電層中形成一電容；在該電容上形成一底部電極；在該底部電極與該第一介電層上形成一字元線與一第二介電層，其中該字元線內嵌於該第二介電層；在該第二介電層上形成一位元線觸點，其中該位元線觸點在該第一介電層上的垂直投影與該底部電極在該第一介電層上的垂直投影隔開，且形成該位元線觸點包含：在該第二介電層上形成一犧牲層；在該犧牲層上形成一第三介電層；藉由圖案化該犧牲層與該第三介電層來形成一第一溝槽以暴露該第二介電層；在該第一溝槽中形成一阻障材料層；以及在該第一溝槽中形成覆蓋該阻障材料層的一位元線觸點材料；在形成該位元線觸點之後，形成接觸該底部電極的一通道；以及在該通道上形成一頂部電極，且該頂部電極接觸該位元線觸點。
2. 如請求項1所述之方法，其中該第一溝槽在該第一介電層上的垂直投影與該底部電極在該第一介電層上的垂直投影隔開。
3. 如請求項1所述之方法，其中形成該通道包含：形成貫穿該第三介電層、該犧牲層、該第二介電層、該字元線並暴露該底部電極的一第二溝槽；以及以一通道材料填充該第二溝槽，且該方法更包含在形成該通道之前，形成沿著該字元線的一側壁的一閘極介電層。
4. 如請求項3所述之方法，更包含：蝕刻該通道材料直到該通道材料的一上表面低於該犧牲層。
5. 如請求項3所述之方法，其中形成該頂部電極包含：藉由蝕刻一部分的該犧牲層形成一第三溝槽，其中該第三溝槽暴露該阻障材料層的一側壁；在該第三溝槽中填充一頂部電極材料；藉由回蝕該頂部電極材料形成一第四溝槽；以及在該頂部電極材料上的該第四溝槽中填充一介電材料。
6. 如請求項1所述之方法，其中該通道不包含氫。
7. 如請求項1所述之方法，其中形成該電容的一溫度高於形成該通道的一溫度。
8. 如請求項1所述之方法，其中該通道由一氧化物半導體製成。
9. 如請求項1所述之方法，更包含形成接觸該位元線觸點的一位元線。
10. 一種記憶體裝置，包含：一第一介電層；一電容，在該第一介電層中；一底部電極，在該電容上；一通道，在該底部電極上；一頂部電極，在該通道上；一閘極介電層，圍繞該通道；一字元線，圍繞該閘極介電層；一第二介電層，圍繞該字元線、該閘極介電層與該通道；一位元線觸點，在該第二介電層上，其中該位元線觸點在該第一介電層上的垂直投影與該通道在該第一介電層上的垂直投影隔開；一阻障層，在該位元線觸點與該頂部電極之間；一第三介電層，在該頂部電極上；以及一第四介電層，接觸該頂部電極的一側壁，其中該第三 介電層接觸該頂部電極的一上表面與該第四介電層的一上表面，且該第四介電層與該第三介電層由不同材料製成。
11. 如請求項10所述之記憶體裝置，其中該頂部電極在該第一介電層上的垂直投影完全覆蓋該通道在該第一介電層上的垂直投影。
12. 如請求項10所述之記憶體裝置，其中該頂部電極包含一第一部分與一第二部分，該頂部電極的該第二部分在該頂部電極的該第一部分上，該頂部電極的該第二部分的一側壁從該頂部電極的該第一部分的一側壁突出，且該頂部電極的該第二部分的該側壁接觸該阻障層的一側壁。
13. 如請求項12所述之記憶體裝置，其中該頂部電極的該第一部分的該側壁對齊該閘極介電層的一側壁。
14. 如請求項12所述之記憶體裝置，其中該頂部電極的該第二部分的一底部對齊該阻障層的一底部。
15. 如請求項12所述之記憶體裝置，其中該頂部電極的該第二部分接觸該第二介電層。
16. 如請求項10所述之記憶體裝置，其中該第三介電層更接觸該阻障層的一側壁。
17. 如請求項10所述之記憶體裝置，其中該通道由一氧化物半導體製成。
18. 如請求項10所述之記憶體裝置，更包含一位元線，接觸該位元線觸點。