TWI872995B - 半導體裝置和其製造方法 - Google Patents

Abstract

本公開提供一種半導體裝置和其製造方法，包括在第一閘極溝槽中共形沉積閘極介電層和第一閘極金屬層以定義第二閘極溝槽、沉積平坦材料以填充第二閘極溝槽、對平坦材料執行平坦化製程以形成具有頂表面齊平於第一閘極金屬層的側部的平坦層。移除平坦層和第一閘極金屬層的側部以形成暴露第一閘極金屬層的底部的開口，第一閘極金屬層的底部的頂表面低於閘極介電層的頂表面。在開口中沉積第二閘極金屬層以覆蓋第一閘極金屬層的底部的頂表面，第二閘極金屬層的頂表面齊平於閘極介電層的頂表面，第二閘極金屬層的硬度大於第一閘極金屬層的硬度。

Description

半導體裝置和其製造方法

本公開內容是關於半導體裝置和其製造方法。

製造半導體裝置通常包括在半導體基板上方依序沉積和圖案化介電層、導電層和半導體層以形成電路元件，例如閘極結構和閘極接觸件。在形成閘極結構之後可以對閘極結構進行例如熱處理製程，以降低製造閘極接觸件時對閘極結構的傷害。然而，熱處理製程可能造成過量的熱積存(thermal budget)而劣化半導體裝置的元件。

根據本公開的一些實施方式，一種半導體裝置的製造方法包括在第一閘極溝槽中共形沉積閘極介電層和第一閘極金屬層以定義第一閘極金屬層上的第二閘極溝槽、在第一閘極金屬層上沉積平坦材料以填充第二閘極溝槽、對平坦材料執行平坦化製程以形成平坦層，其中平坦層的頂表面齊平於第一閘極金屬層的側部的頂表面。移除平坦層和第一閘極金屬層的側部以形成暴露第一閘極金屬層的底部的開口，其中第一閘極金屬層的底部的頂表面低於閘極介電層的頂表面。在開口中沉積第二閘極金屬層以覆蓋第一閘極金屬層的底部的頂表面，其中第二閘極金屬層的頂表面齊平於閘極介電層的頂表面，第二閘極金屬層的硬度大於第一閘極金屬層的硬度。

根據本公開的一些實施方式，一種半導體裝置的製造方法包括在第一閘極溝槽中依序形成閘極介電層、第一功函數金屬層和第一閘極金屬層，以定義第一閘極金屬層上的第二閘極溝槽。在第二閘極溝槽中形成平坦層，其中平坦層的頂表面齊平於第一閘極金屬層的側部的頂表面、第一功函數金屬層的側部的頂表面和閘極介電層的側部的頂表面。對平坦層、第一閘極金屬層的側部和第一功函數金屬層的側部執行蝕刻製程，在蝕刻製程之後，第一閘極金屬層的底部的頂表面齊平於第一功函數金屬層的側部的頂表面且低於閘極介電層的側部的頂表面。在第一閘極金屬層的底部的頂表面和第一功函數金屬層的側部的頂表面上形成第二閘極金屬層，第二閘極金屬層的頂表面齊平於閘極介電層的側部的該頂表面，第二閘極金屬層的硬度大於第一閘極金屬層的硬度。

根據本公開的一些實施方式，一種半導體裝置包括閘極介電層、位於閘極介電層上方的第一功函數金屬層、位於第一功函數金屬層上的第一閘極金屬層，其中第一閘極金屬層的頂表面齊平於第一功函數金屬層的側部的頂表面且低於閘極介電層的側部的頂表面。半導體裝置包括覆蓋第一閘極金屬層的頂表面和第一功函數金屬層的側部的頂表面的第二閘極金屬層，其中第二閘極金屬層的頂表面齊平於閘極介電層的側部的頂表面，第二閘極金屬層的硬度大於第一閘極金屬層的硬度。

根據本公開的一實施方式，第1圖繪示半導體裝置100的截面圖。半導體裝置100包括基板110、位於基板110中的源極/汲極區域120、位於基板110上方的閘極結構130、覆蓋閘極結構130的側壁的閘極間隔物140、覆蓋源極/汲極區域120與閘極結構130的層間介電層150，以及位於層間介電層150中且電性連接至閘極結構130的閘極接觸件160。

具體而言，基板110可包括元素半導體、化合物半導體或適合作為半導體裝置100的基底材料，例如矽、碳化矽、矽鍺或類似者。基板110可以是由未摻雜或摻雜的半導體材料所形成，例如摻雜氮、磷、砷或其他n型摻雜劑或者摻雜硼、鎵或其他p型摻雜劑。源極/汲極區域120可包括與基板110相同的基底材料，但具有高於基板110的摻雜濃度。舉例而言，源極/汲極區域120可包括矽化物層122、位於矽化物層122下方且具有第一導電類型的第一摻雜區域124，以及位於第一摻雜區域124與閘極結構130之間且具有第二導電類型的第二摻雜區域126，但本公開並不以此為限，例如第2圖的源極/汲極區域120可進一步包括位於第二摻雜區域126與閘極結構130之間的第三摻雜區域128。

閘極結構130位於多個源極/汲極區域120之間以及基板110的通道區域112上方。閘極結構130可包括通道區域112上的介面層(interfacial layer，IL)131、介面層131上的閘極介電層132、閘極介電層132上的覆蓋層133、覆蓋層133上的功函數金屬(working function metal，WFM)層134、功函數金屬層134上的第一閘極金屬層135，以及第一閘極金屬層135上的第二閘極金屬層136。

介面層131位於閘極介電層132與通道區域112之間，用以作為閘極結構130與基板110之間的緩衝層(buffer layer)。介面層131的頂表面和底表面可以直接接觸閘極介電層132和基板110，且介面層131的側壁可以直接接觸閘極間隔物140。介面層131可以是由例如氧化矽、氧化矽鉿等氧化物所形成。在閘極結構130不包括選加的介面層131的實施方式中，閘極介電層132的底表面可以直接接觸通道區域112。

閘極介電層132位於功函數金屬層134與基板110之間。閘極介電層132可包括通道區域112上方的底部132b以及沿著閘極間隔物140延伸的側部132s，其中側部132s的頂表面高於底部132b的頂表面且齊平於閘極間隔物140的頂表面。底部132b的底表面可以直接接觸介面層131，且側部132s的側壁可以直接接觸閘極間隔物140。閘極介電層132可以由介電常數大於二氧化矽的高介電常數(high-k)介電材料所形成，例如介電常數大於4.0的金屬氧化物。

覆蓋層133位於功函數金屬層134與閘極介電層132之間，用以作為保護閘極介電層132的阻障層。覆蓋層133可包括閘極介電層132的底部132b上方的底部133b以及沿著閘極介電層132的側部132s延伸的側部133s，其中側部133s的頂表面高於底部133b的頂表面且低於側部132s的頂表面。底部133b的頂表面和底表面可以分別直接接觸功函數金屬層134和閘極介電層132，且側部133s的側壁可以直接接觸閘極介電層132。覆蓋層133可以由例如氮化鈦、氮化矽或類似的氮化物所形成。在閘極結構130不包括選加的覆蓋層133的實施方式中，功函數金屬層134的底表面可以直接接觸閘極介電層132。

功函數金屬層134位於第一閘極金屬層135和閘極介電層132之間。功函數金屬層134可包括閘極介電層132的底部132b上方的底部134b以及沿著閘極介電層132的側部132s延伸的側部134s，其中側部134s的頂表面高於底部134b的頂表面且低於側部132s的頂表面。底部134b的底表面可以直接接觸覆蓋層133，且側部134s的側壁可以直接接觸閘極介電層132。功函數金屬層134可以由n型功函數金屬或p型功函數金屬所形成，例如鋁化鈦、鋁化鐵等，使得功函數金屬層134、第一閘極金屬層135和第二閘極金屬層136所形成的閘極電極可以匹配具有高介電常數的閘極介電層132。

第一閘極金屬層135位於功函數金屬層134與第二閘極金屬層136之間。第一閘極金屬層135的底表面可以直接接觸功函數金屬層134的底部134b，且第一閘極金屬層135的側壁可以直接接觸功函數金屬層134的側部134s。第一閘極金屬層135的頂表面可齊平於功函數金屬層134的側部134s的頂表面以及覆蓋層133的側部133s的頂表面，且低於閘極介電層132的側部132s的頂表面。第一閘極金屬層135可以由例如金屬鋁的低電阻率金屬所形成。

第二閘極金屬層136覆蓋第一閘極金屬層135的頂表面，從而作為保護第一閘極金屬層135的金屬蓋層。第二閘極金屬層136的底表面可以直接接觸第一閘極金屬層135的頂表面和功函數金屬層134的側部134s的頂表面，因此在平行於基板110的頂表面的方向上，第二閘極金屬層136的底表面的寬度W2大於第一閘極金屬層135的頂表面的寬度W1，使得第一閘極金屬層135的頂表面完全被第二閘極金屬層136的底表面覆蓋。第二閘極金屬層136的頂表面可齊平於閘極介電層132的側部132s的頂表面，且第二閘極金屬層136的側壁可以直接接觸閘極介電層132的側部132s，使得第二閘極金屬層136和閘極介電層132共同形成閘極結構130的頂表面。

第二閘極金屬層136的硬度大於第一閘極金屬層135的硬度，因此第二閘極金屬層136可以在半導體裝置100的製程中保護第一閘極金屬層135，從而改善閘極結構130的表現。舉例而言，在形成直接接觸閘極結構130的閘極接觸件160時，第二閘極金屬層136可以使閘極接觸件160的底表面高於第二閘極金屬層136的底表面，用以阻擋閘極接觸件160非預期地延伸至第一閘極金屬層135而影響閘極結構130的表現。在一些實施方式中，當第一閘極金屬層135由金屬鋁所形成時，第二閘極金屬層136可以由金屬鎢所形成。

在一些實施方式中，在垂直於基板110的頂表面的方向上，第一閘極金屬層135的厚度T1可以大於第二閘極金屬層136的厚度T2，使得具有較低電阻率的第一閘極金屬層135作為閘極電極的主體層而降低閘極結構130的總電阻率，例如以第一閘極金屬層135的厚度T1與第二閘極金屬層136的厚度T2的總和計，第二閘極金屬層136的厚度T2的比例可以小於或等於40%。

在半導體裝置100是N型金屬氧化物半導體(N-type metal oxide semiconductor，NMOS)裝置的實施方式中，功函數金屬層134可以是如第1圖所示的單層n型功函數金屬材料。在半導體裝置是P型金屬氧化物半導體(P-type metal oxide semiconductor，PMOS)裝置的實施方式中，功函數金屬層134可以由多層材料所形成，例如第2圖所繪示的半導體裝置200的截面圖。半導體裝置200類似於第1圖的半導體裝置100，但半導體裝置200的閘極結構130包括n型功函數金屬所形成的第一功函數金屬層134-1和p型功函數金屬所形成的第二功函數金屬層134-2。

第一功函數金屬層134-1包括直接接觸第一閘極金屬層135的底表面的底部134b-1和直接接觸第一閘極金屬層135的側壁的側部134s-1，其中側部134s-1的頂表面齊平於第一閘極金屬層135的頂表面和覆蓋層133的側部133s的頂表面，且側部134s-1的頂表面低於閘極介電層132的側部132s的頂表面。第二功函數金屬層134-2位於第一功函數金屬層134-1下方且位於第一功函數金屬層134-1與覆蓋層133之間。第二功函數金屬層134-2包括直接接觸第一功函數金屬層134-1的底部134b-1的頂表面和直接接觸覆蓋層133的底部133b的底表面，使得第二功函數金屬層134-2分離底部134b-1和底部133b。在一些實施方式中，第二功函數金屬層134-2可以不延伸在第一功函數金屬層134-1的側部134s-1上，使得側部134s-1直接接觸覆蓋層133的側部133s。

根據本公開的一些實施方式，第3A圖至第3E圖繪示半導體裝置製造製程的多個中間階段的截面圖，用以示例性說明閘極結構的製造方法。為了便於描述第3A圖至第3E圖所繪示的步驟，將以第1圖的半導體裝置100為示例，然而本領域技術人員應理解第3A圖至第3E圖所繪示的方法可用於形成本公開範疇內包括金屬蓋層的閘極結構的其他半導體裝置，例如第2圖的半導體裝置200。

參考第3A圖，閘極結構的製造方法可以開始於在第一閘極溝槽300中形成第一閘極金屬材料305。具體而言，可以先在基板110上形成虛擬閘極(未繪示)、閘極間隔物140和層間介電層150，並移除閘極間隔物140之間的虛擬閘極以形成暴露基板110的第一閘極溝槽300。在第一閘極溝槽300中藉由例如原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)或物理氣相沉積(physical vapor deposition，PVD)等沉積製程，依序形成介面層131(若存在)、閘極介電層132、覆蓋層133(若存在)以及功函數金屬層134，且這些材料層未填滿第一閘極溝槽300。

接著，在第一閘極溝槽300中形成第一閘極金屬材料305以覆蓋功函數金屬層134。可以使用例如化學氣相沉積或物理氣相沉積的沉積製程共形沉積第一閘極金屬材料305，從而定義第一閘極金屬材料305上的第二閘極溝槽302。第一閘極金屬材料305也可以沉積於層間介電層150上，使得第一閘極金屬材料305覆蓋閘極間隔物140和層間介電層150。

參考第3B圖，在第一閘極金屬材料305上形成平坦材料310。具體而言，可以將平坦材料310沉積或塗佈在第一閘極金屬材料305上，用以填充第一閘極金屬材料305上的第二閘極溝槽302。平坦材料310可以進一步延伸至層間介電層150上方，使得平坦材料310具有齊平的頂表面。平坦材料310可以包括例如光阻材料或旋轉塗佈玻璃(spin-on glass)但不以此為限，使平坦材料310可以經過固化(curing)步驟而具有得以承受後續平坦化製程的硬度。

參考第3C圖，對平坦材料310和第一閘極金屬材料305執行例如化學機械研磨(chemical mechanical polishing，CMP)的平坦化製程，或先回蝕(etch back)再進行平坦化製程以形成平坦層315和第一閘極金屬層135。平坦化製程可以停止在層間介電層150的頂表面，使得平坦層315的頂表面齊平於第一閘極金屬層135的側部135s的頂表面、功函數金屬層134的側部134s的頂表面和閘極介電層132的側部132s的頂表面。

相比於直接以金屬材料填充閘極溝槽的方法，第3A圖至第3C圖的步驟是先在第一閘極溝槽300中共形沉積第一閘極金屬材料305，再形成平坦材料310填充第二閘極溝槽302，因此可以減少形成第一閘極金屬層135與平坦層315之後殘留在第一閘極溝槽300和第二閘極溝槽302中的空隙，從而改善閘極結構的表現。此外，形成第一閘極金屬材料305和平坦材料310的沉積製程或旋轉塗佈製程無須對基板110上的材料層進行高溫處理，因此可以降低閘極介電層132和功函數金屬層134中的熱積存。

參考第3D圖，移除平坦層315和第一閘極金屬層135的側部135s，以形成暴露第一閘極金屬層135的底部135b的開口320。具體而言，可以對平坦層315、側部135s、功函數金屬層134的側部134s和覆蓋層133的側部133s執行蝕刻製程，其中蝕刻製程可以停止於平坦層315和第一閘極金屬層135的交界面以完全移除平坦層315。在蝕刻製程之後，底部135b的頂表面齊平於側部134s和側部133s的頂表面，且底部135b的頂表面以距離T3低於閘極介電層132的側部132s的頂表面，使得開口320在平行於基板110的頂表面的方向上的寬度W3可以大於底部135b的寬度W1。

參考第3E圖，在第一閘極金屬層135上形成第二閘極金屬層136。具體而言，可以使用例如化學氣相沉積製程在開口320中和層間介電層150上沉積第二閘極金屬層136的材料，並執行平坦化製程以使第二閘極金屬層136的頂表面齊平於閘極介電層132的側部132s的頂表面。第二閘極金屬層136填充開口320，使得第二閘極金屬層136的寬度相應大於第一閘極金屬層135的寬度，因此第二閘極金屬層136的底表面足以完全覆蓋第一閘極金屬層135的頂表面。第二閘極金屬層136可以進一步覆蓋功函數金屬層134的側部134s和覆蓋層133的側部133s，使得第二閘極金屬層136的側壁接觸閘極介電層132的側部132s。在一些實施方式中，可以在第一閘極金屬層135與第二閘極金屬層136之間形成黏附層，用以強化第二閘極金屬層136與第一閘極金屬層135之間的接合強度。

由於使用沉積製程在第一閘極金屬層135上直接沉積第二閘極金屬層136，而非使用例如電漿對第一閘極金屬層135進行後處理而形成第二閘極金屬層136，因此可以降低第一閘極金屬層135損壞的風險，從而改善閘極結構130的表現。此外，執行第二閘極金屬層136的沉積製程無須對基板110上的材料進行高溫處理，因此可以降低閘極介電層132、功函數金屬層134和第一閘極金屬層135中的熱積存，避免閘極結構130中累積過量的熱能。

在完成第3E圖的閘極結構130之後，可以執行後段製程(back end of line，BEOL)以完成半導體裝置。例如，可以在閘極結構130上方沉積介電材料以加厚層間介電層150的厚度，並在層間介電層150中蝕刻出容納導電材料的開口以形成閘極結構130上的閘極接觸件160。由於第二閘極金屬層136的硬度大於第一閘極金屬層135的硬度，因此第二閘極金屬層136可以在蝕刻閘極接觸件160的開口的期間保護第一閘極金屬層135，從而改善第一閘極金屬層135作為閘極電極主體層的表現。舉例而言，若同時在層間介電層150中蝕刻出深度較淺的閘極接觸件160的開口和深度較深的源極/汲極接觸件(未繪示)的開口，第二閘極金屬層136可以在蝕刻期間阻擋蝕刻劑損壞第一閘極金屬層135。

在形成閘極接觸件160之後，閘極接觸件160可以藉由第二閘極金屬層136電性連接至第一閘極金屬層135。由於第二閘極金屬層136的寬度大於第一閘極金屬層135的寬度，使得第二閘極金屬層136的俯視面積可以相應大於第一閘極金屬層135的俯視面積，因此第二閘極金屬層136可以擴大閘極接觸件160的製程窗口(process window)，從而提升製造半導體裝置的彈性程度。

根據上述的實施方式，本公開的半導體裝置的製造方法包括在閘極溝槽中先共形沉積第一閘極金屬層再填充平坦層，從而減少閘極溝槽中可能殘留的空隙並改善閘極結構的表現。藉由非高溫的沉積製程形成第二閘極金屬層可以避免閘極結構中過量的熱積存，且可以降低第一閘極金屬層損壞的風險。第二閘極金屬層具有大於第一閘極金屬層的硬度以及寬度，因此第二閘極金屬層可以保護第一閘極金屬層並擴大閘極接觸件的製程窗口。

100,200:半導體裝置 110:基板 112:通道區域 120:源極/汲極區域 122:矽化物層 124,126,128:摻雜區域 130:閘極結構 131:介面層 132:閘極介電層 133:覆蓋層 132b,133b,134b,134b-1,135b:底部 132s,133s,134s,134s-1,135s:側部 134:功函數金屬層 134-1:第一功函數金屬層 134-2:第二功函數金屬層 135:第一閘極金屬層 136:第二閘極金屬層 140:閘極間隔物 150:層間介電層 160:閘極接觸件 300:第一閘極溝槽 302:第二閘極溝槽 305:第一閘極金屬材料 310:平坦材料 315:平坦層 320:開口 T1,T2:厚度 T3:距離 W1,W2,W3:寬度

第1圖和第2圖根據本公開的一些實施方式繪示半導體裝置的截面圖。 第3A圖至第3E圖根據本公開的一些實施方式繪示半導體裝置製造製程的多個中間階段的截面圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100:半導體裝置

110:基板

112:通道區域

120:源極/汲極區域

122:矽化物層

124,126:摻雜區域

130:閘極結構

131:介面層

132:閘極介電層

133:覆蓋層

132b,133b,134b:底部

132s,133s,134s:側部

134:功函數金屬層

135:第一閘極金屬層

136:第二閘極金屬層

140:閘極間隔物

150:層間介電層

160:閘極接觸件

T1,T2:厚度

W1,W2:寬度

Claims (10)

1. 一種半導體裝置的製造方法，包括： 在一第一閘極溝槽中共形沉積一閘極介電層和一第一閘極金屬層以定義該第一閘極金屬層上的一第二閘極溝槽； 在該第一閘極金屬層上沉積一平坦材料以填充該第二閘極溝槽； 對該平坦材料執行一平坦化製程以形成一平坦層，其中該平坦層的一頂表面齊平於該第一閘極金屬層的一側部的一頂表面； 移除該平坦層和該第一閘極金屬層的該側部以形成暴露該第一閘極金屬層的一底部的一開口，其中該第一閘極金屬層的該底部的一頂表面低於該閘極介電層的一頂表面；以及 在該開口中沉積一第二閘極金屬層以覆蓋該第一閘極金屬層的該底部的該頂表面，其中該第二閘極金屬層的一頂表面齊平於該閘極介電層的該頂表面，該第二閘極金屬層的一硬度大於該第一閘極金屬層的一硬度。
2. 如請求項1所述之製造方法，其中該開口的一寬度大於該第一閘極金屬層的該底部的一寬度。
3. 一種半導體裝置的製造方法，包括： 在一第一閘極溝槽中依序形成一閘極介電層、一第一功函數金屬層和一第一閘極金屬層，以定義該第一閘極金屬層上的一第二閘極溝槽； 在該第二閘極溝槽中形成一平坦層，其中該平坦層的一頂表面齊平於該第一閘極金屬層的一側部的一頂表面、該第一功函數金屬層的一側部的一頂表面和該閘極介電層的一側部的一頂表面； 對該平坦層、該第一閘極金屬層的該側部和該第一功函數金屬層的該側部執行一蝕刻製程，其中在該蝕刻製程之後，該第一閘極金屬層的一底部的一頂表面齊平於該第一功函數金屬層的該側部的該頂表面且低於該閘極介電層的該側部的該頂表面；以及 在該第一閘極金屬層的該底部的該頂表面和該第一功函數金屬層的該側部的該頂表面上形成一第二閘極金屬層，其中該第二閘極金屬層的一頂表面齊平於該閘極介電層的該側部的該頂表面，該第二閘極金屬層的一硬度大於該第一閘極金屬層的一硬度。
4. 如請求項3所述之製造方法，進一步包括： 在該第一閘極溝槽中形成該閘極介電層與該第一功函數金屬層之間的一第二功函數金屬層，其中該第二功函數金屬層的一頂表面直接接觸該第一閘極金屬層的該底部。
5. 一種半導體裝置，包括： 一閘極介電層； 一第一功函數金屬層，位於該閘極介電層上方； 一第一閘極金屬層，位於該第一功函數金屬層上，其中該第一閘極金屬層的一頂表面齊平於該第一功函數金屬層的一側部的一頂表面且低於該閘極介電層的一側部的一頂表面；以及 一第二閘極金屬層，覆蓋該第一閘極金屬層的該頂表面和該第一功函數金屬層的該側部的該頂表面，其中該第二閘極金屬層的一頂表面齊平於該閘極介電層的該側部的該頂表面，該第二閘極金屬層的一硬度大於該第一閘極金屬層的一硬度。
6. 如請求項5所述之半導體裝置，進一步包括： 一閘極接觸件，直接接觸該第二閘極金屬層，其中該閘極接觸件的一底表面高於該第二閘極金屬層的一底表面。
7. 如請求項5所述之半導體裝置，其中該第二閘極金屬層的一底表面的一寬度大於該第一閘極金屬層的該頂表面的一寬度，且該第二閘極金屬層的一側壁直接接觸該閘極介電層的該側部。
8. 如請求項5所述之半導體裝置，進一步包括： 一第二功函數金屬層，位於該第一功函數金屬層與該閘極介電層之間，其中該第二功函數金屬層的一頂表面直接接觸該第一功函數金屬層。
9. 如請求項5所述之半導體裝置，進一步包括： 一覆蓋層，位於該第一功函數金屬層與該閘極介電層之間，其中該覆蓋層的一側部的一頂表面齊平於該第一功函數金屬層的該側部的該頂表面。
10. 如請求項5所述之半導體裝置，其中該第一閘極金屬層的一厚度大於該第二閘極金屬層的一厚度。

Images