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TW202006828A - 半導體結構的形成方法 - Google Patents

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TW202006828A TW108109886A TW108109886A TW202006828A TW 202006828 A TW202006828 A TW 202006828A TW 108109886 A TW108109886 A TW 108109886A TW 108109886 A TW108109886 A TW 108109886A TW 202006828 A TW202006828 A TW 202006828A
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Abstract

一種方法包含形成金屬閘極結構，金屬閘極結構包含閘極介電層及閘極電極。對金屬閘極結構的頂表面進行表面處理，表面處理將閘極電極的頂部轉變為氧化層。在閘極電極上方形成導電層，導電層的形成包含以金屬元素取代氧化層中的氧。在金屬閘極結構上方形成插塞部件，插塞部件與導電層直接接觸。

Description

半導體結構的形成方法
本發明實施例係有關於一種半導體結構的形成方法，特別是有關於金屬閘極上的金屬插塞的形成方法。
積體電路（integrated circuit，IC）產業已歷經了指數式成長。積體電路材料及設計之技術的進步造成積體電路世代的產生，每一世代的電路比前一世代更小且更複雜。在積體電路的發展過程中，通常增加了功能密度（亦即，每晶片面積所內連接的裝置的數量），而降低了幾何尺寸（亦即，製程中所能製造出的最小元件或線路）。尺寸縮小所帶來的好處通常包括提高生產效率及降低相關成本。
這樣的尺寸縮小也增加了加工及製造積體電路的複雜性，且為了這些進步得以實現，積體電路加工及製造需要類似的發展。例如，多晶矽閘極已被金屬閘極取代，以利於透過縮小特徵尺寸來改善裝置性能。然而，在裝置的製造期間，在金屬閘極上形成插塞部件（contact feature）的過程中存在挑戰。在一範例中，插塞部件及金屬閘極之間的界面可能會遭遇由於特徵尺寸減小而難以控制的高電阻。一種可能的改善方式是透過在插塞部件與金屬閘極之間形成低電阻導電層，以降低插塞部件與金屬閘極之間的電阻。同時，需要維持金屬閘極的電性穩定性不受到覆蓋的低電阻導電層的干擾。因此，有需要進一步對此領域進行改善。
本發明一實施例提供一種方法。此方法包含形成金屬閘極結構，金屬閘極結構包含閘極介電層及閘極電極。對金屬閘極結構的頂表面進行表面處理，表面處理將閘極電極的頂部轉變為氧化層。在閘極電極上方形成導電層，導電層的形成包含以金屬元素取代氧化層中的氧。在金屬閘極結構上方形成插塞部件，插塞部件與導電層直接接觸。
本發明另一實施例提供一種形成半導體結構的方法。此方法包含形成金屬閘極結構，金屬閘極結構包含閘極介電層及閘極電極，閘極電極包含第一金屬層及第二金屬層，第一金屬層包括第一金屬元素，且第二金屬層包括第二金屬元素，第一金屬層的頂表面與第二金屬層的頂表面共平面。對第一金屬層的頂表面與第二金屬層的頂表面進行鈍化處理，鈍化處理在閘極電極上形成化合物，上述化合物包括第一金屬元素及第二金屬元素。藉由在金屬閘極結構上方沉積第三金屬元素以形成導電層，第三金屬元素的沉積將化合物轉變為包括第一金屬元素、第二金屬元素及第三金屬元素的合金。在金屬閘極結構上方形成插塞部件，插塞部件與導電層直接接觸。
本發明另一實施例提供一種半導體結構。此半導體結構包含金屬閘極結構，金屬閘極結構包含閘極介電層及閘極電極，閘極電極包括至少一種金屬。導電層形成於閘極電極上方，導電層包含合金層，合金層包括上述至少一種金屬及第二金屬，合金層延伸於金屬閘極結構的頂表面上方。插塞部件設置於金屬閘極結構上方，插塞部件與導電層的頂表面直接接觸。
以下提供了用於實現本發明的不同特徵的許多不同實施例或示例。以下描述組件和配置的具體示例以簡化本發明的實施例。當然，這些僅僅是示例，而不是限制性的。例如，在隨後的描述中在第二部件之上或上方形成第一部件可以包含第一和第二部件以直接接觸形成的實施例，並且還可以包含在第一和第二部件之間形成額外的部件的實施例，使得第一和第二部件可以不直接接觸。
另外，本發明實施例可以在各種示例中重複參考數字及/或字母。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述組態之間的關係。再者，當本發明的下列內容敘述了一部件的形成於另一部件上方、連接至另一部件、及/或耦接至另一部件，其可包含所形成的上述部件是直接接觸的實施例，亦可包含額外的部件形成於上述部件之間而使得上述部件可能未直接接觸的實施例。另外，為了方便描述本發明中一部件與另一部件的關係，可使用空間相關用語，例如「下部」、「上部」、「水平」、「縱向」、「上方」、「在...之上」、「下方」、「在...之下」、「上」、「下」、「頂部」、「底部」等以及上述的衍生用語（例如，「水平地」、「縱向地」、「向下地」等）。空間相關用語係用於涵蓋包括複數部件的裝置之不同方位。再者，除非有特別說明，否則當以「大約」、「近似」或類似的用語描述一數字或數字的範圍時，這種用語係用以包含所述數字的+/- 10％範圍內的數字。例如，「大約5 nm」的用語包含了4.5 nm至5.5 nm的尺寸範圍。
本發明實施例大致上係有關於半導體裝置的製造方法，且特別為有關於在金屬閘極結構上形成插塞部件的方法。在裝置中形成金屬閘極結構時，在金屬閘極結構的頂表面上形成插塞部件，以進一步製造裝置。然而，隨著特徵尺寸持續縮小，在製造過程中的這個階段出現了許多挑戰。在一範例中，包含於金屬閘極電極內的複數功函數金屬（work function metal，WFM）層可能產生與插塞部件的高電阻界面，進而限制了裝置的整體性能。再者，縮小的特徵尺寸使得導電部件與金屬閘極電極的頂表面之間的界面的電性難以控制。因此，本發明提供了用以降低金屬閘極結構與插塞部件之間的界面的接觸電阻，同時維持金屬閘極電極的電性（例如，臨界電壓、閘極電阻-電容延遲等）之穩定性的結構。在本發明的一些實施例中，在金屬閘極結構與插塞部件之間形成導電層，以降低金屬閘極結構與插塞部件之間的界面由於金屬閘極結構內存在一層或多層功函數金屬層所引起的高電阻。在各種實施例中，電阻的降低可超過50％。本文所揭露的半導體裝置可以是，例如包括P型金屬氧化物半導體（PMOS）裝置及N型金屬氧化物半導體（NMOS）裝置的互補型金屬氧化物半導體（CMOS）裝置。關於結構方面，上述裝置可以是二維平面MOS場效電晶體（MOSFET）裝置（第1A圖及第1B圖）或三維非平面鰭式場效電晶體（FinFET）裝置（第2圖）。然而，應理解的是，本發明不應限定於特定類型的裝置。
第1A圖係繪示出半導體結構（即裝置或半導體裝置）100沿著如第1B圖所示之半導體結構100的平面上視圖中的剖線AA'的剖面示意圖。在一些實施例中，第1A圖及第1B圖係繪示出二維平面裝置，例如PMOS裝置、NMOS裝置或CMOS裝置的一部分，而第2圖係繪示出了三維PMOS或NMOS FinFET裝置。第3A圖及第3B圖係繪示出根據本發明的各種實施例之形成半導體結構100及半導體結構(即FinFET裝置或半導體裝置)200的方法300的流程圖。方法300僅作為範例說明，且並非意圖將本發明限定於申請專利範圍中明確記載的內容之外。在本文所述的製程方法之前、期間及之後，可提供額外的步驟，且在本發明的其他的實施例中，所述的某些步驟可被替代、省略或更動。
請參照第3A圖，在方法300的步驟302中，提供了半導體基底102。半導體基底（或基底）102包含具有晶體結構的元素半導體（例如矽）。選擇性地或另外地，基底102包含另一種元素半導體（例如鍺）、化合物半導體（包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦）、合金半導體（包含矽鍺、磷化鎵砷、磷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及磷化砷鎵銦）、或前述之組合。或者，基底102可為絕緣體上覆半導體基底，例如絕緣體上覆矽（silicon-on-insulator，SOI）基底、絕緣體上覆矽鍺（silicon germanium-on-insulator，SGOI）基底或絕緣體上覆鍺（germanium-on-insulator，GOI）基底。絕緣體上覆半導體基底可以藉由佈植氧隔離（separation by implantation of oxygen，SIMOX）製程、晶圓接合及/或其他合適的方法來製造。基底102還可以包含其他部件，例如埋藏層及/或在其上部成長的磊晶半導體層。在一些實施例中，取決於所需的裝置的性質，基底102可能包含摻雜區，例如n型井區和p型井區。基底102的摻雜可藉由離子佈植製程、擴散製程、原位（in-situ）摻雜製程、或前述之組合來進行。
在方法300的步驟304中，在基底102上形成隔離部件（未繪示），以定義出半導體結構100的主動區。隔離部件可包含例如氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃（fluorine-doped silicate glass，FSG）、低介電常數（low-k）的介電材料、其他合適的介電材料、或前述之組合。隔離部件可以包含例如淺溝槽隔離（shallow trench isolation，STI）結構、深溝槽隔離（deep trench isolation，DTI）結構及/或局部氧化矽（local oxidation of silicon，LOCOS）結構。
在方法300的步驟306中，在基底102上形成虛設（dummy）閘極結構（未繪示），虛設閘極結構為在後續的步驟中會被替換的部分。虛設閘極結構可包含虛設界面層和虛設閘極電極，虛設界面層包括氧化矽或氮氧化矽，虛設閘極電極包括多晶矽。虛設閘極結構可藉由一系列的沉積及圖案化製程來形成。之後，請參照第1A圖及第4A圖，在步驟306中，沿著虛設閘極結構的側壁形成閘極間隔物128。閘極間隔物128可包含介電材料，例如氧化矽、氮化矽、氮氧化矽、碳化矽、其他介電材料、或前述之組合，且可藉由沉積製程並接著進行異向性蝕刻製程來形成。
請繼續參照第1A圖及第4A圖，方法300接著進行到步驟308，以形成鄰近於虛設閘極結構的源極/汲極部件106，進而在虛設閘極結構下方及源極/汲極部件106之間形成通道區108。源極/汲極部件106可為用於形成NMOS裝置的n型部件或用於形成PMOS裝置的p型部件。在一些實施例中，取決於所需的裝置的性質，可藉由例如離子佈植製程的方法，以一種或多種n型摻雜物或p型摻雜物，對基底102內鄰近於虛設閘極結構的源極/汲極區進行摻雜來形成源極/汲極部件106。在其他實施例中，在步驟308中，藉由在源極/汲極區內磊晶成長摻雜的半導體材料層來形成源極/汲極部件106，進而形成抬升的源極/汲極部件106。在其他實施例中，在步驟308中，先藉由蝕刻使得源極/汲極區局部凹陷以形成溝槽，並接著在溝槽內磊晶成長半導體層來形成源極/汲極部件106。上述磊晶成長的半導體材料可以相同或不同於基底102的半導體材料。例如，對於p型FET，上述磊晶成長的半導體材料為矽鍺，而對於n型FET，上述磊晶成長的半導體材料為矽或碳化矽。在一些實施例中，藉由原位摻雜將摻雜物引入源極/汲極部件106中。具體而言，磊晶成長的前驅物（precursor）還包含含有摻雜物的化學物質。
之後，在方法300的步驟310中，在源極/汲極部件106及隔離部件（第1A圖及第4A圖）上形成第一層間介電（ILD）層110。第一ILD層110可包括任何合適的介電材料，例如四乙氧基矽烷（tetraethylorthosilicate，TEOS）、未摻雜的矽酸鹽玻璃、或摻雜的氧化矽（例如，硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、熔融石英玻璃（fused silica glass，FSG）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、摻硼矽玻璃（boron doped silicon glass，BSG））、低介電常數(low-k)的介電材料及/或其他合適的介電材料。第一ILD層110可包括多層結構或具有多種介電材料的單層結構。例如，第一ILD層110可包含薄蝕刻停止層（例如氮化矽）及低介電常數(low-k)的介電材料層。在步驟310中，藉由沉積製程形成第一ILD層110，例如旋轉塗佈製程、化學氣相沉積（chemical vapor deposition，CVD）製程、其他合適的方法、或前述之組合。步驟310還包含在沉積第一ILD層110之後進行平坦化製程，例如化學機械拋光/平坦化（chemical-mechanical polishing/planarization，CMP）製程，以將多餘的ILD材料從半導體結構100的頂表面去除。
在方法300的步驟312中，以高介電常數(high-k，HK)的金屬閘極（metal gate，MG）（HK MG）結構120（第1A圖、第4A圖及第4B圖）取代虛設閘極結構。在步驟312中，去除局部的虛設閘極結構，以形成閘極溝槽（未繪示），且後續藉由沉積製程在閘極溝槽內形成HK MG結構120。如此形成的閘極材料層為U形的。之後，進行例如CMP的平坦化製程，以將多餘的金屬閘極材料從半導體結構100的表面去除。在一些實施例中，HK MG結構120具有閘極高度Hg在大約10 nm到大約35 nm的範圍內，以及閘極長度Lg在大約13 nm到大約28 nm的範圍內。
請參照第1A圖、第4A圖及第4B圖，HK MG結構120包含高介電常數(HK)的閘極介電（或閘極介電）層122、覆蓋閘極介電層122的蓋層140及閘極電極124，且多層金屬層150、金屬層152和金屬層154共同形成閘極電極124。在一些實施例中，閘極電極124可包括額外的金屬層。在其他實施例中，HK MG結構120可包括另外的材料層（未繪示），例如界面層、蓋層、擴散層、阻隔層、或前述之組合。例如，HK MG結構120可包括設置在通道區108與閘極介電層122之間的界面層。HK MG結構120的材料層可以藉由一種或多種合適的方法形成，例如CVD、物理氣相沉積（physical vapor deposition，PVD）製程、原子層沉積（atomic layer deposition，ALD）製程、電鍍製程、其他合適的方法、或前述之組合。在一些實施例中，進行一種或多種沉積方法，以分別形成U形的閘極介電層122、蓋層140、構成閘極電極124的金屬層150、金屬層152和金屬層154、以及設置在上述膜層之間的任何其他材料層，使得上述材料層具有與HK MG結構120的頂表面136共平面的頂表面。
高介電常數的閘極介電層122可包括含一種或多種高介電常數的介電材料（或一層或多層高介電常數的介電材料），例如氧化鉿矽（HfSiO）、氧化鉿（HfO2 ）、氧化鋁（Al2 O3 ）、氧化鋯（ZrO2 ）、氧化鑭（La2 O3 ）、氧化鈦（TiO2 ）、氧化釔（Y2 O3 ）、鈦酸鍶（SrTiO3 ）、或前述之組合。可使用CVD、ALD及/或其他合適的方法來沉積閘極介電層122。
在各種實施例中，蓋層140包括下列的一種或多種材料：HfSiON、HfTaO、HfTiO、HfAlON、HfZrO或其他合適的材料。在一特定實施例中，蓋層140包括氮化矽鈦（TiSiN）。因此，步驟312可以進一步包括，在形成閘極介電層122之後，藉由例如在氮氣中進行快速熱退火（rapid thermal anneal，RTA）的方法，在閘極介電層122上共濺鍍（co-sputtering）蓋層140。在許多實施例中，蓋層140為HK MG 120提供改善的熱穩定性，並用於防止金屬雜質從閘極電極124擴散到閘極介電層122內。
閘極電極124可包含一層或多層金屬層，例如（多層）功函數金屬（WFM）層、（多層）導電隔離層及（多層）塊狀導電層。在一範例中，閘極電極124包括兩種不同的功函數金屬層150和功函數金屬層152、以及位於中心作為金屬填充物的金屬層（塊狀導電層）154。金屬層（塊狀導電層）154可包括鎢。在另一範例中，閘極電極124包括三種不同的功函數金屬層150、功函數金屬層152和功函數金屬層154。在一些其他範例中，閘極電極124可包含另外的功函數金屬層和塊狀導電層。
取決於所需的裝置的類型（PMOS或NMOS），功函數金屬層可以是p型或n型功函數層。p型WFM層包括具有足夠大的有效功函數的金屬，且可以包括下列的一種或多種材料：氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、其他合適的金屬、或前述之組合。例如，金屬層150、金屬層152和金屬層154可為三種不同的p型功函數金屬層。在一特定範例中，金屬層150、金屬層152和金屬層154分別包含氮化鉭（TaN）層、氮化鈦（TiN）層和鈦鋁（TiAl）層。TaN層、TiN層和TiAl層能以任何順序排列於功函數金屬層內，例如TaN層位於中心，TiN層位於中間層位，而TiAl層位於閘極電極124的側面。在一些其他實施例中，金屬層150、金屬層152和金屬層154可為三種不同的n型功函數金屬層。n型功函數金屬層包括具有足夠低的有效功函數的金屬，且可以包括下列的一種或多種材料：鉭（Ta）、鋁化鈦（TiAl）、氮化鈦鋁（TiAlN）、碳化鉭（TaC）、鉭氮化碳（TaCN）、氮化鉭矽（TaSiN）、氮化鈦矽（TiSiN）、其他合適的金屬、或前述之組合。或者，金屬層150和金屬層152可為兩種不同的功函數金屬層，而金屬層154可為塊狀導電層。塊狀導電層可包含鋁（Al）、銅（Cu）、鈦（Ti）、鉭（Ta）、鎢（W）、鉑（Pt）、鉬（Mo）、鈷（Co）、銀（Ag）、錳（Mn）、鋯（Zr）、釕（Ru）及/或其他合適的材料。閘極電極124可包含多種功函數金屬層，或選擇性地可包含多種功函數金屬層和塊狀導電金屬層。閘極電極124可藉由一種或多種沉積方法形成，例如CVD、PVD、ALD、電鍍及/或其他合適的方法。
請參照第3A圖、第5A圖及第5B圖，方法300進行到步驟314，對HK MG結構120的頂表面136進行表面處理，以將閘極電極124的頂部轉變為鈍化層504。在一實施例中，表面處理包含氧化製程，且鈍化層504包含金屬氧化物。在另一實施例中，表面處理包含氮化製程，且鈍化層504包含金屬氮化物及/或金屬氮氧化物。表面處理可包含任何合適的技術，例如熱成長製程和電漿處理。在一些實施例中，如第5A圖所示，使用電漿502對HK MG結構120的頂表面136進行處理，電漿502包括選自氧氣（O2 ）、氧氣（O2 ）和氮氣（N2 ）的混合物、以及氨氣（NH3 ）的氣體。電漿處理中所使用的氣流可在大約100 sccm到大約10000 sccm的範圍內。電漿可以在大約攝氏150度到攝氏350度之間的操作溫度下以及在大約50 mTorr到大約4000 mTorr之間的製程壓力下施加大約50 W到大約5000 W之間的偏壓。在一實施例中，表面處理的時間為大約10秒至大約50秒。
在所示之實施例中，步驟314為藉由對HK MG結構120的頂表面136施加O2 電漿的氧化表面處理。在大約8000 sccm到大約10000 sccm之間的氣流下、在施加大約3000 W到大約5000 W之間的偏壓下、在大約攝氏200度的溫度及大約1100 mTorr的製程壓力下進行O2 電漿處理。氧化表面處理製程可進行大約30秒。在進行氧化表面處理之前，功函數金屬層150、功函數金屬層152和功函數金屬層154的頂表面可分別包含各個功函數金屬層的自然氧化物。這種自然氧化物可為非連續且不均勻的。氧化表面處理用於將功函數金屬層150、功函數金屬層152和功函數金屬層154的頂表面氧化並形成均勻的鈍化層504(即氧化層)，如第5B圖所示。鈍化層504(即氧化層)具有規則的邊界，例如鈍化層504(即氧化層)與下方的閘極電極124連接的光滑底表面138。如在後續步驟中所示，鈍化層504(即氧化層)將被轉變為低電阻的導電層。低電阻的導電層將被限制於光滑的底表面138內，而不會進一步突出至閘極電極124的功函數金屬層內，此有助於維持閘極電極124的電性（例如，臨界電壓、閘極電阻-電容延遲等）的穩定性。鈍化層504(即氧化層)可具有位於閘極電極124的頂表面136上方大約1 nm到大約3 nm的頂部、以及在閘極電極124的頂表面136下方大約2 nm到大約8 nm的底部。頂部的高度和底部的高度可具有大約1：8到大約1.5：1的比例。在一實施例中，金屬層154表現出比金屬層152和金屬層150更快的氧化速率，且鈍化層504(即氧化層)的頂部具有凸起形狀，其中心區域高於周邊區域。在另一實施例中，金屬層154表現出比金屬層152和金屬層150更慢的氧化速率，且鈍化層504(即氧化層)的頂部具有凹陷形狀，其中心區域低於周邊區域。
在一些其他實施例中，步驟314為氮化表面處理，且電漿包含O2 和N2 的混合物。相應地，鈍化層504為氮化層且包含氧化物和氮氧化物的混合物。在又另一實施例中，步驟314為氫化表面處理，且電漿包含NH3 。因此，鈍化層504為氫化層且包含氫。有利地，在步驟314期間進行的表面處理可在相同於後續步驟中形成導電層126和插塞部件132的製程設備中進行。
請參照第3B圖，在方法300的步驟316中，在HK MG結構120的頂表面上成長導電層126。步驟316可包含沉積製程，例如ALD製程、CVD製程、其他合適的方法、或前述之組合。如第6A圖所示，在一些實施例中，在步驟316中使用氣態前驅物進行ALD製程602，上述氣態前驅物包括導電元素，例如W、Co、Ti、Al、Cu、Au、或前述之組合。發明人已觀察到，藉由選擇某些前驅物組合物並調節適當的製程條件，沉積的導電元素與鈍化層504內的非導電元素（例如，氧和氮）之間會發生取代反應。不願受限於理論，發明人已觀察到這種取代反應大抵上會將鈍化層504的化合物轉變為包括從氣態前驅物引入的導電元素以及來自功函數金屬層內的那些原有的金屬元素之合金。在沉積製程期間，可以在上述合金上方進一步沉積額外的導電元素作為金屬膜。作為導電層126的主要部分之合金從HK MG結構120的頂表面136下方的位置延伸到頂表面136上方的位置。如此一來，低電阻的導電層126以具有規則的邊界（例如，與其下方的閘極電極124連接的光滑底表面138）取代了高電阻的鈍化層504。如在後續步驟中所示，插塞部件將直接形成在導電層126上方。如果是直接接觸的情況下，由於存在多層高電阻的功函數金屬層的界面，因此插塞部件與導電層126之間的界面的接觸電阻通常低於插塞部件與閘極電極124的頂表面之間的接觸電阻。在各種實施例中，這種電阻的降低可超過50％。
請參照第6A圖及第6B圖，在一些實施例中，在步驟316中進行的沉積製程為選擇性沉積製程，使得導電層126選擇性地形成在閘極電極124的金屬層150、金屬層152和金屬層154上並與閘極電極124的金屬層150、金屬層152和金屬層154自對準，且不形成在閘極介電層122或蓋層140上方。在所示實施例中，步驟316首先進行ALD製程602，以循環的方式依序地將HK MG結構120的頂表面暴露於兩種不同的氣態前驅物，亦即，交替地施加第一氣態前驅物和第二氣態前驅物至HK MG結構120的頂表面。第一氣態前驅物可包括含有導電元素（例如，W、Co、Ti、Al、Cu、Au、或前述之組合）的化合物以及鹵素（例如，氯（Cl）或氟（F））。在一實施例中，第一氣態前驅物可為氯化鎢（WCl5 ）、氟化鎢（WF6 ）、氯化鈦（TiCl4 ）、或其他合適的材料。第二氣態前驅物包括例如矽（Si）和氫（H）的元素。第二氣體前驅物的例子包含氫（H2 ）和矽烷（SiH4 ）。在一特定實施例中，第一氣態前驅物包含WCl5 ，且第二氣態前驅物包含H2 。在另一特定實施例中，第一氣態前驅物包含WF6 ，且第二氣態前驅物包含SiH4 。步驟316在大約攝氏400度到大約攝氏520度之間的溫度下、大約5 Torr到大約50 Torr之間的製程壓力下進行沉積製程。在一些實施例中，沉積製程可進行大約10分鐘到大約120分鐘。
環繞導電層126的放大區域600繪示於第7A圖至第7F圖中。功函數金屬層150、功函數金屬層152和功函數金屬層154可包括不同的金屬元素，分別表示為第一金屬702、第二金屬704和第三金屬706。例如，第一金屬702、第二金屬704和第三金屬706可分別為鉭（Ta）、鈦（Ti）和鋁（Al）。請參照第7A圖，導電層126包括合金700，其為第一金屬702、第二金屬704、第三金屬706以及在步驟316期間被取代到化合物內的第四金屬708之化合物。合金700與功函數金屬層150、功函數金屬層152和功函數金屬層154自對準，且不形成在閘極介電層122或蓋層140上方。基於與位於正下方的功函數金屬層之空間關係，合金700可被區分成數個區域，例如功函數金屬層150正上方的側邊區域750、功函數金屬層152正上方的中間區域752以及功函數金屬層154正上方的中心區域754。側邊區域750富含第一金屬702（亦即，第一金屬702多於第二金屬704或第三金屬706），中間區域752富含第二金屬704，且中心區域754富含第三金屬706，其中所有區域都具有第四金屬708。在一些實施例中，在兩個相鄰的側邊區域750、中間區域752或中心區域754之間沒有明確的邊界，因為每個區域的相應金屬可能會擴散到邊界周圍的相鄰區域內。在一些其他實施例中，第一金屬702、第二金屬704、第三金屬706和第四金屬708進一步擴散到每個區域內，例如，由於在步驟316中可選擇性地進行加熱或退火處理，因此使得每個區域具有大致上相同的金屬合金成分，而沒有相較之下特別多的金屬。導電層126可具有位於閘極電極124的頂表面136上方大約1 nm到大約3 nm的頂部、以及位於閘極電極124的頂表面136下方大約2 nm到大約8 nm的底部。頂部的高度和底部的高度可具有大約1：8到大約1.5：1的比例。
請參照第7B圖所示，在一些實施例中，導電層126還包含覆蓋合金700的金屬膜710。金屬膜710包括第四金屬708。在一些實施例中，金屬膜710不含第一金屬702、第二金屬704和第三金屬706。例如，金屬膜710可為鎢（W）層。在各種其他實施例中，金屬膜710包含選自鎢（W）、鈷（Co）、鈦（Ti）、鋁（Al）、銅（Cu）、金（Au）、其他合適金屬、或前述之組合的金屬。藉由增加在形成合金700之後的步驟316期間以循環的方式所進行的第一氣態前驅物和第二氣態前驅物（例如，WCl5 /H2 前驅物或WF6 /SiH4 前驅物）的沉積時間來形成金屬膜710。金屬膜710在合金700的表面上的沉積可包含稱為「電子交換」的化學反應，其有助於形成更均勻的低電阻的金屬膜710。在一些實施例中，金屬膜710可具有大約1 nm到大約20 nm的厚度。
請參照第7C圖，在一些實施例中，導電層126可更包括來自鈍化層504的殘留物712。為清楚表示，此處省略了第一金屬702、第二金屬704、第三金屬706和第四金屬708的圖示。取決於鈍化層504的材料成分，殘留物712可為金屬氧化物、金屬氮化物或金屬氧氮化物，殘留物712在步驟316期間未被第四金屬708完全取代。較靠近導電層126的底部之處，殘留物712被取代的機會較高。因此，導電層126的底部可以被認為是合金700與非金屬的殘留物712（例如，金屬氧化物）之間的分子互相混合的結果，殘留物712的濃度沿著朝向位於下方的閘極電極124的方向增加。在又一實施例中，殘留物712累積在導電層126與閘極電極124之間的界面處，而導電層126的主體大致上沒有殘留物712，如第7D圖中示意性所示。殘留物712可不沿著導電層126與閘極電極124之間的界面連續地形成，且留下充足的開口720，使得導電層126能與閘極電極124充分地直接接觸。
請參照第7E圖，在一些實施例中，導電層126的一部分可橫向地延伸以接觸蓋層140的頂表面。蓋層140可包括在步驟314中可能產生鈍化反應的材料成分。例如，蓋層140可包含氮化鈦矽（TiSiN），包含氮化鈦矽的蓋層140可以在步驟314中的氧化表面處理期間被氧化。即使蓋層140的氧化速率可能遠比閘極電極124的功函數金屬層的氧化速率慢，然而延長的氧化時間也會使得鈍化層504橫向地延伸到蓋層140的頂部。之後，如以上所述，在步驟316中將鈍化層504轉變為導電層126的一部分，包含蓋層140的頂部也會轉變為導電層126的一部分。
請參照第7F圖，在一些實施例中，導電層126的頂表面可具有凹陷形狀，其位於中心區域內的點低於位於周邊區域內的一些點。當功函數金屬層154表現出比金屬層152和金屬層150更快的氧化速率時，鈍化層504(即氧化層)的頂部將具有凸起形狀，其中心區域高於周邊區域。之後，合金700和金屬膜710也將呈現凸起形狀。然而，當金屬層154表現出比金屬層152和金屬層150更慢的氧化速率時，鈍化層504(即氧化層)的頂部具有凹陷形狀，其中心區域低於周邊區域。之後，合金700和金屬膜710也將呈現凹陷形狀。類似地，導電層126的底表面也可能呈現凹陷形狀，其位於中心區域中的點高於位於周邊區域中的一些點。
在一特定實施例中，蓋層140包括氮化矽鈦（TiSiN），而功函數金屬層150、功函數金屬層152和功函數金屬層154分別包含氮化鉭（TaN）層、氮化鈦（TiN）層和鈦鋁（TiAl）層。第11圖繪示出在特定的氧化表面處理下四種材料之間的氧化速率比較。TiAl相較於其他材料表現出最高的氧化速率。相應地，合金700將具有位於功函數金屬層154上方的最高點。值得注意的是，在此特定的氧化表面處理下，蓋層140的材料TiSiN表現出比功函數金屬層的材料TaN更高的氧化速率。因此，合金700也延伸到蓋層140上方，如第7G圖所示。同時，位於蓋層140上方的合金700可高於功函數金屬層150上方的部分。
在又一特定實施例中，蓋層140包括氮化鈦矽（TiSiN），而功函數金屬層150、功函數金屬層152和功函數金屬層154分別包含氮化鉭（TaN）層、鈦鋁（TiAl）層和氮化鈦（TiN）層。請再參照如第11圖所示之氧化速率比較表，TiAl相較於其他材料表現出最高的氧化速率。相應地，合金700將具有位於功函數金屬層152上方的最高點，且在金屬閘極電極的中心上方形成凹陷形狀，如第7H圖所示。同時，蓋層140的材料TiSiN的氧化速率允許合金700在蓋層140上方連續地延伸。如第7H圖所示，由於在特定的氧化表面處理中TiSiN的氧化速率高於TaN，因此蓋層140上方的合金700可高於功函數金屬層150上方的部分。
請參照第8A圖及第8B圖，在方法300的步驟318中，在導電層126、HK MG結構120的部分和第一ILD層110上形成一第二ILD層130。第二ILD層130可包括與第一ILD層110相同或不同的材料，且可為例如TEOS、未摻雜的矽酸鹽玻璃、BPSG、FSG、PSG、BSG、低介電常數的介電材料及/或其他合適的介電材料。在步驟318中，藉由沉積製程形成第二ILD層110，例如旋轉塗佈製程、CVD、其他合適的方法、或前述之組合。步驟318可更包含進行CMP製程，以將多餘的ILD材料從半導體結構100的頂表面去除。
方法300進行到步驟320，以形成插塞部件132。步驟320可包含多個步驟，例如圖案化、沉積及CMP。首先，在步驟320中進行圖案化製程（包含微影製程及蝕刻），以在第二ILD層130中形成（亦即，圖案化）開口810，從上視圖（第8B圖）來看開口810對應於插塞部件132的平面形狀。在所示之實施例中，插塞部件132係形成為具有圓角的矩形形狀。在許多其他實施例中，插塞部件132係配置為圓形（例如，第2圖中的半導體結構（FinFET裝置）200的插塞部件232）、正方形、矩形或其他平面形狀。在所示之實施例中，開口810直接形成於閘極電極124（亦即，金屬層150、金屬層152和金屬層154）的頂表面上方。圖案化製程可包含藉由光阻塗佈、曝光、曝光後烘烤及顯影製程，在硬式遮罩層（未繪示）上形成圖案化的阻劑層（未繪示）。硬式遮罩層可包含與第二ILD層130的材料不同的材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽或其他合適的材料，且可藉由合適的方法（例如，熱氧化、CVD、PVD、ALD、其他合適的方法、或前述之組合）來形成。之後，使用圖案化的光阻作為蝕刻遮罩來蝕刻硬式遮罩層，以在第二ILD層130內形成開口810。蝕刻製程可包括濕式蝕刻、乾式蝕刻、反應性離子蝕刻或其他合適的蝕刻方法。
接著，請參照第9A圖及第9B圖，藉由沉積製程在第二ILD層130的開口810內形成插塞部件132。在一些實施例中，插塞部件132包括鎢（W）、鈷（Co）、鋁（Al）、銅（Cu）、鈦（Ti）、鉭（Ta）、鉑（Pt）、鉬（Mo）、銀（Ag）、錳（Mn）、鋯（Zr）、釕（Ru）、其他合適的導電材料、或前述之組合。插塞部件132可包括與導電層126的金屬膜710相同或不同的材料。例如，如果導電層126的金屬膜710包括金屬鎢，則插塞部件132可包括金屬鎢、金屬鈷及/或金屬鋁。在一些實施例中，在步驟320中，藉由沉積製程（例如，CVD、PVD、ALD、電鍍、其他合適的方法、或前述之組合）形成插塞部件132。在一示範的實施例中，插塞部件132藉由不同於ALD製程的CVD製程所形成。在所示之實施例中，使用連續沉積技術形成插塞部件132，在使用連續沉積技術的期間使用單一氣態物質來完成沉積製程。有利地，插塞部件132與導電層126之間的界面的接觸電阻通常低於插塞部件132與閘極電極124的頂表面（包含金屬層150、金屬層152和金屬層154）之間的界面的接觸電阻，進而減輕HK MG結構120的多個功函數金屬層與插塞部件132之間的高電阻界面的影響。之後，可進行一次或多次平坦化製程，例如CMP，以將任何多餘的材料從半導體結構100的頂表面去除。
再者，請參照第10A圖及第10B圖，在所示之實施例中，插塞部件132（亦即，形成於第二ILD層130中的開口）從閘極電極的中心偏移一定距離，其表示在圖案化製程期間發生了未對準（misalignment）。插塞部件132的一部分可能落在蓋層140上或者也可能落在閘極介電層122上。由於如以上所述之導電層126的低電阻率，因此儘管未對準，插塞部件132仍然能夠與導電層126之間建立低電阻的界面。
在方法300的步驟322中，進一步進行後續的步驟，以完成半導體結構(即半導體裝置)100的製造。半導體結構100可設置於微處理器、記憶體及/或其他積體電路裝置中。在一些實施例中，半導體結構100可為IC晶片的一部分、系統單晶片（System on chip，SoC）或SoC的一部分，半導體結構100包含各種被動及主動的微電子裝置，例如電阻、電容、電感、二極體、金屬氧化物半導體場效電晶體（MOSFET）、CMOS電晶體、雙極性接面型電晶體（bipolar junction transistor，BJT）、橫向擴散MOS（laterally diffused MOS，LDMOS）電晶體、高壓電晶體、高頻電晶體、其他合適的元件、或前述之組合。可以藉由後續的製程步驟將其他的部件加入半導體結構100。例如，可以在基底102上形成配置為連接半導體結構100的各種部件或結構的各種縱向內連線部件（例如，插塞及/或通孔）及/或橫向內連線部件（例如，線路）以及多層內連線部件（例如，金屬層和層間介電層）。
方法300的實施例也可以應用於形成三維非平面裝置，例如第2圖所示之半導體結構（即FinFET裝置）200。在一些實施例中，根據方法300，提供了半導體基底202，並形成被隔離結構206所隔離的鰭結構204。根據方法300，繼續在鰭結構204和隔離結構206上方形成虛設閘極結構（未繪示）和閘極間隔物228。之後，方法300在鰭結構204上形成源極/汲極部件208，接著在隔離部件206和源極/汲極部件208上方沉積第一ILD層210。然後，根據方法300，以高介電常數的金屬閘極（HK MG）結構220取代虛設閘極結構。半導體結構200的部件可包含與半導體結構100中對應的部件類似的成分，且可使用與半導體結構100中對應的部件類似的方法製造。例如，類似於HK MG結構120，HK MG結構220包括高介電常數閘極介電層222和閘極電極224，閘極電極224可進一步包含多層導電材料層。金屬閘極結構220可更包括其他的材料層（未繪示），例如界面層、蓋層、擴散層、阻隔層、或前述之組合。根據方法300，進一步在HK MG結構220的頂表面上形成類似於半導體結構100的導電層126的導電層226。之後，在導電層226、HK MG結構22​​0的部分和第一ILD層210上沉積與半導體結構100的第二ILD層130類似的第二ILD層230，且藉由與形成插塞部件132的上述方法類似的方式在第二ILD層230內形成插塞部件232。
雖然並未限定，本發明的一個或多個實施例對半導體結構及其製造方法提供了改善。例如，本發明的實施例提供形成於金屬閘極結構與插塞部件之間的導電層，以降低金屬閘極結構與插塞部件之間的界面由於金屬閘極結構內存在一層或多層功函數金屬層所引起的高電阻。此導電層受限於光滑的邊界內，而不會擠入下方的閘極電極內，否則將會影響金屬閘極結構的電性穩定性。再者，此導電層的形成能夠容易地整合至現有的半導體製造製程中。
由以上可知，本發明提供了用於製造半導體結構的許多不同實施例。本發明的一實施樣態涉及一種方法。此方法包含形成金屬閘極結構，其中金屬閘極結構包含閘極介電層及閘極電極。對金屬閘極結構的頂表面進行表面處理，表面處理將閘極電極的頂部轉變為氧化層。在閘極電極上方形成導電層，導電層的形成包含以金屬元素取代氧化層中的氧。在金屬閘極結構上方形成插塞部件，插塞部件與導電層直接接觸。在一些實施例中，表面處理包含對金屬閘極結構的頂表面施加電漿。在一些實施例中，原位施加電漿及形成導電層。在一些實施例中，電漿包括氧。在一些實施例中，導電層的形成包含使用兩種氣態前驅物進行循環沉積技術。在一些實施例中，上述兩種氣態前驅物的其中一種包括上述金屬元素及鹵素元素。在一些實施例中，上述金屬元素係選自由鎢、鈷、鈦、鋁、金及銅所構成的群組。在一些實施例中，導電層從金屬閘極結構的頂表面下方的位置延伸到金屬閘極結構的頂表面上方的另一位置。在一些實施例中，導電層更包含金屬氧化物，且導電層內的金屬氧化物的濃度沿著朝向閘極電極的方向增加。在一些實施例中，導電層與閘極電極的頂表面自對準，但不與閘極介電層的頂表面自對準。
本發明在另一實施樣態中涉及一種形成半導體結構的方法。此方法包含形成金屬閘極結構，金屬閘極結構包含閘極介電層及閘極電極，閘極電極包含第一金屬層及第二金屬層，第一金屬層包括第一金屬元素，且第二金屬層包括第二金屬元素，第一金屬層的頂表面與第二金屬層的頂表面共平面。對第一金屬層的頂表面與第二金屬層的頂表面進行鈍化處理，鈍化處理在閘極電極上形成化合物，上述化合物包括第一金屬元素及第二金屬元素。藉由在金屬閘極結構上方沉積第三金屬元素以形成導電層，第三金屬元素的沉積將化合物轉變為包括第一金屬元素、第二金屬元素及第三金屬元素的合金。在金屬閘極結構上方形成插塞部件，插塞部件與導電層直接接觸。在一些實施例中，導電層包含覆蓋上述合金的金屬膜，金屬膜包括第三金屬元素且不含第一金屬元素及第二金屬元素。在一些實施例中，鈍化處理包含使用選自氧及氮的氣體的電漿處理。在一些實施例中，上述化合物包含第一金屬元素氧化物及第二金屬元素氧化物。在一些實施例中，導電層包括鎢且插塞部件包括鈷。
本發明在又另一實施樣態中涉及一種半導體結構。此半導體結構包含金屬閘極結構，金屬閘極結構包含閘極介電層及閘極電極，閘極電極包括至少一種金屬。導電層形成於閘極電極上方，導電層包含合金層，合金層包括上述至少一種金屬及第二金屬，合金層延伸於金屬閘極結構的頂表面上方。插塞部件設置於金屬閘極結構上方，插塞部件與導電層的頂表面直接接觸。在一些實施例中，導電層更包含位於合金層上的金屬層，金屬層包括上述第二金屬。在一些實施例中，上述至少一種金屬係選自由鉭、鈦及鋁所構成的群組，且上述第二金屬係選自由鎢、鈷、金及銅所構成的群組。在一些實施例中，導電層更包含金屬氧化物，且導電層內的金屬氧化物的濃度沿著朝向閘極電極的方向增加。在一些實施例中，插塞部件與導電層之間的界面的接觸電阻低於插塞部件與金屬閘極結構之間的界面的接觸電阻。
以上概略說明了數個實施例的特徵，使所屬技術領域中具有通常知識者對於本發明的各種樣態可更加理解。所屬技術領域中具有通常知識者應瞭解到本發明可輕易作為其他製程及結構的設計或變更基礎，以進行相同於本文揭露之實施例的目的及/或獲得相同的優點。所屬技術領域中具有通常知識者也可理解與上述等同的結構或製程並未脫離本發明實施例之精神和保護範圍內，且可在不脫離本發明實施例之精神和範圍內，當可作各種更動、替代與潤飾。
100、200‧‧‧半導體結構102、202‧‧‧半導體基底106、208‧‧‧源極/汲極部件108‧‧‧通道區110、210‧‧‧第一層間介電（ILD）層120、220‧‧‧高介電常數的金屬閘極（HK MG）結構122、222‧‧‧閘極介電層124、224‧‧‧閘極電極126、226‧‧‧導電層128、228‧‧‧閘極間隔物130、230‧‧‧第二ILD層132、232‧‧‧插塞部件136‧‧‧頂表面138‧‧‧底表面140‧‧‧蓋層150、152、154‧‧‧金屬層204‧‧‧鰭結構206‧‧‧隔離結構300‧‧‧方法302、304、306、308、310、312、314、316、318、320、322‧‧‧步驟502‧‧‧電漿504‧‧‧鈍化層600‧‧‧區域602‧‧‧ALD製程700‧‧‧合金702‧‧‧第一金屬704‧‧‧第二金屬706‧‧‧第三金屬708‧‧‧第四金屬710‧‧‧金屬膜712‧‧‧殘留物720、810‧‧‧開口750‧‧‧側邊區域752‧‧‧中間區域754‧‧‧中心區域Hg‧‧‧閘極高度Lg‧‧‧閘極長度
第1A、4A、5A、5B、6A、7A、7B、7C、7D、7E、7F、7G、7H、8A、9A及10A圖係繪示出根據本發明的各種樣態中一實施例之裝置的局部剖面示意圖。 第1B、4B、6B、8B、9B及10B圖係分別繪示出如第1A、4A、6A、8A、9A及10A圖所示之根據本發明的各種樣態中一實施例之裝置的平面上視圖。 第2圖係繪示出根據本發明的各種樣態中一實施例之裝置的三維透視圖。 第3A及3B圖係繪示出根據本發明的各種樣態中一實施例之半導體裝置的製造方法的流程圖。 第11圖係繪示出在相同的氧化表面處理下不同材料的氧化速率比較。
100‧‧‧半導體結構
110‧‧‧第一層間介電(ILD)層
122‧‧‧閘極介電層
126‧‧‧導電層
130‧‧‧第二ILD層
132‧‧‧插塞部件
140‧‧‧蓋層
150、152、154‧‧‧金屬層

Claims (1)

  1. 一種半導體結構的形成方法，包括： 形成一金屬閘極結構，其中該金屬閘極結構包括一閘極介電層及一閘極電極； 對該金屬閘極結構的一頂表面進行一表面處理，其中該表面處理將該閘極電極的一頂部轉變為一氧化層； 在該閘極電極上方形成一導電層，其中該導電層的形成包括以一金屬元素取代該氧化層中的氧；以及 在該金屬閘極結構上方形成一插塞部件，其中該插塞部件與該導電層直接接觸。
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