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TWI872961B - 用於物理不可複製技術的一次編程記憶胞與記憶體陣列以及相關隨機碼產生方法 - Google Patents

用於物理不可複製技術的一次編程記憶胞與記憶體陣列以及相關隨機碼產生方法 Download PDF

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TWI872961B
TWI872961B TW113106573A TW113106573A TWI872961B TW I872961 B TWI872961 B TW I872961B TW 113106573 A TW113106573 A TW 113106573A TW 113106573 A TW113106573 A TW 113106573A TW I872961 B TWI872961 B TW I872961B
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何秉隆
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力旺電子股份有限公司
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Abstract

一種用於物理不可複製技術的一次編程記憶胞，包括：一第一選擇電晶體、一第一反熔絲電晶體以及一第二反熔絲電晶體。該第一選擇電晶體的一第一汲/源端連接至一位元線，該第一選擇電晶體的一閘極端連接至一字元線。該第一反熔絲電晶體的一閘極端連接至該第一選擇電晶體的一第二汲/源端，該第一反熔絲電晶體的二個汲/源端連接至一第一反熔絲控制線。該第二反熔絲電晶體的一閘極端連接至該第一選擇電晶體的一第二汲/源端，該第二反熔絲電晶體的二個汲/源端連接至一第二反熔絲控制線。

Description

用於物理不可複製技術的一次編程記憶胞與記憶體陣列以及相關隨機碼產生方法
本發明是有關於一種記憶胞及記憶體陣列，且特別是有關於一種用於物理不可複製技術(physically unclonable function，簡稱PUF技術)的一次編程記憶胞與記憶體陣列以及相關隨機碼產生方法。
物理不可複製技術(physically unclonable function，簡稱PUF技術)是一種創新的方式用來保護半導體晶片內部的資料，防止半導體晶片的內部資料被竊取。根據PUF技術，半導體晶片能夠提供一隨機碼(random code)。此隨機碼可作為半導體晶片(semiconductor chip)上特有的身分碼(ID code)，用來保護內部的資料。
一般來說，PUF技術是利用半導體晶片的製造變異(manufacturing variation)來獲得獨特的隨機碼。此製造變異包括半導體的製程變異(process variation)。亦即，就算有精確的製程步驟可以製作出半導體晶片，但是其隨機碼幾乎不可能被複製(duplicate)。因此，具有PUF技術的半導體晶片通常被運用於高安全防護的應用(applications with high security requirements)。
舉例來說，美國專利號碼US 9,613,714 B1揭露一種用於PUF技術的一次編程記憶胞與記憶體陣列及其相關隨機碼產生方法。本發明根據此專利，提出結構更詳細的一次編程記憶胞，以及提出不同結構的一次編程記憶胞與記憶體陣列，並運用於PUF技術。
本發明為一種用於物理不可複製技術的一記憶體陣列，該記憶體陣列具有一第一記憶胞，且該第一記憶胞包括：一第一選擇電晶體，該第一選擇電晶體的一第一汲/源端連接至一第一位元線，該第一選擇電晶體的一閘極端連接至一第一字元線；一第一反熔絲電晶體，該第一反熔絲電晶體的一閘極端連接至該第一選擇電晶體的一第二汲/源端，該第一反熔絲電晶體的二個汲/源端連接至一第一反熔絲控制線；以及，一第二反熔絲電晶體，該第二反熔絲電晶體的一閘極端連接至該第一選擇電晶體的一第二汲/源端，該第二反熔絲電晶體的二個汲/源端連接至一第二反熔絲控制線；其中，於一註冊動作時，決定該第一記憶胞為一選定記憶胞，開啟該第一選擇電晶體，該第一反熔絲電晶體的閘極介電層與該第二反熔絲電晶體的閘極介電層同時承受一電壓應力，使得該第一反熔絲電晶體與該第二反熔絲電晶體其中之一由一第一儲存狀態改變為一第二儲存狀態；其中，於一讀取動作時，根據該選定記憶胞中的該第一反熔絲電晶體為該第一儲存狀態或者該第二儲存狀態，以決定一隨機碼。
本發明為一種用於物理不可複製技術的一次編程記憶胞，該一次編程記憶胞包括：一第一選擇電晶體，該第一選擇電晶體的一第一汲/源端連接至一位元線，該第一選擇電晶體的一閘極端連接至一字元線；以及，n個反熔絲電晶體，耦接於該第一選擇電晶體的一第二汲/源端，且該n個反熔絲電晶體的閘極端連接至對應的 n條反熔絲控制線，其中n為大於等於4的偶數；其中，於一註冊動作時，該第一選擇電晶體開啟，該n個反熔絲電晶體的閘極介電層同時承受一電壓應力，使得該n個反熔絲電晶體其中之一由一第一儲存狀態改變為一第二儲存狀態；以及，根據該n個反熔絲電晶體中改變為該第二儲存狀態的反熔絲電晶體來決定一隨機碼。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
第一實施例
本發明提出一次編程記憶胞，以下簡稱為OTP記憶胞。請參照第1A圖，其所繪示為本發明第一實施例OTP記憶胞的上視圖。第1B圖為本發明第一實施例OTP記憶胞沿著AA’方向的剖面圖。第1C圖為本發明第一實施例OTP記憶胞的等效電路圖。
如第1A圖與第1B圖所示，OTP記憶胞c1製作於P型井區(P-Well)PW。P型井區PW的表面形成四個閘極結構，第一閘極結構包括閘極介電層114與閘極層115，第二閘極結構包括閘極介電層124與閘極層125，第三閘極結構包括閘極介電層134與閘極層135，第四閘極結構包括閘極介電層144與閘極層145。
進行多次摻雜程序後，於P型井區PW的表面下方形成N型摻雜區。舉例來說，第一摻雜濃度的摻雜區110、112、150、152，以及第二摻雜濃度的摻雜區120、130、140。當然，本發明的第一實施例係將OTP記憶胞c1製作於P型井區PW，然而在此領域的技術人員也可以將OTP記憶胞c1製作於N型井區(N-Well)，而所有摻雜區為P型摻雜區，也可以實現本發明。
再者，第一閘極結構位於摻雜區110、112之間。第二閘極結構位於摻雜區120、130之間。第三閘極結構位於摻雜區130、140之間。第四閘極結構位於摻雜區150、152之間。再者，摻雜區112、120互相接觸，且摻雜區140、150互相接觸。
另外，第一閘極結構的閘極層115連接至OTP記憶胞c1的字元線(word line)WL。第二閘極結構的閘極層125連接至OTP記憶胞c1的第一反熔絲控制線(antifuse control line)AF 1。第三閘極結構的閘極層135連接至OTP記憶胞c1的第二反熔絲控制線AF 2。第四閘極結構的閘極層145連接至OTP記憶胞c1的字元線WL。再者，摻雜區110、152連接至位元線BL。
根據本發明的第一實施例，摻雜區110、112與第一閘極結構形成第一選擇電晶體(select transistor)S1。摻雜區120、130與第二閘極結構形成第一反熔絲電晶體(antifuse transistor)A1。摻雜區130、140與第三閘極結構形成第二反熔絲電晶體A2。摻雜區150、152與第四閘極結構形成第二選擇電晶體S2。
如第1C圖所示，第一選擇電晶體S1的第一汲/源端(drain/source terminal)連接至位元線BL，第一選擇電晶體S1的閘極端(gate terminal)連接至字元線WL；第一反熔絲電晶體A1的第一汲/源端連接至第一選擇電晶體S1的第二汲/源端，第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF 1；第二反熔絲電晶體A2的第一汲/源端連接至第一反熔絲電晶體A1的第二汲/源端，第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制線AF 2；第二選擇電晶體S2的第一汲/源端連接至第二反熔絲電晶體A2的第二汲/源端，第二選擇電晶體S2的閘極端連接至字元線WL，第二選擇電晶體S2的第二汲/源端連接至位元線BL。
再者，OTP記憶胞c1中有二個儲存電路。第一儲存電路即為第一反熔絲電晶體A1，第二儲存電路即為第二反熔絲電晶體A2。提供適當的偏壓可對OTP記憶胞c1進行註冊動作(enroll action)以及讀取動作(read action)。當OTP記憶胞c1進行註冊動作時，第一反熔絲電晶體A1與第二反熔絲電晶體A2會同時承受高電壓(voltage stress)，並使得第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極介電層124、134其中之一破裂(rupture)，進而將儲存狀態由第一儲存狀態改變為第二儲存狀態。舉例來說，第一儲存狀態為未破裂狀態(unruptured state)，第二儲存狀態為破裂狀態(ruptured state)。
對OTP記憶胞c1進行讀取動作時，可以根據第一反熔絲電晶體A1為破裂狀態或者未破裂狀態來做為PUF技術的隨機碼。舉例來說，當第一反熔絲電晶體A1為破裂狀態時，隨機碼為第一邏輯值(logic value)，例如邏輯“1”。當第一反熔絲電晶體A1為未破裂狀態時，隨機碼為第二邏輯值，例如邏輯“0”。 在以下的敘述中，以邏輯“1”來代表第一邏輯值，以邏輯“0”來代表第二邏輯值。
根據本發明的第一實施例，摻雜區110、112、150、152具有第一摻雜濃度(dopping concentration)，摻雜區120、130、140具有第二摻雜濃度。其中，第一摻雜濃度可大於第二摻雜濃度，第一摻雜濃度可小於第二摻雜濃度，或者第一摻雜濃度等於第二摻雜濃度。再者，第二閘極結構的閘極介電層124與第三閘極結構的閘極介電層134的厚度為d1，第一閘極結構的閘極介電層114與第四閘極結構的閘極介電層144的厚度為d2。其中，d1小於等於d2。
也就是說，由於第二閘極結構的閘極介電層124與第三閘極結構的閘極介電層134的厚度較薄，當OTP記憶胞c1進行註冊動作時，更容易使得第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極介電層124、134其中之一破裂，以提高註冊效率。 第二實施例
請參照第2圖，其所繪示為本發明第二實施例OTP記憶胞的上視圖。相較於第1A圖的第一實施例，在第2圖的OTP記憶胞c1中具有n個閘極結構，且n為大於等於4的偶數。n個閘極結構的閘極層161~16n連接至對應的n條反熔絲控制線AF 1~AF n。換句話說，亦即OTP記憶胞c1具有(n+2)個閘極結構。以下以n等於4的OTP記憶胞為例來說明之，亦即OTP記憶胞c1具有六個閘極結構。
請參照第3A圖、第3B圖與第3C圖，其所繪示為本發明第二實施例具六個閘極結構OTP記憶胞的上視圖、沿著AA’方向的剖面圖以及等效電路圖。
如第3A圖與第3B圖所示，OTP記憶胞c1製作於P型井區PW。P型井區PW的表面形成六個閘極結構，第一閘極結構包括閘極介電層114與閘極層115，第二閘極結構包括閘極介電層181與閘極層182，第三閘極結構包括閘極介電層183與閘極層184，第四閘極結構包括閘極介電層185與閘極層186，第五閘極結構包括閘極介電層187與閘極層188，第六閘極結構包括閘極介電層144與閘極層145。
再者，進行多次摻雜程序後，於P型井區PW的表面下方形成N型摻雜區。舉例來說，第一摻雜濃度的摻雜區110、112、150、152，以及第二摻雜濃度的摻雜區191、192、193、194、195。同理，本發明的第二實施例也可以將OTP記憶胞c1製作於N型井區(N-Well)，而所有摻雜區為P型摻雜區。
再者，第一閘極結構位於摻雜區110、112之間。第二閘極結構位於摻雜區191、192之間。第三閘極結構位於摻雜區192、193之間。第四閘極結構位於摻雜區193、194之間。第五閘極結構位於摻雜區194、195之間。第六閘極結構位於摻雜區150、152之間。再者，摻雜區112、191互相接觸，且摻雜區195、150互相接觸。
另外，第一閘極結構的閘極層115連接至OTP記憶胞c1的字元線WL。第二閘極結構的閘極層182連接至OTP記憶胞c1的第一反熔絲控制線AF 1。第三閘極結構的閘極層184連接至OTP記憶胞c1的第二反熔絲控制線AF 2。第四閘極結構的閘極層186連接至OTP記憶胞c1的第三反熔絲控制線AF 3。第五閘極結構的閘極層188連接至OTP記憶胞c1的第四反熔絲控制線AF 4。第六閘極結構的閘極層145連接至OTP記憶胞c1的字元線WL。再者，摻雜區110、152連接至位元線BL。
根據本發明的第二實施例，摻雜區110、112與第一閘極結構形成第一選擇電晶體S1。摻雜區191、192與第二閘極結構形成第一反熔絲電晶體A1。摻雜區192、193與第三閘極結構形成第二反熔絲電晶體A2。摻雜區193、194與第四閘極結構形成第三反熔絲電晶體A3。摻雜區194、195與第五閘極結構形成第四反熔絲電晶體A4。摻雜區150、152與第六閘極結構形第二選擇電晶體S2。
如第3C圖所示，第一選擇電晶體S1的第一汲/源端連接至位元線BL，第一選擇電晶體S1的閘極端連接至字元線WL。第一反熔絲電晶體A1的第一汲/源端連接至第一選擇電晶體S1的第二汲/源端，第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF 1。第二反熔絲電晶體A2的第一汲/源端連接至第一反熔絲電晶體A1的第二汲/源端，第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制線AF 2。第三反熔絲電晶體A3的第一汲/源端連接至第二反熔絲電晶體A2的第二汲/源端，第三反熔絲電晶體A3的閘極端連接至第三反熔絲控制線AF 3。第四反熔絲電晶體A4的第一汲/源端連接至第三反熔絲電晶體A3的第二汲/源端，第四反熔絲電晶體A4的閘極端連接至第四反熔絲控制線AF 4。第二選擇電晶體S2的第一汲/源端連接至第四反熔絲電晶體A4的第二汲/源端，第二選擇電晶體S2的閘極端連接至字元線WL，第二選擇電晶體S2的第二汲/源端連接至位元線BL。
再者，OTP記憶胞c1中有四個儲存電路。第一儲存電路即為第一反熔絲電晶體A1，第二儲存電路即為第二反熔絲電晶體A2，第三儲存電路即為第三反熔絲電晶體A3，第四儲存電路即為第四反熔絲電晶體A4。提供適當的偏壓可對OTP記憶胞c1進行註冊動作以及讀取動作。當OTP記憶胞c1進行註冊動作時，四個反熔絲電晶體A1~A4會同時承受高電壓(voltage stress)，並使得四個反熔絲電晶體A1~A4的閘極介電層181、183、185、187其中之一破裂(rupture)，進而改變儲存狀態。
在第二實施例中，OTP記憶胞c1中包括4個反熔絲電晶體A1~A4。對OTP記憶胞c1進行讀取動作後，可以產生一位元(one-bit)的隨機碼或者多位元(multi-bit)的隨機碼。以下簡單說明之。
請參照第4A圖至第4D圖，其所繪示為本發明第二實施例OTP記憶胞用於PUF技術時的註冊動作以及讀取動作的第一範例示意圖。
如第4A圖與第4B圖所示，於註冊動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓Vdd至字元線WL，並同時提供註冊電壓(enroll voltage)Vpp至第一反熔絲控制線AF 1、第二反熔絲控制線AF 2、第三反熔絲控制線AF 3與第四反熔絲控制線AF 4。其中，選擇電壓Vdd約在0.75V至(2Vpp/3)之間，註冊電壓Vpp約為3.6V~11V。
當字元線WL接收選擇電壓Vdd，位元線BL接收接地電壓時，第一選擇電晶體S1與第二選擇電晶體S2開啟，使得第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3、第四反熔絲電晶體A4的閘極介電層上同時承受了Vpp的電壓應力(voltage stress)。由於註冊電壓Vpp已超過閘極介電層的耐壓範圍，所以第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3、第四反熔絲電晶體A4其中之一的閘極介電層會破裂，而破裂的閘極介電層即形成一低電阻的破裂狀態。
由於OTP記憶胞c1的製造變異，於註冊動作時，並無法預測OTP記憶胞c1中哪個反熔絲電晶體的閘極介電層會破裂，因此本發明的OTP記憶胞c1可運用於PUF技術。舉例來說，如第4A圖所示之OTP記憶胞c1，於註冊動作時，第二反熔絲電晶體A2的閘極介電層破裂，其他反熔絲電晶體A1、A3、A4的閘極介電層未破裂。另一種情況，如第4B圖所示之OTP記憶胞c1，於註冊動作時，第三反熔絲電晶體A3的閘極介電層破裂，其他反熔絲電晶體A1、A2、A4的閘極介電層未破裂。
當OTP記憶胞c1註冊動作完成後，可進行一次讀取動作來確認一位元的隨機碼。如第4C圖與第4D圖所示，於讀取動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓Vdd至字元線WL，並同時提供讀取電壓Vr至第一反熔絲控制線AF 1與第二反熔絲控制線AF 2，提供接地電壓(0V)至第三反熔絲控制線AF 3與第四反熔絲控制線AF 4。其中，讀取電壓Vr約為0.75V~3.6V。
如第4C圖所示，由於第二反熔絲電晶體A2的閘極介電層破裂，較大的讀取電流Ir由第二反熔絲控制線AF 2經由第二反熔絲電晶體A2的閘極介電層、第一反熔絲電晶體A1與第一選擇電晶體S1至位元線BL。由於位元線BL上的讀取電流Ir較大，所以可以確定第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一為低電阻值的破裂狀態，並決定邏輯“1”為一位元的隨機碼。
如第4D圖所示，第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極介電層皆未破裂，所以位元線BL上的讀取電流Ir很小幾乎為零。因此，可以確定第一反熔絲電晶體A1與第二反熔絲電晶體A2皆為高電阻值的未破裂狀態，並決定邏輯“0”為一位元的隨機碼。
由第4C圖與第4D圖的範例中可知，在第二實施例的OTP記憶胞c1中，將四個反熔絲電晶體A1~A4區分為二個群組(group)，每一群組包括二個反熔絲記憶胞。於進行讀取動作時，判斷第一群組中的二個反熔絲電晶體。當確認第一群組中的反熔絲電晶體其中之一為破裂狀態，則以邏輯“1”做為一位元(one bit)隨機碼。反之，當第一群組中的反熔絲電晶體皆為未破裂狀態，則以邏輯“0”做為一位元隨機碼。
同理，當OTP記憶胞c1中有n個反熔絲電晶體時，將n個反熔絲電晶體區分為第一群組與第二群組，每個群組有(n/2)個反熔絲電晶體。當確認破裂狀態的反熔絲電晶體屬於第一群組時，代表第一群組中的反熔絲電晶體其中之一為破裂狀態，則以邏輯“1”做為一位元的隨機碼。反之，當確認破裂狀態的反熔絲電晶體不屬於第一群組時，代表第一群組中的反熔絲電晶體皆為未破裂狀態，則以邏輯“0”做為一位元的隨機碼。
請參照第5A圖至第5E圖，其所繪示為本發明第二實施例OTP記憶胞用於PUF技術時的註冊動作以及讀取動作的第二範例示意圖。
如第5A圖所示，於註冊動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓Vdd至字元線WL，並同時提供註冊電壓Vpp至第一反熔絲控制線AF 1、第二反熔絲控制線AF 2、第三反熔絲控制線AF 3與第四反熔絲控制線AF 4。其中，選擇電壓Vdd約在0.75V至(2Vpp/3)之間，註冊電壓Vpp約為3.6V~11V。
當字元線WL接收選擇電壓Vdd，位元線BL接收接地電壓時，第一選擇電晶體S1與第二選擇電晶體S2開啟，使得第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3、第四反熔絲電晶體A4的閘極介電層上同時承受了Vpp的電壓應力。由於註冊電壓Vpp已超過閘極介電層的耐壓範圍，所以第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3、第四反熔絲電晶體A4其中之一的閘極介電層會破裂，而破裂的閘極介電層即形成一低電阻的破裂狀態。
由於OTP記憶胞c1的製造變異，於註冊動作時，並無法預測OTP記憶胞c1中哪個反熔絲電晶體的閘極介電層會破裂，因此本發明的OTP記憶胞c1可運用於PUF技術。舉例來說，如第5A圖所示之OTP記憶胞c1，於註冊動作時，第四反熔絲電晶體A4的閘極介電層破裂，其他反熔絲電晶體A1、A2、A3的閘極介電層未破裂。
當OTP記憶胞c1註冊動作完成後，可進行多次讀取動作來決定多位元的隨機碼。如第5B圖所示，進行第一讀取動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓Vdd至字元線WL，並提供讀取電壓Vr至第一反熔絲控制線AF 1，提供接地電壓(0V)至其他反熔絲控制線AF 2~AF 4。如第5B圖所示，由於位元線BL上的讀取電流Ir很小幾乎為零，所以可確定第一反熔絲電晶體A1為高電阻值的未破裂狀態。
如第5C圖所示，進行第二讀取動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓Vdd至字元線WL，並提供讀取電壓Vr至第一反熔絲控制線AF 1與第二反熔絲控制線AF 2，提供接地電壓(0V)至其他反熔絲控制線AF 3~AF 4。由於位元線BL上的讀取電流Ir很小幾乎為零，所以可確定第一反熔絲電晶體A1與第二反熔絲電晶體A2為高電阻值的未破裂狀態。
如第5D圖所示，進行第三讀取動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓Vdd至字元線WL，並提供讀取電壓Vr至第一反熔絲控制線AF 1、第二反熔絲控制線AF 2與第三反熔絲控制線AF 3，提供接地電壓(0V)至第四反熔絲控制線AF 4。由於位元線BL上的讀取電流Ir很小幾乎為零，所以可確定第一反熔絲電晶體A1、第二反熔絲電晶體A2與第三反熔絲電晶體A3皆為高電阻值的未破裂狀態。
如第5E圖所示，進行第四讀取動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓Vdd至字元線WL，並提供讀取電壓Vr至所有反熔絲控制線AF 1~AF 4，此時位元線BL上產生較大的讀取電流Ir。由於在前三次的讀取動作確認反熔絲電晶體A1~A3為未破裂狀態，所以可確定第四反熔絲電晶體A4為低電阻值的未破裂狀態，因此決定邏輯“11”作為隨機碼。
由第5B圖至第5E圖的範例中可知，在經過多次的讀取動作後，於確認第一反熔絲電晶體A1為破裂狀態時，則以二位元的邏輯“00”作為隨機碼；於確認第二反熔絲電晶體A2為破裂狀態時，則以二位元的邏輯“01”作為隨機碼；於確認第三反熔絲電晶體A3為破裂狀態時，則以二位元的邏輯“10”作為隨機碼；於確認第四反熔絲電晶體A4為破裂狀態時，則以二位元的邏輯“11”作為隨機碼。
同理，當第二實施例OTP記憶胞c1中有n個反熔絲電晶體，且n=2 X時，於進行多次的讀取動作後可以產生X個位元的隨機碼。
在第3B圖的第二實施例OTP記憶胞中，摻雜區110、112、150、152具有第一摻雜濃度，摻雜區191、192、193、194、195具有第二摻雜濃度。其中，第一摻雜濃度可大於第二摻雜濃度，第一摻雜濃度可小於第二摻雜濃度，或者第一摻雜濃度等於第二摻雜濃度。再者，第二閘極結構的閘極介電層181、第三閘極結構的閘極介電層183、第四閘極結構的閘極介電層185與第五閘極結構的閘極介電層187的厚度為d1。第一閘極結構的閘極介電層114與第六閘極結構的閘極介電層144的厚度為d2。其中，d1小於等於d2。
也就是說，由於第二閘極結構的閘極介電層181、第三閘極結構的閘極介電層183、第四閘極結構的閘極介電層185與第五閘極結構的閘極介電層187的厚度較薄，當OTP記憶胞c1進行註冊動作時，更容易使得第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3與第二反熔絲電晶體A4的閘極介電層181、183、185、187其中之一破裂，以提高註冊效率。 第三實施例
請參照第6A圖，其所繪示為本發明第三實施例OTP記憶胞的上視圖。第6B圖為本發明第三實施例OTP記憶胞沿著AA’方向的剖面圖。第6C圖為本發明第三實施例OTP記憶胞的等效電路圖。
如第6A圖與第6B圖所示，OTP記憶胞c1製作於P型井區PW。P型井區PW的表面形成六個閘極結構，第一閘極結構包括閘極介電層204與閘極層205，第二閘極結構包括閘極介電層214與閘極層215，第三閘極結構包括閘極介電層224與閘極層225，第四閘極結構包括閘極介電層234與閘極層235，第五閘極結構包括閘極介電層244與閘極層245，第六閘極結構包括閘極介電層254與閘極層255。
再者，進行多次摻雜程序後，於P型井區PW的表面下方形成N型摻雜區。舉例來說，第一摻雜濃度的摻雜區210、220、230、250、252、258，以及第二摻雜濃度的摻雜區242、240、248。同理，本發明的第三實施例也可以將OTP記憶胞c1製作於N型井區(N-Well)，而所有摻雜區為P型摻雜區。
再者，第一閘極結構位於摻雜區210、220之間。第二閘極結構位於摻雜區220、230之間。第三閘極結構位於摻雜區242、240之間。第四閘極結構位於摻雜區240、248之間。第五閘極結構位於摻雜區250、252之間。第六閘極結構位於摻雜區252、258之間。再者，摻雜區230、242互相接觸，且摻雜區248、250互相接觸。
另外，第一閘極結構的閘極層205連接至OTP記憶胞c1的字元線WL。第六閘極結構的閘極層255連接至OTP記憶胞c1的字元線WL。第二閘極結構的閘極層215連接至OTP記憶胞c1的開關控制線(switch control line)SW。第五閘極結構的閘極層245連接至OTP記憶胞c1的開關控制線SW。第三閘極結構的閘極層225連接至OTP記憶胞c1的第一反熔絲控制線AF 1。第四閘極結構的閘極層235連接至OTP記憶胞c1的第二反熔絲控制線AF 2。再者，摻雜區210、258連接至位元線BL。
根據本發明的第三實施例，摻雜區210、220與第一閘極結構形成第一選擇電晶體S1。摻雜區220、230與第二閘極結構形成第一開關電晶體(switch transistor)W1。摻雜區242、240與第三閘極結構形成第一反熔絲電晶體A1。摻雜區240、248與第四閘極結構形成第二反熔絲電晶體A2。摻雜區250、252與第五閘極結構形第二開關電晶體W2。摻雜區252、258與第六閘極結構形成第二選擇電晶體S2。
如第6C圖所示，第一選擇電晶體S1的第一汲/源端連接至位元線BL，第一選擇電晶體S1的閘極端連接至字元線WL。第一開關電晶體W1的第一汲/源端連接至第一選擇電晶體S1的第二汲/源端，第一開關電晶體W1的閘極端連接至開關控制線SW。第一反熔絲電晶體A1的第一汲/源端連接至第一開關電晶體W1的第二汲/源端，第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF 1。第二反熔絲電晶體A2的第一汲/源端連接至第一反熔絲電晶體A1的第二汲/源端，第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制線AF 2。第二開關電晶體W2的第一汲/源端連接至第二反熔絲電晶體A2的第二汲/源端，第二開關電晶體W2的閘極端連接至開關控制線SW。第二選擇電晶體S2的第一汲/源端連接至第二開關電晶體W2的第二汲/源端，第二選擇電晶體S2的閘極端連接至字元線WL，第二選擇電晶體S2的第二汲/源端連接至位元線BL。
再者，OTP記憶胞c1中有二個儲存電路。第一儲存電路即為第一反熔絲電晶體A1，第二儲存電路即為第二反熔絲電晶體A2。提供適當的偏壓可對OTP記憶胞c1進行註冊動作以及讀取動作。當OTP記憶胞c1進行註冊動作時，第一反熔絲電晶體A1與第二反熔絲電晶體A2會同時承受高電壓(voltage stress)，並使得第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極介電層224、234其中之一破裂(rupture)，進而改變儲存狀態。
對OTP記憶胞c1進行讀取動作時，可以根據第一反熔絲電晶體A1為破裂狀態(ruptured state)或者未破裂狀態(unruptured state)來做為PUF技術的隨機碼。舉例來說，當第一反熔絲電晶體A1為破裂狀態時，隨機碼為邏輯“1”；當第一反熔絲電晶體A1為未破裂狀態時，隨機碼為邏輯“0”。
根據本發明的第三實施例，摻雜區210、220、230、250、252、258具有第一摻雜濃度，摻雜區240、242、248具有第二摻雜濃度。其中，第一摻雜濃度可大於第二摻雜濃度，第一摻雜濃度可小於第二摻雜濃度，或者第一摻雜濃度等於第二摻雜濃度。再者，第三閘極結構的閘極介電層224與第四閘極結構的閘極介電層234的厚度為d1。第一閘極結構的閘極介電層204、第二閘極結構的閘極介電層214、第五閘極結構的閘極介電層244與第六閘極結構的閘極介電層254的厚度為d2。其中，d1小於等於d2。 第四實施例
請參照第7圖，其所繪示為本發明第四實施例OTP記憶胞的上視圖。相較於第6A圖的第三實施例，第7圖的OTP記憶胞c1中有更多的閘極結構。如第7圖所示，於第二濃度的摻雜區271~276之間設計n個閘極結構，n個閘極結構的閘極層261~26n連接至對應的n條反熔絲控制線AF 1~AF n，且n為大於等於4的偶數。換句話說，OTP記憶胞c1有(n+4)個閘極結構。以下以n等於4的OTP記憶胞為例來說明之，亦即OTP記憶胞c1具有八個閘極結構。
請參照第8A圖、第8B圖與第8C圖，其所繪示為本發明第四實施例具八個閘極結構OTP記憶胞的上視圖、沿著AA’方向的剖面圖以及等效電路圖。
如第8A圖與第8B圖所示，OTP記憶胞c1製作於P型井區PW。P型井區PW的表面形成八個閘極結構，第一閘極結構包括閘極介電層204與閘極層205，第二閘極結構包括閘極介電層214與閘極層215，第三閘極結構包括閘極介電層281與閘極層282，第四閘極結構包括閘極介電層283與閘極層284，第五閘極結構包括閘極介電層285與閘極層286，第六閘極結構包括閘極介電層287與閘極層288，第七閘極結構包括閘極介電層244與閘極層245，第八閘極結構包括閘極介電層254與閘極層255。
再者，進行多次摻雜程序後，於P型井區PW的表面下方形成N型摻雜區。舉例來說，第一摻雜濃度的摻雜區210、220、230、250、252、258，以及第二摻雜濃度的摻雜區291、292、293、294、295。同理，本發明的第四實施例也可以將OTP記憶胞c1製作於N型井區(N-Well)，而所有摻雜區為P型摻雜區。
再者，第一閘極結構位於摻雜區210、220之間。第二閘極結構位於摻雜區220、230之間。第三閘極結構位於摻雜區291、292之間。第四閘極結構位於摻雜區292、293之間。第五閘極結構位於摻雜區293、294之間。第六閘極結構位於摻雜區294、295之間。第七閘極結構位於摻雜區250、252之間。第八閘極結構位於摻雜區252、258之間。再者，摻雜區230、291互相接觸，且摻雜區295、250互相接觸。
另外，第一閘極結構的閘極層205連接至OTP記憶胞c1的字元線WL。第二閘極結構的閘極層215連接至OTP記憶胞c1的開關控制線SW。第三閘極結構的閘極層282連接至OTP記憶胞c1的第一反熔絲控制線AF 1。第四閘極結構的閘極層284連接至OTP記憶胞c1的第二反熔絲控制線AF 2。第五閘極結構的閘極層286連接至OTP記憶胞c1的第三反熔絲控制線AF 3。第六閘極結構的閘極層288連接至OTP記憶胞c1的第四反熔絲控制線AF 4。第七閘極結構的閘極層245連接至OTP記憶胞c1的開關控制線SW。第八閘極結構的閘極層255連接至OTP記憶胞c1的字元線WL。再者，摻雜區210、258連接至位元線BL。
根據本發明的第四實施例，摻雜區210、220與第一閘極結構形成第一選擇電晶體S1。摻雜區220、230與第二閘極結構形成第一開關電晶體W1。摻雜區291、292與第三閘極結構形成第一反熔絲電晶體A1。摻雜區292、293與第四閘極結構形成第二反熔絲電晶體A2。摻雜區293、294與第五閘極結構形成第三反熔絲電晶體A3。摻雜區294、295與第六閘極結構形成第四反熔絲電晶體A4。摻雜區250、252與第七閘極結構形成第二開關電晶體W2。摻雜區252、258與第八閘極結構形第二選擇電晶體S2。
如第8C圖所示，第一選擇電晶體S1的第一汲/源端連接至位元線BL，第一選擇電晶體S1的閘極端連接至字元線WL。第一開關電晶體W1的第一汲/源端連接至第一選擇電晶體S1的第二汲/源端，第一開關電晶體W1的閘極端連接至開關控制線SW。第一反熔絲電晶體A1的第一汲/源端連接至第一開關電晶體W1的第二汲/源端，第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF 1。第二反熔絲電晶體A2的第一汲/源端連接至第一反熔絲電晶體A1的第二汲/源端，第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制線AF 2。第三反熔絲電晶體A3的第一汲/源端連接至第二反熔絲電晶體A2的第二汲/源端，第三反熔絲電晶體A3的閘極端連接至第三反熔絲控制線AF 3。第四反熔絲電晶體A4的第一汲/源端連接至第三反熔絲電晶體A3的第二汲/源端，第四反熔絲電晶體A4的閘極端連接至第四反熔絲控制線AF 4。第二開關電晶體W2的第一汲/源端連接至第四反熔絲電晶體A4的第二汲/源端，第二開關電晶體W2的閘極端連接至開關控制線SW。第二選擇電晶體S2的第一汲/源端連接至第二開關電晶體W2的第二汲/源端，第二選擇電晶體S2的閘極端連接至字元線WL，第二選擇電晶體S2的第二汲/源端連接至位元線BL。
再者，OTP記憶胞c1中有四個儲存電路。第一儲存電路即為第一反熔絲電晶體A1，第二儲存電路即為第二反熔絲電晶體A2，第三儲存電路即為第三反熔絲電晶體A3，第四儲存電路即為第四反熔絲電晶體A4。提供適當的偏壓可對OTP記憶胞c1進行註冊動作以及讀取動作。當OTP記憶胞c1進行註冊動作時，四個反熔絲電晶體A1~A4會同時承受高電壓(voltage stress)，並使得四個反熔絲電晶體A1~A4的閘極介電層281、283、285、287其中之一破裂(rupture)，進而改變儲存狀態。
再者，對OTP記憶胞c1進行讀取動作後，可以產生一位元(one-bit)的隨機碼或者多位元(multi-bit)的隨機碼。由於第四實施例OTP記憶胞c1的運作原理與第二實施例類似，不再詳細描述，簡述如下。
於註冊動作時，將選擇電壓Vdd提供至字元線WL，使得第一選擇電晶體S1與第二選擇電晶體S2開啟。將開關電壓(switching voltage)Vsw提供至開關控制線SW，使得第一開關電晶體W1與第二開關電晶體W2開啟。因此，第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3、第四反熔絲電晶體A4的閘極介電層上同時承受了Vpp的電壓應力，造成第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3、第四反熔絲電晶體A4其中之一的閘極介電層會破裂，而破裂的閘極介電層即形成一低電阻的破裂狀態。其中，開關電壓Vsw大於等於選擇電壓Vdd。
再者，當OTP記憶胞c1註冊動作完成後，可進行一次讀取動作來確認一位元的隨機碼。將n個反熔絲電晶體區分為第一群組與第二群組，每個群組有(n/2)個反熔絲電晶體。當確認破裂狀態的反熔絲電晶體屬於第一群組時，代表第一群組中的反熔絲電晶體其中之一為破裂狀態，則以邏輯“1”做為一位元的隨機碼。反之，當確認破裂狀態的反熔絲電晶體不屬於第一群組時，代表第一群組中的反熔絲電晶體皆為未破裂狀態，則以邏輯“0”做為一位元的隨機碼。n為大於等於4偶數。
類似地，當OTP記憶胞c1註冊動作完成後，可進行多次讀取動作來決定多位元的隨機碼。當n等於4時，OTP記憶胞c1包括四個反熔絲電晶體A1~A4。於確認第一反熔絲電晶體A1為破裂狀態時，則以二位元的邏輯“00”作為隨機碼；於確認第二反熔絲電晶體A2為破裂狀態時，則以二位元的邏輯“01”作為隨機碼；於確認第三反熔絲電晶體A3為破裂狀態時，則以二位元的邏輯“10”作為隨機碼；於確認第四反熔絲電晶體A4為破裂狀態時，則以二位元的邏輯“11”作為隨機碼。同理，當第四實施例OTP記憶胞c1中有n個反熔絲電晶體，且n=2 X時，於進行多次的讀取動作後可以產生X個位元的隨機碼。
在第8B圖的第四實施例OTP記憶胞中，摻雜區210、220、230、250、252、258具有第一摻雜濃度，摻雜區291、292、293、294、295具有第二摻雜濃度。其中，第一摻雜濃度可大於第二摻雜濃度，第一摻雜濃度可小於第二摻雜濃度，或者第一摻雜濃度等於第二摻雜濃度。再者，第三閘極結構的閘極介電層281、第四閘極結構的閘極介電層283、第五閘極結構的閘極介電層285與第六閘極結構的閘極介電層287的厚度為d1。第一閘極結構的閘極介電層204、第二閘極結構的閘極介電層214、第七閘極結構的閘極介電層244與第八閘極結構的閘極介電層254的厚度為d2。其中，d1小於等於d2。 第五實施例
請參照第9A圖，其所繪示為本發明第五實施例OTP記憶胞的上視圖。第9B圖為本發明第五實施例OTP記憶胞沿著AA’方向的剖面圖。第9C圖為本發明第五實施例OTP記憶胞沿著BB’方向的剖面圖。第9D圖為本發明第五實施例OTP記憶胞的等效電路圖。
如第9A圖、第9B圖與第9C圖所示，OTP記憶胞c1製作於P型井區PW。P型井區PW的表面形成三個閘極結構，第一閘極結構包括閘極介電層314與閘極層315，第二閘極結構包括閘極介電層324與閘極層325，第三閘極結構包括閘極介電層334與閘極層335。
再者，進行多次摻雜程序，於P型井區PW的表面下方形成N型摻雜區。舉例來說，第一摻雜濃度的摻雜區310、312，以及第二摻雜濃度的摻雜區320。同理，本發明的第五實施例也可以將OTP記憶胞c1製作於N型井區(N-Well)，而所有摻雜區為P型摻雜區。
再者，第一閘極結構位於摻雜區310、312之間，第二閘極結構相鄰於摻雜區320，第三閘極結構相鄰於摻雜區320。再者，摻雜區312、320互相接觸。
另外，第一閘極結構的閘極層315連接至OTP記憶胞c1的字元線WL。第二閘極結構的閘極層325連接至OTP記憶胞c1的第一反熔絲控制線AF 1。第三閘極結構的閘極層335連接至OTP記憶胞c1的第二反熔絲控制線AF 2。再者，摻雜區310連接至位元線BL。
根據本發明的第五實施例，摻雜區310、312與第一閘極結構形成選擇電晶體S。摻雜區320與第二閘極結構形成第一反熔絲電晶體A1。摻雜區320與第三閘極結構形成第二反熔絲電晶體A2。
如第9D圖所示，選擇電晶體S的第一汲/源端連接至位元線BL，選擇電晶體S的閘極端連接至字元線WL。第一反熔絲電晶體A1的二個汲/源端連接至選擇電晶體S的第二汲/源端，第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF 1。第二反熔絲電晶體A2的二個汲/源端連接至選擇電晶體S的第二汲/源端，第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制線AF 2。
再者，OTP記憶胞c1中有二個儲存電路。第一儲存電路即為第一反熔絲電晶體A1，第二儲存電路即為第二反熔絲電晶體A2。提供適當的偏壓可對OTP記憶胞c1進行註冊動作以及讀取動作。當OTP記憶胞c1進行註冊動作時，第一反熔絲電晶體A1與第二反熔絲電晶體A2會同時承受高電壓(voltage stress)，並使得第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極介電層324、334其中之一破裂(rupture)，進而改變儲存狀態。
對OTP記憶胞c1進行讀取動作時，可以根據第一反熔絲電晶體A1為破裂狀態(ruptured state)或者未破裂狀態(unruptured state)來做為PUF技術的隨機碼。舉例來說，當第一反熔絲電晶體A1為破裂狀態時，隨機碼為邏輯“1”；當第一反熔絲電晶體A1為未破裂狀態時，隨機碼為邏輯“0”。
根據本發明的第五實施例，摻雜區310、312具有第一摻雜濃度，摻雜區320具有第二摻雜濃度。第一摻雜濃度與第二摻雜濃度可相同或者不相同。亦即，第一摻雜濃度可大於第二摻雜濃度，第一摻雜濃度可小於第二摻雜濃度，或者第一摻雜濃度等於第二摻雜濃度。再者，第二閘極結構的閘極介電層324與第三閘極結構的閘極介電層334的厚度為d1。第一閘極結構的閘極介電層314的厚度為d2。其中，d1小於等於d2。
另外，為了提高註冊效率，更可以修改第五實施例OTP記憶胞結構。如第10圖所示，其為根據第五實施例的修改實施例OTP記憶胞上視圖。相較於第9A圖的第五實施例，第10圖的OTP記憶胞c1中，第二閘極結構與第三閘極結構設計於摻雜區320的角落(corner)。也就是說，在第10圖的OTP記憶胞c1中，第二閘極結構位於摻雜區320的兩側邊相交處的區域上，且第三閘極結構位於摻雜區320的兩側邊相交處的區域上。進行註冊動作時，由於尖端放電效應，所以更容易使得第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極介電層324、334其中之一破裂，以提高註冊效率。 第六實施例
請參照第11圖，其所繪示為本發明第六實施例OTP記憶胞的上視圖。相較於第9A圖的第五實施例，第11圖的OTP記憶胞c1具有更多閘極結構。n個閘極結構的閘極層351~35n連接至對應的n條反熔絲控制線AF 1~AF n，且n為大於等於4的偶數。也就是說，OTP記憶胞c1具有(n+1)個閘極結構。以下以n等於4的OTP記憶胞c1為例來說明之，亦即OTP記憶胞c1具有五個閘極結構。
請參照第12A圖、第12B圖、第12C圖與第12D圖，其所繪示為本發明第六實施例具五個閘極結構OTP記憶胞的上視圖、沿著AA’方向的剖面圖、沿著BB’方向的剖面圖以及等效電路圖。
如第12A圖、第12B圖與第12C圖所示，OTP記憶胞c1製作於P型井區PW。P型井區PW的表面形成五個閘極結構，第一閘極結構包括閘極介電層314與閘極層315，第二閘極結構包括閘極介電層391與閘極層392，第三閘極結構包括閘極介電層393與閘極層394，第四閘極結構包括閘極介電層395與閘極層396，第五閘極結構包括閘極介電層397與閘極層398。
再者，進行多次摻雜程序後，於P型井區PW的表面下方形成N型摻雜區。舉例來說，第一摻雜濃度的摻雜區310、312，以及第二摻雜濃度的摻雜區360。同理，本發明的第六實施例也可以將OTP記憶胞c1製作於N型井區(N-Well)，而所有摻雜區為P型摻雜區。
再者，第一閘極結構位於摻雜區310、312之間。第二閘極結構位於摻雜區360的一側。第三閘極結構位於摻雜區360的一側。第四閘極結構位於摻雜區360的一側。第五閘極結構位於摻雜區360的一側。再者，摻雜區312、360互相接觸。
另外，第一閘極結構的閘極層315連接至OTP記憶胞c1的字元線WL。第二閘極結構的閘極層392連接至OTP記憶胞c1的第一反熔絲控制線AF 1。第三閘極結構的閘極層394連接至OTP記憶胞c1的第二反熔絲控制線AF 2。第四閘極結構的閘極層396連接至OTP記憶胞c1的第三反熔絲控制線AF 3。第五閘極結構的閘極層398連接至OTP記憶胞c1的第四反熔絲控制線AF 4。再者，摻雜區310連接至位元線BL。
根據本發明的第六實施例，摻雜區310、312與第一閘極結構形成選擇電晶體S。摻雜區360與第二閘極結構形成第一反熔絲電晶體A1。摻雜區360與第三閘極結構形成第二反熔絲電晶體A2。摻雜區360與第四閘極結構形成第三反熔絲電晶體A3。摻雜區360與第五閘極結構形成第四反熔絲電晶體A4。
如第12D圖所示，選擇電晶體S的第一汲/源端連接至位元線BL，選擇電晶體S的閘極端連接至字元線WL。第一反熔絲電晶體A1的二個汲/源端連接至選擇電晶體S的第二汲/源端，第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF 1。第二反熔絲電晶體A2的二個汲/源端連接至選擇電晶體S的第二汲/源端，第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制線AF 2。第三反熔絲電晶體A3的二個汲/源端連接至選擇電晶體S的第二汲/源端，第三反熔絲電晶體A3的閘極端連接至第三反熔絲控制線AF 3。第四反熔絲電晶體A4的二個汲/源端連接至選擇電晶體S的第二汲/源端，第四反熔絲電晶體A4的閘極端連接至第四反熔絲控制線AF 4。
再者，OTP記憶胞c1中有四個儲存電路。第一儲存電路即為第一反熔絲電晶體A1，第二儲存電路即為第二反熔絲電晶體A2，第三儲存電路即為第三反熔絲電晶體A3，第四儲存電路即為第四反熔絲電晶體A4。提供適當的偏壓可對OTP記憶胞c1進行註冊動作以及讀取動作。當OTP記憶胞c1進行註冊動作時，四個反熔絲電晶體A1~A4會同時承受高電壓(voltage stress)，並使得四個反熔絲電晶體A1~A4的閘極介電層391、393、395、397其中之一破裂(rupture)，進而改變儲存狀態。
再者，對OTP記憶胞c1進行讀取動作後，可以產生一位元(one-bit)的隨機碼或者多位元(multi-bit)的隨機碼。由於第六實施例OTP記憶胞c1的運作原理與第二實施例類似，不再詳細描述，簡述如下。
於註冊動作時，將選擇電壓Vdd提供至字元線WL，使得選擇電晶體S開啟。因此，第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3、第四反熔絲電晶體A4的閘極介電層上同時承受了Vpp的電壓應力，造成第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3、第四反熔絲電晶體A4其中之一的閘極介電層會破裂，而破裂的閘極介電層即形成一低電阻的破裂狀態。
再者，當OTP記憶胞c1註冊動作完成後，可進行一次讀取動作來確認一位元的隨機碼。將n個反熔絲電晶體區分為第一群組與第二群組，每個群組有(n/2)個反熔絲電晶體。當確認破裂狀態的反熔絲電晶體屬於第一群組時，代表第一群組中的反熔絲電晶體其中之一為破裂狀態，則以邏輯“1”做為一位元的隨機碼。反之，當確認破裂狀態的反熔絲電晶體不屬於第一群組時，代表第一群組中的反熔絲電晶體皆為未破裂狀態，則以邏輯“0”做為一位元的隨機碼。n為大於等於4偶數。
類似地，當OTP記憶胞c1註冊動作完成後，可進行多次讀取動作來決定多位元的隨機碼。當n等於4時，OTP記憶胞c1包括四個反熔絲電晶體A1~A4。於確認第一反熔絲電晶體A1為破裂狀態時，則以二位元的邏輯“00”作為隨機碼；於確認第二反熔絲電晶體A2為破裂狀態時，則以二位元的邏輯“01”作為隨機碼；於確認第三反熔絲電晶體A3為破裂狀態時，則以二位元的邏輯“10”作為隨機碼；於確認第四反熔絲電晶體A4為破裂狀態時，則以二位元的邏輯“11”作為隨機碼。同理，當第六實施例OTP記憶胞c1中有n個反熔絲電晶體，且n=2 X時，於進行多次的讀取動作後可以產生X個位元的隨機碼。
在第12B圖與第12C圖的第六實施例OTP記憶胞中，摻雜區310、312具有第一摻雜濃度，摻雜區360具有第二摻雜濃度。其中，第一摻雜濃度可大於第二摻雜濃度，第一摻雜濃度可小於第二摻雜濃度，或者第一摻雜濃度等於第二摻雜濃度。再者，第二閘極結構的閘極介電層391、第三閘極結構的閘極介電層393、第四閘極結構的閘極介電層395與第五閘極結構的閘極介電層397的厚度為d1。第一閘極結構的閘極介電層314的厚度為d2。其中，d1小於等於d2。 第七實施例
請參照第13A圖，其所繪示為本發明第七實施例OTP記憶胞的上視圖。第13B圖為本發明第七實施例OTP記憶胞沿著AA’方向的剖面圖。第13C圖為本發明第七實施例OTP記憶胞沿著BB’方向的剖面圖。第13D圖為本發明第七實施例OTP記憶胞的等效電路圖。
如第13A圖、第13B圖與第13C圖所示，OTP記憶胞c1製作於P型井區PW。P型井區PW的表面形成四個閘極結構，第一閘極結構包括閘極介電層414與閘極層415，第二閘極結構包括閘極介電層424與閘極層425，第三閘極結構包括閘極介電層434與閘極層435，第四閘極結構包括閘極介電層444與閘極層445。
再者，進行多次摻雜程序後，於P型井區PW的表面下方形成N型摻雜區。舉例來說，第一摻雜濃度的摻雜區410、412、430、432，以及第二摻雜濃度的摻雜區420。同理，本發明的第七實施例也可以將OTP記憶胞c1製作於N型井區(N-Well)，而所有摻雜區為P型摻雜區。
再者，第一閘極結構位於摻雜區410、412之間。第二閘極結構位於摻雜區420一側。第三閘極結構位於摻雜區420一側。第四閘極結構位於摻雜區430、432之間。再者，摻雜區412、420互相接觸，摻雜區420、430互相接觸。
另外，第一閘極結構的閘極層415連接至OTP記憶胞c1的字元線WL。第二閘極結構的閘極層425連接至OTP記憶胞c1的第一反熔絲控制線AF 1。第三閘極結構的閘極層435連接至OTP記憶胞c1的第二反熔絲控制線AF 2，第四閘極結構的閘極層445連接至OTP記憶胞c1的字元線WL。再者，摻雜區410、432連接至位元線BL。
根據本發明的第七實施例，摻雜區410、412與第一閘極結構形成第一選擇電晶體S1。摻雜區420與第二閘極結構形成第一反熔絲電晶體A1。摻雜區420與第三閘極結構形成第二反熔絲電晶體A2，摻雜區430、432與第四閘極結構形成第二選擇電晶體S2。
如第13D圖所示，第一選擇電晶體S1的第一汲/源端連接至位元線BL，第一選擇電晶體S1的閘極端連接至字元線WL。第二選擇電晶體S2的第一汲/源端連接至位元線BL，第二選擇電晶體S2的閘極端連接至字元線WL，第二選擇電晶體S2的第二汲/源端連接至第一選擇電晶體S1的第二汲/源端。第一反熔絲電晶體A1的二個汲/源端連接至第一選擇電晶體S1的第二汲/源端與第二選擇電晶體S2的第二汲/源端，第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF 1。第二反熔絲電晶體A2的二個汲/源端連接至第一選擇電晶體S1的第二汲/源端以及第二選擇電晶體S2的第二汲/源端，第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制線AF 2。
再者，OTP記憶胞c1中有二個儲存電路。第一儲存電路即為第一反熔絲電晶體A1，第二儲存電路即為第二反熔絲電晶體A2。提供適當的偏壓可對OTP記憶胞c1進行註冊動作以及讀取動作。當OTP記憶胞c1進行註冊動作時，第一反熔絲電晶體A1與第二反熔絲電晶體A2會同時承受高電壓(voltage stress)，並使得第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極介電層424、434其中之一破裂(rupture)，進而改變儲存狀態。
對OTP記憶胞c1進行讀取動作時，可以根據第一反熔絲電晶體A1為破裂狀態(ruptured state)或者未破裂狀態(unruptured state)來做為PUF技術的隨機碼。舉例來說，當第一反熔絲電晶體A1為破裂狀態時，隨機碼為邏輯“1”；當第一反熔絲電晶體A1為未破裂狀態時，隨機碼為邏輯“0”。
根據本發明的第七實施例，摻雜區410、412、430、432具有第一摻雜濃度，摻雜區420具有第二摻雜濃度。其中，第一摻雜濃度可大於第二摻雜濃度，第一摻雜濃度可小於第二摻雜濃度，或者第一摻雜濃度等於第二摻雜濃度。再者，第二閘極結構的閘極介電層424與第三閘極結構的閘極介電層434的厚度為d1。第一閘極結構的閘極介電層414、第四閘極結構的閘極介電層444的厚度為d2。其中，d1小於等於d2。 第八實施例
請參照第14圖，其所繪示為本發明第八實施例OTP記憶胞的上視圖。相較於第13A圖的第七實施例，在第14圖的OTP記憶胞c1中具有更多的閘極結構。如第14圖所示，於第二濃度的摻雜區460上設計n個閘極結構，n個閘極結構的閘極層451~45n連接至對應的n條反熔絲控制線AF 1~AF n，且n為大於等於4的偶數。也就是說，OTP記憶胞c1有(n+2)個閘極結構。以下以n等於4的OTP記憶胞c1為例來說明之，亦即OTP記憶胞c1具有六個閘極結構。
請參照第15A圖、第15B圖、第15C圖與第15D圖，其所繪示為本發明第八實施例具六個閘極結構OTP記憶胞的上視圖、沿著AA’方向的剖面圖、沿著BB’方向的剖面圖以及等效電路圖。
如第15A圖、第15B圖與第15C圖所示，OTP記憶胞c1製作於P型井區PW。P型井區PW的表面形成六個閘極結構，第一閘極結構包括閘極介電層414與閘極層415，第二閘極結構包括閘極介電層491與閘極層492，第三閘極結構包括閘極介電層493與閘極層494，第四閘極結構包括閘極介電層495與閘極層496，第五閘極結構包括閘極介電層497與閘極層498，第六閘極結構包括閘極介電層444與閘極層445。
再者，進行多次摻雜程序後，於P型井區PW的表面下方形成N型摻雜區。舉例來說，第一摻雜濃度的摻雜區410、412、430、432，以及第二摻雜濃度的摻雜區480。同理，本發明的第八實施例也可以將OTP記憶胞c1製作於N型井區(N-Well)，而所有摻雜區為P型摻雜區。
再者，摻雜區410、412第一閘極結構位於之間。第二閘極結構位於摻雜區480的一側。第三閘極結構位於摻雜區480的一側。第四閘極結構位於摻雜區480的一側。第五閘極結構位於摻雜區480的一側。第六閘極結構位於摻雜區430、432之間。再者，摻雜區412、480互相接觸，摻雜區480、430互相接觸。
另外，第一閘極結構的閘極層415連接至OTP記憶胞c1的字元線WL。第二閘極結構的閘極層492連接至OTP記憶胞c1的第一反熔絲控制線AF 1。第三閘極結構的閘極層494連接至OTP記憶胞c1的第二反熔絲控制線AF 2。第四閘極結構的閘極層496連接至OTP記憶胞c1的第三反熔絲控制線AF 3。第五閘極結構的閘極層498連接至OTP記憶胞c1的第四反熔絲控制線AF 4。第六閘極結構的閘極層445連接至OTP記憶胞c1的字元線WL。再者，摻雜區410、432連接至位元線BL。
根據本發明的第八實施例，摻雜區410、412與第一閘極結構形成第一選擇電晶體S1。摻雜區480與第二閘極結構形成第一反熔絲電晶體A1。摻雜區480與第三閘極結構形成第二反熔絲電晶體A2。摻雜區480與第四閘極結構形成第三反熔絲電晶體A3。摻雜區480與第五閘極結構形成第四反熔絲電晶體A4。摻雜區430、432與第六閘極結構形成第二選擇電晶體S2。
如第15D圖所示，第一選擇電晶體S1的第一汲/源端連接至位元線BL，第一選擇電晶體S1的閘極端連接至字元線WL。第二選擇電晶體S2的第一汲/源端連接至位元線BL，第二選擇電晶體S2的閘極端連接至字元線WL，第二選擇電晶體S2的第二汲/源端連接至第一選擇電晶體S1的第二汲/源端。第一反熔絲電晶體A1的二個汲/源端連接至第一選擇電晶體S1的第二汲/源端與第二選擇電晶體S2的第二汲/源端，第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF 1。第二反熔絲電晶體A2的二個汲/源端連接至第一選擇電晶體S1的第二汲/源端與第二選擇電晶體S2的第二汲/源端，第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制線AF 2。第三反熔絲電晶體A3的二個汲/源端連接至第一選擇電晶體S1的第二汲/源端與第二選擇電晶體S2的第二汲/源端，第三反熔絲電晶體A3的閘極端連接至第三反熔絲控制線AF 3。第四反熔絲電晶體A4的二個汲/源端連接至第一選擇電晶體S1的第二汲/源端與第二選擇電晶體S2的第二汲/源端，第四反熔絲電晶體A4的閘極端連接至第四反熔絲控制線AF 4。
再者，OTP記憶胞c1中有四個儲存電路，第一儲存電路即為第一反熔絲電晶體A1，第二儲存電路即為第二反熔絲電晶體A2，第三儲存電路即為第三反熔絲電晶體A3，第四儲存電路即為第四反熔絲電晶體A4。提供適當的偏壓可對OTP記憶胞c1進行註冊動作以及讀取動作。當OTP記憶胞c1進行註冊動作時，四個反熔絲電晶體A1~A4會同時承受高電壓(voltage stress)，並使得四個反熔絲電晶體A1~A4的閘極介電層491、493、495、497其中之一破裂(rupture)，進而改變儲存狀態。
再者，對OTP記憶胞c1進行讀取動作後，可以產生一位元(one-bit)的隨機碼或者多位元(multi-bit)的隨機碼。由於第八實施例OTP記憶胞c1的運作原理與第二實施例類似，不再詳細描述，簡述如下。
於註冊動作時，將選擇電壓Vdd提供至字元線WL，使得第一選擇電晶體S1與第二選擇電晶體S2開啟。因此，第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3、第四反熔絲電晶體A4的閘極介電層上同時承受了Vpp的電壓應力，造成第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3、第四反熔絲電晶體A4其中之一的閘極介電層會破裂，而破裂的閘極介電層即形成一低電阻的破裂狀態。
再者，當OTP記憶胞c1註冊動作完成後，可進行一次讀取動作來確認一位元的隨機碼。將n個反熔絲電晶體區分為第一群組與第二群組，每個群組有(n/2)個反熔絲電晶體。當確認破裂狀態的反熔絲電晶體屬於第一群組時，代表第一群組中的反熔絲電晶體其中之一為破裂狀態，則以邏輯“1”做為一位元的隨機碼。反之，當確認破裂狀態的反熔絲電晶體不屬於第一群組時，代表第一群組中的反熔絲電晶體皆為未破裂狀態，則以邏輯“0”做為一位元的隨機碼。n為大於等於4偶數。
類似地，當OTP記憶胞c1註冊動作完成後，可進行多次讀取動作來決定多位元的隨機碼。當n等於4時，OTP記憶胞c1包括四個反熔絲電晶體A1~A4。於確認第一反熔絲電晶體A1為破裂狀態時，則以二位元的邏輯“00”作為隨機碼；於確認第二反熔絲電晶體A2為破裂狀態時，則以二位元的邏輯“01”作為隨機碼；於確認第三反熔絲電晶體A3為破裂狀態時，則以二位元的邏輯“10”作為隨機碼；於確認第四反熔絲電晶體A4為破裂狀態時，則以二位元的邏輯“11”作為隨機碼。同理，當第八實施例OTP記憶胞c1中有n個反熔絲電晶體，且n=2 X時，於進行多次的讀取動作後可以產生X個位元的隨機碼。
在第15B圖與第15C圖的第八實施例OTP記憶胞中，摻雜區410、412、430、432具有第一摻雜濃度，摻雜區480具有第二摻雜濃度。其中，第一摻雜濃度可大於第二摻雜濃度，第一摻雜濃度可小於第二摻雜濃度，或者第一摻雜濃度等於第二摻雜濃度。再者，第二閘極結構的閘極介電層491、第三閘極結構的閘極介電層493、第四閘極結構的閘極介電層495與第五閘極結構的閘極介電層497的厚度為d1。第一閘極結構的閘極介電層414、第六閘極結構的閘極介電層444的厚度為d2。其中，d1小於等於d2。 第九實施例
請參照第16A圖，其所繪示為本發明第九實施例OTP記憶胞的上視圖。第16B圖為本發明第九實施例OTP記憶胞沿著AA’方向的剖面圖。第16C圖為本發明第九實施例OTP記憶胞沿著BB’方向的剖面圖；第16D圖為本發明第九實施例OTP記憶胞的等效電路圖。
如第16A圖、第16B圖與第16C圖所示，OTP記憶胞c1製作於P型井區PW。P型井區PW的表面形成四個閘極結構，第一閘極結構包括閘極介電層514與閘極層515，第二閘極結構包括閘極介電層524與閘極層525，第三閘極結構包括閘極介電層534與閘極層535，第四閘極結構包括閘極介電層544與閘極層545。
再者，進行多次摻雜程序後，於P型井區PW的表面下方形成N型摻雜區。舉例來說，第一摻雜濃度的摻雜區510、512、522，以及第二摻雜濃度的摻雜區530。同理，本發明的第九實施例也可以將OTP記憶胞c1製作於N型井區(N-Well)，而所有摻雜區為P型摻雜區。
再者，第一閘極結構位於摻雜區510、512之間。第二閘極結構位於摻雜區512、522之間。第三閘極結構位於摻雜區530一側。第四閘極結構位於摻雜區530一側。再者，摻雜區522、530互相接觸。
另外，第一閘極結構的閘極層515連接至OTP記憶胞c1的字元線WL。第二閘極結構的閘極層525連接至OTP記憶胞c1的開關控制線SW。第三閘極結構的閘極層535連接至OTP記憶胞c1的第一反熔絲控制線AF 1。第四閘極結構的閘極層545連接至OTP記憶胞c1的第二反熔絲控制線AF 2。再者，摻雜區510連接至位元線BL。
根據本發明的第九實施例，摻雜區510、512與第一閘極結構形成選擇電晶體S。摻雜區512、522與第二閘極結構形成開關電晶體W。摻雜區530與第三閘極結構形成第一反熔絲電晶體A1。摻雜區530與第四閘極結構形成第二反熔絲電晶體A2。
如第16D圖所示，選擇電晶體S的第一汲/源端連接至位元線BL，選擇電晶體S的閘極端連接至字元線WL；開關電晶體W的第一汲/源端連接至選擇電晶體S的第二汲/源端，開關電晶體W的閘極端連接至開關控制線SW。第一反熔絲電晶體A1的二個汲/源端連接至開關電晶體W的第二汲/源端，第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF 1。第二反熔絲電晶體A2的二個汲/源端連接至開關電晶體W的第二汲/源端，第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制線AF 2。
再者，OTP記憶胞c1中有二個儲存電路。第一儲存電路即為第一反熔絲電晶體A1，第二儲存電路即為第二反熔絲電晶體A2。提供適當的偏壓可對OTP記憶胞c1進行註冊動作以及讀取動作。當OTP記憶胞c1進行註冊動作時，第一反熔絲電晶體A1與第二反熔絲電晶體A2會同時承受高電壓(voltage stress)，並使得第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極介電層534、544其中之一破裂(rupture)，進而改變儲存狀態。
對OTP記憶胞c1進行讀取動作時，可以根據第一反熔絲電晶體A1為破裂狀態(ruptured state)或者未破裂狀態(unruptured state)來做為PUF技術的隨機碼。舉例來說，當第一反熔絲電晶體A1為破裂狀態時，隨機碼為邏輯“1”；當第一反熔絲電晶體A1為未破裂狀態時，隨機碼為邏輯“0”。
根據本發明的第九實施例，摻雜區510、512、522具有第一摻雜濃度，摻雜區530具有第二摻雜濃度。其中，第一摻雜濃度可大於第二摻雜濃度，第一摻雜濃度可小於第二摻雜濃度，或者第一摻雜濃度等於第二摻雜濃度。再者，第三閘極結構的閘極介電層534與第四閘極結構的閘極介電層544的厚度為d1。第一閘極結構的閘極介電層514、第二閘極結構的閘極介電層524的厚度為d2。其中，d1小於等於d2。
另外，為了提高註冊效率，更可以修改第九實施例OTP記憶胞結構。如第17圖所示，其為根據第九實施例的修改實施例OTP記憶胞上視圖。相較於第16A圖的第九實施例，在第17圖的OTP記憶胞c1中，第三閘極結構與第四閘極結構設計於摻雜區530的角落(corner)。當OTP記憶胞c1進行註冊動作時，由於第三閘極結構與第四閘極結構設計於摻雜區530的角落(corner)，所以尖端放電效應更容易使得第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極介電層534、544其中之一破裂，以提高註冊效率。 第十實施例
請參照第18圖，其所繪示為本發明第十實施例OTP記憶胞的上視圖。相較於第16A圖的第九實施例，在第18圖的OTP記憶胞c1中具有更多的閘極結構。如第18圖所示，於第二濃度的摻雜區540上設計n個閘極結構，n個閘極結構的閘極層551~55n連接至對應的n條反熔絲控制線AF 1~AF n，且n為大於等於4的偶數。也就是說，OTP記憶胞c1有(n+2)個閘極結構。以下以n等於4的OTP記憶胞為例來說明之，亦即OTP記憶胞c1具有六個閘極結構。
請參照第19A圖、第19B圖、第19C圖與第19D圖，其所繪示為本發明第十實施例具六個閘極結構OTP記憶胞的上視圖、沿著AA’方向的剖面圖、沿著BB’方向的剖面圖以及等效電路圖。
如第19A圖、第19B圖與第19C圖所示，OTP記憶胞c1製作於P型井區PW。P型井區PW的表面形成六個閘極結構，第一閘極結構包括閘極介電層514與閘極層515，第二閘極結構包括閘極介電層524與閘極層525，第三閘極結構包括閘極介電層591與閘極層592，第四閘極結構包括閘極介電層593與閘極層594，第五閘極結構包括閘極介電層595與閘極層596，第六閘極結構包括閘極介電層597與閘極層598。
再者，進行多次摻雜程序後，於P型井區PW的表面下方形成N型摻雜區。舉例來說，第一摻雜濃度的摻雜區510、512、522，以及第二摻雜濃度的摻雜區550。同理，本發明的第十實施例也可以將OTP記憶胞c1製作於N型井區(N-Well)，而所有摻雜區為P型摻雜區。
再者，第一閘極結構位於摻雜區510、512之間。第二閘極結構位於摻雜區512、522之間。第三閘極結構位於摻雜區550的一側。第四閘極結構位於摻雜區550的一側。第五閘極結構位於摻雜區550的一側。第六閘極結構位於摻雜區550的一側。再者，摻雜區522、550互相接觸。
另外，第一閘極結構的閘極層515連接至OTP記憶胞c1的字元線WL。第二閘極結構的閘極層525連接至OTP記憶胞c1的開關控制線SW。第三閘極結構的閘極層592連接至OTP記憶胞c1的第一反熔絲控制線AF 1。第四閘極結構的閘極層594連接至OTP記憶胞c1的第二反熔絲控制線AF 2。第五閘極結構的閘極層596連接至OTP記憶胞c1的第三反熔絲控制線AF 3。第六閘極結構的閘極層598連接至OTP記憶胞c1的第四反熔絲控制線AF 4。再者，摻雜區510連接至位元線BL。
根據本發明的第十實施例，摻雜區510、512與第一閘極結構形成選擇電晶體S。摻雜區512、522與第二閘極結構形成開關電晶體W。摻雜區550與第三閘極結構形成第一反熔絲電晶體A1。摻雜區550與第四閘極結構形成第二反熔絲電晶體A2。摻雜區550與第五閘極結構形成第三反熔絲電晶體A3。摻雜區550與第六閘極結構形成第四反熔絲電晶體A4。
如第19D圖所示，選擇電晶體S的第一汲/源端連接至位元線BL，選擇電晶體S的閘極端連接至字元線WL。開關電晶體W的第一汲/源端連接至選擇電晶體S的第二汲/源端，開關電晶體W的閘極端連接至開關控制線SW。第一反熔絲電晶體A1的二個汲/源端連接至開關電晶體W的第二汲/源端，第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF 1。第二反熔絲電晶體A2的二個汲/源端連接至開關電晶體W的第二汲/源端，第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制線AF 2。第三反熔絲電晶體A3的二個汲/源端連接至開關電晶體W的第二汲/源端，第三反熔絲電晶體A3的閘極端連接至第三反熔絲控制線AF 3。第四反熔絲電晶體A4的二個汲/源端連接至開關電晶體W的第二汲/源端，第四反熔絲電晶體A4的閘極端連接至第四反熔絲控制線AF 4。
再者，OTP記憶胞c1中有四個儲存電路。第一儲存電路即為第一反熔絲電晶體A1，第二儲存電路即為第二反熔絲電晶體A2，第三儲存電路即為第三反熔絲電晶體A3，第四儲存電路即為第四反熔絲電晶體A4。提供適當的偏壓可對OTP記憶胞c1進行註冊動作以及讀取動作。當OTP記憶胞c1進行註冊動作時，四個反熔絲電晶體A1~A4會同時承受高電壓(voltage stress)，並使得四個反熔絲電晶體A1~A4的閘極介電層591、593、595、597其中之一破裂(rupture)，進而改變儲存狀態。
再者，對OTP記憶胞c1進行讀取動作後，可以產生一位元(one-bit)的隨機碼或者多位元(multi-bit)的隨機碼。由於第十實施例OTP記憶胞c1的運作原理與第二實施例類似，不再詳細描述，簡述如下。
於註冊動作時，將選擇電壓Vdd提供至字元線WL，使得選擇電晶體S開啟。將開關電壓Vsw提供至開關控制線SW，使得開關電晶體W開啟。因此，第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3、第四反熔絲電晶體A4的閘極介電層上同時承受了Vpp的電壓應力，造成第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3、第四反熔絲電晶體A4其中之一的閘極介電層會破裂，而破裂的閘極介電層即形成一低電阻的破裂狀態。
再者，當OTP記憶胞c1註冊動作完成後，可進行一次讀取動作來確認一位元的隨機碼。將n個反熔絲電晶體區分為第一群組與第二群組，每個群組有(n/2)個反熔絲電晶體。當確認破裂狀態的反熔絲電晶體屬於第一群組時，代表第一群組中的反熔絲電晶體其中之一為破裂狀態，則以邏輯“1”做為一位元的隨機碼。反之，當確認破裂狀態的反熔絲電晶體不屬於第一群組時，代表第一群組中的反熔絲電晶體皆為未破裂狀態，則以邏輯“0”做為一位元的隨機碼。n為大於等於4偶數。
類似地，當OTP記憶胞c1註冊動作完成後，可進行多次讀取動作來決定多位元的隨機碼。當n等於4時，OTP記憶胞c1包括四個反熔絲電晶體A1~A4。於確認第一反熔絲電晶體A1為破裂狀態時，則以二位元的邏輯“00”作為隨機碼；於確認第二反熔絲電晶體A2為破裂狀態時，則以二位元的邏輯“01”作為隨機碼；於確認第三反熔絲電晶體A3為破裂狀態時，則以二位元的邏輯“10”作為隨機碼；於確認第四反熔絲電晶體A4為破裂狀態時，則以二位元的邏輯“11”作為隨機碼。同理，當第十實施例OTP記憶胞c1中有n個反熔絲電晶體，且n=2 X時，於進行多次的讀取動作後可以產生X個位元的隨機碼。
在第19B圖與第19C圖的第十實施例OTP記憶胞中，摻雜區510、512、522具有第一摻雜濃度，摻雜區550具有第二摻雜濃度。其中，第一摻雜濃度可大於第二摻雜濃度，第一摻雜濃度可小於第二摻雜濃度，或者第一摻雜濃度等於第二摻雜濃度。再者，第三閘極結構的閘極介電層591、第四閘極結構的閘極介電層593、第五閘極結構的閘極介電層595與第六閘極結構的閘極介電層597的厚度為d1。第一閘極結構的閘極介電層514、第二閘極結構的閘極介電層524的厚度為d2。其中，d1小於等於d2。   第十一實施例
請參照第20A圖，其所繪示為本發明第十一實施例OTP記憶胞的上視圖。第20B圖為本發明第十一實施例OTP記憶胞沿著AA’方向的剖面圖。第20C圖為本發明第十一實施例OTP記憶胞沿著BB’方向的剖面圖。第20D圖為本發明第十一實施例OTP記憶胞的等效電路圖。
如第20A圖、第20B圖與第20C圖所示，OTP記憶胞c1製作於P型井區PW。P型井區PW的表面形成六個閘極結構，第一閘極結構包括閘極介電層604與閘極層605，第二閘極結構包括閘極介電層614與閘極層615，第三閘極結構包括閘極介電層624與閘極層625，第四閘極結構包括閘極介電層634與閘極層635，第五閘極結構包括閘極介電層644與閘極層645，第六閘極結構包括閘極介電層654與閘極層655。
再者，進行多次摻雜程序後，於P型井區PW的表面下方形成N型摻雜區。舉例來說，第一摻雜濃度的摻雜區610、612、618、650、652、658，以及第二摻雜濃度的摻雜區620。同理，本發明的第十一實施例也可以將OTP記憶胞c1製作於N型井區(N-Well)，而所有摻雜區為P型摻雜區。
再者，第一閘極結構位於摻雜區610、612之間。第二閘極結構位於摻雜區612、618之間。第三閘極結構位於摻雜區620一側。第四閘極結構位於摻雜區620一側。第五閘極結構位於摻雜區650、652之間。第六閘極結構位於摻雜區652、658之間。再者，摻雜區618、620互相接觸，摻雜區620、650互相接觸。
另外，第一閘極結構的閘極層605連接至OTP記憶胞c1的字元線WL。第二閘極結構的閘極層615連接至OTP記憶胞c1的開關控制線SW。第三閘極結構的閘極層625連接至OTP記憶胞c1的第一反熔絲控制線AF 1。第四閘極結構的閘極層635連接至OTP記憶胞c1的第二反熔絲控制線AF 2。第五閘極結構的閘極層645連接至OTP記憶胞c1的開關控制線 SW。第六閘極結構的閘極層655連接至OTP記憶胞c1的字元線WL。再者，摻雜區610、658連接至位元線BL。
根據本發明的第十一實施例，摻雜區610、612與第一閘極結構形成第一選擇電晶體S1。摻雜區612、618與第二閘極結構形成第一開關電晶體W1。摻雜區620與第三閘極結構形成第一反熔絲電晶體A1。摻雜區620與第四閘極結構形成第二反熔絲電晶體A2。摻雜區650、652與第五閘極結構形成第二開關電晶體W2。摻雜區652、658與第六閘極結構形成第二選擇電晶體S2。
如第20D圖所示，第一選擇電晶體S1的第一汲/源端連接至位元線BL，第一選擇電晶體S1的閘極端連接至字元線WL。第一開關電晶體W1的第一汲/源端連接至第一選擇電晶體S1的第二汲/源端，第一開關電晶體W1的閘極端連接至開關控制線SW。第二選擇電晶體S2的第一汲/源端連接至位元線BL，第二選擇電晶體S2的閘極端連接至字元線WL。第二開關電晶體W2的第一汲/源端連接至第二選擇電晶體S2的第二汲/源端，第二開關電晶體W2的閘極端連接至開關控制線SW，第二開關電晶體W2的第二汲/源端連接至第一開關電晶體W1的第二汲/源端。第一反熔絲電晶體A1的二個汲/源端連接至第一開關電晶體W1的第二汲/源端，第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF 1。第二反熔絲電晶體A2的二個汲/源端連接至第一開關電晶體W1的第二汲/源端，第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制線AF 2。
再者，OTP記憶胞c1中有二個儲存電路。第一儲存電路即為第一反熔絲電晶體A1，第二儲存電路即為第二反熔絲電晶體A2。提供適當的偏壓可對OTP記憶胞c1進行註冊動作以及讀取動作。當OTP記憶胞c1進行註冊動作時，第一反熔絲電晶體A1與第二反熔絲電晶體A2會同時承受高電壓(voltage stress)，並使得第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極介電層624、634其中之一破裂(rupture)，進而改變儲存狀態。
對OTP記憶胞c1進行讀取動作時，可以根據第一反熔絲電晶體A1為破裂狀態(ruptured state)或者未破裂狀態(unruptured state)來做為PUF技術的隨機碼。舉例來說，當第一反熔絲電晶體A1為破裂狀態時，隨機碼為邏輯“1”；當第一反熔絲電晶體A1為未破裂狀態時，隨機碼為邏輯“0”。
根據本發明的第十一實施例，摻雜區610、612、618、650、652、658具有第一摻雜濃度，摻雜區620具有第二摻雜濃度。其中，第一摻雜濃度可大於第二摻雜濃度，第一摻雜濃度可小於第二摻雜濃度，或者第一摻雜濃度等於第二摻雜濃度。再者，第三閘極結構的閘極介電層624與第四閘極結構的閘極介電層634的厚度為d1。第一閘極結構的閘極介電層604、第二閘極結構的閘極介電層614、第五閘極結構的閘極介電層644、第六閘極結構的閘極介電層654的厚度為d2。其中，d1小於等於d2。   第十二實施例
請參照第21圖，其所繪示為本發明第十二實施例OTP記憶胞的上視圖。相較於第20A圖的第十一實施例，在第21圖的OTP記憶胞c1中具有更多個閘極結構。如第21圖所示，於第二濃度的摻雜區660上設計n個閘極結構，n個閘極結構的閘極層671~67n連接至對應的n條反熔絲控制線AF 1~AF n，且n為大於等於4的偶數。也就是說，OTP記憶胞c1具有(n+4)個閘極結構。以下以n等於4的OTP記憶胞為例來說明之，亦即OTP記憶胞c1具有八個閘極結構。
請參照第22A圖、第22B圖、第22C圖與第22D圖，其所繪示為本發明第十二實施例具八個閘極結構OTP記憶胞的上視圖、沿著AA’方向的剖面圖、沿著BB’方向的剖面圖以及等效電路圖。
如第22A圖、第22B圖與第22C圖所示，OTP記憶胞c1製作於P型井區PW。P型井區PW的表面形成八個閘極結構，第一閘極結構包括閘極介電層604與閘極層605，第二閘極結構包括閘極介電層614與閘極層615，第三閘極結構包括閘極介電層691與閘極層692，第四閘極結構包括閘極介電層693與閘極層694，第五閘極結構包括閘極介電層695與閘極層696，第六閘極結構包括閘極介電層697與閘極層698，第七閘極結構包括閘極介電層644與閘極層645，第八閘極結構包括閘極介電層654與閘極層655。
再者，進行多次摻雜程序後，於P型井區PW的表面下方形成N型摻雜區。舉例來說，第一摻雜濃度的摻雜區610、612、618、650、652、658以及第二摻雜濃度的摻雜區680。同理，本發明的第十二實施例也可以將OTP記憶胞c1製作於N型井區(N-Well)，而所有摻雜區為P型摻雜區。
再者，第一閘極結構位於摻雜區610、612之間。第二閘極結構位於摻雜區612、618之間。第三閘極結構位於摻雜區680的一側。第四閘極結構位於摻雜區680的一側。第五閘極結構位於摻雜區680的一側。第六閘極結構位於摻雜區680的一側。第七閘極結構位於摻雜區650、652之間。第八閘極結構位於摻雜區652、658之間。再者，摻雜區618、680互相接觸，摻雜區680、650互相接觸。
另外，第一閘極結構的閘極層605連接至OTP記憶胞c1的字元線WL。第二閘極結構的閘極層615連接至OTP記憶胞c1的開關控制線SW。第三閘極結構的閘極層692連接至OTP記憶胞c1的第一反熔絲控制線AF 1。第四閘極結構的閘極層694連接至OTP記憶胞c1的第二反熔絲控制線AF 2。第五閘極結構的閘極層696連接至OTP記憶胞c1的第三反熔絲控制線AF 3。第六閘極結構的閘極層698連接至OTP記憶胞c1的第四反熔絲控制線AF 4。第七閘極結構的閘極層645連接至OTP記憶胞c1的開關控制線SW。第八閘極結構的閘極層655連接至OTP記憶胞c1的字元線WL。再者，摻雜區610、658連接至位元線BL。
根據本發明的第十二實施例，摻雜區610、612與第一閘極結構形成第一選擇電晶體S1。摻雜區612、618與第二閘極結構形成第一開關電晶體W1。摻雜區680與第三閘極結構形成第一反熔絲電晶體A1。摻雜區680與第四閘極結構形成第二反熔絲電晶體A2。摻雜區680與第五閘極結構形成第三反熔絲電晶體A3。摻雜區680與第六閘極結構形成第四反熔絲電晶體A4。摻雜區650、652與第七閘極結構形成第二開關電晶體W1。摻雜區652、658與第八閘極結構形成第二選擇電晶體S2。
如第22D圖所示，第一選擇電晶體S1的第一汲/源端連接至位元線BL，第一選擇電晶體S1的閘極端連接至字元線WL。第一開關電晶體W1的第一汲/源端連接至第一選擇電晶體S1的第二汲/源端，第一開關電晶體W1的閘極端連接至開關控制線SW。第二選擇電晶體S2的第一汲/源端連接至位元線BL，第二選擇電晶體S2的閘極端連接至字元線WL。第二開關電晶體W2的第一汲/源端連接至第二選擇電晶體S2的第二汲/源端，第二開關電晶體W2的閘極端連接至開關控制線SW，第二開關電晶體W2的第二汲/源端連接至第一開關電晶體W1的第二汲/源端。第一反熔絲電晶體A1的二個汲/源端連接至第一開關電晶體W1的第二汲/源端，第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF 1。第二反熔絲電晶體A2的二個汲/源端連接至第一開關電晶體W1的第二汲/源端，第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制線AF 2。第三反熔絲電晶體A3的二個汲/源端連接至第一開關電晶體W1的第二汲/源端，第三反熔絲電晶體A3的閘極端連接至第三反熔絲控制線AF 3。第四反熔絲電晶體A4的二個汲/源端連接至第一開關電晶體W1的第二汲/源端，第四反熔絲電晶體A4的閘極端連接至第四反熔絲控制線AF 4。
再者，OTP記憶胞c1中有四個儲存電路。第一儲存電路即為第一反熔絲電晶體A1，第二儲存電路即為第二反熔絲電晶體A2，第三儲存電路即為第三反熔絲電晶體A3，第四儲存電路即為第四反熔絲電晶體A4。提供適當的偏壓可對OTP記憶胞c1進行註冊動作以及讀取動作。當OTP記憶胞c1進行註冊動作時，四個反熔絲電晶體A1~A4會同時承受高電壓(voltage stress)，並使得四個反熔絲電晶體A1~A4的閘極介電層691、693、695、697其中之一破裂(rupture)，進而改變儲存狀態。
再者，對OTP記憶胞c1進行讀取動作後，可以產生一位元(one-bit)的隨機碼或者多位元(multi-bit)的隨機碼。由於第十二實施例OTP記憶胞c1的運作原理與第二實施例類似，不再詳細描述，簡述如下。
於註冊動作時，將選擇電壓Vdd提供至字元線WL，使得第一選擇電晶體S1與第二選擇電晶體S2開啟。將開關電壓Vsw提供至開關控制線SW，使得第一開關電晶體W1與第二開關電晶體W2開啟。因此，第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3、第四反熔絲電晶體A4的閘極介電層上同時承受了Vpp的電壓應力，造成第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3、第四反熔絲電晶體A4其中之一的閘極介電層會破裂，而破裂的閘極介電層即形成一低電阻的破裂狀態。
再者，當OTP記憶胞c1註冊動作完成後，可進行一次讀取動作來確認一位元的隨機碼。將n個反熔絲電晶體區分為第一群組與第二群組，每個群組有(n/2)個反熔絲電晶體。當確認破裂狀態的反熔絲電晶體屬於第一群組時，代表第一群組中的反熔絲電晶體其中之一為破裂狀態，則以邏輯“1”做為一位元的隨機碼。反之，當確認破裂狀態的反熔絲電晶體不屬於第一群組時，代表第一群組中的反熔絲電晶體皆為未破裂狀態，則以邏輯“0”做為一位元的隨機碼。n為大於等於4偶數。
類似地，當OTP記憶胞c1註冊動作完成後，可進行多次讀取動作來決定多位元的隨機碼。當n等於4時，OTP記憶胞c1包括四個反熔絲電晶體A1~A4。於確認第一反熔絲電晶體A1為破裂狀態時，則以二位元的邏輯“00”作為隨機碼；於確認第二反熔絲電晶體A2為破裂狀態時，則以二位元的邏輯“01”作為隨機碼；於確認第三反熔絲電晶體A3為破裂狀態時，則以二位元的邏輯“10”作為隨機碼；於確認第四反熔絲電晶體A4為破裂狀態時，則以二位元的邏輯“11”作為隨機碼。同理，當第十二實施例OTP記憶胞c1中有n個反熔絲電晶體，且n=2 X時，於進行多次的讀取動作後可以產生X個位元的隨機碼。
在第22B圖與第22C圖的第十二實施例OTP記憶胞中，摻雜區610、612、618、650、652、658具有第一摻雜濃度，摻雜區680具有第二摻雜濃度。其中，第一摻雜濃度可大於第二摻雜濃度，第一摻雜濃度可小於第二摻雜濃度，或者第一摻雜濃度等於第二摻雜濃度。再者，第三閘極結構的閘極介電層691、第四閘極結構的閘極介電層693、第五閘極結構的閘極介電層695與第六閘極結構的閘極介電層697的厚度為d1。第一閘極結構的閘極介電層604、第二閘極結構的閘極介電層614、第七閘極結構的閘極介電層644、第八閘極結構的閘極介電層654的厚度為d2。其中，d1小於等於d2。   第十三實施例
請參照第23A圖至第23D圖，其所繪示為本發明第十三實施例OTP記憶胞的製作流程示意圖。第23E圖為本發明第十三實施例OTP記憶胞沿著XX’方向的剖面圖OTP。第23F圖為本發明第十三實施例OTP記憶胞沿著YY’方向的剖面圖OTP。第23G圖為本發明第十三實施例OTP記憶胞沿著ZZ’方向的剖面圖OTP。第23H圖為本發明第十三實施例OTP記憶胞的等效電路圖。
首先，為淺溝渠隔離結構的形成製程。如第23A圖所示，在半導體基板上的P型井區表面進行淺溝槽隔離結構(shallow trench isolation，STI)製程後，即形成隔離結構702覆蓋在部份P型井區表面上方。其中，隔離結構702定義出A區域、B區域與C區域，僅有A區域、B區域與C區域暴露出P型井區的表面。
接著，進行閘極結構的形成製程。如第23B圖所示，形成二個閘極結構。第一閘極結構包括一閘極層715，第二閘極結構包括一閘極層725。再者，第一閘極結構覆蓋於區域A，並將區域A區分為二個子區域。第二閘極結構覆蓋於區域B以及區域C，將區域B區分為二個子區域，並將區域C區分為二個子區域。也就是說，第二閘極結構由區域B經由隔離結構702表面延伸至區域C。
接著，進行摻雜區域的形成製程。如第23C圖所示，以第一閘極結構與第二閘極結構為遮罩(mask)並在P型井區PW表面進行摻雜製程。因此，A區域、B區域、C區域中未被二個閘極結構覆蓋的子區域形成摻雜區710、712、720、722、730、732。摻雜區710、712、720、722、730、732為N型摻雜區。
接著，進行連線製程，並完成OTP記憶胞c1。如第23D圖所示，摻雜區710連接至位元線BL，第一閘極結構的閘極層715連接至字元線WL，金屬導線740連接於摻雜區712以及第二閘極結構的閘極層725，摻雜區720、722連接至第一反熔絲控制線AF 1，摻雜區730、732連接至第二反熔絲控制線AF 2。
如第23D圖、第23E圖、第23F圖與第23G圖所示。第一閘極結構的包括閘極介電層714與閘極層715，第二閘極結構的包括閘極介電層724與閘極層725。摻雜區710、712與第一閘極結構形成選擇電晶體S。摻雜區720、722與第二閘極結構形成第一反熔絲電晶體A1。摻雜區730、732與第二閘極結構形成第二反熔絲電晶體A2。
在第十三實施例的OTP記憶胞c1中，摻雜區710、712、720、722、730、732皆為N型摻雜區，製作於P型井區PW中。當然，在此領域的技術人員也可以將OTP記憶胞c1製作於N型井區(N-Well)，而所有摻雜區710、712、720、722、730、732皆為P型摻雜區。或者，摻雜區710、712為N型摻雜區，形成於P型井區內；且摻雜區720、722、730、732為P型摻雜區，形成於N型井區內。或者，摻雜區710、712為P型摻雜區，形成於N型井區內；摻雜區720、722、730、732為N型摻雜區，形成於P型井區中內。
如第23H圖所示，選擇電晶體S的第一汲/源端連接至位元線BL，選擇電晶體S的閘極端連接至字元線WL。第一反熔絲電晶體A1的閘極端連接至選擇電晶體S的第二汲/源端，第一反熔絲電晶體A1的二個汲/源端連接至第一反熔絲控制線AF 1。第二反熔絲電晶體A2的閘極端連接至選擇電晶體S的第二汲/源端，第二反熔絲電晶體A2的二個汲/源端連接至第二反熔絲控制線AF 2。
再者，OTP記憶胞c1中有二個儲存電路。第一儲存電路即為第一反熔絲電晶體A1，第二儲存電路即為第二反熔絲電晶體A2。提供適當的偏壓可對OTP記憶胞c1進行註冊動作以及讀取動作。當OTP記憶胞c1進行註冊動作時，第一反熔絲電晶體A1與第二反熔絲電晶體A2會同時承受高電壓(voltage stress)，並使得第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極介電層724、734其中之一破裂(rupture)，進而改變儲存狀態。
對OTP記憶胞c1進行讀取動作時，可以根據第一反熔絲電晶體A1為破裂狀態或者未破裂狀態來做為PUF技術的隨機碼。舉例來說，當第一反熔絲電晶體A1為破裂狀態時，隨機碼為邏輯“1”；當第一反熔絲電晶體A1為未破裂狀態時，隨機碼為邏輯“0”。
根據本發明的第十三實施例，摻雜區710、712具有第一摻雜濃度，摻雜區720、722、730、732具有第二摻雜濃度。其中，第一摻雜濃度可大於第二摻雜濃度，第一摻雜濃度可小於第二摻雜濃度，或者第一摻雜濃度等於第二摻雜濃度。再者，第二閘極結構的閘極介電層724的厚度為d1。第一閘極結構的閘極介電層714的厚度為d2。其中，d1小於等於d2。
根據本發明的第十三實施例，選擇電晶體S的閘極長度(gate length)為L S，閘極寬度(gate width)為W S。適當地設計選擇電晶體S的閘極長度L S與閘極寬度W S以決定選擇電晶體S的限制電流(limited current)。舉例來說，選擇電晶體S的閘極長度L S與閘極寬度W S分別為100nm與500nm。由於註冊動作時，OTP記憶胞c1產生較大的註冊電流(enroll current)可能造成OTP記憶胞的損壞。因此，設計選擇電晶體S的閘極長度L S與閘極寬度W S來決定擇電晶體S的限制電流，同時也可以確保註冊電流小於等於擇電晶體S的限制電流，用以防止在註冊動作時造成OTP記憶胞c1的損壞。
請參照第24A圖，其所繪示為本發明第十三實施例OTP記憶胞所組成之記憶體陣列(memory array)的等效電路圖。記憶體陣列由2×2個OTP記憶胞c11~c22所組成。基本上，每個OTP記憶胞c11~c22的構造類似於第23D圖。相同地，每一個OTP記憶胞c11~c22中皆包括一選擇電晶體、第一反熔絲電晶體A1與第二反熔絲電晶體A2。
在記憶體陣列中，記憶胞c11、c21連接至第一字元線WL 1、第一反熔絲控制線AF 1與第二反熔絲控制線AF 2。記憶胞c12、c22連接至第二字元線WL 2、第三反熔絲控制線AF 3與第四反熔絲控制線AF 4。記憶胞c11、c12連接至第一位元線BL 1。記憶胞c21、c22連接至第二位元線BL 2。
請參照第24B圖與第24C圖，其所繪示為本發明第十三實施例OTP記憶胞所組成之記憶體陣列用於PUF技術時的註冊動作以及讀取動作的示意圖。以下以OTP記憶胞c21為選定記憶胞(selected memory cell)來說明。
如第24B圖所示，對選定記憶胞c21進行註冊動作時，提供接地電壓(0V)至第二位元線BL 2，提供選擇電壓Vdd至第一字元線WL 1，並同時提供註冊電壓Vpp至第一反熔絲控制線AF 1與第二反熔絲控制線AF 2。其中，選擇電壓Vdd約在0.75V與(2Vpp/3)之間，註冊電壓Vpp約為3.6V~11V。
再者，針對未選定記憶胞c11、c12、c22，提供一第一電壓V1至第一位元線BL 1，提供接地電壓0V至第二字元線WL 2，並同時提供接地電壓0V至第三反熔絲控制線AF 3與第四反熔絲控制線AF 4。其中，第一電壓V1大於等於選擇電壓Vdd，且第一電壓V1小於註冊電壓Vpp的一半(Vpp/2)。
如第24B圖所示，選定記憶胞c21中，第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極介電層上同時承受了Vpp的電壓應力。因此，第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極介電層會破裂，而破裂的閘極介電層即形成一低電阻的破裂狀態。舉例來說，如第24B圖所示之選定記憶胞c21，第一反熔絲電晶體A1的閘極介電層破裂，而第二反熔絲電晶體A2的閘極介電層未破裂。
同理，可以依序將OTP記憶胞c11、c12、c22設定為選定記憶胞並進行註冊動作。詳細運作原理不再贅述。
當選定記憶胞c21註冊動作完成後，可進行一次讀取動作來確認選定記憶胞c21中二個儲存電路中的儲存狀態。如第24C圖所示，針對選定記憶胞c21進行讀取動作時，提供接地電壓(0V)至第二位元線BL 2，提供選擇電壓Vdd至第一字元線WL 1，並同時提供讀取電壓Vr至第一反熔絲控制線AF 1，提供接地電壓(0V)至第二反熔絲控制線AF 2。其中，讀取電壓Vr約為0.75V~3.6V。
再者，針對未選定記憶胞c11、c12、c22，將第一位元線BL 1浮接(floating)，提供接地電壓0V至第二字元線WL 2，並同時提供接地電壓0V至第三反熔絲控制線AF 3與第四反熔絲控制線AF 4。
在選定記憶胞c21中，由於第一反熔絲電晶體A1的閘極介電層破裂，因此於第二位元線BL 2上產生較大的讀取電流Ir，由第一反熔絲控制線AF1連經第一反熔絲電晶體A1與選擇電晶體S至第二位元線BL 2。而根據讀取電流Ir來判定第一反熔絲電晶體A1為低電阻值的破裂狀態，並可決定一位元的隨機碼為邏輯“1”。
當然，在選定記憶胞c21中，由於第一反熔絲電晶體A1與第二反熔絲電晶體A2為互補的儲存狀態。在此領域的技術人員也可以進行一次讀取動作，用以確定第二反熔絲電晶體A2的儲存狀態，並決定一位元的隨機碼。或者，在此領域的技術人員也可以進行二次讀取動作，分別確定第一反熔絲電晶體A1與第二反熔絲電晶體A2的儲存狀態後，再決定一位元的隨機碼。
再者，當記憶體陣列中的4個OTP記憶胞c11~c22皆進行註冊動作以及讀取動作之後，即可產生4個位元的隨機碼，用於PUF技術。 第十四實施例
請參照第25A圖與第25B圖，其所繪示為本發明第十四實施例OTP記憶胞的上視圖以及等效電路。其中，第十四實施例OTP記憶胞c1的剖面圖類似於第十三實施例OTP記憶胞c1的剖面圖，此處不再贅述。
相較於第23D圖的第十三實施例，在第25A圖的OTP記憶胞c1中具備更多的反熔絲電晶體。如第25A所示，在P型井區PW中形成2n個摻雜區761~76n、771~77n。其中，n為大於等於4的偶數。
摻雜區761、771與第二閘極結構形成第一反熔絲電晶體A1，摻雜區761、771連接至第一反熔絲控制線AF 1。摻雜區762、772與第二閘極結構形成第二反熔絲電晶體A2，摻雜區762、772連接至第二反熔絲控制線AF 2。依此類推。摻雜區76n-1、77n-1與第二閘極結構形成第(n-1)反熔絲電晶體An-1，摻雜區76n-1、77n-1連接至第(n-1)反熔絲控制線AF n-1。摻雜區76n、77n與第二閘極結構形成第n反熔絲電晶體An，摻雜區76n、77n連接至第n反熔絲控制線AF n。
另外，摻雜區710、712與第一閘極結構形成選擇電晶體S。金屬導線750連接於摻雜區712以及第二閘極結構的閘極層785。類似地，適當地設計選擇電晶體S的閘極長度L S與閘極寬度W S可以決定選擇電晶體S的限制電流(limited current)。因此，於註冊動作時可以控制註冊電流小於等於擇電晶體S的限制電流，用以防止在註冊動作時造成OTP記憶胞c1的損壞。
如第25B圖所示，選擇電晶體S的第一汲/源端連接至位元線BL，選擇電晶體S的閘極端連接至字元線WL。第一反熔絲電晶體A1的閘極端連接至選擇電晶體S的第二汲/源端，第一反熔絲電晶體A1的二個汲/源連接至第一反熔絲控制線AF 1。第二反熔絲電晶體A2的閘極端連接至選擇電晶體S的第二汲/源端，第二反熔絲電晶體A2的二個汲/源連接至第二反熔絲控制線AF 2。依此類推。第(n-1)反熔絲電晶體An-1的閘極端連接至選擇電晶體S的第二汲/源端，第(n-1)反熔絲電晶體An-1的二個汲/源連接至第(n-1)反熔絲控制線AF n-1。第n反熔絲電晶體An的閘極端連接至選擇電晶體S的第二汲/源端，第n反熔絲電晶體An的二個汲/源連接至第n反熔絲控制線AF n。
再者，OTP記憶胞c1中有n個儲存電路，即n個反熔絲電晶體A1~An。提供適當的偏壓可對OTP記憶胞c1進行註冊動作以及讀取動作。類似於第十三實施例，當OTP記憶胞c1進行註冊動作時，n個反熔絲電晶體A1~An會同時承受高電壓(voltage stress)，並使得n個反熔絲電晶體A1~An的閘極介電層其中之一破裂(rupture)，進而改變儲存狀態。
再者，對OTP記憶胞c1進行讀取動作後，可以產生一位元(one-bit)的隨機碼或者多位元(multi-bit)的隨機碼。
舉例來說，當OTP記憶胞c1註冊動作完成後，可進行一次讀取動作來確認一位元的隨機碼。將n個反熔絲電晶體區分為第一群組與第二群組，每個群組有(n/2)個反熔絲電晶體。當確認破裂狀態的反熔絲電晶體屬於第一群組時，代表第一群組中的反熔絲電晶體其中之一為破裂狀態，則以邏輯“1”做為一位元的隨機碼。反之，當確認破裂狀態的反熔絲電晶體不屬於第一群組時，代表第一群組中的反熔絲電晶體皆為未破裂狀態，則以邏輯“0”做為一位元的隨機碼。n為大於等於4偶數。
或者，當OTP記憶胞c1註冊動作完成後，可進行多次讀取動作來決定多位元的隨機碼。當第十四實施例OTP記憶胞c1中有n個反熔絲電晶體，且n=2 X時，於進行多次的讀取動作並確認所有反熔絲電晶體 A1~An的儲存狀態後，即可以產生X個位元的隨機碼。
另外，第十四實施例的OTP記憶胞c1也可以組成記憶體陣列，其結構與運作原理類似於第24A圖至第24C圖，此處不再贅述。
綜上所述，本發明提出一種用於PUF技術的OTP記憶胞與記憶體陣列以及相關隨機碼產生方法。對OTP記憶胞c1進行註冊動作時，所有的反熔絲電晶體會接收相同的預定電壓，使得這些反熔絲電晶體中的其中之一改變為破裂狀態。再者，對OTP記憶胞c1進行讀取動作時，確定特定的反熔絲電晶體為破裂狀態，並決定隨機碼。由於製造變異，造成註冊動作時無法預期OTP記憶c1中哪個反熔絲電晶體會改變為破裂狀態，因此本發明可以運用於PUF技術並產生隨機碼。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
110,112,120,130,140,150,152,171,172,173,174,175,176,191,192,195,194,195,210,220,230,242,240,248,250,252,258,271,272,273,274,275,276,291,292,293,294,295,310,312,320,340,360,410,412,420,430,432,460,480,510,512,522,530,540,550,610,612,618,620,650,652,658,660,680,710,712,720,722,730,732,761,762,76n-1,76n,771,772,77n-1,77n:摻雜區 114,124,134,144,181,183,185,187,204,214,224,234,244,254,281,283,285,287,314,324,334,391,395,393,397,414,424,434,444,491,493,495,497,514,524,534,544,591,593,595,597,604,614,624,634,644,654,691,693,695,697,714,724:閘極介電層 115,125,135,145,161,162,16n-1,16n,182,184,186,188,205,215,225,235,245,255,261,262,26n-1,26n,282,284,286,288,315,325,335,351,352,353,354,35n-1,35n,392,394,396,398,415,425,435,445,451,452,453,454,45n-1,45n,492,494,496,498,515,525,535,545,551,552,553,554,55n-1,55n,592,594,596,598,605,615,625,635,645,655,671,672,673,674,67n-1,67n,692,694,696,698,715,725,785:閘極層 702:隔離結構 740,750:金屬導線
第1A圖、第1B圖與第1C圖為本發明第一實施例OTP記憶胞的上視圖、沿著AA’方向的剖面圖與等效電路圖； 第2圖示為本發明第二實施例OTP記憶胞的上視圖； 第3A圖、第3B圖與第3C圖為本發明第二實施例具六個閘極結構OTP記憶胞的上視圖、沿著AA’方向的剖面圖以及等效電路圖； 第4A圖至第4D圖為本發明第二實施例OTP記憶胞用於PUF技術時的註冊動作以及讀取動作的第一範例示意圖； 第5A圖至第5E圖為本發明第二實施例OTP記憶胞用於PUF技術時的註冊動作以及讀取動作的第二範例示意圖； 第6A圖、第6B圖與第6C圖為本發明第三實施例OTP記憶胞的上視圖、沿著AA’方向的剖面圖與等效電路圖； 第7圖為本發明第四實施例OTP記憶胞的上視圖； 第8A圖、第8B圖與第8C圖為本發明第四實施例具八個閘極結構OTP記憶胞的上視圖、沿著AA’方向的剖面圖以及等效電路圖； 第9A圖、第9B圖、第9C圖與第9D圖為本發明第五實施例OTP記憶胞的上視圖、沿著AA’方向的剖面圖、沿著BB’方向的剖面圖與等效電路圖； 第10圖為根據第五實施例的修改實施例OTP記憶胞上視圖； 第11圖為本發明第六實施例OTP記憶胞的上視圖； 第12A圖、第12B圖、第12C圖與第12D圖為本發明第六實施例具五個閘極結構OTP記憶胞的上視圖、沿著AA’方向的剖面圖、沿著BB’方向的剖面圖以及等效電路圖； 第13A圖、第13B圖、第13C圖與第13D圖為本發明第七實施例OTP記憶胞的上視圖、沿著AA’方向的剖面圖、沿著BB’方向的剖面圖與等效電路圖； 第14圖為本發明第八實施例OTP記憶胞的上視圖； 第15A圖、第15B圖、第15C圖與第15D圖為本發明第八實施例具六個閘極結構OTP記憶胞的上視圖、沿著AA’方向的剖面圖、沿著BB’方向的剖面圖以及等效電路圖； 第16A圖、第16B圖、第16C圖與第16D圖為本發明第九實施例OTP記憶胞的上視圖、沿著AA’方向的剖面圖、沿著BB’方向的剖面圖與等效電路圖； 第17圖所示為根據第九實施例的修改實施例OTP記憶胞上視圖； 第18圖為本發明第十實施例OTP記憶胞的上視圖； 第19A圖、第19B圖、第19C圖與第19D圖為本發明第十實施例具六個閘極結構OTP記憶胞的上視圖、沿著AA’方向的剖面圖、沿著BB’方向的剖面圖以及等效電路圖； 第20A圖、第20B圖、第20C圖、第20D圖為本發明第十一實施例OTP記憶胞的上視圖、沿著AA’方向的剖面圖、沿著BB’方向的剖面圖與等效電路圖； 第21圖為本發明第十二實施例OTP記憶胞的上視圖； 第22A圖、第22B圖、第22C圖與第22D圖為本發明第十二實施例具八個閘極結構OTP記憶胞的上視圖、沿著AA’方向的剖面圖、沿著BB’方向的剖面圖以及等效電路圖； 第23A圖至第23D圖，其所繪示為本發明第十三實施例OTP記憶胞的製作流程示意圖； 第23E圖、第23F圖、第23G圖與第23H圖為本發明第十三實施例OTP記憶胞沿著XX’方向的剖面圖OTP、沿著YY’方向的剖面圖OTP、沿著ZZ’方向的剖面圖OTP與等效電路圖； 第24A圖為本發明第十三實施例OTP記憶胞所組成之記憶體陣列的等效電路圖； 第24B圖與第24C圖為本發明第十三實施例OTP記憶胞所組成之記憶體陣列用於PUF技術時的註冊動作以及讀取動作的示意圖；以及 第25A圖與第25B圖為本發明第十四實施例OTP記憶胞的上視圖以及等效電路。
702:隔離結構
710,712,720,722,730,732:摻雜區
715,725:閘極層
740:金屬導線

Claims (22)

  1. 一種用於物理不可複製技術的一記憶體陣列，該記憶體陣列具有一第一記憶胞，且該第一記憶胞包括： 一第一選擇電晶體，該第一選擇電晶體的一第一汲/源端連接至一第一位元線，該第一選擇電晶體的一閘極端連接至一第一字元線； 一第一反熔絲電晶體，該第一反熔絲電晶體的一閘極端連接至該第一選擇電晶體的一第二汲/源端，該第一反熔絲電晶體的二個汲/源端連接至一第一反熔絲控制線；以及 一第二反熔絲電晶體，該第二反熔絲電晶體的一閘極端連接至該第一選擇電晶體的一第二汲/源端，該第二反熔絲電晶體的二個汲/源端連接至一第二反熔絲控制線； 其中，於一註冊動作時，決定該第一記憶胞為一選定記憶胞，開啟該第一選擇電晶體，該第一反熔絲電晶體的閘極介電層與該第二反熔絲電晶體的閘極介電層同時承受一電壓應力，使得該第一反熔絲電晶體與該第二反熔絲電晶體其中之一由一第一儲存狀態改變為一第二儲存狀態； 其中，於一讀取動作時，根據該選定記憶胞中的該第一反熔絲電晶體為該第一儲存狀態或者該第二儲存狀態，以決定一隨機碼。
  2. 如請求項1所述的記憶體陣列，其中該第一記憶胞包括： 一第一閘極結構，包括一第一閘極介電層與一第一閘極層，且該第一閘極層連接至該第一字元線； 一第一摻雜區與一第二摻雜區，其中該第一摻雜區連接至該第一位元線，該第一摻雜區與該第二摻雜區位於該第一閘極結構的二側，且該第一摻雜區、該第二摻雜區與該第一閘極結構形成該第一選擇電晶體； 一第二閘極結構，包括一第二閘極介電層與一第二閘極層； 一金屬導線，連接至該第二摻雜區與該第二閘極層； 一第三摻雜區與一第四摻雜區，連接至該第一反熔絲控制線，其中該第三摻雜區與該第四摻雜區位於該第二閘極結構的二側，且該第三摻雜區、該第四摻雜區與該第二閘極結構形成該第一反熔絲電晶體；以及 一第五摻雜區與一第六摻雜區，連接至該第二反熔絲控制線，其中該第五摻雜區與該第六摻雜區位於該第二閘極結構的二側，且該第五摻雜區、該第六摻雜區與該第二閘極結構形成該第二反熔絲電晶體。
  3. 如請求項1所述的記憶體陣列，其中於該註冊動作時，該第一反熔絲控制線與該第二反熔絲控制線接收一註冊電壓，該第一字元線接收一選擇電壓，該第一位元線接收一接地電壓，且該註冊電壓等於該電壓應力，使得該第一反熔絲電晶體與該第二反熔絲電晶體其中之一由一未破裂狀態改變為一破裂狀態。
  4. 如請求項1所述的記憶體陣列，其中於該讀取動作時，該第一反熔絲控制線接收一讀取電壓，該第二反熔絲控制線接收一接地電壓，該第一字元線接收一選擇電壓，該第一位元線接收該接地電壓；以及，該第一反熔絲控制線與該第一位元線之間產生一讀取電流，並根據該讀取電流決定該隨機碼。
  5. 如請求項1所述的記憶體陣列，其中該第一選擇電晶體具有一第一閘極寬度與一第一閘極長度用以決定該第一選擇電晶體的一限制電流；以及，於該註冊動作時，該第一記憶胞所產生的一註冊電流小於等於該第一選擇電晶體的該限制電流。
  6. 如請求項1所述的記憶體陣列，更包括一第二記憶胞，該第二記憶胞包括： 一第二選擇電晶體，該第二選擇電晶體的一第一汲/源端連接至該第一位元線，該第二選擇電晶體的一閘極端連接至一第二字元線； 一第三反熔絲電晶體，該第三反熔絲電晶體的一閘極端連接至該第二選擇電晶體的一第二汲/源端，該第三反熔絲電晶體的二個汲/源端連接至一第三反熔絲控制線；以及 一第四反熔絲電晶體，該第四反熔絲電晶體的一閘極端連接至該第二選擇電晶體的一第二汲/源端，該第四反熔絲電晶體的二個汲/源端連接至一第四反熔絲控制線。
  7. 如請求項6所述的記憶體陣列，更包括一第三記憶胞，該第三記憶胞包括： 一第三選擇電晶體，該第三選擇電晶體的一第一汲/源端連接至一第二位元線，該第三選擇電晶體的一閘極端連接至該第一字元線； 一第五反熔絲電晶體，該第五反熔絲電晶體的一閘極端連接至該第三選擇電晶體的一第二汲/源端，該第五反熔絲電晶體的二個汲/源端連接至該第一反熔絲控制線；以及 一第六反熔絲電晶體，該第六反熔絲電晶體的一閘極端連接至該第三選擇電晶體的一第二汲/源端，該第六反熔絲電晶體的二個汲/源端連接至該第二反熔絲控制線。
  8. 一種用於物理不可複製技術的一記憶體陣列，該記憶體陣列具有一第一記憶胞，且該第一記憶胞包括： 一第一選擇電晶體，該第一選擇電晶體的一第一汲/源端連接至一第一位元線，該第一選擇電晶體的一閘極端連接至一第一字元線；以及 n個反熔絲電晶體，對應地連接至n條反熔絲控制線，其中n為大於等於4的偶數，且該n個反熔絲電晶體包括： 一第一反熔絲電晶體，該第一反熔絲電晶體的一閘極端連接至該第一選擇電晶體的一第二汲/源端，該第一反熔絲電晶體的二個汲/源端連接至一第一反熔絲控制線； 一第二反熔絲電晶體，該第二反熔絲電晶體的一閘極端連接至該第一選擇電晶體的一第二汲/源端，該第二反熔絲電晶體的二個汲/源端連接至一第二反熔絲控制線； 一第三反熔絲電晶體，該第三反熔絲電晶體的一閘極端連接至該第一選擇電晶體的一第二汲/源端，該第三反熔絲電晶體的二個汲/源端連接至一第三反熔絲控制線；以及 一第四反熔絲電晶體，該第四反熔絲電晶體的一閘極端連接至該第一選擇電晶體的一第二汲/源端，該第四反熔絲電晶體的二個汲/源端連接至一第四反熔絲控制線； 其中，於一註冊動作時，開啟該第一選擇電晶體，該n個反熔絲電晶體的閘極介電層同時承受一電壓應力，使得該n個反熔絲電晶體其中之一由一第一儲存狀態改變為一第二儲存狀態；以及，根據該n個反熔絲電晶體中改變為該第二儲存狀態狀態的反熔絲電晶體來決定一隨機碼。
  9. 如請求項8所述的記憶體陣列，其中將該n個反熔絲電晶體區分為一第一群組與一第二群組，該第一群組有(n/2)個反熔絲電晶體；進行一次讀取動作以判斷該第一群組中(n/2)個反熔絲電晶體的儲存狀態；當確認該第二儲存狀態的反熔絲電晶體屬於該第一群組時，以一第一邏輯值做為一位元的隨機碼；以及，當確認該第二儲存狀態的反熔絲電晶體不屬於該第一群組時，以一第二邏輯值做為該一位元的隨機碼。
  10. 如請求項8所述的記憶體陣列，其中當n=2 X時，進行多次讀取動作以確定該n個反熔絲電晶體中改變為該第二儲存狀態的反熔絲電晶體，並決定X位元的隨機碼。
  11. 如請求項8所述的記憶體陣列，其中該第一記憶胞包括： 一第一閘極結構，包括一第一閘極介電層與一第一閘極層，且該第一閘極層連接至該第一字元線； 一第一摻雜區與一第二摻雜區，其中該第一摻雜區連接至該第一位元線，該第一摻雜區與該第二摻雜區位於該第一閘極結構的二側，且該第一摻雜區、該第二摻雜區與該第一閘極結構形成該第一選擇電晶體； 一第二閘極結構，包括一第二閘極介電層與一第二閘極層； 一金屬導線，連接至該第二摻雜區與該第二閘極層； 一第三摻雜區與一第四摻雜區，連接至該第一反熔絲控制線，其中該第三摻雜區與該第四摻雜區位於該第二閘極結構的二側，且該第三摻雜區、該第四摻雜區與該第二閘極結構形成該第一反熔絲電晶體； 一第五摻雜區與一第六摻雜區，連接至該第二反熔絲控制線，其中該第五摻雜區與該第六摻雜區位於該第二閘極結構的二側，且該第五摻雜區、該第六摻雜區與該第二閘極結構形成該第二反熔絲電晶體； 一第七摻雜區與一第八摻雜區，連接至該第三反熔絲控制線，其中該第七摻雜區與該第八摻雜區位於該第二閘極結構的二側，且該第七摻雜區、該第八摻雜區與該第二閘極結構形成該第三反熔絲電晶體；以及 一第九摻雜區與一第十摻雜區，連接至該第四反熔絲控制線，其中該第九摻雜區與該第十摻雜區位於該第二閘極結構的二側，且該第九摻雜區、該第十摻雜區與該第二閘極結構形成該第四反熔絲電晶體。
  12. 如請求項8所述的記憶體陣列，其中該第一選擇電晶體具有一第一閘極寬度與一第一閘極長度用以決定該第一選擇電晶體的一限制電流；以及，於該註冊動作時，該第一記憶胞所產生的一註冊電流小於等於該第一選擇電晶體的該限制電流。
  13. 一種用於物理不可複製技術的一次編程記憶胞，該一次編程記憶胞包括： 一第一選擇電晶體，該第一選擇電晶體的一第一汲/源端連接至一位元線，該第一選擇電晶體的一閘極端連接至一字元線；以及 n個反熔絲電晶體，耦接於該第一選擇電晶體的一第二汲/源端，且該n個反熔絲電晶體的閘極端連接至對應的 n條反熔絲控制線，其中n為大於等於4的偶數； 其中，於一註冊動作時，該第一選擇電晶體開啟，該n個反熔絲電晶體的閘極介電層同時承受一電壓應力，使得該n個反熔絲電晶體其中之一由一第一儲存狀態改變為一第二儲存狀態；以及，根據該n個反熔絲電晶體中改變為該第二儲存狀態的反熔絲電晶體來決定一隨機碼。
  14. 如請求項13所述的一次編程記憶胞，更包括： 一第一摻雜區； n個閘極結構形成於該第一摻區的一側；其中該n個閘極結構包括一第一閘極結構、一第二閘極結構、一第三閘極結構與一第四閘極結構，該第一閘極結構連接至一第一反熔絲控制線，該第二閘極結構連接至一第二反熔絲控制線，該第三閘極結構連接至一第三反熔絲控制線，該第四閘極結構連接至一第四反熔絲控制線；其中，該第一摻雜區與該第一閘極結構形成一第一反熔絲電晶體，該第一摻雜區與該第二閘極結構形成一第二反熔絲電晶體，該第一摻雜區與該第三閘極結構形成一第三反熔絲電晶體，該第一摻雜區與該第四閘極結構形成一第四反熔絲電晶體； 一第五閘極結構，連接至該字元線；以及 一第二摻雜區與一第三摻雜區；其中該第二摻雜區連接至該位元線，該第三摻雜區與該第一摻雜區互相接觸，該第五閘極結構位於該第二摻雜區與該第三摻雜區之間，該第五閘極結構、該第二摻雜區與該第三摻雜區形成該第一選擇電晶體。
  15. 如請求項14所述的一次編程記憶胞，其中該第三閘極結構與該第四閘極結構分別位於該第一摻雜區的二個角落。
  16. 如請求項14所述的一次編程記憶胞，其中該第二摻雜區與該第三摻雜區具有一第一摻雜濃度，該第一摻雜區具有一第二摻雜濃度，且該第一摻雜濃度不同於該第二摻雜濃度。
  17. 如請求項13所述的一次編程記憶胞，更包括：一第二選擇電晶體，該第二選擇電晶體的一第一汲/源端連接至該位元線，該第二選擇電晶體的一閘極端連接至該字元線；以及，該n個反熔絲電晶體耦接於該第二選擇電晶體的一第二汲/源端。
  18. 如請求項17所述的一次編程記憶胞，更包括： n個閘極結構，包括一第一閘極結構、一第二閘極結構、一第三閘極結構與一第四閘極結構；其中，該第一閘極結構連接至一第一反熔絲控制線，該第二閘極結構連接至一第二反熔絲控制線，該第三閘極結構連接至一第三反熔絲控制線，該第四閘極結構連接至一第四反熔絲控制線；以及 一第一摻雜區、一第二摻雜區、一第三摻雜區、一第四摻雜區與一第五摻雜區；其中，該第一閘極結構位於該第一摻雜區與該第二摻雜區之間，該第二閘極結構位於該第二摻雜區與該第三摻雜區之間，該第三閘極結構位於該第三摻雜區與該第四摻雜區之間，該第四閘極結構位於該第四摻雜區與該第五摻雜區之間；其中，該第一閘極結構、該第一摻雜區與該第二摻雜區形成一第一反熔絲電晶體，該第二閘極結構、該第二摻雜區與該第三摻雜區形成一第二反熔絲電晶體，該第三閘極結構、該第三摻雜區與該第四摻雜區形成一第三反熔絲電晶體，該第四閘極結構、該第四摻雜區與該第五摻雜區形成一第四反熔絲電晶體； 一第五閘極結構，連接至該字元線； 一第六摻雜區與一第七摻雜區；其中該第六摻雜區連接至該位元線，該第七摻雜區與該第一摻雜區互相接觸，該第五閘極結構位於該第六摻雜區與該第七摻雜區之間，該第五閘極結構、該第六摻雜區與該第七摻雜區形成該第一選擇電晶體； 一第六閘極結構，連接至該字元線；以及 一第八摻雜區與一第九摻雜區；其中該第九摻雜區連接至該位元線，該第六閘極結構位於該第八摻雜區與該第九摻雜區之間，該第六閘極結構、該第八摻雜區與該第九摻雜區形成該第二選擇電晶體。
  19. 如請求項17所述的一次編程記憶胞，其中該第一選擇電晶體的該第二汲/源端經由一第一開關電晶體耦接至該n個反熔絲電晶體，該第二選擇電晶體的該第二汲/源端經由一第二開關電晶體耦接至該n個反熔絲電晶體，該第一開關電晶體的一閘極端連接至一開關控制線且該第二開關電晶體的一閘極端連接至該開關控制線；以及於該註冊動作時，該第一開關電晶體與該第二開關電晶體皆開啟。
  20. 如請求項13所述的一次編程記憶胞，其中該第一選擇電晶體的該第二汲/源端經由一第一開關電晶體耦接至該n個反熔絲電晶體，該第一開關電晶體的一閘極端連接至一開關控制線；以及於該註冊動作時，該第一開關電晶體開啟。
  21. 如請求項13所述的一次編程記憶胞，其中將該n個反熔絲電晶體區分為一第一群組與一第二群組，該第一群組有(n/2)個反熔絲電晶體；進行一次讀取動作以判斷該第一群組中(n/2)個反熔絲電晶體的儲存狀態；當確認該第二儲存狀態的反熔絲電晶體屬於該第一群組時，以一第一邏輯值做為一位元的隨機碼；以及，當確認該第二儲存狀態的反熔絲電晶體不屬於該第一群組時，以一第二邏輯值做為一位元的隨機碼。
  22. 如請求項13所述的一次編程記憶胞，其中當n=2 X時，進行多次讀取動作以確定該n個反熔絲電晶體中改變為該第二儲存狀態的反熔絲電晶體，並決定X位元的隨機碼。
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