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TWI780000B - 記憶體測試電路及元件晶圓 - Google Patents

記憶體測試電路及元件晶圓 Download PDF

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TWI780000B
TWI780000B TW111104569A TW111104569A TWI780000B TW I780000 B TWI780000 B TW I780000B TW 111104569 A TW111104569 A TW 111104569A TW 111104569 A TW111104569 A TW 111104569A TW I780000 B TWI780000 B TW I780000B
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terminal
coupled
signal lines
fuse element
transistor
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TW111104569A
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TW202312165A (zh
Inventor
林彥德
饒瑞修
Original Assignee
南亞科技股份有限公司
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Abstract

本揭露提供一種記憶體測試電路及包括該記憶體測試電路的元件晶圓。該記憶體測試電路耦接到具有多個交叉之第一與第二訊號線的一記憶體陣列，且包括一熔絲元件以及一電晶體。該熔絲元件具有一第一端子以及一第二端子,該第一端子耦接到該等第一訊號線的一第一組以及一第一測試電壓，該第二端子耦接到該等第一訊號線的第二與第三組。該電晶體具有一源極/汲極端子以及另一個源極/汲極端子，該源極/汲極端子耦接到該熔絲元件的該第二端子，該另一個源極/汲極端子耦接到一參考電壓。當該電晶體導通時，該等第一訊號線的該第一組選擇地耦接到該測試電壓，而當該電晶體保持斷開時，所有的該等第一訊號線耦接到該測試電壓。

Description

記憶體測試電路及元件晶圓
本申請案主張美國第17/467,878號專利申請案之優先權(即優先權日為「2021年9月7日」)，其內容以全文引用之方式併入本文中。
本揭露關於一種測試電路及元件晶圓。特別是有關於一種記憶體測試電路以及及包括該記憶體測試電路的元件晶圓。
近幾十年來，隨著電子產品的不斷改進，對儲存能力的需求也在增加。為了增加儲存元件(例如一DRAM元件)的儲存能力，更多的記憶體胞整合在記憶體元件中。隨著整合度的提高，記憶體元件的製造程序變得更加複雜，並且製程裕度(process window)變得相當狹窄。因此，整合度的增加可能導致多個記憶體胞之間漏電的可能性更高。
除了開發更先進的製造程序之外，還需要對所製造的記憶體元件進行一測試程序，以確保記憶體產品的低漏電或無漏電。然而，目前的測試程序對記憶體元件具有破壞性，並且無法提供局部檢查。因此，測試程序的結果僅能提供有限之記憶體元件訊息。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上 文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種記憶體測試電路。該記憶體電路耦接到一記憶體陣列，該記憶體陣列具有交叉的多個第一與第二訊號線，並包括：一第一熔絲元件，具有一第一端子以及一第二端子，該第一端子耦接到該等第一訊號線的一第一組，該第二端子耦接到該等第一訊號線的第二與第三組，其中該第一端子耦接到一第一測試電壓；以及一第一電晶體，具有一第一源極/汲極端子以及一第二源極/汲極端子，該第一源極/汲極端子耦接到該第一熔絲元件的該第二端子，該第二源極/汲極端子耦接到一參考電壓，其中當該第一電晶體導通以將該第一熔絲元件的該第二端子耦接到該參考電壓時，該第一熔絲元件經配置以熔斷成開路，而且當該第一電晶體維持斷開以將該第一熔絲元件的該第二端子從該參考電壓斷開連接時，該第一熔絲元件當作一電阻器。
本揭露之另一實施例提供一種記憶體測試電路。該記憶體電路耦接到一記憶體陣列，該記憶體陣列具有交叉的多個第一與第二訊號線，並包括：一第一反熔絲元件，具有一第一端子以及一第二端子，該第一端子耦接到該等第一訊號線的一第一組，該第二端子耦接到該等第一訊號線的第二與第三組，其中該第一端子耦接到一第一測試電壓；以及一第一電晶體，具有一第一源極/汲極端子以及一第二源極/汲極端子，該第一源極/汲極端子耦接到該第一反熔絲元件的該第二端子，該第二源極/汲極端子耦接到一參考電壓，其中當該第一電晶體導通以將該第一反熔絲元件的該第二端子耦接到該參考電壓時，該第一反熔絲元件當作一短路電路，而當該第一電晶體維持斷開以將該第一反熔絲元件的該第二端子從該參考 電壓斷開連接時，該第一反熔絲元件當作一開路電路。
本揭露之再另一實施例提供一種元件晶圓。該元件晶圓具有多個晶粒區以及延伸在該等晶粒區之間的一切割線區，並包括：多個記憶體陣列，設置在該等晶粒區中；一複製的記憶體陣列，設置在該切割線區中，且大致與在該等晶粒區中的其中一個記憶體陣列相同；以及一測試電路，設置在該切割線區中並耦接到該複製的記憶體陣列。該測試電路包括：一第一單次可程式化元件，具有一第一端子以及一第二端子，該第一端子耦接到該複製的記憶體陣列之該等第一訊號線的一第一組，該第二端子耦接到該等第一訊號線的第二與第三組，其中該第一端子耦接到一第一測試電壓；以及一第一電晶體，具有一第一源極/汲極端子以及一第二源極/汲極端子，該第一源極/汲極端子耦接到該第一單次可程式化元件的該第二端子，該第二源極/汲極端子耦接到一參考電壓。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
10:記憶體胞
100:記憶體陣列
100’:複製的記憶體陣列
100CX:中心區
100CY:中心區
100PX:周圍區
100PY:周圍區
102:主動區
104:電容器接觸點
300:元件晶圓
302:晶粒區
304:切割線區
306:測試結構
400:測試電路
400a:測試電路
400b:測試電路
402:熔絲元件
404:電晶體
406:熔絲元件
408:電晶體
500:導電線區段
500a:焊墊部
500b:錐形部
500c:橋接部
700:測試電路
702:反熔絲元件
706:反熔絲元件
AT:電晶體
AT1:電晶體
AT2:電晶體
BL:位元線
BL1:第一位元線
BL2:第二位元線
BL2c:中心第二位元線
BL2p:周圍第二位元線
CS:控制訊號
D:方向
LK1:漏電路徑
LK2:漏電路徑
N1:節點
N2:節點
N3:節點
N4:節點
SC:儲存電容器
VH:邏輯高電壓
VON:導通電壓
VSS:參考電壓
W500a:寬度
W500c:寬度
WL:字元線
WL1:第一字元線
WL1c:中心第一字元線
WL1p:周圍第一字元線
WL2:第二字元線
X:方向
Y:方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。
圖1A是電路結構示意圖，例示本揭露一些實施例之記憶體陣列中的 記憶體胞。
圖1B是電路結構示意圖，例示本揭露一些實施例如圖1A所示之包括複數個記憶體胞的記憶體陣列。
圖2A是布局示意圖，例示本揭露一些實施例如圖1B所示之記憶體陣列的一部分。
圖2B是布局示意圖，例示本揭露一些實施例如圖2A所示之漏電路徑，該漏電路徑在一電容接觸點以及在記憶體陣列中的一鄰近位元線之間。
圖2C是布局示意圖，例示如圖2A所示的一漏電路徑，該漏電路徑在記憶體陣列中的多個鄰近電容接觸點之間。
圖3A是平面示意圖，例示本揭露一些實施例的元件晶圓。
圖3B是平面示意圖，例示本揭露一些實施例在一測試程序下之複製的記憶體陣列。
圖4A是電路示意圖，例示本揭露一些實施例在如圖3A所示的其中一測試結構中之複製的記憶體陣列以及一測試電路。
圖4B是電路示意圖，例示本揭露一些實施例如圖4A所示之雙電晶體均導通時的複製之記憶體陣列以及測試電路。
圖5是平面示意圖，例示本揭露一些實施例如圖4A及圖4B所示的熔絲元件。
圖6A是電路示意圖，例示本揭露一些實施例之複製的記憶體陣列以及耦接到複製之記憶體陣列的測試電路。
圖6B是電路示意圖，例示本揭露一些實施例之複製的記憶體陣列以及耦接到複製之記憶體陣列的測試電路。
圖7是電路示意圖，例示本揭露一些實施例之複製的記憶體陣列以及耦接到複製之記憶體陣列的測試電路。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1A是電路結構示意圖，例示本揭露一些實施例之記憶體陣列中的記憶體胞10。
請參考圖1A，在一些實施例中，記憶體陣列為一DRAM陣列。在這些實施例中，在記憶體陣列中的每一個記憶體胞10可包括一電晶體AT以及一儲存電容器SC。儲存電容器SC的一端子耦接到電晶體AT的 一源極/汲極端子，同時儲存電容器SC的另一端子可耦接到一參考電壓(例如一接地電壓)。電晶體AT當作記憶體胞10的一存取電晶體，同時儲存電容器SC經配置以儲存電荷。
在一寫入操作期間，藉由確立一字元線WL耦接到電晶體AT的一閘極端子以導通電晶體AT，而施加在耦接到電晶體AT之一源極/汲極端子的一位元線BL上的一電壓可傳送到耦接到電晶體AT之另一源極/汲極端子的儲存電容器SC。據此，儲存電容器SC可充電或放電，而一邏輯狀態「1」或一邏輯狀態「0」可儲存在儲存電容器SC中。在一讀取期間，電晶體AT同樣導通，且儲存在儲存電容器SC中的電荷可將預先充電位元線BL往上拉或往下拉。藉由將在位元線BL上的一電壓與一參考電壓比較，可感測到儲存在儲存電容器SC中的電荷，並可確定記憶體胞10的邏輯狀態。
圖1B是電路結構示意圖，例示本揭露一些實施之包括複數個記憶體胞10的記憶體陣列100。
請參考圖1B，記憶體陣列100具有多列及多行。每一列的該等記憶體胞10沿著一方向X設置，同時每一行的該等記憶體胞10沿著一方向Y設置，而方向Y與方向X交叉。在一些實施例中，每一列的該等記憶體胞10成對連接。在每一對中之該等記憶體胞10的該等電晶體AT藉由一共同源極/汲極端子而相互連接，且此共同源極/汲極端子耦接到一位元線BL。此外，每一對之該等記憶體胞10中的該等電晶體AT的其他源極/汲極端子分別耦接到一儲存電容器SC，且每一對之該等記憶體胞10中的該等電晶體AT的該等閘極端子分別耦接到一字元線WL。再者，每一位元線BL可藉由在一列中之該等記憶體胞10而共享。另一方面，每一字元線WL 藉由設置在一行中的該等記憶體胞10而共享，並沿著方向Y延伸。
圖2A是布局示意圖，例示本揭露一些實施例如圖1B所示之記憶體陣列100的一部分。
請參考圖2A，該等記憶體胞10的該等電晶體AT形成在多個主動區102上。該等主動區102可為在一半導體基底中的多個井區，例如一半導體晶圓或是一絕緣體上半導體(SOI)晶圓。此外，該等主動區102可被一絕緣結構(圖未示)側向圍繞，而絕緣結構從半導體基底的一前表面延伸進入半導體基底中，因此可相互絕緣。在一些實施例中，每一主動區的一主軸沿著一方向D延伸，而方向D與方向X及方向Y交叉。該等主動區102可分別形成為一橢圓形狀。然而，所屬技術領域中具有通常知識者可依據設計需要而改良該等主動區102的幾何形狀，本揭露並不以此為限。
該等字元線WL的每一個與沿著方向Y設置之該等主動區102的一行相交叉。此外，字元線WL電容地耦接到該等主動區102，且每一個連接該等電晶體AT之一行的該等閘極端子。一主動區102在一交叉字元件WL之相對兩側處的各部分當成形成在主動區102與字元線WL交叉處之電晶體AT的該等源極/汲極端子。在一些實施例中，該等字元線WL埋置在半導體基底中，並可側向穿經該等主動區102。再者，在那些在每一列中之該等記憶體胞10成對連接的實施例中，每一主動區102可與兩個字元線WL交叉，且一對電晶體AT形成在每一個主動區102與兩個字元線WL交叉處。在這些實施例中，每一個主動區102在兩個交叉字元線WL之間的一部分可當成相對應對之電晶體AT的一共同源極/汲極端子。
該等位元線BL在該等主動區102上延伸，且每一個與該等主動區102沿著方向X設置的一列交叉。每一主動區102當成一電晶體AT 的其中一個源極/汲極端子的一部分耦接到交叉的位元線BL。在那些一對電晶體AT形成在每一主動區102與兩個交叉字元線WL的交叉處的實施例中，每一個主動區102在兩個交叉字元線WL之間的一部分當成一對電晶體AT的一共同源極/汲極端子，並耦接到交叉位元線BL。雖然圖未示，但該等主動區102可經由多個位元線接觸點而耦接到覆蓋在其上的該等位元線BL。該等位元線接觸點位在該等主動區102與該等位元線BL的交叉處，並在該等主動區102與該等位元線BL之間垂直延伸。
在圖2A中未示的該等儲存電容器SC鋪設在該等主動區102上，並經由多個電容器接觸點104而耦接到該等主動區102。每一主動區102當成一電晶體AT的該等源極/汲極端子的該等部分分別耦接到其中一個位元線BL以及其中一個儲存電容器SC。在此方法中，耦接到每一個主動區102的其中一個電容器接觸點104以及其中一個位元線接觸點(圖未示)位在一交叉字元線WL的相對兩側處。在那些一對電晶體AT形成在每一個主動區102與兩個交叉字元線WL之交叉處的實施例中，每一個主動區102在兩個交叉字元線WL之間的該部分耦接到其中一個位元線接觸點，且每一個主動區102在兩個交叉字元線WL之相對兩側處的該等部分耦接到兩個電容器接觸點104。該等電容器接觸點104可垂直延伸在該等主動區102與該等儲存電容器SC(在圖2A中未示)之間，並可形成一圓形形狀。然而，所屬技術領域中具有通常知識者可依據設計需要而改良該等電容器接觸點104的幾何形狀，本揭露並不以此為限。
該等電容器接觸點104應當與該等位元線BL絕緣。然而，在某些例子中，漏電路徑可形成在一些電容器接觸點104與其相鄰的該等位元線BL之間，因此在記憶體陣列100製造期間造成微影疊對 (lithography overlay)問題、蝕刻損傷、缺陷或其他問題。
圖2B是布局示意圖，例示本揭露一些實施例如圖2A所示之漏電路徑LK1，該漏電路徑LK1在一電容接觸點104以及在記憶體陣列100中的一鄰近位元線BL之間。
請參考圖2B，一電晶體AT(表示成電晶體AT1)的電容器接觸點104可能可未期望地短路到與一相鄰電晶體AT(表示成一電晶體AT2)耦接的一位元線BL，其表示成一漏電路徑LK1。由於此種漏電，電晶體AT1的電容器接觸點104可對耦接到電晶體AT2之位元線BL進行充電或放電。據此，若是確定耦接到電晶體AT2的字元線WL的話，則儲存在耦接到電晶體AT2之電容器接觸點104的儲存電容器SC(在圖2B中未示)中的電荷可藉由在耦接到電晶體AT2之位元線BL上的電壓而意外地改變。此外，由於在耦接到電晶體AT2之位元線BL上的電壓被往上拉或是往下拉，所以可能影響耦接到此位元線BL的其他儲存電容器SC(在圖2B中未示)。或者是，耦接到電晶體AT2的位元線BL可對耦接到電晶體AT1之電容器接觸點104的儲存電容器SC(在圖2B中未示)進行充電或放電。因此，可改變在耦接到電晶體AT1之電容器接觸點104的儲存電容器SC中的電荷，即使當耦接到電晶體AT1的字元線WL並未確定時。
再者，相鄰的電容器接觸點104應當相互絕緣。然而，在某些例子中，漏電路徑可形成在相鄰電容器接觸點104之間，因此在記憶體陣列100製造期間造成微影疊對(lithography overlay)問題、蝕刻損傷、缺陷或其他問題。在一些實施例中，在一字元線WL之相對兩側的相鄰電容器接觸點104容易受到這種短路問題的影響。
圖2C是布局示意圖，例示如圖2A所示的一漏電路徑LK2， 該漏電路徑LK2在記憶體陣列100中的多個鄰近電容接觸點104之間。
請參考圖2C，電晶體AT1的電容器接觸點104可能未期望地與電晶體AT2的電容器接觸點104短路，其表示成漏電路徑LK2。通常，耦接到電晶體AT1之電容器接觸點104的儲存電容器SC(在圖2C中未示)以及耦接到電晶體AT2之電容器接觸點104的儲存電容器SC應當藉由不同位元線B：進行存取。由於漏電路徑LK2，這些儲存電容器SC的其中一個可進行充電放電，無須控制相對應的位元線BL。舉例來說，當電晶體AT2保持斷開時，若是電晶體AT1的儲存電容器SC藉由相對應的位元線BL進行充電的話，則耦接到電晶體AT2之電容器接觸點104的儲存電容器SC仍可經由漏電路徑LK2而藉由耦接到電晶體AT1之電容器接觸點104的儲存電容器SC而進行充電。
除了參考圖2B及圖2C所描述的漏電路徑LK1、LK2之外，在記憶體陣列100中可能有更多的漏電路徑。為了解決這些短路問題，在製造程序期間或之後則必須檢查該等記憶體陣列100。
圖3A是平面示意圖，例示本揭露一些實施例的元件晶圓300。
請參考圖3A，一元件晶圓300可包括複數個晶粒區302，其沿著多列及多行設置。每一個晶粒區302可包括參考圖1B及圖2A所描述的複數個記憶體陣列100。雖然圖未示，但每一個晶粒區302還可包括一驅動電路，以操作該等記憶體陣列100。在一些實施例中，一密封環(圖未示)沿著每一個晶粒區302的一內邊界延伸。
該等晶粒區302藉由一切割線區304而側向相互分隔開。在一單體化(singulation)製程期間，元件晶圓300可經由切割線區304進行切 割，且將該等晶粒區302單體化以形成多個半導體晶粒。在那些該等密封環形成在該等晶粒區302中的實施例中，該等密封環可保護包圍的記憶體陣列100與驅動電路以避免在單體化期間之可能的損傷。
多個測試結構306可舖設在切割線區304中。在該等記憶體陣列100的製造期間或之後，可在該等測試結構306上執行多個測試程序。每一個測試結構306可包括至少一個複製的記憶體陣列100’。在該等測試結構306中的該等複製的記憶體陣列100’可大致相同於形成在該等晶粒區302中的該等記憶體陣列100。可藉由測試在該等測試結構306中的該等複製的記憶體陣列100’而實現在該等晶粒區302中之該等記憶體陣列100的評估。在一些實施例中，該等測試結構306個別地鋪設在切割線區304中。所屬技術領域中具有通常知識者可調整該等測試結構306的樹兩或位置，本揭露並不以此為限。
圖3B是平面示意圖，例示本揭露一些實施例在一測試程序下之複製的記憶體陣列100’。
請參考圖3B，該等字元線WL可分組成多個第一字元線WL1以及多個第二字元線WL2。該等第一字元線WL1以及該等第二字元線WL2可交錯設置，並可經配置以分別接收一導通電壓以及一通過電壓。該等第一字元線WL1可藉由接收導通電壓而導通耦接的該等電晶體AT。另一方面，耦接到該等第二字元線WL2而維持在通過電壓的該等電晶體AT可維持斷開。在那些該等電晶體AT為N型場效電晶體的實施例中，導通電壓可為一正電壓，同時通過電壓可為一接地電壓。再者，在那些每一個主動區102與交叉的位元線BL藉由一對電晶體AT而分享的實施例中，在每一對的其中一個電晶體AT為導通，同時另一個則維持在一斷開狀 態。在這些實施例中，經由一電容器接觸點104分享一主動區102而耦接到該等電晶體AT的其中一個儲存電容器(在圖3B中未示)可藉由交叉的位元線BL進行控制，同時另一個應當是無法存取的。
類似地，該等位元線BL可分組成交錯設置的多個第一位元線BL1以及多個第二位元線BL2。該等第二位元線BL2經配置以接收一高電壓。耦接到藉由該等第一字元線WL1而導通之該等電晶體AT的該等電容器接觸點104以及連接到該等第二位元線BL2的該等儲存電容器SC(在圖3B中未示)則是藉由此高電壓進行充電。另一方面，該等第一位元線BL1經配置以接收一低電壓，例如一接地電壓。耦接到藉由該等第一位元線WL1而導通之該等電晶體AT的該等電容器接觸點104以及連接到該等第一位元線WL1的該等儲存電容器SC應當進行放電，同時耦接到在一斷開狀態中之該等電晶體AT的該等電容器接觸點104並連接到該等第一位元線BL1或該等第二位元線BL2的該等儲存電容器SC則是電性浮接。
如上所述，該等第一位元線BL1應當保持在一低電壓(例如一接地電壓)，同時該等第二位元線BL2接收一高電壓。若是一些第一位元線BL1被拉上去，即電流可流經這些第一位元線BL1的話，則在複製的記憶體陣列100’中應當有多個漏電路徑，且在該等晶粒區302中的記憶體陣列100中亦有。舉例來說，若是產生漏電路徑LK1的話，則耦接到在一導通狀態之一電晶體AT的電容器接觸點104並連接到一第二位元線BL2的一儲存電容器SC可經由漏電路徑LK1將一相鄰的第一位元線BL1拉上去。因此，電流可在此相鄰的第一位元線BL1上偵測到。此外，考慮漏電路徑LK2的存在，耦接到在一導通狀態之一電晶體AT的電容器接觸點104並連接到一第二位元線BL2的一儲存電容器SC，可對耦接到在一導通狀態之 一電晶體AT的電容器接觸點104並連接到一第一位元線BL1的一相鄰儲存電容器SC進行充電，而此相鄰儲存電容器SC還可對此第一位元線BL1進行充電。因此，電流可在此第一位元線BL1上偵測到。因此，藉由偵測在該等第一位元線BL1上的電流，可偵測到至少兩個可能類型的漏電路徑。
圖4A是電路示意圖，例示本揭露一些實施例在如圖3A所示的其中一測試結構306中之複製的記憶體陣列100’以及一測試電路400。
請參考圖3B及圖4A，在一些實施例中，複製的記憶體陣列100’之該等第一字元線WL1與該等第二位元線BL2耦接到測試電路400。測試電路400經配置以選擇地提供一導通電壓VON到該等第一字元線WL1，並選擇地提供一邏輯高電壓VH到該等第二位元線BL2。另一方面，該等第二字元線WL2可耦接到一通過電壓。此外，該等第一位元線BL1可耦接到一低電壓，並進行電流感測以檢測參考圖3B所描述之例子的多個可能漏電路徑。在一些實施例中，通過電壓與低電壓分別為一接地電壓。
該等第一字元線WL1還可分組成多個周圍第一字元線WL1p以及多個中心第一字元線WL1c。該等周圍第一字元線WL1p位在複製的記憶體列100’的多個周圍區100PY內，其沿著複製的記憶體陣列100’的相對兩側延伸。此外，該等周圍第一字元線WL1p布線到一節點N1，第一節點N1當成在測試電路400中之一熔絲元件402的一端子。另一方面，該等中心第一字元線WL1c位在複製的記憶體陣列100’的一中心區100CY內，其位在複製的記憶體陣列100’的該等周圍區100PY之間。此外，該等中心第一字元線100CY布線到一節點N2以及導通電壓VON，節點N2當成 熔絲元件402的另一端子。如參考圖3B所述，可導通具有耦接到導通電壓VON之該等閘極端子的該等電晶體AT，而對其耦接到儲存電容器SC可能變成是可存取的。
熔絲元件402是一種單次可程式化元件，當不被熔斷成開路時則被當成一電阻器。當熔絲元件402當成一電阻器時，節點N1與具有一些電壓降(voltage drop)的節點N2耦接。換言之，節點N2與節點N1兩者均耦接到導通電壓VON。據此，導通耦接到該等周圍第一字元線WL1p的該等電晶體AT以及耦接到該等中心第一字元線WL1c的該等電晶體AT，且複製的記憶體陣列100’的中心區100CY與周圍區100PY兩者均可進行漏電測試。另一方面，當熔絲元件402熔斷成開路時，節點N1從節點N2及導通電壓VON斷開連接。換言之，當熔絲元件402熔斷成開路時，則不會導通耦接到該等周圍第一字元線WL1p的該等電晶體AT，同時仍可導通耦接到該等中心第一字元線WL1c的該等電晶體AT。因此，僅複製的記憶體陣列100’的中心區100CY可進行漏電測試。
在一些實施例中，熔絲元件402的開關藉由一電晶體404進行控制。舉例來說，電晶體404可為一N型場效電晶體。電晶體404的一源極/汲極端子可耦接到一參考電壓VSS，例如一接地電壓。當電晶體404在一斷開狀態時，當成熔絲元件402之一端子的節點N1從參考電壓VSS斷開連接，且跨經熔絲元件402的一電位差不足以使熔絲元件402斷開。在此時，熔絲元件402可當成一電阻器。另一方面，當電晶體404導通時，當成熔絲元件402之一端子的第一節點N1耦接到參考電壓VSS，同時當成熔絲元件402之另一端子的節點N2耦接到導通電壓VON。穿經熔絲元件402而導致在節點N1、N2之間較大電位差的一電流可熔斷熔絲元件402。因 此，測試電路400在熔絲元件402處呈開路。在一些實施例中，提供一控制訊號CS到電晶體404的一閘極端子，以切換電晶體404。
類似於該等第一字元線WL1，該等第二位元線BL2還可分組成多個周圍第二位元線BL2p以及多個中心第二位元線BL2c。該等周圍第二位元線BL2p位在複製的記憶體陣列100的該等周圍區100PX內，其沿著複製的記憶體陣列100’的相對兩側延伸。該等周圍區100PX與其中具有哀等周圍第一字元線WL1p延伸的該等周圍區100PY交叉。此外，該等周圍第二位元線BL2p布線到一節點N3，節點N3當成在測試電路400中之一熔絲元件406的一端子。另一方面，該等中心第二位元線BL2c位在複製的記憶體陣列100’的一中心區100CX內，其設置在複製的記憶體陣列100’的該等周圍區100PX之間。此外，該等中心第二位元線BL2c布線到一節點N4以及邏輯高電壓VH，節點N4當成熔絲元件406的另一端子。如參考圖3B所述，提供邏輯高電壓VH以對耦接的該等儲存電容器SC進行充電。
類似於熔絲元件402，熔絲元件406為一單次可程式化元件。當熔絲元件406並未熔斷成開路時，節點N3與具有些許電壓降的節點N4耦接。換言之，節點N3與節點N4兩者均耦接到邏輯高電壓VH。據此，可對與該等周圍第二位元線BL2p耦接的可存取的該等儲存電容器SC以及與該等中心第二位元線BL2c耦接的可儲存的該等儲存電容器SC進行充電。由於此充電源，該等周圍區100PX與中心區100CX兩者均可進行漏電測試。另一方面，當熔絲元件406熔斷成開路時，節點N4從節點N3斷開連接。換言之，不會對耦接到該等周圍第二位元線BL2p的該等儲存電容器SC(即使它們是可儲存的)進行充電，同時仍可對耦接到該等中心第二位元線BL2c的可存取的該等儲存電容器SC進行充電。因此，僅複製的記憶 體陣列100’的中心區100CX可進行漏電測試。
在一些實施例中，熔絲元件406的切換藉由一電晶體408控制。舉例來說，電晶體408可為一N型場效電晶體。電晶體408的一源極/汲極端子耦接到第一節點N4，且電晶體408的另一源極/汲極端子可耦接到參考電壓VSS。當電晶體408在一斷開狀態時，當成熔絲元件406之一端子的節點N4則從參考電壓VSS斷開連接。由於一不足的電位差跨經熔絲元件406，所以熔絲元件406不會熔斷成開路。當然，熔絲元件406可當成一電阻器。另一方面，當電晶體408導通時，當成熔絲元件406之一端子的節點N4耦接到參考電壓VSS，同時當成熔絲元件406之另一端子的節點N3耦接到邏輯高電壓VH。經過節點N3、N4之間的一電流可熔斷熔絲元件406。因此，測試電路400在熔絲元件406處呈開路。在一些實施例中，控制訊號CS耦接到電晶體404的一端子以及電晶體408的一端子。在這些實施例中，電晶體404的切換以及電晶體408的切換可同時進行控制。
如上所述，在複製的記憶體陣列100’中可存取之該等儲存電容器SC進行充電的該等部分可進行漏電測試，因為具有用於可能漏電的充電源。另一方面，在複製的記憶體陣列100’中該等儲存電容器SC是可存取的該等部分以及在複製的記憶體陣列100’中可存取之該等儲存電容器SC並未進行充電的該等部分可能不會進行漏電測試。換言之，僅測試複製的記憶體陣列100’中該等第一字元線WL1耦接到導通電壓VON以及該等第二位元線BL2耦接到邏輯高電壓VH的該等部分。因此，藉由切換電晶體406、408以選擇地提供導通電壓VON以及邏輯高電壓NH到該等第一字元線WL1以及該等第二位元線BL2，可執行定域漏電(localized leakage)測試。
在測試程序的一步驟期間，電晶體406、408的每一個在一斷開狀態。因此，所有的第一字元線WL1耦接到導通電壓VON，所有第二位元線BL2耦接到邏輯高電壓VH。因此，耦接到所有第一字元線WL1與所有第二位元線BL2的該等儲存電容器SC是可存取的並進行充電。換言之，提供充電源給全部複製的記憶體陣列100’。據此，整個複製的記憶體陣列100’進行漏電測試。
圖4B是電路示意圖，例示本揭露一些實施例之雙電晶體404、408均導通時的複製之記憶體陣列100’以及測試電路400。
請參考圖4B，在測試程序的其他步驟期間，電晶體404、408兩者均藉由控制訊號CS而導通，且熔絲元件402、406均熔斷成開路。因此，僅該等中心第一字元線WL1c耦接到導通電壓VON，且僅該等中心第二位元線BL2c耦接到邏輯高電壓VH。因此，僅耦接到該等中心第一字元線WL1c以及該等中心第二位元線BL2c的該等儲存電容器SC是可存取的並可進行充電。換言之，該等充電源僅提供在中心區100CX與中心區100CY的交叉處中。據此，漏電測試則縮小到複製的記憶體陣列100’的中心區100CX與中心區100CY的交叉處。
藉由比較全部複製的記憶體陣列100’的一測試結果與複製的記憶體陣列100’之一中心部分(例如中心區100CX、100CY的交叉處)的一測試結果，可以確定是在中心部分還是圍繞中心部分的一周圍部分容易產生一漏電路徑。換言之，可以從這些測試結果中提取定域資訊(localized information)。
圖5是平面示意圖，例示本揭露一些實施例如圖4A及圖4B所示的熔絲元件402/406。
請參考圖5，熔絲元件402/406可包含一導電線區段500。導電線區段500可具有多個焊墊部500a、多個錐形部500b以及一橋接部500c。該等焊墊部500a位在導電線區段500的相對兩側處。該等錐形部500b從該等焊墊部500a的各內側延伸，並朝遠離該等焊墊部500a的各內側方向逐漸縮小。橋接部500c連接該等錐形部500b的各窄端。橋接部500c的一寬度W500c可大致等於該等錐形部100b之各窄端的一寬度，並甚小於該等焊墊部500a的一寬度W500a，其大致等於該等錐形部500b之各寬端的一寬度。
其中一個焊墊部500a可耦接到節點N2/N3，同時另一個焊墊部500a可耦接到節點N1/N4。節點N2/N3耦接到導通電壓VON或邏輯高電壓VH，如參考圖4A及圖4B所描述。當節點N1/N4耦接到參考電壓VSS時，由於該等焊墊部500a之間的一較大的電位差，所以一大電流可穿經導電線區段500。由於橋接部500c是沿著導電線區段500的一頸部，所以橋接部500c可能由於電流擁擠效應及/或焦耳熱效應而破裂，因此導電線區段500(例如熔絲元件402/406)可熔斷成開路。另一方面，當節點N1/N4從參考電壓VSS斷開連接時，穿經導電線區段500(例如熔絲元件402/406)的電流可能不足夠大到使導電線區段500的橋接部500c破裂，且導電線區段500可當成一電阻器。
圖6A是電路示意圖，例示本揭露一些實施例之複製的記憶體陣列100’以及耦接到複製之記憶體陣列100’的測試電路400a。測試電路400a類似於如參考圖4A所描述的測試電路400。因此，將僅描述測試電路400、400a之間的差異。測試電路400、400a類似或相同部分則不再重複。
請參考圖6A，在測試電路400a中可缺少如參考圖4A所描述的熔絲元件406以及電晶體408。因此，所有的第二位元線BL2布線到節點N3，其耦接到邏輯高電壓VH，且邏輯高電壓VH可不加選擇地提供給所有的第二位元線BL2。據此，在該等周圍區100PX中之可存取的該等儲存電容器SC以及在中心區100CX中之可存取的該等儲存電容器SC均可進行充電。
另一方面，導通電壓VON仍可藉由控制電晶體404而選擇地提供到該等第一字元線WL1。當電晶體404在一斷開狀態時，所有的第一字元線WL1耦接到導通電壓VON。據此，導通耦接到所有第一字元線WL1的該等電晶體AT，且耦接到這些電晶體AT的儲存電容器SC是可存取的。由於邏輯高電壓VH不加選擇地提供到該等第二位元線BL2，所以所有的這些可存取的儲存電容器SC可進行充電。換言之，充電源提供整個複製的記憶體陣列100’。據此，整個複製的記憶體陣列100’進行漏電測試。
在測試程序的另一步驟期間，導通電晶體404，且該等中心第一字元線WL1耦接到導通電壓VON，同時由於熔絲元件402的破裂，所以該等周圍第一字元線WL3p從導通電壓VON斷開連接。因此，僅耦接到該等中心第一字元線WL1c的該等儲存電容器SC是可存取的。由於邏輯高電壓VH不加選擇地提供到該等第二位元線BL2，所以所有這些可存取的儲存電容器SC可進行充電。換言之，充電源提供在中心區100CY中，但並非在該等周圍區100PY中。據此，漏電測試縮小到複製的記憶體陣列100’的中心區100CY。
藉由比較整個複製的記憶體陣列100’的一測試結果與複製的記憶體陣列100’之中心區100CY的一測試結果，可以確定是在中心區 CY還是該等周圍區100PY容易產生一漏電路徑。
圖6B是電路示意圖，例示本揭露一些實施例之複製的記憶體陣列100’以及耦接到複製之記憶體陣列100’的測試電路400b。測試電路400b類似於如參考圖4A所描述的測試電路400。因此，將僅描述測試電路400、400b之間的差異。測試電路400、400b類似或相同部分則不再重複。
請參考圖6B，在測試電路400b中可缺少如參考圖4A所描述的熔絲元件402以及電晶體404。因此，所有的地一字元線WL1布線到節點N2，其耦接到導通電壓VON，且導通電壓VON可不加選擇地提供到所有的第一字元線WL1。據此，在該等周圍區100PY中的該等儲存電容器SC以及在中心區100CY中的該等儲存電容器SC均可為可存取的。
另一方面，邏輯高電壓VH仍可藉由控制電晶體406而選擇地提供到該等第二位元線BL2。當電晶體406在一斷開狀態時，所有的第二位元線BL2耦接到邏輯高電壓VH。據此，在該等周圍區100PY與中心區100CY中的所有可存取的儲存電容器SC可進行充電。換言之，充電源提供整個複製的記憶體陣列100’。據此，整個複製的記憶體陣列100’可進行漏電測試。
在測試程序的另一步驟期間，導通電晶體406，且該等中心第二位元線BL2c耦接到邏輯高電壓VH，同時，由於熔絲元件406的破裂，所以該等周圍第二位元線BL2p從邏輯高電壓VH斷開連接。因此，僅耦接到該等中心第二位元線BL2c之可存取的該等儲存電容器SC可進行充電。換言之，充電源提供在中心區100CX中，但並非在該等周圍區100X中。據此，漏電測試縮小到複製的記憶體陣列100’的中心區100CX。
藉由比較整個複製的記憶體陣列100’的一測試結果與複製的記憶體陣列100’之中心區100CX的一測試結果，可以確定是在中心區CX還是該等周圍區100PX容易產生一漏電路徑。
圖7是電路示意圖，例示本揭露一些實施例之複製的記憶體陣列100’以及耦接到複製之記憶體陣列100’的測試電路700。測試電路700類似於如參考圖4A所描述的測試電路400。因此，將僅描述測試電路400、700之間的差異。測試電路400、700類似或相同部分則不再重複。
請參考圖7，節點N2經由一反熔絲元件702而連接到節點N1，而反熔絲元件702亦為一單次可程式化元件。舉例來說，反熔絲元件702是一電容器，當跨經反熔絲元件702的一電位差不足以導致介電崩潰時，則電容器當成一開路電路。另一方面，當跨經反熔絲元件702而施加足夠的電位差時，反熔絲元件702可能由於介電崩潰而變成一短路電路。
當電晶體404在一斷開狀態時，節點N1從參考電壓VSS斷開連接。跨經反熔絲元件702的一電位差可能不夠大到足以造成介電崩潰，因此反熔絲元件702可當成一開路電路。據此，導通電壓VON提供到該等中心第一字元線WL1c，但並未提供到該等周圍第一字元線WL1p。因此，僅導通耦接到該等中心第一字元線WL1c的該等電晶體AT，且僅耦接到這些電晶體AT的該等儲存電容器SC是可存取的。另一方面，當電晶體404導通時，節點N1耦接到參考電壓VSS。因此，跨經反熔絲元件702的一大電位差可造成介電崩潰，且反熔絲元件702可變成一短路電路。據此，節點N1與節點N2均可耦接到導通電壓VON，且導通耦接到該等中心第一字元線WL1c與該等周圍第一字元線WL1p的該等電晶體AT。因此，耦接到這些電晶體AT的該等儲存電容器SC是可存取的。
類似地，節點N3經由一反熔絲元件706而連接到節點N4。當電晶體408在一斷開狀態時，節點N4從參考電壓VSS斷開連接，且反熔絲元件706可當成一開路電路。據此，邏輯高電壓VH提供到該等中心第二位元線BL2c，但並非提供到該等周圍第二位元線BL2p。因此，僅對耦接到該等中心第二位元線BL2c的可存取的該等儲存電容器SC進行充電。另一方面，當電晶體408導通時，節點N3耦接到參考電壓VSS，且反熔絲元件706可變成一短路電路。據此，節點N3與節點N4均可耦接到邏輯高電壓VH，且對耦接到該等第二位元線BL2c以及該等周圍第二位元線BL2p的該等可存取的儲存電容器SC進行充電。
因此，藉由導通電晶體404、408，充電源可提供整個複製的記憶體陣列100’，且整個複製的記憶體陣列100’可進行漏電測試。另一方面，藉由將電晶體404、408維持在一斷開狀態，充電源可僅提供在中心區100PY、100PX的一交叉處，且漏電測試縮小到此小區域。因此，可獲得一定域漏電測試結果。藉由比較定域漏電測試結果與總體漏電測試結果，可提取定域漏電資訊。
類似於如參考圖6A所描述的差異，反熔絲元件706與電晶體408可從測試電路700省略，且邏輯高電壓VH可不加選擇地提供到所有的第二位元線BL2。此外，類似於如參考圖6B所描述的差異，反熔絲元件702與電晶體404可從測試電路700省略，且導通電壓VON可不加選擇地提供到所有的第一字元線WL1。
如上所述，本揭露提供一種藉由測試形成在一切割線區中之一複製的記憶體陣列而評估在一記憶體陣列中之漏電情況的方法，該記憶體陣列設置在一晶粒區內。因此，此評估方法對在該晶粒區內的該記憶 體陣列是非破壞性。再者，為了獲得一總體漏電結果以及一定域漏電結果，耦接到該複製的記憶體陣列的一測試電路經配置以選擇地提供充電源到整個複製的記憶體陣列或是複製的記憶體陣列的一部分。藉由比較該總體漏電結果與該定域漏電結果，可提取定域漏電資訊。
本揭露之一實施例提供一種記憶體測試電路。該記憶體電路耦接到一記憶體陣列，該記憶體陣列具有交叉的多個第一與第二訊號線，並包括：一第一熔絲元件，具有一第一端子以及一第二端子，該第一端子耦接到該等第一訊號線的一第一組，該第二端子耦接到該等第一訊號線的第二與第三組，其中該第一端子耦接到一第一測試電壓；以及一第一電晶體，具有一第一源極/汲極端子以及一第二源極/汲極端子，該第一源極/汲極端子耦接到該第一熔絲元件的該第二端子，該第二源極/汲極端子耦接到一參考電壓，其中當該第一電晶體導通以將該第一熔絲元件的該第二端子耦接到該參考電壓時，該第一熔絲元件經配置以熔斷成開路，而且當該第一電晶體維持斷開以將該第一熔絲元件的該第二端子從該參考電壓斷開連接時，該第一熔絲元件當作一電阻器。
本揭露之另一實施例提供一種記憶體測試電路。該記憶體電路耦接到一記憶體陣列，該記憶體陣列具有交叉的多個第一與第二訊號線，並包括：一第一反熔絲元件，具有一第一端子以及一第二端子，該第一端子耦接到該等第一訊號線的一第一組，該第二端子耦接到該等第一訊號線的第二與第三組，其中該第一端子耦接到一第一測試電壓；以及一第一電晶體，具有一第一源極/汲極端子以及一第二源極/汲極端子，該第一源極/汲極端子耦接到該第一反熔絲元件的該第二端子，該第二源極/汲極端子耦接到一參考電壓，其中當該第一電晶體導通以將該第一反熔絲元件 的該第二端子耦接到該參考電壓時，該第一反熔絲元件當作一短路電路，而當該第一電晶體維持斷開以將該第一反熔絲元件的該第二端子從該參考電壓斷開連接時，該第一反熔絲元件當作一開路電路。
本揭露之再另一實施例提供一種元件晶圓。該元件晶圓具有多個晶粒區以及延伸在該等晶粒區之間的一切割線區，並包括：多個記憶體陣列，設置在該等晶粒區中；一複製的記憶體陣列，設置在該切割線區中，且大致與在該等晶粒區中的其中一個記憶體陣列相同；以及一測試電路，設置在該切割線區中並耦接到該複製的記憶體陣列。該測試電路包括：一第一單次可程式化元件，具有一第一端子以及一第二端子，該第一端子耦接到該複製的記憶體陣列之該等第一訊號線的一第一組，該第二端子耦接到該等第一訊號線的第二與第三組，其中該第一端子耦接到一第一測試電壓；以及一第一電晶體，具有一第一源極/汲極端子以及一第二源極/汲極端子，該第一源極/汲極端子耦接到該第一單次可程式化元件的該第二端子，該第二源極/汲極端子耦接到一參考電壓。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、 機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
100’:複製的記憶體陣列
100CX:中心區
100CY:中心區
100PX:周圍區
100PY:周圍區
400:測試電路
402:熔絲元件
404:電晶體
406:熔絲元件
408:電晶體
BL1:第一位元線
BL2:第二位元線
BL2c:中心第二位元線
BL2p:周圍第二位元線
CS:控制訊號
N1:節點
N2:節點
N3:節點
N4:節點
VH:邏輯高電壓
VON:導通電壓
VSS:參考電壓
WL1:第一字元線
WL1c:中心第一字元線
WL1p:周圍第一字元線
WL2:第二字元線
X:方向
Y:方向

Claims (20)

  1. 一種記憶體測試電路，耦接到一記憶體陣列，該記憶體陣列具有交叉的多個第一與第二訊號線，並包括：一第一熔絲元件，具有一第一端子以及一第二端子，該第一端子耦接到該等第一訊號線的一第一組，該第二端子耦接到該等第一訊號線的第二與第三組，其中該第一端子耦接到一第一測試電壓；以及一第一電晶體，具有一第一源極/汲極端子以及一第二源極/汲極端子，該第一源極/汲極端子耦接到該第一熔絲元件的該第二端子，該第二源極/汲極端子耦接到一參考電壓，其中當該第一電晶體導通以將該第一熔絲元件的該第二端子耦接到該參考電壓時，該第一熔絲元件經配置以熔斷成開路，而且當該第一電晶體維持斷開以將該第一熔絲元件的該第二端子從該參考電壓斷開連接時，該第一熔絲元件當作一電阻器。
  2. 如請求項1所述之記憶體測試電路，其中當該第一熔絲元件熔斷成開路時，該等第一訊號線的該第二與第三組耦接到該參考電壓，且當該第一熔絲元件當作一電阻器時，其經由該第一熔絲元件而耦接到該第一測試電壓。
  3. 如請求項1所述之記憶體測試電路，其中該等第一訊號線的該第一組延伸在該等第一訊號線的該第二與第三組之間。
  4. 如請求項1所述之記憶體測試電路，還包括：一第二熔絲元件，具有一第一端子以及一第二端子，該第一端子耦接到該等第二訊號線的一第一組，該第二端子耦接到該等第二訊號線的第二與第三組，其中該第一端子耦接到一第二測試電壓；以及一第二電晶體，具有一第一源極/汲極端子以及一第二源極/汲極端子，該第一源極/汲極端子耦接到該第二熔絲元件的該第二端子，該第二源極/汲極端子耦接到該參考電壓，其中當該第二電晶體導通以將該第二熔絲元件的該第二端子耦接到該參考電壓時，該第二熔絲元件經配置以熔斷成開路，且當該第二電晶體維持斷開以將該第二熔絲元件的該第二端子從該參考電壓斷開連接時，該第二熔絲元件當作一電阻器。
  5. 如請求項4所述之記憶體測試電路，其中當該第二熔絲元件熔斷成開路時，該等第二訊號線的該第二與第三組耦接到該參考電壓，而當該第二熔絲元件當作一電阻器時，其經由該第二熔絲元件而耦接到該第二測試電壓。
  6. 如請求項4所述之記憶體測試電路，其中該等第二訊號線的該第一組延伸在該等第二訊號線的該第二與第三組之間。
  7. 如請求項4所述之記憶體測試電路，其中該第一與第二電晶體的各閘 極端子耦接到一控制訊號。
  8. 如請求項1所述之記憶體測試電路，其中所有的該等第二訊號線耦接到一第二測試電壓。
  9. 如請求項1所述之記憶體測試電路，其中該記憶體陣列還包括多個第三訊號線以及多個第四訊號線，該等第一與第三訊號線沿著一第一方向交錯地設置，且該等第二與第四訊號線沿著一第二方向而交錯地設置。
  10. 如請求項9所述之記憶體測試電路，其中該等第三訊號線並未耦接到該第一測試電壓，該等第二訊號線選擇地或隨意地耦接到一第二測試電壓，且該等第四訊號線並未耦接到該第二測試電壓。
  11. 如請求項9所述之記憶體測試電路，其中該記憶體陣列為一動態隨機存取記憶體陣列。
  12. 如請求項11所述之記憶體測試電路，其中該等第一與第三訊號線為字元線，而該等第二與第四訊號線為位元線。
  13. 如請求項11所述之記憶體測試電路，其中該等第一與第三訊號線為位元線，且該等第二與第四訊號線為字元線。
  14. 一種記憶體測試電路，耦接到一記憶體陣列，該記憶體陣列具有交 叉的多個第一與第二訊號線，並包括：一第一反熔絲元件，具有一第一端子以及一第二端子，該第一端子耦接到該等第一訊號線的一第一組，該第二端子耦接到該等第一訊號線的第二與第三組，其中該第一端子耦接到一第一測試電壓；以及一第一電晶體，具有一第一源極/汲極端子以及一第二源極/汲極端子，該第一源極/汲極端子耦接到該第一反熔絲元件的該第二端子，該第二源極/汲極端子耦接到一參考電壓，其中當該第一電晶體導通以將該第一反熔絲元件的該第二端子耦接到該參考電壓時，該第一反熔絲元件當作一短路電路，而當該第一電晶體維持斷開以將該第一反熔絲元件的該第二端子從該參考電壓斷開連接時，該第一反熔絲元件當作一開路電路。
  15. 如請求項14所述之記憶體測試電路，其中當該第一反熔絲元件當作一短路電路時，該等第一訊號線的該第二與第三組耦接到該第一測試電壓，而當該第一反熔絲元件當作一開路電路時，其耦接到該參考電壓。
  16. 如請求項14所述之記憶體測試電路，還包括：一第二反熔絲元件，具有一第一端子以及一第二端子，該第一端子耦接到該等第二訊號線的一第一組，該第二端子耦接到該等第二訊號線的第二與第三組，其中該第一端子耦接到一第二測試電壓；以及一第二電晶體，具有一第一源極/汲極端子以及一第二源極/汲極端 子，該第一源極/汲極端子耦接到該第二反熔絲元件的該第二端子，該第二源極/汲極端子耦接到該參考電壓，其中當該第二電晶體導通以將該第二反熔絲元件的乾第二端子耦接到該參考電壓時，該第二反熔絲元件當作一短路電路，而當該第二電晶體維持斷開以將該第二反熔絲元件的該第二端子從該參考電壓斷開連接時，該第二反熔絲元件當作一開路電路。
  17. 如請求項16所述之記憶體測試電路，其中該第一與第二電晶體各該閘極端子耦接到一控制訊號。
  18. 如請求項14所述之記憶體測試電路，其中所有的該等第二訊號線耦接到一第二測試電壓。
  19. 一種元件晶圓，具有多個晶粒區以及延伸在該等晶粒區之間的一切割線區，並包括：多個記憶體陣列，設置在該等晶粒區中且具有多個第一與第二訊號線；一複製的記憶體陣列，設置在該切割線區中，且大致與在該等晶粒區中的其中一個記憶體陣列相同；以及一測試電路，設置在該切割線區中並耦接到該複製的記憶體陣列，並包括：一第一單次可程式化元件，具有一第一端子以及一第二端子，該第一端子耦接到該複製的記憶體陣列之該等第一訊號線的一第 一組，該第二端子耦接到該等第一訊號線的第二與第三組，其中該第一端子耦接到一第一測試電壓；以及一第一電晶體，具有一第一源極/汲極端子以及一第二源極/汲極端子，該第一源極/汲極端子耦接到該第一單次可程式化元件的該第二端子，該第二源極/汲極端子耦接到一參考電壓。
  20. 如請求項19所述之元件晶圓，其中該測試電路還包括：一第二單次可程式化元件，具有一第一端子以及一第二端子，該第一端子耦接到該複製的記憶體陣列之該等第二訊號線的一第一組，該第二端子耦接到該等第二訊號線的第二與第三組，其中該第一端子耦接到一第二測試電壓；以及一第二電晶體，具有一第一源極/汲極端子以及一第二源極/汲極端子，該第一源極/汲極端子耦接到該第二單次可程式化元件的該第二端子，該第二源極/汲極端子耦接到該參考電壓。
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