TWI871987B

TWI871987B - 半導體結構及其製造方法

Info

Publication number: TWI871987B
Application number: TW113124288A
Authority: TW
Inventors: 潘威禎
Original assignee: 南亞科技股份有限公司
Priority date: 2022-11-14
Filing date: 2022-11-14
Publication date: 2025-02-01
Also published as: TW202445813A

Abstract

一種半導體結構包括基材、接觸墊、高k係數介電層、氮化物層、氧化物層以及導電接點。接觸墊位於基材上。高k係數介電層位於接觸墊之側壁與基材上。高k係數介電層不高於接觸墊之頂面。氮化物層覆蓋接觸墊與高k係數介電層。氧化物層位於氮化物層上。導電接點通過氧化物層與氮化物層，接觸於接觸墊之頂面。

Description

半導體結構及其製造方法

本揭露是有關於一種半導體結構及其製造方法。

疊對誤差（overlay error）是積體電路製造中的關鍵度量之一，代表著當層與前層圖案（pattern）之間對準的準確度。各層元件之間的電路連接都取決於各層圖案之間疊對的準確度。隨著元件的特徵尺寸減少，容許的疊對誤差也隨之減少，使得疊對控制變得越來越困難。

目前常見的解決辦法以提高疊對控制的精度為主，舉例來說，使用特殊的曝光機台（例如浸潤式曝光機）或改善疊對記號（overlay mark）。然而，這些方法仍無法完全避免晶圓不平整與光罩位移所造成的疊對偏移。

因此，如何提出一種可解決上述問題的半導體結構及其製造方法，是目前業界亟欲投入研發資源解決的問題之一。

有鑑於此，本揭露之一目的在於提出一種可有解決上述問題的半導體結構及其製造方法。

為了達到上述目的，本揭露的一方面是有關於一種半導體結構包括基材、接觸墊、高k係數介電層、氮化物層、氧化物層以及導電接點。接觸墊位於基材上。高k係數介電層位於接觸墊之側壁與基材上。高k係數介電層不高於接觸墊之頂面。氮化物層覆蓋接觸墊與高k係數介電層。氧化物層位於氮化物層上。導電接點通過氧化物層與氮化物層，接觸於接觸墊之頂面。

在一些實施方式中，高k係數介電層接觸於接觸墊之側壁。

在一些實施方式中，高k係數介電層具有位於接觸墊之側壁上之一部位與位於基材上之另一部位。

在一些實施方式中，氮化物層自接觸墊之頂面上延伸通過高k係數介電層位於接觸墊之側壁上之部位至高k係數介電層位於基材上之另一部位上。

在一些實施方式中，導電接點之底面完全接觸於接觸墊之頂面。

在一些實施方式中，導電接點之底面部分接觸於接觸墊之頂面且部分接觸於高k係數介電層。

在一些實施方式中，導電接點經由接觸墊與高k係數介電層自基材分離。

本揭露的另一方面是有關於一種半導體結構之製造方法包括提供具有兩接觸墊之基材，其中兩接觸墊彼此間隔；形成高k係數介電層於兩接觸墊之間且覆蓋兩接觸墊之側壁與基材，其中高k係數介電層不高於兩接觸墊之頂面；形成氮化物層覆蓋兩接觸墊與高k係數介電層；形成通孔通過氮化物層且抵達兩接觸墊之頂面中之一者；以及填充導電材料於通孔中，以形成導電接點接觸於兩接觸墊之頂面中之者。

在一些實施方式中，形成通孔，使得通孔抵達高k係數介電層。

在一些實施方式中，填充導電材料於通孔中，以形成導電接點接觸於高k係數介電層，且導電接點經由兩接觸墊與高k係數介電層自基材分離。

綜上所述，於本揭露的半導體結構及其製造方法中，高k係數介電層在接觸墊與另一相鄰接觸墊之間作為蝕刻停止層，防止疊對偏移造成的結構破壞。具體來說，高k係數介電層可以防止在蝕刻導電接點之通孔的步驟中，因疊對偏移造成接觸墊之間的氮化物層被貫穿，使接觸墊下方的結構（例如基材）被蝕刻出非期望的凹陷。並且，高k係數介電層可進一步加強接觸墊之間的絕緣效果，預防疊對偏移導致的斷路或短路。因此，本揭露的半導體結構及其製造方法可以在目前常見用於解決疊對誤差的技術的基礎上，進一步提升半導體結構對疊對誤差的容忍度。

本揭露的這些與其他方面通過結合圖式對優選實施例進行以下的描述，本揭露的實施例將變得顯而易見，但在不脫離本公開的新穎概念的精神和範圍的情況下，可以進行其中的變化和修改。

以下揭露內容現在在此將透過圖式及參考資料被更完整描述，一些示例性的實施例被繪示在圖式中。本揭露可以被以不同形式實施並且不應被以下提及的實施例所限制。但是，這些實施例被提供以幫助更完整的理解本揭露之內容並且向本領域之技術人員充分傳達本揭露的範圍。相同的參考標號會貫穿全文指代相似元件。

疊對誤差（overlay error）代表著當層與前層圖案（pattern）之間對準的準確度。各層元件之間的電路連接，舉例來說，從電晶體到導電接點到導電連接，都取決於各層圖案之間疊對的準確度。隨著元件的特徵尺寸減少，容許的疊對誤差也隨之減少，使得疊對控制變得越來越困難。目前常見的解決辦法以提高疊對控制的精度為主，但仍無法完全避免晶圓不平整與光罩位移所造成的疊對偏移。

在疊對偏移嚴重的情況下，製造層間導電接點（例如M ₀-M ₁導電接點）時，可能在蝕刻導電接點之通孔的過程中貫穿介電層（例如氧化物層或氮化物層），導致接觸墊（landing pad），例如M ₀接觸墊，其下方被蝕刻出非期望的凹陷（blowout）。

在本揭露中提出了一種半導體結構及其製造方法，藉由在接觸墊之間增加高k係數介電層作為蝕刻停止層，防止疊對偏移造成的結構破壞。並且，高k係數介電層可進一步加強接觸墊之間的絕緣效果，提升對疊對誤差的容忍度。

請參照第1圖，其為繪示根據本揭露的一些實施方式之半導體結構10之剖面圖。如第1圖中所示，半導體結構10包括基材11、接觸墊12、高k係數介電層13、氮化物層15、氧化物層16以及導電接點18。

如第1圖中所示，基材11上具有兩個接觸墊12。在一些實施方式中，基材11的材料包括氧化物，例如二氧化矽（silicon dioxide, SiO ₂）。接觸墊12為金屬化層M _x的一部位。在一些實施方式中，接觸墊12的材料包括鎢（tungsten, W）。也可以使用其他導電材料，例如銅或鋁。

如第1圖中所示，高k係數介電層13設置於兩接觸墊12之側壁12b與基材11上，高k係數介電層13為連續薄膜，形成近似於「U」字型的結構，具有位於兩接觸墊12之側壁12b上之部位、位於基材11上之另一部位以及一凹陷處14（請見下文第3B圖）。在一些實施方式中，高k係數介電層13接觸於兩接觸墊12之側壁12b。在一些實施方式中，高k係數介電層13接觸於基材11。在一些實施方式中，高k係數介電層13與基材11之間可存在其他結構。

高k係數介電層13的材料具有絕緣的特性，以防止兩個接觸墊12之間形成電連接。高k係數介電層13的材料包括含有鋯（zirconium, Zr）、鉿（hafnium, Hf）或鋁的高k係數介電材料。舉例來說，鋯、鉿或鋁的氧化物、矽酸鹽等或其組合。在一些實施方式中，高k係數介電層13的材料包括氧化鋯（zirconium oxide, ZrO ₂）、氧化鉿（hafnium oxide, HfO ₂）或氧化鋁（aluminum oxide, Al ₂O ₃）。在一些實施方式中，高k係數介電層13的厚度在5 nm至50 nm之範圍內。舉例來說，高k係數介電層13的厚度為10 nm。應注意的是，高k係數介電層13的厚度越厚，帶有的寄生電容越高，因此本領域具有通常知識者可依照需求，視情況調整製程參數以形成所需的高k係數介電層13的厚度。

如第1圖中所示，氮化物層15覆蓋兩接觸墊12與高k係數介電層13。氮化物層15又分為第一氮化物層15a與第二氮化物層15b。第一氮化物層15a填充凹陷處14（請見下文第3B圖），而第二氮化物層15b覆蓋兩接觸墊12、高k係數介電層13以及第一氮化物層15a。第一氮化物層15a與第二氮化物層15b分別於不同製造階段形成（請見下文第3C圖與第3E圖），但具有相同的材料組成，舉例來說，氮化矽（silicon nitride, Si ₃N ₄）。

如第1圖中所示，半導體結構10包括氧化物層16。氧化物層16位於氮化物層15上。氧化物層16的材料包括氧化物，例如二氧化矽。

如第1圖中所示，半導體結構10包括導電接點18，導電接點18作為金屬化層M _x與金屬化層M _x+1之間的電連接。在第1圖所對應的實施方式中，導電接點18貫穿氧化物層16與第二氮化物層15b，且導電接點18之底面完全接觸於接觸墊12之頂面12a。應注意的是，在本揭露中，導電接點18之底面定義為連接導電接點18之側壁且朝向基材11的表面。在一些實施方式中，導電接點18的材料包括鎢。也可以使用其他導電材料，例如銅或鋁。

請參照第2圖，其為繪示根據本揭露的一些實施方式之半導體結構之示例製造方法100之流程圖。如第2圖中所示，製造方法100包括製程110，以提供具有接觸墊12之基材11。製造方法100包括製程120，以在基材11與接觸墊12上形成高k係數介電層13，並且高k係數介電層13覆蓋接觸墊12之側壁12b。製造方法100包括製程130，以在高k係數介電層13上形成第一氮化物層15a。製造方法100包括製程140，以移除高k係數介電層13與第一氮化物層15a高過接觸墊12之頂面12a的部位，使高k係數介電層13與第一氮化物層15a各具有與接觸墊12之頂面12a共平面的頂面。製造方法100包括製程150，以在接觸墊12、高k係數介電層13以及第一氮化物層15a之頂面上形成第二氮化物層15b。製造方法100包括製程160，以在第二氮化物層15b上形成氧化物層16。製造方法100包括製程170，以形成通孔17。通孔17貫穿氧化物層16與第二氮化物層15b且抵達接觸墊12之頂面12a。製造方法100包括製程180，以填充導電材料於通孔17中，以形成導電接點18接觸於接觸墊12之頂面12a。

第3A圖至第3H圖為繪示根據本揭露的一些實施方式之半導體結構之示例製造方法100之中間階段之剖面圖。

請參照第3A圖，其對應於製程110。如第3A圖中所示，提供具有接觸墊12之基材11。

請參照第3B圖，其對應於製程120。如第3B圖中所示，在基材11與接觸墊12上形成高k係數介電層13，且使得高k係數介電層13覆蓋接觸墊12之側壁12b。在一些實施方式中，高k係數介電層13的形成為毯覆式沉積在基材11與接觸墊12上。舉例來說，高k係數介電層13可藉由原子層沉積（atomic layer deposition, ALD）製程形成，利用原子層沉積技術一層一層沉積的機制，使高k係數介電層13沿著接觸墊12之頂面12a、接觸墊12之側壁12b以及基材11之頂面具有高度均勻的厚度與良好的覆蓋率，形成近似於「U」字型的結構，並具有凹陷處14。

在一些實施方式中，高k係數介電層13也可藉由其他適用的製程形成近似於「U」字型的結構，同時保持在本揭露的範圍內。舉例來說，藉由電漿增強化學氣相沉積（plasma enhanced chemical vapor deposition, PECVD）製程，先非等向性沉積一層介電層，再經由蝕刻做出具有所需厚度之「U」字型結構，並視需求執行化學機械研磨（chemical mechanical planarization, CMP）製程或回蝕製程（etch back process），以獲得平滑的表面。

請參照第3C圖，其對應於製程130。如第3C圖中所示，在高k係數介電層13上形成第一氮化物層15a。第一氮化物層15a覆蓋高k係數介電層13且填充凹陷處14（請見上文第3B圖）。第一氮化物層15a可藉由各種類型的非等向性沉積製程形成，例如PECVD、高密度CVD（high density CVD, HDCVD）以及大氣壓CVD（atmospheric pressure CVD, APCVD）等。

請參照第3D圖，其對應於製程140。如第3D圖中所示，移除高k係數介電層13與第一氮化物層15a高過接觸墊12之頂面12a之部位，使高k係數介電層13與第一氮化物層15a具有與接觸墊12共平面的頂面，同時暴露接觸墊12之頂面12a。製程140可藉由化學機械研磨製程執行。

請參照第3E圖，其對應於製程150。如第3E圖中所示，在接觸墊12、高k係數介電層13以及第一氮化物層15a之頂面上形成第二氮化物層15b。第一氮化物層15a與第二氮化物層15b合稱為氮化物層15。與第一氮化物層15a相同，第二氮化物層15b可藉由各種類型的非等向性沉積製程形成，例如PECVD、高密度CVD以及大氣壓CVD等。

請參照第3F圖，其對應於製程160。如第3F圖中所示，形成氧化物層16於第二氮化物層15b上。氧化物層16亦可藉由各種類型的非等向性沉積製程形成。

請參照第3G圖，其對應於製程170。如第3G圖中所示，通孔17貫穿氧化物層16與第二氮化物層15b形成且抵達接觸墊12之頂面12a。在一些實施方式中，通孔17可藉由反應性離子蝕刻（reactive ion etch, RIE）等蝕刻製程形成。

請參照第3H圖，其對應於製程180。如第3H圖中所示，在通孔17中填充導電材料，以形成導電接點18。導電接點18接觸於接觸墊12之頂面12a。

如前所述，即使機台與疊對記號的改良提升了疊對的精度，但在晶圓不平整與存在光罩位移的狀況下，疊對偏移仍可能發生。因此，第4圖示出了根據具有疊對誤差的另一些實施方式之半導體結構20之剖面圖。如第4圖中所示，由於疊對偏移的影響，形成的導電接點21之底面部分接觸於接觸墊12之頂面12a，同時部分接觸於高k係數介電層13。這意味著在製造過程中，所蝕刻出的通孔17進一步貫穿第一氮化物層15a，且抵達高k係數介電層13。然而，由於高k係數介電層13與氮化物層15之間的高蝕刻選擇比，通孔17並不會貫穿高k係數介電層13，因此可以防止下方結構（例如基材11）被蝕刻的問題。

本揭露之示例性實施例可以應用的領域包括但不限於：諸如動態隨機存取記憶體（dynamic random access memory, DRAM）、靜態隨機存取記憶體（static random access memory, SRAM）、正反記憶體（flip flop memory）等的記憶體裝置、諸如反及閘（NAND gate）、反或閘（NOR gate）、互斥或閘（XOR gate）等的邏輯元件以及用於半導體元件的電晶體。

由以上對於本揭露之具體實施方式之詳述，可以明顯地看出，於本揭露的半導體結構及其製造方法中，高k係數介電層在接觸墊與另一相鄰接觸墊之間作為蝕刻停止層，防止疊對偏移造成的結構破壞。具體來說，高k係數介電層可以防止在蝕刻導電接點之通孔的步驟中，因疊對偏移造成接觸墊之間的氮化物層被貫穿，使接觸墊下方的結構（例如基材）被蝕刻出非期望的凹陷。並且，高k係數介電層可進一步加強接觸墊之間的絕緣效果，預防疊對偏移導致的斷路或短路。因此，本揭露的半導體結構及其製造方法可以在目前常見用於解決疊對誤差的技術的基礎上，進一步提升半導體結構對疊對誤差的容忍度。

前面描述內容僅對於本揭露之示例性實施例給予說明和描述，並無意窮舉或限制本揭露所公開之發明的精確形式。以上教示可以被修改或者進行變化。

被選擇並說明的實施例是用以解釋本揭露之內容以及他們的實際應用從而激發本領域之其他技術人員利用本揭露及各種實施例，並且進行各種修改以符合預期的特定用途。在不脫離本揭露之精神和範圍的前提下，替代性實施例將對於本揭露所屬領域之技術人員來說為顯而易見者。因此，本揭露的範圍是根據所附發明申請專利範圍而定，而不是被前述說明書和其中所描述之示例性實施例所限定。

10,20:半導體結構 11:基材 12:接觸墊 12a:頂面 12b:側壁 13:高k係數介電層 14:凹陷處 15:氮化物層 15a:第一氮化物層 15b:第二氮化物層 16:氧化物層 17:通孔 18,21:導電接點 100:製造方法 110,120,130,140,150,160,170,180:製程

圖式繪示了本揭露的一個或多個實施例，並且與書面描述一起用於解釋本揭露之原理。在所有圖式中，儘可能使用相同的圖式標記指代實施例的相似或相同元件，其中：第1圖為繪示根據本揭露的一些實施方式之半導體結構之剖面圖。第2圖為繪示根據本揭露的一些實施方式之半導體結構之示例製造方法之流程圖。第3A圖至第3H圖為繪示根據本揭露的一些實施方式之半導體結構之製造方法之中間階段之剖面圖。第4圖為繪示根據本揭露的另一些實施方式之半導體結構之剖面圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

10:半導體結構 11:基材 12:接觸墊 12a:頂面 12b:側壁 13:高k係數介電層 15:氮化物層 15a:第一氮化物層 15b:第二氮化物層 16:氧化物層 18:導電接點

Claims

一種半導體結構，包含：一基材；一接觸墊，位於該基材上；一高k係數介電層，位於該接觸墊之一側壁與該基材上，其中該高k係數介電層不高於該接觸墊之一頂面；一氮化物層，覆蓋該接觸墊與該高k係數介電層；一氧化物層，位於該氮化物層上；以及一導電接點，通過該氧化物層與該氮化物層，接觸於該接觸墊之一頂面。
如請求項1所述之半導體結構，其中該高k係數介電層接觸於該接觸墊之該側壁。
如請求項1所述之半導體結構，其中該高k係數介電層具有位於該接觸墊之該側壁上之一部位與位於該基材上之另一部位。
如請求項3所述之半導體結構，其中該氮化物層自該接觸墊之該頂面上延伸通過該高k係數介電層位於該接觸墊之該側壁上之該部位至該高k係數介電層位於該基材上之該另一部位上。
如請求項1所述之半導體結構，其中該導電接點之一底面完全接觸於該接觸墊之該頂面。
如請求項1所述之半導體結構，其中該導電接點之一底面部分接觸於該接觸墊之該頂面且部分接觸於該高k係數介電層。
如請求項1所述之半導體結構，其中該導電接點經由該接觸墊與該高k係數介電層自該基材分離。
一種半導體結構之製造方法，包含：提供具有兩接觸墊之一基材，其中該兩接觸墊彼此間隔；形成一高k係數介電層於該兩接觸墊之間且覆蓋該兩接觸墊之複數個側壁與該基材，其中該高k係數介電層不高於該兩接觸墊之複數個頂面；形成一氮化物層覆蓋該兩接觸墊與該高k係數介電層；形成一通孔通過該氮化物層且抵達該兩接觸墊之該些頂面中之一者；以及填充一導電材料於該通孔中，以形成一導電接點接觸於該兩接觸墊之該些頂面中之該者。
如請求項8所述之製造方法，其中形成該通孔，使得該通孔抵達該高k係數介電層。
如請求項9所述之製造方法，其中填充該導電材料於該通孔中，以形成該導電接點接觸於該高k係數介電層，且該導電接點經由該兩接觸墊與該高k係數介電層自該基材分離。