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TWI797941B - 半導體裝置的製造方法 - Google Patents

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Abstract

一種半導體裝置的製造方法，包括在基板上形成閘極氧化層，其中基板包括高壓區以及低壓區，閘極氧化層是位於高壓區。然後對閘極氧化層進行濕蝕刻，以降低閘極氧化層的厚度。然後於基板中形成圍繞高壓區的多個溝槽，其中形成溝槽的方式包括去除閘極氧化層的邊緣，使閘極氧化層的厚度均一。於多個溝槽內填入絕緣材料，以形成多個淺溝槽隔離結構，其中淺溝槽隔離結構靠近閘極氧化層的邊緣的頂面與閘極氧化層的頂面共平面。在基板上的低壓區形成閘極介電層，其中閘極介電層的頂面與高壓區的閘極氧化層的頂面共平面。

Description

半導體裝置的製造方法
本發明是有關於一種半導體技術，且特別是有關於一種半導體裝置的製造方法。
在積體電路設計中，低壓的邏輯電路一般需要在其介面搭配高壓元件來轉換所需的電壓至各種電子裝置。因此，若是採用低壓與高壓元件製造相容的製程，可以大幅降低製造成本。
而且，在元件積集度不斷提升的情況下，目前已發展出閘極後置（gate-last）製程，使用金屬閘極取代多晶矽閘極，以解決因閘極尺寸縮減導致的電性問題。
然而，在高介電常數的介電層/金屬閘極（High-K Metal Gate，HKMG）的閘極後置製程中，半導體裝置在整合具有不同操作電壓的低壓與高壓元件時，由於不同元件的閘極氧化層厚度不同，為了將閘極後置製程中虛設的多晶矽閘極替換成金屬閘極，在平坦化的過程中會犧牲部分元件的閘極高度，導致半導體裝置的穩定性不佳。
此外，高壓元件中的閘極氧化層厚度厚，因此需要較長時間的熱氧化製程，但是因為元件的主動區一般是由淺溝槽隔離（Shallow Trench Isolation，STI）結構預先定義，所以STI結構的存在導致矽的來源不足，而使鄰近STI結構的閘極氧化層邊緣厚度變小，而在此處產生時間依賴性介電擊穿（Time Dependent Dielectric Breakdown，TDDB）現象而受到破壞。
本發明提供一種半導體裝置的製造方法，能整合現有製程無需複雜的步驟即可製作出高壓區與低壓區的金屬閘極層不具有高度差且不產生時間依賴性介電擊穿現象的半導體裝置。
本發明的半導體裝置的製造方法，包括在基板上形成閘極氧化層，其中基板包括高壓區以及低壓區，閘極氧化層是位於高壓區。然後對閘極氧化層進行濕蝕刻，以降低閘極氧化層的厚度。然後於基板中形成圍繞高壓區的多個溝槽，其中形成溝槽的方式包括去除閘極氧化層的邊緣，使閘極氧化層的厚度均一。於多個溝槽內填入絕緣材料，以形成多個淺溝槽隔離結構，其中淺溝槽隔離結構靠近閘極氧化層的邊緣的頂面與閘極氧化層的頂面共平面。在基板上的低壓區形成閘極介電層，其中閘極介電層的頂面與高壓區的閘極氧化層的頂面共平面。
在本發明的一實施例中，形成上述閘極氧化層的方法包括先在基板上形成第一罩幕層，再圖案化第一罩幕層，以露出部分基板，接著對部分基板進行局部氧化以形成上述閘極氧化層，隨後移除第一罩幕層。
在本發明的一實施例中，形成上述第一罩幕層的方法包括在基板上形成一層二氧化矽層，再在二氧化矽層上形成一層氮化矽層。
在本發明的一實施例中，形成上述多個溝槽的方法包括在基板以及閘極氧化層上形成第二罩幕層，再圖案化第二罩幕層，以露出部分基板與閘極氧化層的上述邊緣，並進行乾蝕刻，以形成多個溝槽。
在本發明的一實施例中，形成上述多個淺溝槽隔離結構的方法還可包括在填入絕緣材料後，對絕緣材料進行化學機械平坦化製程。
在本發明的一實施例中，上述半導體裝置的製造方法還可包括分別在閘極氧化層與閘極介電層的頂面上形成第一金屬閘極層以及第二金屬閘極層。
在本發明的一實施例中，形成上述第一金屬閘極層以及第二金屬閘極層的方法，包括在閘極氧化層與閘極介電層的預定位置上形成犧牲閘極層，然後在基板上形成介電層覆蓋犧牲閘極層，再對介電層進行第一化學機械平坦化製程，直到露出犧牲閘極層，接著移除犧牲閘極層。然後，在基板上形成金屬層填滿介電層內的上述預定位置，再對金屬層進行第二化學機械平坦化製程，以形成第一金屬閘極層以及第二金屬閘極層。
基於上述，本發明的半導體裝置的製造方法，藉由製程的改良，先完成閘極氧化層並將其厚度略減，再挖溝槽以形成淺溝槽隔離結構，由於挖溝槽的過程可將閘極氧化層厚度不一的邊緣去除，因此能使閘極氧化層整體厚度一致，以避免產生時間依賴性介電擊穿（TDDB）現象。此外，根據本發明的製造方法的改良，也能確保高壓區與低壓區的金屬閘極層厚度一樣，以改善半導體裝置的穩定性。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下內容提供許多不同的實施方式或實施例，用於實施本發明的不同特徵。而且，這些實施例僅為示範例，並不用來限制本發明的範圍與應用。再者，為了清楚起見，各區域或結構元件的相對尺寸（如長度、厚度、間距等）及相對位置可能縮小或放大。另外，在各圖式中使用相似或相同的元件符號表示相似或相同元件或特徵。
圖1是依照本發明的第一實施例的一種半導體裝置的剖面示意圖。
請參照圖1，第一實施例的半導體裝置10包括基板100、閘極氧化層300、閘極介電層400、多個淺溝槽隔離結構240以及第一金屬閘極層506與第二金屬閘極層508。基板100包括高壓區HV以及低壓區LV，且位於基板100中的淺溝槽隔離結構240是用來定義半導體裝置10的高壓區HV以及低壓區LV內的主動區。閘極氧化層300位於高壓區HV，且閘極氧化層300中央的厚度與邊緣的厚度一致；詳細地說，閘極氧化層300是形成在高壓區HV的主動區，所以會由淺溝槽隔離結構240包圍，因此閘極氧化層300中央的厚度與其靠近淺溝槽隔離結構240的厚度實質相同。閘極介電層400位於低壓區LV，且閘極介電層400的頂面400a與閘極氧化層300的頂面300a共平面。淺溝槽隔離結構240在圖1中雖然顯示在閘極氧化層300兩側以及在閘極介電層400兩側，但是若以俯視來看，淺溝槽隔離結構240是圍繞閘極氧化層300與閘極介電層400。第一金屬閘極層506位於閘極氧化層300上作為高壓區HV的閘極結構，第二金屬閘極層508位於閘極介電層400上作為低壓區LV的閘極結構。第一金屬閘極層506與第二金屬閘極層508可利用高介電常數的介電層/金屬閘極（HKMG）的閘極後置製程形成於介電層502中。因此，閘極介電層400為高介電常數材料，例如二氧化鉿(HfO 2)、二氧化鈦(TiO 2)、二氧化锆(ZrO 2)、氧化鉭(Ta 2O 5)或氧化鋁(Al 2O 3)，然而本發明並不限於此。在本實施例中，閘極氧化層300可以是藉由熱氧化法形成的熱氧化層。在本實施例中，半導體裝置10還可包括多個淺摻雜汲極區102，位於第一金屬閘極層506的相對兩側的基板100內。淺溝槽隔離結構240靠近閘極氧化層300的邊緣的頂面240a與閘極氧化層300的頂面300a共平面。在本實施例中，半導體裝置10還可包括多個源極/汲極區104，位於閘極介電層400的相對兩側，然而本發明並不限於此，多個源極/汲極區104也可位於高壓區HV中的淺摻雜汲極區102中，相對於淺摻雜汲極區102具有較高的摻雜濃度。
圖2至圖13是依照本發明的第二實施例的一種半導體裝置的製造流程剖面示意圖。
請先參照圖2，提供一個基板100，根據電路設計其具有高壓區HV以及低壓區LV。在本實施例中，基板100在高壓區HV可先形成多個淺摻雜汲極區102，其深度會比後續形成的淺溝槽隔離結構更深。然後，於基板100上形成第一罩幕層200，其中第一罩幕層200包括氮化矽層202以及二氧化矽層204。在本實施例中，形成第一罩幕層200的順序為先形成二氧化矽層204，接著在二氧化矽層204上形成氮化矽層202。
接著，請參照圖3，圖案化第一罩幕層200，使其形成開口206並暴露出部分基板100。圖案化第一罩幕層200的步驟例如先在第一罩幕層200上形成圖案化的光阻（未示出），並以此光阻作為罩幕蝕刻氮化矽層202，以將圖案轉移至氮化矽層202，然後再以圖案化的氮化矽層202作為罩幕蝕刻二氧化矽層204。在本實施例中，開口206位於基板100的高壓區HV，並且在其兩側暴露出的基板100包括不同的淺摻雜汲極區102，然而本發明並不限於此。
接著，請參照圖4，對開口206暴露出的基板100進行局部氧化，使得暴露出的基板100形成閘極氧化層300。在本實施例中，形成的閘極氧化層300厚度例如是1500Å至2000Å之間，然而本發明並不限於此。
接著，請參照圖5，移除圖4的第一罩幕層200。然後，為了使高壓區HV的閘極氧化層300的頂面與後續形成在低壓區LV的閘極介電層的頂面共平面，需對閘極氧化層300進行濕蝕刻，降低閘極氧化層300的厚度。舉例來說，可通過控制蝕刻時間的長短來決定閘極氧化層300的厚度。一方面，蝕刻時間較長可去除較多的閘極氧化層300，所以閘極氧化層300的厚度會比較薄；另一方面，蝕刻時間較短，則被去除的閘極氧化層300較少，所以閘極氧化層300的厚度不會變得太薄。
接著，請參照圖6，為了在基板100內形成淺溝槽隔離結構，可先在基板100以及閘極氧化層300上形成第二罩幕層220。在本實施例中，第二罩幕層220的形成方法例如在閘極氧化層300上依序形成一層襯墊氧化層（未示出）與一層氮化矽層（未示出），接著在第二罩幕層220上形成圖案化的光阻（未示出），並以此光阻作為罩幕蝕刻氮化矽層（未示出），以將圖案轉移至氮化矽層，然後再以圖案化的氮化矽層作為罩幕蝕刻襯墊氧化層（未示出）。圖案化後的第二罩幕層220具有多個開口222，開口222分布於高壓區HV以及低壓區LV，並暴露出部分的基板100以及閘極氧化層300的邊緣300e。
接著，請參照圖7，以第二罩幕層220作為罩幕，進行乾蝕刻，以於基板100中形成圍繞高壓區HV的多個溝槽230，然後移除第二罩幕層220上的圖案化光阻（未示出）。形成溝槽230的過程會同時去除閘極氧化層300的邊緣(圖6的邊緣300e)。由於閘極氧化層300的邊緣(圖6的邊緣300e)有鳥嘴現象，導致閘極氧化層300的厚度不一，所以將其去除後可使所述閘極氧化層300的厚度均一，避免高壓區HV產生時間依賴性介電擊穿（TDDB）現象。在本實施例中，溝槽230還位於低壓區LV，作為低壓區LV的元件隔離結構。
接著，請參照圖8，利用如高密度電漿化學氣相沉積等方式在溝槽230內填入絕緣材料（未示出），並且可藉由化學機械平坦化製程，對上述絕緣材料進行平坦化，以形成多個淺溝槽隔離結構240，然後將第二罩幕層220移除。
接著，請參照圖9，在基板100上的低壓區LV形成閘極介電層400，其中閘極介電層400的頂面400a與閘極氧化層300的頂面300a共平面（如虛線標示的平面），可避免後續形成的金屬閘極的高度產生誤差。在本實施例中，形成閘極介電層400的方法例如化學氣相沉積（CVD），其材料為高介電常數材料，如上一實施例所述，故不再贅述。
接著，請參照圖10，為了形成金屬閘極，可分別在閘極氧化層300的頂面300a的預定位置以及閘極介電層400的頂面400a上的預定位置形成閘極犧牲層500。在一實施例中，形成閘極犧牲層500的方式例如先沉積一層多晶矽層（未示出）全面覆蓋基板100、淺溝槽隔離結構240、閘極氧化層300以及閘極介電層400，然後在多晶矽層上形成圖案化的光阻（未示出），並以此光阻作為罩幕蝕刻多晶矽層，得到上述閘極犧牲層500。
接著，請參照圖11，在基板100上形成介電層502覆蓋犧牲閘極層500，並進行第一化學機械平坦化製程直到露出犧牲閘極層500。
接著，請參照圖12，移除犧牲閘極層500，即可得到露出所述預定位置的開口504。
接著，請參照圖13，在基板100上形成金屬層填滿介電層502內的預定位置（開口504），並且對金屬層進行第二化學機械平坦化製程，以形成第一金屬閘極層506以及第二金屬閘極層508。
綜上所述，根據本發明的半導體裝置的製造方法，係先完成閘極氧化層並將其厚度略減，再形成淺溝槽隔離結構，由於形成淺溝槽隔離結構須先在基板中蝕刻出溝槽，所以可藉由蝕刻的過程將閘極氧化層厚度不一的邊緣一併去除，使保留下來的閘極氧化層的整體厚度一致，以避免產生時間依賴性介電擊穿（TDDB）現象。此外，根據本發明的上述製造方法，還能使高壓區的閘極氧化層以及低壓區的閘極介電層有大致等高的頂面，以確保高壓區與低壓區的金屬閘極層厚度一樣，進而改善半導體裝置的穩定性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:半導體裝置 100:基板 102:淺摻雜汲極區 104:源極/汲極區 200:第一罩幕層 202:氮化矽層 204:二氧化矽層 206、222、504:開口 220:第二罩幕層 230:溝槽 240:淺溝槽隔離結構 240a、300a、400a:頂面 300:閘極氧化層 300e:邊緣 400:閘極介電層 500:犧牲閘極層 502:介電層 506:第一金屬閘極層 508:第二金屬閘極層 HV:高壓區 LV:低壓區
圖1是依照本發明的第一實施例的一種半導體裝置的剖面示意圖。 圖2至圖13是依照本發明的第二實施例的一種半導體裝置的製造流程剖面示意圖。
100:基板
102:淺摻雜汲極區
240:淺溝槽隔離結構
300:閘極氧化層
300a、400a:頂面
400:閘極介電層
HV:高壓區
LV:低壓區

Claims (7)

  1. 一種半導體裝置的製造方法，包括： 在基板上形成閘極氧化層，其中所述基板包括高壓區以及低壓區，所述閘極氧化層位於所述高壓區； 對所述閘極氧化層進行濕蝕刻，降低所述閘極氧化層的厚度； 於所述基板中形成圍繞所述高壓區的多個溝槽，其中形成所述多個溝槽的方式包括去除所述閘極氧化層的邊緣，使所述閘極氧化層的厚度均一； 於所述多個溝槽內填入絕緣材料，以形成多個淺溝槽隔離結構，其中所述多個淺溝槽隔離結構靠近所述閘極氧化層的邊緣的頂面與所述閘極氧化層的頂面共平面；以及 在所述基板上的所述低壓區形成閘極介電層，其中所述閘極介電層的頂面與所述高壓區的所述閘極氧化層的所述頂面共平面。
  2. 如請求項1所述的半導體裝置的製造方法，其中形成所述閘極氧化層的方法，包括： 在所述基板上形成第一罩幕層； 圖案化所述第一罩幕層，以露出部分所述基板； 對所述部分基板進行局部氧化以形成所述閘極氧化層；以及 移除所述第一罩幕層。
  3. 如請求項2所述的半導體裝置的製造方法，其中形成所述第一罩幕層的方法，包括： 在所述基板上形成二氧化矽層；以及 在所述二氧化矽層上形成氮化矽層。
  4. 如請求項1所述的半導體裝置的製造方法，其中形成所述多個溝槽的方法，包括： 在所述基板以及所述閘極氧化層上形成第二罩幕層； 圖案化所述第二罩幕層，以露出部分所述基板與所述閘極氧化層的邊緣；以及 進行乾蝕刻，以形成所述多個溝槽。
  5. 如請求項1所述的半導體裝置的製造方法，其中在填入所述絕緣材料後，更包括：在填入所述絕緣材料後對所述絕緣材料進行化學機械平坦化製程。
  6. 如請求項1所述的半導體裝置的製造方法，更包括： 分別在所述閘極氧化層的所述頂面上與所述閘極介電層的所述頂面上形成第一金屬閘極層以及第二金屬閘極層。
  7. 如請求項6所述的半導體裝置的製造方法，其中形成所述第一金屬閘極層以及所述第二金屬閘極層的方法，包括： 在所述閘極氧化層與所述閘極介電層的預定位置上形成犧牲閘極層； 在所述基板上形成介電層覆蓋所述犧牲閘極層； 對所述介電層進行第一化學機械平坦化製程，直到露出所述犧牲閘極層； 移除所述犧牲閘極層； 在所述基板上形成金屬層填滿所述介電層內的所述預定位置；以及 對所述金屬層進行第二化學機械平坦化製程，以形成所述第一金屬閘極層以及所述第二金屬閘極層。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12250815B1 (en) * 2024-05-08 2025-03-11 Infineon Technologies LLC Methods of equalizing gate heights in embedded non-volatile memory on HKMG technology

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200532860A (en) * 2004-03-30 2005-10-01 Hynix Semiconductor Inc Method for manufacturing flash memory device
US7348256B2 (en) * 2005-07-25 2008-03-25 Atmel Corporation Methods of forming reduced electric field DMOS using self-aligned trench isolation
US20090273029A1 (en) * 2008-05-02 2009-11-05 William Wei-Yuan Tien High Voltage LDMOS Transistor and Method
US20100006937A1 (en) * 2008-07-09 2010-01-14 Yong Jun Lee Lateral Double Diffused Metal Oxide Semiconductor (LDMOS) Device and Method of Manufacturing LDMOS Device
WO2012035731A1 (ja) * 2010-09-16 2012-03-22 シャープ株式会社 半導体装置の製造方法、および電気機器
US20130234244A1 (en) * 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy Structure for Multiple Gate Dielectric Interface and Methods
US20200144279A1 (en) * 2014-07-07 2020-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage cmos with co-planar upper gate surfaces for embedded non-volatile memory

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6482751B2 (en) * 1999-04-01 2002-11-19 Winbond Electronics Corp. Titanium dioxide layer serving as a mask and its removed method
US6346445B1 (en) * 2000-11-17 2002-02-12 United Microelectronics Corp. Method for fabricating semiconductor devices with dual gate oxides
US20090159966A1 (en) * 2007-12-20 2009-06-25 Chih-Jen Huang High voltage semiconductor device, method of fabricating the same, and method of fabricating the same and a low voltage semiconductor device together on a substrate
US9142566B2 (en) * 2013-09-09 2015-09-22 Freescale Semiconductor, Inc. Method of forming different voltage devices with high-K metal gate
US11145650B2 (en) * 2019-10-18 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate cut dielectric feature and method of forming the same
US11367721B2 (en) * 2020-04-01 2022-06-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure
US11404410B2 (en) * 2020-04-29 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having different voltage regions

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200532860A (en) * 2004-03-30 2005-10-01 Hynix Semiconductor Inc Method for manufacturing flash memory device
US7348256B2 (en) * 2005-07-25 2008-03-25 Atmel Corporation Methods of forming reduced electric field DMOS using self-aligned trench isolation
US20090273029A1 (en) * 2008-05-02 2009-11-05 William Wei-Yuan Tien High Voltage LDMOS Transistor and Method
US20100006937A1 (en) * 2008-07-09 2010-01-14 Yong Jun Lee Lateral Double Diffused Metal Oxide Semiconductor (LDMOS) Device and Method of Manufacturing LDMOS Device
WO2012035731A1 (ja) * 2010-09-16 2012-03-22 シャープ株式会社 半導体装置の製造方法、および電気機器
US20130234244A1 (en) * 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy Structure for Multiple Gate Dielectric Interface and Methods
US20200144279A1 (en) * 2014-07-07 2020-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage cmos with co-planar upper gate surfaces for embedded non-volatile memory

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