TWI870765B

TWI870765B - 新型電路佈局效應之元件製作方法

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Publication number: TWI870765B
Application number: TW112102336A
Authority: TW
Inventors: 黃國棟; 李九龍; 宋大崙; 吳信賢; 江建志; 溫冠柏; 徐晨陽; 簡祥哲; 楊尚樺
Original assignee: 龍華科技大學
Priority date: 2023-01-18
Filing date: 2023-01-18
Publication date: 2025-01-21
Also published as: TW202431134A

Abstract

本發明揭露一種新型電路佈局效應之元件製作方法，步驟包含建構一積體電路形成階段、參數定義階段及電路模組設計階段，本發明包含LOD、OSE、WPE、PSE等四組參數，利用多閘極元件(Multi-finger device)為基礎設計一系統性的LDE(Layout dependence effect) pattern，並針對非對性SA/SB 變化提供一個完整的檢查，以期能大幅的提高元件modeling的精準度。

Description

新型電路佈局效應之元件製作方法

本發明係關於一種半導體元件的製造方法，特別是有關於一種新型電路佈局效應之元件製作方法

Layout dependence effect (LDE)是半導體元件modeling的一組重要參數，讓整體 SPICE model更為精準，遺憾的是目前產業界檢視 LDE 還是都聚焦於電晶體本身的變化量，有兩個嚴重的問題被長期忽略： (1) Model fitting 沒有考慮到 standard cell (如 inverter、NOR、NAND、SRAM、Ring Oscillator、multi-finger device 等等) 的精準度，這將會嚴重影響整體電路的效能，但隨著電晶體尺寸持續微縮，誤差的容忍度縮小造成良率下降，所以 foundry 廠需要更多更精確的 LDE pattern 來校正 standard cell 的誤差；(2) 現今車用、遊戲、生醫、電源、感測器、物聯網等晶片百花齊放且運用更為普及；這些成熟(mature)組件的技術難度不在於追求小線寬的高速/高功率的基礎邏輯元件的性能，而在於超越摩爾定律(More than Moore)的晶片整合，超越摩爾定律近幾年來在世界級半導體元件會議上占有極重要的研究地位，在摩爾定律下，電晶體尺寸的縮小將面臨物理極限的考驗，例如：邏輯元件上同時存在 HV、BCD、eFlash 的整合型效能的晶片，在業界這方面的市場龐大，越來越多的 IC design house 客戶提出合型晶片的需求，這不但使得此整合型晶片的製程難度提高，也使得邏輯元件本身受到額外製程條件的改變而必須做出調整，但是重點是 LDE 並沒有因此被重新檢視，如果不考慮這層因素，整合型晶片的電路將會造成嚴重的後果。

爰此，有鑑於LDE所面臨的上述缺點，Multi-finger TKs 是比較常出現在實際的 standard cell layout 環境，如 NOR、NAND、Ring Oscillator 等等電路，為了充分實現電路等級的元件佈局圖形的效應(LDE)，本發明提出一種多閘極元件(Multi-finger device) 的LDE pattern，此pattern TK 設計包含了非對稱式 SA/SB 的變數在其中，以此為基準點，針對LOD、OSE、WPE、PSE layout 變數做 splits，如此可以大幅的提高元件modeling的精準度。

LDE 運用在一系列電晶體佈局圖形的參數也是積體電路特性從元件等級連接到電路等級的重要橋梁，SPICE model 在進行 post-layout simulation 時會運用 layout parameter extraction (LPE) 以及 circuit netlist 來描述基礎 standard cell 特性。先前專利只有類似layout 佈局改善的報告[中華民國專利證書號：TW I688874 B 積體電路及其布局設計方法] 及[中華民國專利證書號：TW 202009598 A 包括標準單元的積體電路]，並沒有特別針對LDE做明顯的描述和提案，不過先前論文有研究顯示STI 製程會讓 OD 主動區周圍形成一個 Oxide 應力包圍的環境，此應力對 MOSFET 閘極通道是呈現不均勻狀態，並顯著的影響電晶體 Vth、peak gm、Idsat/Idlin。

對於 LOD 而言，會根據左右邊 Gate 到 OD edge 的距離 SA/SB 變化而變化，對於 OSE而言，則是隨著前後左右 STI Oxide space 的變化而變化。LOD 須考慮到閘極通道常長度(L)，其與應力(Stress)的關係模型已被先前研究與討論，例如：Vladimír Stejskal, et al., "LOD Effect: Modeling and Implementation," ON Semiconductor (2016) 、Ke-Wei Su, et al., "A Scaleable Model for STI Mechanical Stress Effect on Layout Dependence of MOS Electrical Characterization," 2003 IEEE Custom Integrated Circuits Conference (CICC), pp.245-248 (2003)及G. Scott, et al., "NMOS Drive Current Reduction Caused by Transistor Layout and Trench，並運用到現存的 SPICE model 中；本發明利用多閘極元件(Multi-finger device)為基礎設計一系統性的LDE pattern，包含LOD、OSE、WPE、PSE，針對非對性SA/SB 變化提供一個完整的檢查，具體描述如下：

本發明提供一種新型電路佈局效應之元件製作方法針對LOD電路模組設計，步驟如下：一積體電路形成階段，包含：一主動區(OD)光罩，形成於一基板，由光罩形成一矩形主動區光罩面積；以及，一多閘極電晶體，由電晶體光罩形成於該主動區(OD)光罩，包含：一閘極(Poly)光罩、複數個假閘極(Dummy Poly)光罩及複數個源極和汲極接觸孔(Source Contact)光罩，其中，該閘極(Poly)光罩與該複數個假閘極(Dummy Poly)光罩分別平行沿著該基板的第一方向且具有沿著與該第一方向正交的第二方向的間距，該複數個源極和汲極接觸孔(Source Contact)光罩分別置於該閘極(Poly)光罩與該複數個假閘極(Dummy Poly)光罩的左右兩側，一閘極接觸孔(Gate Contact)光罩係形成於該閘極(Poly)光罩上；一LOD參數定義階段，包含：一SA參數及一SB參數，其中，該SA參數為該閘極(Poly)光罩左側邊緣到該主動區(OD)光罩左側邊緣的距離，該SB參數為該閘極(Poly)光罩右側邊緣到該主動區(OD)光罩右側邊緣的距離；以及，一LOD電路模組設計階段：將該SA參數與該SB參數進行電路模擬分析。

本發明提供第二種新型電路佈局效應之元件製作方法針對OSE電路模組設計，步驟如下：一積體電路形成階段，包含：一主動區(OD)光罩，形成於一基板，由光罩形成一矩形主動區光罩面積；複數個假主動區(Dummy OD)光罩，形成於一基板，由光罩形成複數個矩形面積，其中，該複數個假主動區(Dummy OD)光罩分別間隔置於該主動區(OD)光罩的第一方向兩側及與該第一方向正交的第二方向兩側，該主動區(OD)光罩與該複數個假主動區(Dummy OD)光罩分別由非光罩所區隔；一多閘極電晶體，由電晶體光罩形成於該主動區(OD)光罩，包含：一閘極(Poly)光罩、複數個假閘極(Dummy Poly)光罩、複數個源極和汲極接觸孔(Source Contact)光罩，其中，該閘極(Poly)光罩與該複數個假閘極(Dummy Poly)光罩分別平行沿著該基板的第一方向且具有沿著與該第一方向正交的第二方向的間距，該複數個源極和汲極接觸孔(Source Contact)光罩分別置於該閘極(Poly)光罩與該複數個假閘極(Dummy Poly)光罩的左右兩側，一閘極接觸孔(Gate Contact)光罩係形成於該閘極(Poly)光罩上；以及，一多假閘極電晶體，由電晶體光罩形成於該假主動區(Dummy OD)光罩，具有複數個假閘極光罩分別平行沿著該基板的第一方向且具有沿著與該第一方向正交的第二方向的間距；一OSE參數定義階段，包含：一OSE_X1參數、一OSE_X2參數、一OSE_Y1參數及一OSE_Y2參數，其中，該OSE_X1參數為該主動區(OD)光罩左側到左側該複數個假主動區(Dummy OD)光罩的距離，該OSE_X2參數為該主動區(OD)光罩右側到右側該複數個假主動區(Dummy OD)光罩的距離，該OSE_Y1參數為該主動區(OD)光罩上緣到上方該複數個假主動區(Dummy OD)光罩的距離，該OSE_Y2參數為該主動區(OD)光罩下緣到下方該複數個假主動區(Dummy OD)光罩的距離；以及，一OSE電路模組設計階段：將該OSE_X1參數、該OSE_X2參數、該OSE_Y1參數與該OSE_Y2參數進行電路模擬分析。

本發明提供第三種新型電路佈局效應之元件製作方法針對PSE電路模組設計，步驟如下：一積體電路形成階段，包含：一主動區(OD)光罩，形成於一基板，由光罩形成一矩形主動區光罩面積；以及，一多閘極電晶體，由電晶體光罩形成於該主動區(OD)光罩，包含：一閘極(Poly)光罩、複數個假閘極(Dummy Poly)光罩及複數個源極和汲極接觸孔(Source Contact)光罩，其中，該閘極(Poly)光罩與該複數個假閘極(Dummy Poly)光罩分別平行沿著該基板的第一方向且具有沿著與該第一方向正交的第二方向的間距，該複數個源極和汲極接觸孔(Source Contact)光罩分別置於該閘極(Poly)光罩與該複數個假閘極(Dummy Poly)光罩的左右兩側，一閘極接觸孔(Gate Contact)光罩係形成於該閘極(Poly)光罩上；一PSE參數定義階段，包含：一PS1參數及一PS2參數，其中，該PS1參數為該閘極(Poly)光罩左側到左側第一根假閘極的距離，該PS2參數為該閘極(Poly)光罩右側到右側第一根假閘極的距離；以及，一PSE電路模組設計階段：將該PS1參數與該PS2參數進行電路模擬分析。

本發明提供第四種新型電路佈局效應之元件製作方法針對WPE電路模組設計，步驟如下：一積體電路形成階段，包含：一主動區(OD)光罩，形成於一基板，由光罩形成一矩形主動區光罩面積；一多閘極電晶體，由電晶體光罩形成於該主動區(OD)光罩，包含：一閘極(Poly)光罩、複數個假閘極(Dummy Poly)光罩及複數個源極和汲極接觸孔(Source Contact)光罩，其中，該閘極(Poly)光罩與該複數個假閘極(Dummy Poly)光罩分別平行沿著該基板的第一方向且具有沿著與該第一方向正交的第二方向的間距，該複數個源極和汲極接觸孔(Source Contact)光罩分別置於該閘極(Poly)光罩與該複數個假閘極(Dummy Poly)光罩的左右兩側，一閘極接觸孔(Gate Contact)光罩係形成於該閘極(Poly)光罩上；以及，一電晶體阱(Well)光罩，形成於一基板，由光罩形成且大於並圍繞著該矩形主動區光罩面積；一WPE參數定義階段，包含：一WPE_X1參數、WPE_X2參數、WPE_Y1參數及一WPE_Y2參數，其中，該WPE_X1參數為該主動區(OD)光罩左側到左側電晶體阱(Well)光罩的距離，該WPE_X2參數為該主動區(OD)光罩右側到右側電晶體阱(Well)光罩的距離，該WPE_Y1參數為該主動區(OD)光罩上緣到上方電晶體阱(Well)光罩的距離，該WPE_Y2參數為該主動區(OD)光罩下緣到下方電晶體阱(Well)光罩的距離；以及，一WPE電路模組設計階段：將該WPE_X1參數、該WPE_X2參數、該WPE_Y1參數及該WPE_Y2參數進行電路模擬分析。

具體地，本發明中該基板為矽覆絕緣基板、玻璃、石英、鑽石、塑膠或其他單層絕緣基板。

進一步地，本發明中該基板可為矽、鍺或III─V族晶圓基板。

更進一步地，本發明中該基板為鍺覆絕緣或III＿V族覆絕緣基板。

再者，本發明中該基板更包含一基底及一埋入氧化層，該埋入氧化層係形成該基底上，該埋入氧化層與基底之間形成一主動區。

具體地，本發明所述之該埋入氧化層為一內部阻絕層，該埋入氧化層之材質係選自由二氧化矽、氮化矽、氧氮氧(ONO)、空氣腔（Air Gap）、具有不同摻雜雜質濃度之金屬矽化物及金屬所組成之群組中的一種。

進一步地，該基底係選自由第四族或III-V族半導體材料所組成的單層及多層之群組中的一種。

具體地，該閘極(Poly)光罩所形成之一閘極，該閘極包含一金屬矽化物層及一多晶矽層，該金屬矽化物層係於該多晶矽層上。

更進一步地，該閘極(Poly)光罩所形成之一閘極，該閘極可為單層或多層之金屬且該基板更包含一埋入閘極氧化層，該埋入閘極氧化層介於該閘極與該基底間。

具體而言，該複數個假閘極(Dummy Poly)光罩數目可為1至32個，該主動區(OD)光罩寬度隨著該複數個假閘極(Dummy Poly)光罩數目的增加而增長且該閘極接觸孔(Gate Contact)光罩位置可以是獨立連接任意一根閘極(Poly)。

承上所述，藉由本發明之新型電路佈局效應之元件製作方法可達成下述功效： (1)減少 standard cell 的誤差，提高電晶體良率 (2)降低整合型晶片的製程的難度

為使所屬技術領域中具通常知識者，能瞭解本發明之內容並可據以實現本發明之內容，以下茲以適當實施例配合圖示加以說明，基於本發明內容所為之等效置換、修改皆包含於本發明之權利範圍，此外聲明，本發明全文所使用之「一」或「一個」量詞，係為表達本發明範圍的通常意義，於本發明中應被解讀為包含一個或至少包含一個，且單一的概念亦包含複數的情況，除非本發明中明顯意指其他涵義。

本發明第一個實施例為針對LOD電路模組設計製造方法，請參考圖1，圖1係為習知多閘極MOSFET光罩佈局之示意圖，本發明提供一種新型電路佈局效應之元件製作方法針對LOD電路模組設計，請參考圖7，圖7為本發明新型電路佈局效應之元件製作方法步驟示意圖，步驟如下： (1) 一積體電路形成階段S10，包含：一主動區(OD)光罩101，形成於一基板001，由光罩形成一矩形主動區光罩面積；以及，一多閘極電晶體，由電晶體光罩形成於該主動區(OD)光罩101，包含：一閘極(Poly)光罩100、複數個假閘極(Dummy Poly)光罩104及複數個源極和汲極接觸孔(Source Contact)光罩102，其中，該閘極(Poly)光罩100與該複數個假閘極(Dummy Poly)光罩104分別平行沿著該基板001的第一方向且具有沿著與該第一方向正交的第二方向的間距，該複數個源極和汲極接觸孔(Source Contact)光罩102分別置於該閘極(Poly)光罩100與該複數個假閘極(Dummy Poly)光罩104的左右兩側，一閘極接觸孔(Gate Contact)光罩103係形成於該閘極(Poly)光罩100上； (2) 一LOD參數定義階段S20，請參考圖2，圖2係為本發明利用多閘極MOSFET設計的LOD(Length Of Diffusion)光罩佈局之示意圖；該LOD參數定義階段包含：一SA 200參數及一SB 201參數，其中，該SA 200參數為該閘極(Poly)光罩100左側邊緣到該主動區(OD)光罩101左側邊緣的距離，該SB 201參數為該閘極(Poly)光罩100右側邊緣到該主動區(OD)光罩101右側邊緣的距離；以及， (3) 一LOD電路模組設計階段S30：將該SA 200參數與該SB 201參數進行電路模擬分析。

本發明第二個實施例為針對OSE電路模組設計製造方法，請參考圖1及圖3，圖1係為習知多閘極MOSFET光罩佈局之示意圖，圖3為本發明利用多閘極MOSFET設計的OSE(OD Space Effect)光罩佈局之示意圖，本發明提供一種新型電路佈局效應之元件製作方法針對OSE電路模組設計，請參考圖7，圖7為本發明新型電路佈局效應之元件製作方法步驟示意圖，步驟如下： (1) 一積體電路形成階段S10，包含：一主動區(OD)光罩101，形成於一基板001，由光罩形成一矩形主動區光罩面積；複數個假主動區(Dummy OD)光罩301，形成於一基板001，由光罩形成複數個矩形面積，其中，該複數個假主動區(Dummy OD)光罩301分別間隔置於該主動區(OD)光罩101的第一方向兩側及與該第一方向正交的第二方向兩側，該主動區(OD)光罩101與該複數個假主動區(Dummy OD)光罩301分別由非光罩所區隔；一多閘極電晶體，由電晶體光罩形成於該主動區(OD)光罩101，包含：一閘極(Poly)光罩100、複數個假閘極(Dummy Poly)光罩104及複數個源極和汲極接觸孔(Source Contact)光罩102，其中，該閘極(Poly)光罩100與該複數個假閘極(Dummy Poly)光罩104分別平行沿著該基板001的第一方向且具有沿著與該第一方向正交的第二方向的間距，該複數個源極和汲極接觸孔(Source Contact)光罩102分別置於該閘極(Poly)光罩100與該複數個假閘極(Dummy Poly)光罩104的左右兩側，一閘極接觸孔(Gate Contact)光罩103係形成於該閘極(Poly)光罩100上；以及，一多假閘極電晶體，由電晶體光罩形成於該假主動區(Dummy OD)光罩301，具有複數個假閘極光罩300分別平行沿著該基板001的第一方向且具有沿著與該第一方向正交的第二方向的間距； (2) 一OSE參數定義階段S20，包含：一OSE_X1 302參數、一OSE_X2 303參數、一OSE_Y1 304參數及一OSE_Y2 305參數，其中，該OSE_X1 302參數為該主動區(OD)光罩101左側到左側該複數個假主動區(Dummy OD)光罩301的距離，該OSE_X2 303參數為該主動區(OD)光罩101右側到右側該複數個假主動區(Dummy OD)光罩301的距離，該OSE_Y1 304參數為該主動區(OD)光罩101上緣到上方該複數個假主動區(Dummy OD)光罩301的距離，該OSE_Y2 305參數為該主動區(OD)光罩101下緣到下方該複數個假主動區(Dummy OD)光罩301的距離；以及， (3) 一OSE電路模組設計階段S30：將該OSE_X1 302參數、該OSE_X2 303參數、該OSE_Y1 304參數與該OSE_Y2 305參數進行電路模擬分析。

本發明第三個實施例為針對PSE電路模組設計製造方法，請參考圖1，圖1係為習知多閘極MOSFET光罩佈局之示意圖，本發明提供一種新型電路佈局效應之元件製作方法針對PSE電路模組設計，請參考圖7，圖7為本發明新型電路佈局效應之元件製作方法步驟示意圖，步驟如下： (1) 一積體電路形成階段S10，包含：一主動區(OD)光罩101，形成於一基板001，由光罩形成一矩形主動區光罩面積；以及，一多閘極電晶體，由電晶體光罩形成於該主動區(OD)光罩101，包含：一閘極(Poly)光罩100、複數個假閘極(Dummy Poly)光罩104及複數個源極和汲極接觸孔(Source Contact)光罩102，其中，該閘極(Poly)光罩100與該複數個假閘極(Dummy Poly)光罩104分別平行沿著該基板001的第一方向且具有沿著與該第一方向正交的第二方向的間距，該複數個源極和汲極接觸孔(Source Contact)光罩102分別置於該閘極(Poly)光罩100與該複數個假閘極(Dummy Poly)光罩104的左右兩側，一閘極接觸孔(Gate Contact)光罩103係形成於該閘極(Poly)光罩100上； (2) 一PSE參數定義階段S20，請參考圖4，圖4係為本發明利用多閘極MOSFET設計的PSE(Poly Space Effect)光罩佈局之示意圖；該PSE參數定義階段包含：一PS1 400參數及一PS2 401參數，其中，該PS1 400參數為該閘極(Poly)光罩100左側到左側第一根假閘極的距離，該PS2 401參數為該閘極(Poly)光罩100右側到右側第一根假閘極的距離；以及， (3) 一PSE電路模組設計階段S30：將該PS1 400參數與該PS2 401參數進行電路模擬分析。

本發明第四個實施例為針對WPE電路模組設計製造方法，請參考圖1及圖5，圖1係為習知多閘極MOSFET光罩佈局之示意圖，圖5為本發明利用多閘極MOSFET設計的WPE(Well Proximity Effect)光罩佈局之示意圖；本發明提供一種新型電路佈局效應之元件製作方法針對WPE電路模組設計，請參考圖7，圖7為本發明新型電路佈局效應之元件製作方法步驟示意圖，步驟如下： (1) 一積體電路形成階段S10，包含：一主動區(OD)光罩101，形成於一基板001，由光罩形成一矩形主動區光罩面積；一多閘極電晶體，由電晶體光罩形成於該主動區(OD)光罩101，包含：一閘極(Poly)光罩100、複數個假閘極(Dummy Poly)光罩104及複數個源極和汲極接觸孔(Source Contact)光罩102，其中，該閘極(Poly)光罩100與該複數個假閘極(Dummy Poly)光罩104分別平行沿著該基板001的第一方向且具有沿著與該第一方向正交的第二方向的間距，該複數個源極和汲極接觸孔(Source Contact)光罩102分別置於該閘極(Poly)光罩100與該複數個假閘極(Dummy Poly)光罩104的左右兩側，一閘極接觸孔(Gate Contact)光罩103係形成於該閘極(Poly)光罩100上；以及，一電晶體阱(Well)光罩500，形成於一基板001，由光罩形成且大於並圍繞著該矩形主動區光罩面積； (2) 一WPE參數定義階段S20，包含：一WPE_X1 501參數、WPE_X2 502參數、WPE_Y1 503參數及一WPE_Y2 504參數，其中，該WPE_X1 501參數為該主動區(OD)光罩101左側到左側電晶體阱(Well)光罩500的距離，該WPE_X2 502參數為該主動區(OD)光罩101右側到右側電晶體阱(Well)光罩500的距離，該WPE_Y1 503參數為該主動區(OD)光罩101上緣到上方電晶體阱(Well)光罩500的距離，該WPE_Y2 504參數為該主動區(OD)光罩101下緣到下方電晶體阱(Well)光罩500的距離，該電晶體阱(Well)光罩500為一光罩定義的光阻圖案，目的是開口打入阱區離子佈植(well implant)；以及， (3) 一WPE電路模組設計階段S30：將該WPE_X1 501參數、該WPE_X2 502參數、該WPE_Y1 503參數及該WPE_Y2 504參數進行電路模擬分析。

請參考圖6，圖6係為本發明之多晶矽閘極MOSFET基板之側視圖，本發明所述之第一~第四實施例，該基板001可為(1) 矽覆絕緣基板(2) 玻璃、石英、鑽石、塑膠或其他單層絕緣基板(3) 矽、鍺或III─V族晶圓基板(4)鍺覆絕緣或III＿V族覆絕緣基板。

更進一步地，本發明所述之第一~第四實施例中，該基板001更包含一基底600及一埋入氧化層601，該埋入氧化層601係形成該基底600上，該埋入氧化層601係形成該基底600上，該埋入氧化層601與基底600之間形成一主動區；具體而言地，該埋入氧化層601為一內部阻絕層，該埋入氧化層601之材質係選自由二氧化矽、氮化矽、氧氮氧(ONO)、空氣腔（Air Gap）、具有不同摻雜雜質濃度之金屬矽化物及金屬所組成之群組中的一種；該基底600係選自由第四族或III-V族半導體材料所組成的單層及多層之群組中的一種。

具體地，本發明所述之第一~第四實施例中，該閘極(Poly)光罩100所形成之一閘極603，該閘極603具有一金屬矽化物層及一多晶矽層，該金屬矽化物層係於該多晶矽層上，該閘極603亦可為單層或多層之金屬；該基板001更包含一埋入閘極氧化層602，該埋入閘極氧化層602介於該閘極603與該基底600間。

再者，本發明所述之第一~第四實施例，該複數個假閘極(Dummy Poly)光罩104數目可為1至32個，該主動區(OD)光罩101寬度隨著該複數個假閘極(Dummy Poly)光罩104數目的增加而增長；且該閘極接觸孔(Gate Contact)光罩103位置可以是獨立連接任意一根閘極(Poly)；多晶矽閘極MOSFET之埋入氧化層601，與基底600之間形成一主動區，主動區寬度隨著閘極603數目的增加而增長。

綜上所述，本發明利用多閘極元件(Multi-finger device)為基礎設計一系統性的LDE pattern，包含LOD、OSE、WPE、PSE，針對非對性SA/SB 變化提供一個完整的檢查，以期能大幅提高元件modeling的精準度。

上述揭示的實施例，僅為例示性說明本發明之原理、特點及其功效，並非用以限制本發明之權利範圍，任何所屬領域或熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施形態進行修飾與改變，任何運用本發明所揭示內容而完成之等效改變及修飾，均仍應為下述之申請專利範圍所包含。

001 基板 100 閘極(Poly)光罩 101 主動區(OD)光罩 102 源極和汲極接觸孔(Source Contact)光罩 103 閘極接觸孔(Gate Contact)光罩 104 假閘極(Dummy Poly)光罩 200 SA 201 SB 300 假閘極光罩 301 假主動區(Dummy OD)光罩 302 OSE_X1 303 OSE_X2 304 OSE_Y1 305 OSE_Y2 400 PS1 401 PS2 500 電晶體阱(Well)光罩 501 WPE_X1 502 WPE_X2 503 WPE_Y1 504 WPE_Y2 600 基底 601 埋入氧化層 602 埋入閘極氧化層 603 閘極 S10 積體電路形成階段 S20 參數定義階段(LOD/OSE/PSE/WPE) S30 電路模組設計階段(LOD/OSE/PSE/WPE)

圖1為習知多閘極MOSFET光罩佈局之示意圖圖2為本發明利用多閘極MOSFET設計的LOD(Length Of Diffusion)光罩佈局之示意圖圖3為本發明利用多閘極MOSFET設計的OSE(OD Space Effect)光罩佈局之示意圖圖4為本發明利用多閘極MOSFET設計的PSE(Poly Space Effect)光罩佈局之示意圖圖5為本發明利用多閘極MOSFET設計的WPE(Well Proximity Effect)光罩佈局之示意圖圖6為本發明之多晶矽閘極MOSFET基板之側視圖圖7為本發明新型電路佈局效應之元件製作方法步驟示意圖

001 基板 100 閘極(Poly)光罩 101 主動區(OD)光罩 102 源極和汲極接觸孔(Source Contact)光罩 103 閘極接觸孔(Gate Contact)光罩 104 假閘極(Dummy Poly)光罩

Claims

一種新型電路佈局效應之元件製作方法，步驟如下：一積體電路形成階段，包含：一主動區(OD)光罩，形成於一基板，由光罩形成一矩形主動區光罩面積；以及，一多閘極電晶體，由電晶體光罩形成於該主動區(OD)光罩，包含：一閘極(Poly)光罩、複數個假閘極(Dummy Poly)光罩及複數個源極和汲極接觸孔(Source Contact)光罩，其中，該閘極(Poly)光罩與該複數個假閘極(Dummy Poly)光罩分別平行沿著該基板的第一方向且具有沿著與該第一方向正交的第二方向的間距，該複數個源極和汲極接觸孔(Source Contact)光罩分別置於該閘極(Poly)光罩與該複數個假閘極(Dummy Poly)光罩的左右兩側，一閘極接觸孔(Gate Contact)光罩係形成於該閘極(Poly)光罩上，其中，該複數個假閘極(Dummy Poly)光罩數目可為1至32個，該主動區(OD)光罩寬度隨著該複數個假閘極(Dummy Poly)光罩數目的增加而增長，該閘極接觸孔(Gate Contact)光罩位置可以是獨立連接任意一根閘極(Poly)光罩；一LOD參數定義階段，包含：一SA參數及一SB參數，其中，該SA參數為該閘極(Poly)光罩左側邊緣到該主動區(OD)光罩左側邊緣的距離，該SB參數為該閘極(Poly)光罩右側邊緣到該主動區(OD)光罩右側邊緣的距離；以及，一LOD電路模組設計階段：將該SA參數與該SB參數進行電路模擬分析。
一種新型電路佈局效應之元件製作方法，步驟如下：一積體電路形成階段，包含：一主動區(OD)光罩，形成於一基板，由光罩形成一矩形主動區光罩面積；複數個假主動區(Dummy OD)光罩，形成於一基板，由光罩形成複數個矩形面積，其中，該複數個假主動區(Dummy OD)光罩分別間隔置於該主動區(OD)光罩的第一方向兩側及與該第一方向正交的第二方向兩側，該主動區(OD)光罩與該複數個假主動區(Dummy OD)光罩分別由非光罩所區隔；一多閘極電晶體，由電晶體光罩形成於該主動區(OD)光罩，包含：一閘極(Poly)光罩、複數個假閘極(Dummy Poly)光罩及複數個源極和汲極接觸孔(Source Contact)光罩，其中，該閘極(Poly)光罩與該複數個假閘極(Dummy Poly)光罩分別平行沿著該基板的第一方向且具有沿著與該第一方向正交的第二方向的間距，該複數個源極和汲極接觸孔(Source Contact)光罩分別置於該閘極(Poly)光罩與該複數個假閘極(Dummy Poly)光罩的左右兩側，一閘極接觸孔(Gate Contact)光罩係形成於該閘極(Poly)光罩上，其中，該複數個假閘極(Dummy Poly)光罩數目可為1至32個，該主動區(OD)光罩寬度隨著該複數個假閘極(Dummy Poly)光罩數目的增加而增長，該閘極接觸孔(Gate Contact)光罩位置可以是獨立連接任意一根閘極(Poly)光罩；以及，一多假閘極電晶體，由電晶體光罩形成於該假主動區(Dummy OD)光罩，具有複數個假閘極分別平行沿著該基板的第一方向且具有沿著與該第一方向正交的第二方向的間距；一OSE參數定義階段，包含：一OSE_X1參數、一OSE_X2參數、一OSE_Y1參數及一OSE_Y2參數，其中，該OSE_X1參數為該主動區(OD)光罩左側到左側該複數個假主動區(Dummy OD)光罩的距離，該OSE_X2參數為該主動區(OD)光罩右側到右側該複數個假主動區(Dummy OD)光罩的距離，該OSE_Y1參數為該主動區(OD)光罩上緣到上方該複數個假主動區(Dummy OD)光罩的距離，該OSE_Y2參數為該主動區(OD)光罩下緣到下方該複數個假主動區(Dummy OD)光罩的距離；以及，一OSE電路模組設計階段：將該OSE_X1參數、該OSE_X2參數、該OSE_Y1參數與該OSE_Y2參數進行電路模擬分析。
一種新型電路佈局效應之元件製作方法，步驟如下：一積體電路形成階段，包含：一主動區(OD)光罩，形成於一基板，由光罩形成一矩形主動區光罩面積；以及，一多閘極電晶體，由電晶體光罩形成於該主動區(OD)光罩，包含：一閘極(Poly)光罩、複數個假閘極(Dummy Poly)光罩及複數個源極和汲極接觸孔(Source Contact)光罩，其中，該閘極(Poly)光罩與該複數個假閘極(Dummy Poly)光罩分別平行沿著該基板的第一方向且具有沿著與該第一方向正交的第二方向的間距，該複數個源極和汲極接觸孔(Source Contact)光罩分別置於該閘極(Poly)光罩與該複數個假閘極(Dummy Poly)光罩的左右兩側，一閘極接觸孔(Gate Contact)光罩係形成於該閘極(Poly)光罩上，其中，該複數個假閘極(Dummy Poly)光罩數目可為1至32個，該主動區(OD)光罩寬度隨著該複數個假閘極(Dummy Poly)光罩數目的增加而增長，該閘極接觸孔(Gate Contact)光罩位置可以是獨立連接任意一根閘極(Poly)光罩；一PSE參數定義階段，包含：一PS1參數及一PS2參數，其中，該PS1參數為該閘極(Poly)光罩左側到左側第一根假閘極的距離，該PS2參數為該閘極(Poly)光罩右側到右側第一根假閘極的距離；以及，一PSE電路模組設計階段：將該PS1參數與該PS2參數進行電路模擬分析。
一種新型電路佈局效應之元件製作方法，步驟如下：一積體電路形成階段，包含：一主動區(OD)光罩，形成於一基板，由光罩形成一矩形主動區光罩面積；一多閘極電晶體，由電晶體光罩形成於該主動區(OD)光罩，包含：一閘極(Poly)光罩、複數個假閘極(Dummy Poly)光罩及複數個源極和汲極接觸孔(Source Contact)光罩，其中，該閘極(Poly)光罩與該複數個假閘極(Dummy Poly)光罩分別平行沿著該基板的第一方向且具有沿著與該第一方向正交的第二方向的間距，該複數個源極和汲極接觸孔(Source Contact)光罩分別置於該閘極(Poly)光罩與該複數個假閘極(Dummy Poly)光罩的左右兩側，一閘極接觸孔(Gate Contact)光罩係形成於該閘極(Poly)光罩上，其中，該複數個假閘極(Dummy Poly)光罩數目可為1至32個，該主動區(OD)光罩寬度隨著該複數個假閘極(Dummy Poly)光罩數目的增加而增長，該閘極接觸孔(Gate Contact)光罩位置可以是獨立連接任意一根閘極(Poly)光罩；以及，一電晶體阱(Well)光罩，形成於一基板，由光罩形成且大於並圍繞著該矩形主動區光罩面積；一WPE參數定義階段，包含：一WPE_X1參數、WPE_X2參數、WPE_Y1參數及一WPE_Y2參數，其中，該WPE_X1參數為該主動區(OD)光罩左側到左側電晶體阱(Well)光罩的距離，該WPE_X2參數為該主動區(OD)光罩右側到右側電晶體阱(Well)光罩的距離，該WPE_Y1參數為該主動區(OD)光罩上緣到上方電晶體阱(Well)光罩的距離，該WPE_Y2參數為該主動區(OD)光罩下緣到下方電晶體阱(Well)光罩的距離；以及，一WPE電路模組設計階段：將該WPE_X1參數、該WPE_X2參數、該WPE_Y1參數及該WPE_Y2參數進行電路模擬分析。
如請求項1至4所述之新型電路佈局效應之元件製作方法，其中，該基板為玻璃、石英、鑽石、塑膠、矽、鍺、III－V族晶圓基板、矽覆絕緣基板、鍺覆絕緣或III＿V族覆絕緣基板或其他單層絕緣基板。
如請求項1至4所述之新型電路佈局效應之元件製作方法，其中，該基板更包含一基底及一埋入氧化層，該埋入氧化層係形成該基底上，該埋入氧化層與基底之間形成一主動區。
如請求項1至4所述之新型電路佈局效應之元件製作方法，其中，該埋入氧化層之材質係選自由二氧化矽、氮化矽、氧氮氧(ONO)、空氣腔(Air Gap)、具有不同摻雜雜質濃度之金屬矽化物及金屬所組成之群組中的一種；該基底係選自由第四族或III-V族半導體材料所組成的單層及多層之群組中的一種。
如請求項1至4所述之新型電路佈局效應之元件製作方法，其中，該閘極(Poly)光罩所形成之一閘極，該閘極可為單層或多層之金屬。
如請求項1至4所述之新型電路佈局效應之元件製作方法，其中，該閘極(Poly)光罩所形成之一閘極，該閘極包含：一金屬矽化物層及一多晶矽層，該金屬矽化物層係形成於該多晶矽層上。