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TWI887551B - 半導體結構及其製作方法 - Google Patents

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TWI887551B
TWI887551B TW111124203A TW111124203A TWI887551B TW I887551 B TWI887551 B TW I887551B TW 111124203 A TW111124203 A TW 111124203A TW 111124203 A TW111124203 A TW 111124203A TW I887551 B TWI887551 B TW I887551B
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standard
standard cell
semiconductor structure
standard unit
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陳建宏
陳瑞瑤
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聯華電子股份有限公司
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Abstract

本發明提供一種半導體結構，包含   一第一標準單元以及一第二標準單元位於一基底上，其中第一標準單元與第二標準單元之間包含有一寬廣區，多個鰭狀結構以及多個閘極G組成多個電晶體，分別位於第一標準單元與第二標準單元之內，多個單擴散阻斷(Single Diffusion Break ，SDB)，位於第一標準單元與第二標準單元之內，多個第一虛置凹槽，位於寬廣區內，以及多個第二虛置凹槽，位於寬廣區內，其中部分第二虛置凹槽與第一虛置凹槽重疊。

Description

半導體結構及其製作方法
本發明涉及半導體積體電路布局，特別涉及一種由具有不同尺寸之不同標準單元所組成的積體電路布局。
隨著效能提升及多種應用需求，積體電路(IC)的設計日趨複雜，動輒包含數十萬甚至上百萬個邏輯閘。為了設計上的方便，業界會將積體電路(IC)中常常使用到的特定功能先利用邏輯閘設計好，並且將它們製作成標準單元(Standard cell)，例如反及閘(NAND)、反或閘(NOR)、D型正反器(D-Flip-Flop)、鎖存器(latch)、輸入輸出單元(I/O)、放大器(OP Amp)、類比數位轉換器(ADC)、數位類比轉換器(DAC)等，並經過製程驗證確定可量產製造後，將標準單元庫(Standard cell library)授權給晶片設計者使用，利用例如電路模擬(logic Simulator)、邏輯電路合成(Logic Synthesizer)、自動佈局與繞線(Automatic Placer & Router)等電腦輔助設計(computer-aided design，CAD)工具將這些標準單元排列組合出需要的電路功能，藉此可在短時間內就正確建構出複雜龐大的積體電路系統。
為了提供較大的設計彈性及獲得理想的效能，標準單元庫(Standard cell library)通常會包含不同功率的標準單元供給晶片設計者混合使用。目前採用 的方式是將不同尺寸的標準單元分別組成不同電路區塊(routing block)，然後再用金屬繞線完成電路區塊之間的電連接。然而，這不僅限制了混合使用的設計彈性，也由於繞線長度增加而提高了功率損耗。相較於此，若將不同單元高度的標準單元混合組合於同一區塊，較容易產生閒置布局區域，造成空間浪費，且產生之布局會具有較低的圖案規律性，提高了製造的困難度。
本發明提供一種半導體結構，包含一第一標準單元以及一第二標準單元位於一基底上，其中第一標準單元與第二標準單元之間包含有一寬廣區，多個鰭狀結構以及多個閘極組成多個電晶體，分別位於第一標準單元與第二標準單元之內，多個單擴散阻斷(Single Diffusion Break，SDB)，位於第一標準單元與第二標準單元之內，多個第一虛置凹槽，位於寬廣區內，以及多個第二虛置凹槽，位於寬廣區內，其中部分第二虛置凹槽與第一虛置凹槽重疊。
本發明另提供一種半導體結構的製作方法，包含形成多個鰭狀結構於一基底上，進行一第一鰭狀切割步驟，以定義出一第一標準單元的一範圍以及一第二標準單元的一範圍，並且於第一標準單元與第二標準單元之間定義出一寬廣區，進行一第二鰭狀切割步驟，移除部分第一標準單元與第二標準單元內的鰭狀結構，並且於間隙區內形成多個第一虛置凹槽，形成多個單擴散阻斷(Single Diffusion Break，SDB)於第一標準單元與第二標準單元之內，並且形成多個第二虛置凹槽於寬廣區內，其中部分第二虛置凹槽與第一虛置凹槽重疊。
本發明的特徵在於，將具有不同尺寸的標準單元(例如分別為高效能標準單元與低耗能標準單元)混合形成於同一區塊，接著在不同的標準單元之間 所產生的寬廣區內形成多個第一虛置凹槽。除此之外，在形成單擴散阻斷(Single Diffusion Break，SDB)時也一併形成尺寸較小的第二虛置圖案，第一虛置凹槽與第二虛置凹槽形成於寬廣區內，有利於提高鰭狀結構切割(fin cut)步驟與單擴散阻斷形成步驟的精準性，且有效利用因不同單元高度的標準單元拼接而產生的寬廣區的空間。
10:第一標準單元
20:第二標準單元
22:第一虛置凹槽
24:凹槽
26:第二虛置凹槽
CT:接觸結構
D1:深度
D2:深度
DG:虛置閘極
F:鰭狀結構
G:閘極
IR:寬廣區
R:觀察區域
R1:移除區域
R2:移除區域
S:基底
SDB:單擴散阻斷
第1圖繪示為根據本發明一實施例之積體電路布局的平面示意圖。
第2圖繪示在進行一第一次鰭狀結構切割步驟之後，一標準單元與一第二標準單元拼接的上視示意圖。
第3圖繪示在進行一第二次鰭狀結構切割步驟之後，第一標準單元與第二標準單元拼接的上視示意圖。
第4圖繪示沿著第3圖的剖面線A-A’所得的剖面結構示意圖。
第5圖繪示在形成一單擴散阻斷的凹槽之後，第一標準單元與第二標準單元拼接的上視示意圖。
第6圖繪示出寬廣區IR的局部放大示意圖。
第7圖繪示沿著第6圖中剖面線B-B’所得的剖面圖。
第8圖繪示在形成閘極、虛置閘極以及接觸結構之後，第一標準單元與第二標準單元拼接的上視示意圖。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構 成內容及所欲達成之功效。
為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。
如第1圖所示，第1圖繪示為根據本發明一實施例之積體電路布局的平面示意圖。積體電路的布局中包含有至少兩種不同尺寸的標準單元例如包含第一標準單元10與第二標準單元20。其中本實施例中，第一標準單元10與第二標準單元20的尺寸不同，舉例來說，第一標準單元10可以為一高效標準單元，其單元高度(cell height)H1較大且包含的元件數量也較多，故其效能較高，第二標準單元則例如為一節能標準單元，其單元高度H2較小且包含的元件數量也較少，故其消耗的電力也較低。除了兩者的尺寸不同之外，內部所形成的元件數量(例如電晶體的數量、鰭狀結構的數量)或是尺寸(例如閘極介電層的厚度)均有可能不同。本發明並不限定於標準單元的具體尺寸與數量，凡是積體電路的布局中包含有至少兩種不同尺寸的標準單元，或是兩個標準單元內包含不同的鰭狀結構數量、不同的電晶體數量等，均可屬於本發明的涵蓋範圍。
上述第一標準單元10與第二標準單元20位於同一區塊相互拼接，然後兩者之間可以藉由金屬繞線14相互連接，如此一來可以減少金屬繞線14的長度。然而由於第一標準單元10與第二標準單元20的尺寸不同，例如單元高度(cell height)H不同，導致第一標準單元10與第二標準單元20拼接時產生寬廣區((iso region)，例如為第1圖中的寬廣區IR。上述寬廣區IR之內沒有元件形成，因此寬 廣區IR會產生面積的浪費。
本發明的目的之一，在於有效利用上述寬廣區IR，具體而言將虛置凹槽形成在在寬廣區IR內。如上所述，寬廣區IR屬於一沒有元件形成的區域，因此與相鄰的標準單元內的元件密度差異較大，為了使標準單元內的元件形成過程中不受到密度變化的影響，需要形成虛置凹槽，而本發明將虛置凹槽形成於寬廣區IR內，可以提高元件形成的精準度，也可以有效利用寬廣區IR而減少空間的浪費。
第2圖繪示在進行一第一次鰭狀結構切割步驟之後，一標準單元與一第二標準單元拼接的上視示意圖。第2圖的範圍例如可對應第1圖所標示的觀察區域R再旋轉90度所示。如第2圖所示，首先提供一基底S，形成多個鰭狀結構F於基底S上，接著進行一第一次鰭狀結構切割(fin cut)步驟，其中第一次鰭狀結構切割步驟例如為一蝕刻步驟，利用光阻或遮罩層覆蓋住一部份區域，而移除被曝露的另一部分的鰭狀結構F，移除的範圍如第2圖所示，將第一次鰭狀結構切割步驟所移除的區域定義為移除區域R1。在第一次鰭狀結構切割步驟之後，初步定義出第一標準單元10的位置與第二標準單元20的位置，其中第一標準單元10與第二標準單元20相鄰，兩者之間還包含有寬廣區IR。寬廣區IR內原先形成有鰭狀結構，但已經在上述第一次鰭狀結構切割被移除，因此寬廣區IR沒有包含其他元件。另外，本實施例中，第一次鰭狀結構切割步驟包含一第一曝光步驟，其中第一曝光步驟的曝光極值(Critical Dimension，CD)約在2400奈米~3600奈米之間，但本發明不限於此。
第3圖繪示在進行一第二次鰭狀結構切割步驟之後，第一標準單元與 第二標準單元拼接的上視示意圖。如第3圖所示，進行第二次鰭狀結構切割(fin cut)步驟，以類似上述的蝕刻方式，將一部份的鰭狀結構再次蝕刻。第二次鰭狀結構切割步驟所移除的範圍如第3圖的移除區域R2所示。值得注意的是，第2圖所示的第一次鰭狀結構切割步驟目的是定義出各標準單元的位置，因此其切割範圍與曝光極值較大(如上所述約在2400奈米~3600奈米)。而第3圖所示的第二次的鰭狀結構切割步驟所移除的目標是各標準單元內的部分鰭狀結構F，對應的切割範圍較小，其曝光極值也較小。本實施例中第二次鰭狀結構切割步驟包含一第二曝光步驟，且第二曝光步驟的曝光極值(CD)約在240奈米~360奈米之間，但本發明不限於此。
如上所述，由於第二次鰭狀結構切割步驟的移除範圍更為精細，提高精確度，在進行第二次鰭狀結構切割步驟同時，除了移除各標準單元內的部分鰭狀結構F之外，也同時在寬廣區IR內形成多個第一虛置凹槽22，其中第一虛置凹槽22的形成目的是防止標準單元與寬廣區IR之間的密度差異較大導致曝光不均勻，進而影響第二次鰭狀結構切割步驟的精確性。也就是說，在第二次鰭狀結構切割步驟時，移除部分的鰭狀結構F，並同時形成第一虛置凹槽22，如此有助於提高第二次鰭狀結構切割步驟的精確性。值得注意的是，第一虛置凹槽22也可以屬於第二次鰭狀結構切割步驟的移除區域R2的一部份，換句話說，第二次鰭狀結構切割步驟進行時，移除部分鰭狀結構F與第一虛置凹槽22同時進行。
第4圖繪示沿著第3圖的剖面線A-A’所得的剖面結構示意圖。由於在第二次鰭狀結構切割步驟進行時同時形成多個第一虛置凹槽22，因此從剖面圖來看，寬廣區IR內會產生多個下凹的第一虛置凹槽22。每個第一虛置凹槽22的 深度可以定義為D1。
第5圖繪示在形成一單擴散阻斷的凹槽之後，第一標準單元與第二標準單元拼接的上視示意圖。接下來，如第5圖所示，在第一標準單元10以及第二標準單元20內分別形成多個單擴散阻斷(Single Diffusion Break)SDB，單擴散阻斷SDB的結構是在後續預定形成的虛置閘極正下方先形成凹槽24並且填入絕緣層，使得虛置閘極產生類似淺溝隔離(STI)的效用，但其尺寸卻比一般的淺溝隔離更小，因此有利於減少標準單元的面積。為了要形成單擴散阻斷SDB，需要在第一標準單元10以及第二標準單元20內分別形成多個凹槽24，這些凹槽24位於後續預定形成的虛置閘極的正下方，並且與其他閘極平行排列。值得注意的是，由於有一部分的凹槽24位於標準單元(第一標準單元10或第二標準單元20)與寬廣區IR的交界，因此形成單擴散阻斷SDB時(也就是形成凹槽24時)，也需要一併在寬廣區IR內形成多個第二虛置凹槽26，以避免標準單元與寬廣區IR之間的密度差異較大導致曝光不均勻，進而影響單擴散阻斷SDB的精確性。值得注意的是，由於單擴散阻斷SDB的尺寸遠比上述第二次鰭狀結構切割步驟的移除區域R2小，所以相應的第二虛置凹槽26也比第一虛置凹槽22小。舉例來說，在本實施例中形成單擴散阻斷SDB的步驟(也就是形成凹槽24時)包含有一第三曝光步驟，其中第三曝光步驟的曝光極值(CD)約在24奈米~36奈米之間，但不限於此。值得注意的是，位於第一標準單元10以及第二標準單元20內的凹槽24與位於寬廣區IR內的第二虛置凹槽26係同時形成。
如第6圖以及第7圖所示，第6圖繪示出寬廣區IR的局部放大示意圖，第7圖繪示沿著第6圖中剖面線B-B’所得的剖面圖。如上所述，第一虛置凹槽22與第二虛置凹槽26都位於寬廣區IR內，且第二虛置凹槽26的尺寸小於第一虛置 凹槽22的尺寸。例如在本實施例中，若第一虛置凹槽22的面積定義為A，而第二虛置凹槽26的面積定義為B，本實施例較佳滿足A/B>50的條件，但本發明不限於此。本實施例中，由於第一虛置凹槽22與第二虛置凹槽26重疊，因此從剖面圖來看，第一虛置凹槽22具有一第一深度D1，而且有一部分的第二虛置凹槽26形成在第一虛置凹槽22的底部，也就是說第一虛置凹槽22與第二虛置凹槽26的重疊部分具有一第二深度D2，其中深度D2大於深度D1。換句話說，第一虛置凹槽22與第二虛置凹槽26的重疊部分具有更深的深度。
第8圖繪示在形成閘極、虛置閘極以及接觸結構之後，第一標準單元與第二標準單元拼接的上視示意圖。如第8圖所示，在凹槽24內填入絕緣材料(例如氧化矽)而形成多個單擴散阻斷SDB，並且在第一標準單元10以及第二標準單元20內分別形成多個閘極G與虛置閘極DG。閘極G的數量與尺寸根據第一標準單元10與第二標準單元20的種類(例如高效標準單元與節能標準單元)而改變，例如在第一標準單元10內，閘極G跨越更多的鰭狀結構以達到更佳的效能。另外，虛置閘極DG被形成且覆蓋於單擴散阻斷SDB(凹槽24)的正上方，虛置閘極DG具有阻斷元件的功效(類似於淺溝隔離)，閘極G與虛置閘極DG均跨越過多個鰭狀結構F以組合成多個電晶體，虛置閘極DG與閘極G平行排列。另外在閘極G或是虛置閘極DG旁還形成有源/汲極區域或是接觸結構，本實施例中以條狀的接觸結構CT為例，但本發明不限於此。上述形成閘極、虛置閘極與接觸結構的方法屬於本領域的習知技術，在此不多加贅述。
綜合以上說明書與圖式，本發明提供一種半導體結構，包含一第一標準單元10以及一第二標準單元20位於一基底S上，其中第一標準單元10與第二標準單元20之間包含有一寬廣區IR，多個鰭狀結構F以及多個閘極G組成多個電 晶體，分別位於第一標準單元10與第二標準單元20之內，多個單擴散阻斷(Single Diffusion Break)SDB，位於第一標準單元10與第二標準單元20之內，多個第一虛置凹槽22，位於寬廣區IR內，以及多個第二虛置凹槽26，位於寬廣區IR內，其中部分第二虛置凹槽26與第一虛置凹槽22重疊。
在本發明的一些實施例中，其中寬廣區IR內，第一虛置凹槽22具有一第一深度D1，第一虛置凹槽22與第二虛置凹槽26重疊的部份具有一第二深度，其中第二深度大於第一深度。
在本發明的一些實施例中，其中第一虛置凹槽的面積定義為A，第二虛置凹槽的面積定義為B，其中A/B>50。
在本發明的一些實施例中，其中第一標準單元10為一高效標準單元，第二標準單元20為一節能標準單元。
在本發明的一些實施例中，其中第一標準單元10的一面積A大於第二標準單元一面積。
在本發明的一些實施例中，其中第一標準單元10內的鰭狀結構F的數量大於第二標準單元20內的鰭狀結構F的數量。
在本發明的一些實施例中，其中閘極G中包含有一部分虛置閘極DG，其中虛置閘極DG與單擴散阻斷SDB重疊且沿著同一方向排列。
在本發明的一些實施例中，其中寬廣區IR內不包含有鰭狀結構F、閘極G以及單擴散阻斷SDB。
本發明另提供一種半導體結構的製作方法，包含形成多個鰭狀結構F於一基底S上，進行一第一鰭狀切割步驟，以定義出一第一標準單元10的一範圍以及一第二標準單元20的一範圍，並且於第一標準單元10與第二標準單元之間20定義出一寬廣區IR，進行一第二鰭狀切割步驟，移除部分第一標準單元10與第二標準單元20內的鰭狀結構F，並且於間隙區IR內形成多個第一虛置凹槽22，形成多個單擴散阻斷SDB於第一標準單元10與第二標準單元20之內，並且形成多個第二虛置凹槽26於寬廣區IR內，其中部分第二虛置凹槽26與第一虛置凹槽22重疊。
在本發明的一些實施例中，其中寬廣區IR內，第一虛置凹槽22具有一第一深度D1，第一虛置凹槽22與第二虛置凹槽26重疊的部份具有一第二深度D2，其中第二深度D2大於第一深度。
在本發明的一些實施例中，其中第一虛置凹槽22的面積定義為A，第二虛置凹槽26的面積定義為B，其中A/B>50。
在本發明的一些實施例中，其中第一標準單元10為一高效標準單元，第二標準單元20為一節能標準單元。
在本發明的一些實施例中，其中第一標準單元10的一面積大於第二標準單元20一面積。
在本發明的一些實施例中，其中第一標準單元10內的鰭狀結構F的數量大於第二標準單元內20的鰭狀結構F的數量。
在本發明的一些實施例中，其中更包含形成多個閘極G於第一標準單元10以及一第二標準單元20的範圍內。
在本發明的一些實施例中，其中閘極G中包含有一部分虛置閘極DG，其中虛置閘極DG與單擴散阻斷SDB重疊且沿著同一方向排列。
在本發明的一些實施例中，其中各單擴散阻斷SDB與各第二虛置凹槽26同時被形成。
在本發明的一些實施例中，其中進行第一鰭狀切割步驟包含進行一第一曝光步驟，且第一曝光步驟的一曝光極值(CD)約在2400奈米~3600奈米之間。
在本發明的一些實施例中，其中進行第二鰭狀切割步驟包含進行一第二曝光步驟，且第二曝光步驟的一曝光極值(CD)約在240奈米~360奈米之間。
在本發明的一些實施例中，其中形成單擴散阻斷SDB包含進行一第三曝光步驟，且第三曝光步驟的一曝光極值(CD)約在24奈米~36奈米之間。
本發明的特徵在於，將具有不同尺寸的標準單元(例如分別為高效能 標準單元與低耗能標準單元)混合形成於同一區塊，接著在不同的標準單元之間所產生的寬廣區內形成多個第一虛置凹槽。除此之外，在形成單擴散阻斷(Single Diffusion Break，SDB)時也一併形成尺寸較小的第二虛置圖案，第一虛置凹槽與第二虛置凹槽形成於寬廣區內，有利於提高鰭狀結構切割(fin cut)步驟與單擴散阻斷形成步驟的精準性，且有效利用因不同單元高度的標準單元拼接而產生的寬廣區的空間。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:第一標準單元 20:第二標準單元 22:第一虛置凹槽 26:第二虛置凹槽 CT:接觸結構 DG:虛置閘極 F:鰭狀結構 G:閘極 IR:寬廣區 R:觀察區域 S:基底 SDB:單擴散阻斷

Claims (19)

  1. 一種半導體結構，包含: 一第一標準單元以及一第二標準單元位於一基底上，其中該第一標準單元與該第二標準單元之間包含有一寬廣區； 多個鰭狀結構以及多個閘極組成多個電晶體，分別位於該第一標準單元與該第二標準單元之內； 多個單擴散阻斷(Single Diffusion Break ，SDB)，位於該第一標準單元與該第二標準單元之內，其中該寬廣區內不包含有該鰭狀結構、該閘極以及該單擴散阻斷； 多個第一虛置凹槽，位於該寬廣區內；以及 多個第二虛置凹槽，位於該寬廣區內，其中部分該第二虛置凹槽與該第一虛置凹槽重疊。
  2. 如申請專利範圍第1項所述的半導體結構，其中該寬廣區內，該第一虛置凹槽具有一第一深度，該第一虛置凹槽與該第二虛置凹槽重疊的部份具有一第二深度，其中該第二深度大於該第一深度。
  3. 如申請專利範圍第1項所述的半導體結構，其中該第一虛置凹槽的面積定義為A，該第二虛置凹槽的面積定義為B，其中A/B＞50。
  4. 如申請專利範圍第1項所述的半導體結構，其中該第一標準單元為一高效標準單元，該第二標準單元為一節能標準單元。
  5. 如申請專利範圍第4項所述的半導體結構，其中該第一標準單元的一面積大於該第二標準單元一面積。
  6. 如申請專利範圍第4項所述的半導體結構，其中該第一標準單元內的該鰭狀結構的數量大於該第二標準單元內的該鰭狀結構的數量。
  7. 如申請專利範圍第1項所述的半導體結構，其中該閘極中包含有一部分虛置閘極，其中該虛置閘極與該單擴散阻斷重疊且沿著同一方向排列。
  8. 一種半導體結構的製作方法，包含: 形成多個鰭狀結構於一基底上； 進行一第一鰭狀切割步驟，以定義出一第一標準單元的一範圍以及一第二標準單元的一範圍，並且於該第一標準單元與該第二標準單元之間定義出一寬廣區； 進行一第二鰭狀切割步驟，移除部分該第一標準單元與該第二標準單元內的該鰭狀結構，並且於該寬廣區內形成多個第一虛置凹槽； 形成多個單擴散阻斷(Single Diffusion Break ，SDB)於該第一標準單元與該第二標準單元之內，並且形成多個第二虛置凹槽於該寬廣區內，其中部分該第二虛置凹槽與該第一虛置凹槽重疊，其中該寬廣區內不包含有該鰭狀結構、該閘極以及該單擴散阻斷。
  9. 如申請專利範圍第8項所述的半導體結構的製作方法，其中該寬廣區內，該第一虛置凹槽具有一第一深度，該第一虛置凹槽與該第二虛置凹槽重疊的部份具有一第二深度，其中該第二深度大於該第一深度。
  10. 如申請專利範圍第8項所述的半導體結構的製作方法，其中該第一虛置凹槽的面積定義為A，該第二虛置凹槽的面積定義為B，其中A/B＞50。
  11. 如申請專利範圍第8項所述的半導體結構的製作方法，其中該第一標準單元為一高效標準單元，該第二標準單元為一節能標準單元。
  12. 如申請專利範圍第11項所述的半導體結構的製作方法，其中該第一標準單元的一面積大於該第二標準單元一面積。
  13. 如申請專利範圍第11項所述的半導體結構的製作方法，其中該第一標準單元內的該鰭狀結構的數量大於該第二標準單元內的該鰭狀結構的數量。
  14. 如申請專利範圍第8項所述的半導體結構的製作方法，其中更包含形成多個閘極於該第一標準單元以及一第二標準單元的該範圍內。
  15. 如申請專利範圍第14項所述的半導體結構的製作方法，其中該閘極中包含有一部分虛置閘極，其中該虛置閘極與該單擴散阻斷重疊且沿著同一方向排列。
  16. 如申請專利範圍第8項所述的半導體結構的製作方法，其中各該單擴散阻斷與各該第二虛置凹槽同時被形成。
  17. 如申請專利範圍第8項所述的半導體結構的製作方法，其中進行該第一鰭狀切割步驟包含進行一第一曝光步驟，且該第一曝光步驟的一曝光極值(CD)約在2400奈米~3600奈米之間。
  18. 如申請專利範圍第8項所述的半導體結構的製作方法，其中進行該第二鰭狀切割步驟包含進行一第二曝光步驟，且該第二曝光步驟的一曝光極值(CD)約在240奈米~360奈米之間。
  19. 如申請專利範圍第8項所述的半導體結構的製作方法，其中形成該單擴散阻斷包含進行一第三曝光步驟，且該第三曝光步驟的一曝光極值(CD)約在24奈米~36奈米之間。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110875191A (zh) * 2019-11-28 2020-03-10 上海华力集成电路制造有限公司 鳍式晶体管的制造方法
TW202017018A (zh) * 2018-10-18 2020-05-01 聯華電子股份有限公司 半導體裝置及其形成方法
US20200349314A1 (en) * 2018-01-15 2020-11-05 Samsung Electronics Co., Ltd. Semiconductor device
US20210319165A1 (en) * 2020-04-09 2021-10-14 Tokyo Electron Limited Method for automated standard cell design

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014072226A (ja) 2012-09-27 2014-04-21 Tokyo Electron Ltd パターン形成方法
US9779960B2 (en) 2015-06-01 2017-10-03 Globalfoundries Inc. Hybrid fin cutting processes for FinFET semiconductor devices
US9570454B2 (en) * 2015-06-25 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure with emedded EFS3 and FinFET device
US9831272B2 (en) * 2016-03-31 2017-11-28 Qualcomm Incorporated Metal oxide semiconductor cell device architecture with mixed diffusion break isolation trenches

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200349314A1 (en) * 2018-01-15 2020-11-05 Samsung Electronics Co., Ltd. Semiconductor device
TW202017018A (zh) * 2018-10-18 2020-05-01 聯華電子股份有限公司 半導體裝置及其形成方法
CN110875191A (zh) * 2019-11-28 2020-03-10 上海华力集成电路制造有限公司 鳍式晶体管的制造方法
US20210319165A1 (en) * 2020-04-09 2021-10-14 Tokyo Electron Limited Method for automated standard cell design

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