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TWI870110B - 靜電放電保護電路 - Google Patents

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TWI870110B
TWI870110B TW112144579A TW112144579A TWI870110B TW I870110 B TWI870110 B TW I870110B TW 112144579 A TW112144579 A TW 112144579A TW 112144579 A TW112144579 A TW 112144579A TW I870110 B TWI870110 B TW I870110B
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control transistor
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白景堯
陳宇宏
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立積電子股份有限公司
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Priority to US18/398,178 priority patent/US20250169194A1/en
Priority to KR1020240163250A priority patent/KR20250072892A/ko
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Abstract

本發明提供一種靜電放電保護電路，包括主電晶體、電阻元件以及控制電路。第一電壓端耦接至主電晶體的第二端與電阻元件的第一端。第二電壓端耦接至主電晶體的第一端。控制電路耦接於電阻元件的第二端與主電晶體的控制端之間。在靜電放電事件發生時，控制電路的寄生電容的電容值與電阻元件的電阻值的乘積大於靜電放電事件的持續時間，且控制電路導通主電晶體以使靜電放電電流流經主電晶體。

Description

靜電放電保護電路
本發明是有關於一種積體電路，且特別是有關於一種靜電放電(Electrostatic Discharge，ESD)保護電路。
過度電性應力(Electrical Overstress，EOS)毀損積體電路的諸多因素包括靜電放電(Electrostatic Discharge，ESD)。ESD可能會永久性地損毀積體電路內的半導體元件，進而影響積體電路的功能(甚至無法正常工作)。如何避免ESD損毀積體電路，是本領域的諸多技術課題之一。
本發明提供一種靜電放電保護電路，以避免靜電放電(Electrostatic Discharge，ESD)損毀積體電路。
在本發明的一實施例中，上述的靜電放電保護電路耦接於第一電壓端與第二電壓端之間。靜電放電保護電路包括主電晶體、第一電阻元件以及控制電路。主電晶體的第一端耦接於第二電 壓端。主電晶體的第二端耦接於第一電壓端。第一電阻元件的第一端耦接於第一電壓端。控制電路的第一端耦接於第一電壓端。控制電路的第二端耦接於第二電壓端。控制電路的輸入端耦接至第一電阻元件的第二端。控制電路的輸出端耦接至主電晶體的控制端。控制電路包括第一控制電晶體以及第二控制電晶體。第一控制電晶體的第一端耦接於控制電路的第一端。第一控制電晶體的控制端耦接於控制電路的輸入端。第二控制電晶體的第一端耦接於控制電路的第二端。第二控制電晶體的第二端耦接於第一控制電晶體的第二端。第二控制電晶體的控制端耦接於控制電路的輸入端。在靜電放電事件發生時，第二控制電晶體的寄生電容的電容值與第一電阻元件的電阻值的乘積大於靜電放電事件的持續時間，且控制電路用以導通主電晶體，以使靜電放電電流流經主電晶體。
基於上述，本發明諸實施例所述第二控制電晶體的寄生電容的電容值與第一電阻元件的電阻值的乘積大於靜電放電事件的持續時間，因此寄生電容與第一電阻元件可以作為靜電放電偵測器。在靜電放電事件發生時，寄生電容與第一電阻元件可以觸發控制電路去導通主電晶體，以使靜電放電電流流經主電晶體。因此，上述靜電放電保護電路可以避免ESD損毀積體電路。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、200、300、400、500、600、700、800:靜電放電(ESD)保護電路
210、310、410、510、610、710、810、910:控制電路
620、720、820、920:下拉電路
A6、A7、A8、A9:輸入端
B11、B21、B31、B41、B51、B61、B71、B81、B91:主電晶體
C11:電容
Cgs、Cgd:寄生電容
M11、M12:電晶體
M21、M22、M31、M32、M41、M42、M45、M46、M51、M52、M61、M62、M71、M72、M81、M82、M85、M86、M91、M92、M93、M94:控制電晶體
N9:節點
PAD11、PAD12、PAD21、PAD22、PAD31、PAD32、PAD41、PAD42、PAD51、PAD52、PAD61、PAD62、PAD71、PAD72、PAD81、PAD82、PAD91、PAD92:電壓端
R11:電阻
R21、R31、R41、R51、R52、R61、R71、R81、R91、R92:電阻元件
圖1是依照一實施例所繪示的靜電放電(ESD)保護電路的電路方塊(circuit block)示意圖。
圖2是依照本發明的一實施例的一種ESD保護電路的電路方塊示意圖。
圖3是依照本發明的另一實施例的一種ESD保護電路的電路方塊示意圖。
圖4是依照本發明的又一實施例的一種ESD保護電路的電路方塊示意圖。
圖5是依照本發明的再一實施例的一種ESD保護電路的電路方塊示意圖。
圖6是依照本發明的更一實施例的一種ESD保護電路的電路方塊示意圖。
圖7是依照本發明的另一實施例的一種ESD保護電路的電路方塊示意圖。
圖8是依照本發明的又一實施例的一種ESD保護電路800的電路方塊示意圖。
圖9繪示依照本發明的一實施例的下拉電路的電路示意圖。
在本案說明書全文(包括申請專利範圍)中所使用的「耦接(或連接)」一詞可指任何直接或間接的連接手段。舉例而言， 若文中描述第一裝置耦接(或連接)於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。本案說明書全文(包括申請專利範圍)中提及的「第一」、「第二」等用語是用以命名元件(element)的名稱，或區別不同實施例或範圍，而並非用來限制元件數量的上限或下限，亦非用來限制元件的次序。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
圖1是依照一實施例所繪示的靜電放電(Electrostatic Discharge，ESD)保護電路100的電路方塊(circuit block)示意圖。靜電放電保護電路100可以被配置在積體電路中。圖1所示ESD保護電路100耦接於電壓端PAD11與電壓端PAD12之間。電壓端PAD11與PAD12可以是焊墊(bonding pad)或是其他類型連接墊。在一些應用例中，電壓端PAD11被用於傳輸系統電壓(例如VDD)，而電壓端PAD12被用於傳輸參考電壓(例如VSS)。在另一些應用例中，電壓端PAD11被用於傳輸積體電路的輸入/輸出資料(或輸入/輸出訊號)。
圖1所示ESD保護電路100包括電阻R11、電容C11、電晶體M11、電晶體M12以及主電晶體B11。電壓端PAD12耦接於電容C11的第一端、電晶體M12的第一端(例如源極)與主電晶體B11的第一端(例如源極)。電壓端PAD11耦接於電阻R11 的第一端、電晶體M11的第一端(例如源極)與主電晶體B11的第二端(例如汲極)。電阻R11的第二端與電容C11的第二端耦接至電晶體M11的控制端(例如閘極)與電晶體M12的控制端(例如閘極)。電晶體M11的第二端(例如汲極)與電晶體M12的第二端(例如汲極)耦接至主電晶體B11的控制端(例如閘極)。
在積體電路的正常工作模式中，電阻R11與電容C11可以提供高邏輯電壓給電晶體M11與M12的控制端，進而使電晶體M12為導通(turn on)且電晶體M11與主電晶體B11為截止(turn off)。因此，ESD保護電路100不會影響積體電路的正常操作。在ESD事件(以正脈衝為例)發生於電壓端PAD11時，電阻R11與電容C11可以提供低電壓給電晶體M11與M12的控制端，進而使電晶體M12為截止且電晶體M11與主電晶體B11為導通。此時，主電晶體B11可以將電壓端PAD11的ESD電流傳輸至電壓端PAD12。因此，ESD保護電路100可以避免ESD損毀積體電路。一般而言，電容C11佔據積體電路的大量面積。
圖2是依照本發明的一實施例的一種ESD保護電路200的電路方塊示意圖。ESD保護電路200可以被配置在積體電路中。ESD保護電路200耦接於電壓端PAD21與電壓端PAD22之間。電壓端PAD21與PAD22可以是焊墊或是其他類型連接墊。在一些應用例中，電壓端PAD21被用於傳輸系統電壓(例如VDD)，而電壓端PAD22被用於傳輸參考電壓(例如VSS)。在另一些應用例中，電壓端PAD21被用於傳輸積體電路的輸入/輸出資料(或輸入 /輸出訊號)。
圖2所示ESD保護電路200包括電阻元件R21、控制電路210以及主電晶體B21。圖2所示主電晶體B21例如為N型電晶體，也就是N通道金氧半(N-channel Metal-Oxide-Semiconductor，NMOS)電晶體，然而在其他實施例中不限於此。電阻元件R21例如是實際電阻，或者也可以是等效為電阻的其他元件，例如是主動元件或電感，其中主動元件例如是金屬氧化物半導體(Metal-Oxide-Semiconductor，MOS)(可以是N通道型或P通道型)電晶體、場效電晶體(field-effect transistor，FET)、雙極性電晶體(bipolar transistor，BJT)、異質接面雙載子電晶體(heterojunction bipolar transistor，HBT)或二極體。電壓端PAD22耦接至控制電路210的第二端與主電晶體B21的第一端(例如源極)。電壓端PAD21耦接至電阻元件R21的第一端、控制電路210的第一端與主電晶體B21的第二端(例如汲極)。控制電路210的輸入端耦接至電阻元件R21的第二端。控制電路210的輸出端耦接至主電晶體B21的控制端(例如閘極)。在ESD事件發生時，控制電路210可以導通主電晶體B21，以使ESD電流流經主電晶體B21。在本實施例中，ESD事件以正脈衝為例，ESD電流例如是自電壓端PAD21流經主電晶體B21，而被導至電壓端PAD22。在其他實施例中，例如是ESD事件以負脈衝為例，ESD電流也有可能是自電壓端PAD22流經主電晶體B21，而被導至電壓端PAD21。
在圖2所示實施例中，控制電路210包括控制電晶體M21 以及控制電晶體M22。圖2所示控制電晶體M21例如為P型電晶體，也就是P通道金氧半(P-channel Metal-Oxide-Semiconductor，PMOS)電晶體，控制電晶體M22例如為N型電晶體，也就是N通道金氧半電晶體，然而在其他實施例中不限於此。主電晶體B21、控制電晶體M21以及控制電晶體M22的尺寸可以依照實際設計來決定。舉例來說，在一些應用例中，主電晶體B21的尺寸大於控制電晶體M22的尺寸。控制電晶體M21的第一端(例如源極)耦接於控制電路210的所述第一端。控制電晶體M21的控制端(例如閘極)耦接於控制電路210的所述輸入端。控制電晶體M22的第一端(例如源極)耦接於控制電路210的所述第二端。控制電晶體M22的第二端(例如汲極)耦接於控制電晶體M21的第二端(例如汲極)。控制電晶體M22的控制端(例如閘極)耦接於控制電路210的所述輸入端。控制電晶體M22與M21的第二端耦接至控制電路210的所述輸出端。
在積體電路的正常工作模式中，電阻元件R21可以提供高邏輯電壓給控制電晶體M22與M21的控制端，進而使控制電晶體M22為導通且控制電晶體M21與主電晶體B21為截止。因此，ESD保護電路200不會影響積體電路的正常操作。在ESD事件(以正脈衝為例)發生於電壓端PAD21時，控制電晶體M22的寄生電容Cgs(閘極-源極間的有效電容)的電容值與電阻元件R21的電阻值的乘積大於ESD事件的持續時間，電阻元件R21與控制電晶體M22的寄生電容Cgs可以提供低電壓給控制電晶體M22與 M21的控制端，進而使控制電晶體M22為截止且控制電晶體M21與主電晶體B21為導通(控制電路210的輸出端的電位為高電位)。此時，主電晶體B21可以將電壓端PAD21的ESD電流傳輸至電壓端PAD22。因此，ESD保護電路200可以避免ESD損毀積體電路。相較於圖1所示實施例，電容C11可以被省略以節省積體電路的面積。此外，電阻元件R21的電阻值可為在ESD事件發生時電阻元件R21的等效電阻值。
圖3是依照本發明的另一實施例的一種ESD保護電路300的電路方塊示意圖。圖3所示電壓端PAD31、電壓端PAD32與ESD保護電路300可以參照圖2所示電壓端PAD21、電壓端PAD22與ESD保護電路200的相關說明並且加以類推。圖3所示ESD保護電路300包括電阻元件R31、控制電路310以及主電晶體B31。圖3所示主電晶體B31例如為P型電晶體，也就是P通道金氧半電晶體，然而在其他實施例中不限於此。圖3所示電阻元件R31、控制電路310以及主電晶體B31可以參照圖2所示電阻元件R21、控制電路210以及主電晶體B21的相關說明並且加以類推。在ESD事件發生時，控制電路310可以導通主電晶體B31，以使ESD電流流經主電晶體B31。在本實施例中，ESD事件以正脈衝為例，ESD電流例如是自電壓端PAD31流經主電晶體B31，而被導至電壓端PAD32。在其他實施例中，例如是ESD事件以負脈衝為例，ESD電流也有可能是自電壓端PAD32流經主電晶體B31，而被導至電壓端PAD31。
在圖3所示實施例中，控制電路310包括控制電晶體M31以及控制電晶體M32。圖3所示控制電晶體M32例如為P型電晶體，也就是P通道金氧半電晶體，控制電晶體M31例如為N型電晶體，也就是N通道金氧半電晶體，然而在其他實施例中不限於此。主電晶體B31、控制電晶體M32以及控制電晶體M31的尺寸可以依照實際設計來決定。舉例來說，在一些應用例中，主電晶體B31的尺寸大於控制電晶體M32的尺寸。控制電晶體M31的第一端(例如汲極)耦接於控制電路310的所述第一端。控制電晶體M31的控制端(例如閘極)耦接於控制電路310的所述輸入端。控制電晶體M32的第一端(例如汲極)耦接於控制電路310的所述第二端。控制電晶體M32的第二端(例如源極)耦接於控制電晶體M31的第二端(例如源極)。控制電晶體M32的控制端(例如閘極)耦接於控制電路310的所述輸入端。控制電晶體M32與M31的第二端耦接至控制電路310的所述輸出端。
在積體電路的正常工作模式中，電阻元件R31可以提供高邏輯電壓給控制電晶體M31與M32的控制端，進而使控制電晶體M31為導通且控制電晶體M32與主電晶體B31為截止。因此，ESD保護電路300不會影響積體電路的正常操作。在ESD事件(以正脈衝為例)發生於電壓端PAD31時，控制電晶體M32的寄生電容Cgd(閘極-汲極間的有效電容)的電容值與電阻元件R31的電阻值的乘積大於ESD事件的持續時間，電阻元件R31與控制電晶體M32的寄生電容Cgd可以提供低電壓給控制電晶體M31 與M32的控制端，進而使控制電晶體M31為截止且控制電晶體M32與主電晶體B31為導通(控制電路310的輸出端的電位為低電位)。此時，主電晶體B31可以將電壓端PAD31的ESD電流傳輸至電壓端PAD32。因此，ESD保護電路300可以避免ESD損毀積體電路，也可省略使用電容C11，可節省積體電路的面積。此外，電阻元件R31的電阻值可為在ESD事件發生時電阻元件R31的等效電阻值。
圖4是依照本發明的又一實施例的一種ESD保護電路400的電路方塊示意圖。圖4所示電壓端PAD41、電壓端PAD42與ESD保護電路400可以參照圖2所示電壓端PAD21、電壓端PAD22與ESD保護電路200的相關說明並且加以類推。圖4所示ESD保護電路400包括電阻元件R41、控制電路410以及主電晶體B41。圖4所示電阻元件R41、控制電路410以及主電晶體B41可以參照圖2所示電阻元件R21、控制電路210以及主電晶體B21的相關說明並且加以類推。在ESD事件發生時，控制電路410可以導通主電晶體B41，以使ESD電流流經主電晶體B41。在本實施例中，ESD事件以正脈衝為例，ESD電流例如是自電壓端PAD41流經主電晶體B41，而被導至電壓端PAD42。在其他實施例中，例如是ESD事件以負脈衝為例，ESD電流也有可能是自電壓端PAD42流經主電晶體B41，而被導至電壓端PAD41。
在圖4所示實施例中，控制電路410包括控制電晶體M41、控制電晶體M42、控制電晶體M45以及控制電晶體M46。圖4所 示主電晶體B41例如為P型電晶體，也就是P通道金氧半電晶體，控制電晶體M41及M45例如為P型電晶體，也就是P通道金氧半電晶體，控制電晶體M42及M46例如為N型電晶體，也就是N通道金氧半電晶體，然而在其他實施例中不限於此。主電晶體B41、控制電晶體M41、控制電晶體M42、控制電晶體M45以及控制電晶體M46的尺寸可以依照實際設計來決定。舉例來說，在一些應用例中，主電晶體B41的尺寸大於控制電晶體M45的尺寸。控制電晶體M41的第一端(例如源極)與控制電晶體M45的第一端(例如源極)耦接於控制電路410的所述第一端。控制電晶體M41的控制端(例如閘極)與控制電晶體M42的控制端(例如閘極)耦接於控制電路410的所述輸入端。控制電晶體M42的第一端(例如源極)與控制電晶體M46的第一端(例如源極)耦接至控制電路410的所述第二端。控制電晶體M42的第二端(例如汲極)與控制電晶體M41的第二端(例如汲極)耦接至控制電晶體M46的控制端(例如閘極)與控制電晶體M45的控制端(例如閘極)。控制電晶體M45與M46的第二端耦接至控制電路410的所述輸出端。
在積體電路的正常工作模式中，電阻元件R41可以提供高邏輯電壓給控制電晶體M42與M41的控制端，進而使控制電晶體M42、M45為導通且控制電晶體M41、控制電晶體M46與主電晶體B41為截止。因此，ESD保護電路400不會影響積體電路的正常操作。在ESD事件(以正脈衝為例)發生於電壓端PAD41時， 控制電晶體M42的寄生電容Cgs(閘極-源極間的有效電容)的電容值與電阻元件R41的電阻值的乘積大於ESD事件的持續時間，電阻元件R41與控制電晶體M42的寄生電容Cgs可以提供低電壓給控制電晶體M42與M41的控制端，進而使控制電晶體M42、M45為截止且控制電晶體M41、控制電晶體M46與主電晶體B41為導通(控制電晶體M41與M42的第二端的電位為高電位，使得控制電路410的輸出端的電位為低電位)。此時，主電晶體B41可以將電壓端PAD41的ESD電流傳輸至電壓端PAD42。因此，ESD保護電路400可以避免ESD損毀積體電路，也可省略使用電容C11，可節省積體電路的面積。此外，電阻元件R41的電阻值可為在ESD事件發生時電阻元件R41的等效電阻值。
圖5是依照本發明的再一實施例的一種ESD保護電路500的電路方塊示意圖。圖5所示電壓端PAD51、電壓端PAD52與ESD保護電路500可以參照圖2所示電壓端PAD21、電壓端PAD22與ESD保護電路200的相關說明並且加以類推。圖5所示ESD保護電路500包括電阻元件R51、控制電路510以及主電晶體B51。控制電路510包括控制電晶體M51以及控制電晶體M52。圖5所示電阻元件R51、控制電路510、控制電晶體M51、控制電晶體M52、以及主電晶體B51可以參照圖2所示電阻元件R21、控制電路210、控制電晶體M21、控制電晶體M22、以及主電晶體B21的相關說明並且加以類推，故不再贅述。在ESD事件發生時，控制電路510可以導通主電晶體B51，以使ESD電流流經主電晶 體B51。在本實施例中，ESD事件以正脈衝為例，ESD電流例如是自電壓端PAD51流經主電晶體B51，而被導至電壓端PAD52。在其他實施例中，例如是ESD事件以負脈衝為例，ESD電流也有可能是自電壓端PAD52流經主電晶體B51，而被導至電壓端PAD51。
不同於圖2所示實施例之處在於，圖5所示ESD保護電路500更包括電阻元件R52。電阻元件R52的第一端耦接於主電晶體B51的控制端。電阻元件R52的第二端耦接至電壓端PAD52。在正常工作模式下，在積體電路的初始化階段，來自電壓端PAD51的系統電壓逐漸上升，但可能未達到控制電晶體M52的導通電壓，因此無法導通控制電晶體M52，進而使控制電路510的輸出端的電位為高電位，在此情況下容易誤導通主電晶體B51(對應參考圖2實施例，在正常工作模式下，控制電路210的輸出端須為低電位才能使主電晶體B21為截止)；而加入電阻元件R52可使控制電路510的輸出端在正常工作模式下維持在低電位，進而可以防止主電晶體B51誤導通。其中，電阻元件R52的電阻值可以依照實際設計來設定。舉例來說，在一些應用例中，電阻元件R52的電阻值大於等於10KΩ，且小於等於10MΩ，在一較佳實施例中，電阻元件R52小於等於5MΩ。進一步而言，在ESD事件發生時，電阻元件R52的電阻值若小於10KΩ，則控制電路510的輸出端的電位將可能為零，而無法使主電晶體B51導通(對應參考圖2實施例，在ESD事件發生時，控制電路210的輸出端須為高電位 才能使主電晶體B21為導通)。而在正常工作模式下，電阻元件R52的電阻值若大於10MΩ，則控制電路510的輸出端可能為浮接，即，電阻元件R52無法作用。基於對圖5所示電阻元件R52的相關說明，電阻元件R52可以被類推而被配置在圖1、圖2、圖3、圖4、圖6、圖7、圖8或圖9所示ESD保護電路中。
圖6是依照本發明的更一實施例的一種ESD保護電路600的電路方塊示意圖。圖6所示電壓端PAD61、電壓端PAD62與ESD保護電路600可以參照圖2所示電壓端PAD21、電壓端PAD22與ESD保護電路200的相關說明並且加以類推。圖6所示ESD保護電路600包括電阻元件R61、控制電路610以及主電晶體B61。控制電路610包括控制電晶體M61以及控制電晶體M62。圖6所示電阻元件R61、控制電路610、控制電晶體M61、控制電晶體M62、以及主電晶體B61可以參照圖2所示電阻元件R21、控制電路210、控制電晶體M21、控制電晶體M22、以及主電晶體B21的相關說明並且加以類推，故不再贅述。在ESD事件發生時，控制電路610可以導通主電晶體B61，以使ESD電流流經主電晶體B61。在本實施例中，ESD事件以正脈衝為例，ESD電流例如是自電壓端PAD61流經主電晶體B61，而被導至電壓端PAD62。在其他實施例中，例如是ESD事件以負脈衝為例，ESD電流也有可能是自電壓端PAD62流經主電晶體B61，而被導至電壓端PAD61。
不同於圖2所示實施例之處在於，圖6所示ESD保護電 路600更包括下拉電路620。下拉電路620耦接於控制電路610的輸入端A6、電壓端PAD61以及電壓端PAD62之間。亦即，下拉電路620耦接於電阻元件R61的第一端與第二端之間。在ESD事件發生時，下拉電路620可以將控制電路610的輸入端A6的電位下拉並保持為低電位。來自電壓端PAD61的ESD能量被逐漸宣洩，直至當控制電路610的輸入端A6與電壓端PAD61之間的電位差低於臨界電壓(critical voltage)時，表示ESD事件結束，可以回到正常工作模式，下拉電路620可以將控制電路610的輸入端A6的電位由低電位轉變為高電位，以截止主電晶體B61。如此一來，在本實施例中，ESD保護電路600在ESD事件發生期間利用下拉電路620來協助拉電流，使得控制電路610的輸入端A6的電位被下拉並保持為低電位，進而使主電晶體B61在ESD事件發生期間能順利地導通，可更有效地避免ESD損毀積體電路。
圖7是依照本發明的另一實施例的一種ESD保護電路700的電路方塊示意圖。圖7所示電壓端PAD71、電壓端PAD72與ESD保護電路700可以參照圖2所示電壓端PAD21、電壓端PAD22與ESD保護電路200的相關說明並且加以類推。圖7所示ESD保護電路700包括電阻元件R71、控制電路710、以及主電晶體B71。控制電路710包括控制電晶體M71以及控制電晶體M72。圖7所示電阻元件R71、控制電路710、控制電晶體M71、控制電晶體M72以及主電晶體B71可以參照圖3所示電阻元件R31、控制電路310、控制電晶體M31、控制電晶體M32、以及主電晶體 B31的相關說明並且加以類推，故不再贅述。在ESD事件發生時，控制電路710可以導通主電晶體B71，以使ESD電流流經主電晶體B71。在本實施例中，ESD事件以正脈衝為例，ESD電流例如是自電壓端PAD71流經主電晶體B71，而被導至電壓端PAD72。在其他實施例中，例如是ESD事件以負脈衝為例，ESD電流也有可能是自電壓端PAD72流經主電晶體B71，而被導至電壓端PAD71。
不同於圖3所示實施例之處在於，圖7所示ESD保護電路700更包括下拉電路720。下拉電路720耦接於控制電路710的輸入端A7、電壓端PAD71以及電壓端PAD72之間。亦即，下拉電路720耦接於電阻元件R71的第一端與第二端之間。在ESD事件發生時，下拉電路720可以將控制電路710的輸入端A7的電位下拉並保持為低電位。來自電壓端PAD71的ESD能量被逐漸宣洩，直至當控制電路710的輸入端A7與電壓端PAD71之間的電位差低於臨界電壓時，表示ESD事件結束，可以回到正常工作模式，下拉電路720可以將控制電路710的輸入端A7的電位由低電位轉變為高電位，以截止主電晶體B71。如此一來，在本實施例中，ESD保護電路700在ESD事件發生期間利用下拉電路720來協助拉電流，使得控制電路710的輸入端A6的電位被下拉並保持為低電位，進而使主電晶體B71在ESD事件發生期間能順利地導通，可更有效地避免ESD損毀積體電路。
圖8是依照本發明的又一實施例的一種ESD保護電路 800的電路方塊示意圖。圖8所示電壓端PAD81、電壓端PAD82與ESD保護電路800可以參照圖2所示電壓端PAD21、電壓端PAD22與ESD保護電路200的相關說明並且加以類推。圖8所示ESD保護電路800包括電阻元件R81、控制電路810以及主電晶體B81。控制電路810包括控制電晶體M81、控制電晶體M82、控制電晶體M85以及控制電晶體M86。圖8所示電阻元件R81、控制電路810、控制電晶體M81、控制電晶體M82、控制電晶體M85、控制電晶體M86、以及主電晶體B81可以參照圖4所示電阻元件R41、控制電路410、控制電晶體M41、控制電晶體M42、控制電晶體M45、控制電晶體M46、以及主電晶體B41的相關說明並且加以類推，故不再贅述。在ESD事件發生時，控制電路810可以導通主電晶體B81，以使ESD電流流經主電晶體B81。在本實施例中，ESD事件以正脈衝為例，ESD電流例如是自電壓端PAD81流經主電晶體B81，而被導至電壓端PAD82。在其他實施例中，例如是ESD事件以負脈衝為例，ESD電流也有可能是自電壓端PAD82流經主電晶體B81，而被導至電壓端PAD81。
不同於圖4所示實施例之處在於，圖8所示ESD保護電路800更包括下拉電路820。下拉電路820耦接於控制電路810的輸入端A8、電壓端PAD81以及電壓端PAD82之間。亦即，下拉電路820耦接於電阻元件R81的第一端與第二端之間。在ESD事件發生時，下拉電路820可以將控制電路810的輸入端A8的電位下拉並保持為低電位。來自電壓端PAD81的ESD能量被逐漸宣 洩，直至當控制電路810的輸入端A8與電壓端PAD81之間的電位差低於臨界電壓時，表示ESD事件結束，可以回到正常工作模式，下拉電路820可以將控制電路810的輸入端A8的電位由低電位轉變為高電位，以截止主電晶體B81。如此一來，在本實施例中，ESD保護電路800在ESD事件發生期間利用下拉電路820來協助拉電流，使得控制電路810的輸入端A8的電位被下拉並保持為低電位，進而使主電晶體B81在ESD事件發生期間能順利地導通，可更有效地避免ESD損毀積體電路。
圖9繪示依照本發明的一實施例的下拉電路920的電路示意圖。進一步說明，圖9顯示電壓端PAD91、電壓端PAD92、電阻元件R91、控制電路910、下拉電路920以及主電晶體B91。圖9所示電壓端PAD91、電壓端PAD92、電阻元件R91、控制電路910(包括控制電晶體M91以及控制電晶體M92)、下拉電路920以及主電晶體B91可以參照圖6所示電壓端PAD61、電壓端PAD62、電阻元件R61、控制電路610、下拉電路620以及主電晶體B61的相關說明並且加以類推，或是參照圖7所示電壓端PAD71、電壓端PAD72、電阻元件R71、控制電路710、下拉電路720以及主電晶體B71的相關說明並且加以類推，或是參照圖8所示電壓端PAD81、電壓端PAD82、電阻元件R81、控制電路810、下拉電路820以及主電晶體B81的相關說明並且加以類推。圖9所示下拉電路920可以作為圖6所示下拉電路620的諸多實施例之一，或是作為圖7所示下拉電路720的諸多實施例之一，或是作為圖 8所示下拉電路820的諸多實施例之一。
在圖9所示實施例中。下拉電路920包括控制電晶體M93、控制電晶體M94以及電阻元件R92。電阻元件R92例如是實際電阻，或者也可以是等效為電阻的其他元件，例如是主動元件或電感，其中主動元件例如是金屬氧化物半導體(可以是N通道型或P通道型)電晶體、場效電晶體、雙極性電晶體、異質接面雙載子電晶體或二極體。圖9所示控制電晶體M93為P型電晶體，也就是P通道金氧半電晶體，控制電晶體M94為N型電晶體，也就是N通道金氧半電晶體，然而在其他實施例中不限於此。控制電晶體M93的第一端(例如源極)耦接電阻元件R91的第一端。控制電晶體M93的控制端(例如閘極)耦接至控制電路910的輸入端A9。控制電晶體M94的第一端(例如源極)耦接電壓端PAD92。控制電晶體M94的第二端(例如汲極)耦接至控制電路910的輸入端A9。控制電晶體M94的控制端(例如閘極)耦接至控制電晶體M93的第二端(例如汲極)。電阻元件R92的第一端耦接控制電晶體M93的第二端與控制電晶體M94的控制端。電阻元件R92的第二端耦接電壓端PAD92。此外，需說明的是，圖6、圖7、圖8中分別例示性地繪示下拉電路620、720、820分別藉由一個節點耦接電壓端PAD62、PAD72、PAD82，但此繪示方式僅是示意下拉電路620、720、820分別與電壓端PAD62、PAD72、PAD82之間具有耦接關係，並不限定僅藉由一個節點的耦接方式。而圖9進一步繪示出下拉電路920的範例元件以及下拉電路920與電壓端PAD92 之間的範例耦接關係，是以電阻元件R92及控制電晶體M94分別藉由兩個節點耦接至電壓端PAD92，如此的耦接方式可套用至圖6、圖7、圖8的實施例中。
在積體電路的正常工作模式中，控制電路910的輸入端A9與電壓端PAD91之間的電位差相當小(低於臨界電壓，甚至為0)，因此控制電晶體M93為截止。在控制電晶體M93截止時，電阻元件R92可以將控制電晶體M94的控制端電壓下拉至低邏輯準位，因此控制電晶體M94為截止。此時，下拉電路920不會影響控制電路910的輸入端A9。
在ESD事件(以正脈衝為例)發生於電壓端PAD91時，電阻元件R21與控制電晶體M92的寄生電容(Cgs)可以提供低電壓給控制電路910的輸入端A9，進而導通控制電晶體M93，也就是說，此時控制電晶體M93的第一端與控制電路910的輸入端A9之間的電位差大於控制電晶體M93的導通電壓。在控制電晶體M93導通時，控制電晶體M93可以將控制電晶體M94的控制端電壓上拉至高邏輯準位，因此控制電晶體M94為導通。導通的控制電晶體M94可以將控制電路910的輸入端A9的電位下拉並維持在低電位，例如電位被下拉至零。此時，主電晶體B91在導通的狀態下可作為小電阻，在ESD電流流過的情況下，可使發生於電壓端PAD91的ESD電壓被下拉且固定於箝制電壓。當控制電路910的輸入端A9與電壓端PAD91之間的電位差低於控制電晶體M93的臨界電壓時，表示ESD事件結束，可以回到正常工作模式， 控制電晶體M93與M94為截止，因此下拉電路920可以將控制電路910的輸入端A9的電位由低電位轉變為高電位，以截止主電晶體B91。
其中，電阻元件R92的電阻值可以依照實際設計來設定。舉例來說，在一些應用例中，電阻元件R92的電阻值大於等於10Ω，且小於等於10MΩ，在一較佳實施例中，電阻元件R92小於等於5MΩ。進一步而言，在ESD事件發生時，電阻元件R92的電阻值若小於10Ω，則電阻元件R92的第一端、控制電晶體M93的第二端與控制電晶體M94的控制端之間的節點N9的電位將可能為零，而無法使控制電晶體M94導通，進而無法將控制電路910的輸入端A9的電位下拉並維持在低電位。而在正常工作模式下，電阻元件R92的電阻值若大於10MΩ，則節點N9可能為浮接，如此一來，電阻元件R92容易和附近的其他走線產生耦合作用，因而容易使下拉電路920受到其他走線上的訊號影響，此為非期望的情況。此外，電阻元件R92的電阻值可為電阻元件R92的等效電阻值。
根據上述，在本實施例中，下拉電路920的控制電晶體M93、控制電晶體M94以及電阻元件R92在ESD事件發生期間被用以協助拉電流，使得控制電路910的輸入端A9的電位被下拉並保持為低電位，進而使主電晶體B81在ESD事件發生期間能順利地導通，可更有效地避免ESD損毀積體電路。其中控制電晶體M93、控制電晶體M94屬主動元件，可由電壓來控制；相較於圖1實施 例所使用的電容C11，控制電晶體M93及控制電晶體M94將控制電路910的輸入端A9的電位下拉的速度更快。此外，在某些實施例中，電阻元件R92也可為主動元件，可藉由電壓控制來進一步加快將控制電路910的輸入端A9的電位下拉的速度。因此在下拉電路920利用於圖6、7、8的實施例時，可更快速且有效地進行ESD保護電路600、700、800的操作。
綜上所述，上述諸實施例的寄生電容(例如Cgs或Cgd)的電容值與電阻元件(例如R21、R31、R41、R51、R61、R71、R81或R91)的電阻值的乘積大於ESD事件的持續時間，因此寄生電容與電阻元件可以作為ESD偵測器。在ESD事件發生時，寄生電容與電阻元件可以觸發控制電路(例如210、310、410、510、610、710、810或910)去導通主電晶體(例如B21、B31、B41、B51、B61、B71、B81或B91)，以使ESD電流被傳輸於第一電壓端(例如PAD21、PAD31、PAD41、PAD51、PAD61、PAD71、PAD81或PAD91)與第二電壓端(例如PAD22、PAD32、PAD42、PAD52、PAD62、PAD72、PAD82或PAD92)之間。因此，上述諸實施例的ESD保護電路可以避免ESD損毀積體電路，並且，由於上述諸實施例利用寄生電容替換掉大電容，可節省積體電路的面積。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
200:靜電放電(ESD)保護電路
210:控制電路
B21:主電晶體
Cgs:寄生電容
M21、M22:控制電晶體
PAD21、PAD22:電壓端
R21:電阻元件

Claims (20)

  1. 一種靜電放電保護電路，耦接於一第一電壓端與一第二電壓端之間，該靜電放電保護電路包括： 一主電晶體，具有一第一端、一第二端及一控制端，其中該主電晶體的該第一端耦接於該第二電壓端，以及該主電晶體的該第二端耦接於該第一電壓端； 一第一電阻元件，具有一第一端及一第二端，其中該第一電阻元件的該第一端耦接於該第一電壓端；以及 一控制電路，具有一第一端、一第二端、一輸入端及一輸出端，其中該控制電路的該第一端耦接於該第一電壓端，該控制電路的該第二端耦接於該第二電壓端，該控制電路的該輸入端耦接至該第一電阻元件的該第二端，該控制電路的該輸出端耦接至該主電晶體的該控制端，且該控制電路包括： 一第一控制電晶體，具有一第一端、一第二端及一控制端，其中該第一控制電晶體的該第一端耦接於該控制電路的該第一端，以及該第一控制電晶體的該控制端耦接於該控制電路的該輸入端；以及 一第二控制電晶體，具有一第一端、一第二端及一控制端，其中該第二控制電晶體的該第一端耦接於該控制電路的該第二端，該第二控制電晶體的該第二端耦接於該第一控制電晶體的該第二端，以及該第二控制電晶體的該控制端耦接於該控制電路的該輸入端；其中 在靜電放電事件發生時，該第二控制電晶體的一寄生電容的電容值與該第一電阻元件的電阻值的乘積大於該靜電放電事件的一持續時間，且該控制電路用以導通該主電晶體，以使靜電放電電流流經該主電晶體。
  2. 如請求項1所述的靜電放電保護電路，其中該主電晶體為N型電晶體，且該主電晶體的尺寸大於該第二控制電晶體的尺寸。
  3. 如請求項2所述的靜電放電保護電路，其中在該靜電放電事件發生時，該第一控制電晶體為導通，該第二控制電晶體為截止，該控制電路的該輸出端的電位為高電位，以導通該主電晶體。
  4. 如請求項3所述的靜電放電保護電路，其中該第一控制電晶體為P型電晶體，該第二控制電晶體為N型電晶體。
  5. 如請求項1所述的靜電放電保護電路，其中該主電晶體為P型電晶體，且該主電晶體的尺寸大於該第二控制電晶體的尺寸。
  6. 如請求項5所述的靜電放電保護電路，其中在該靜電放電事件發生時，該第一控制電晶體為截止，該第二控制電晶體為導通，該控制電路的該輸出端的電位為低電位，以導通該主電晶體。
  7. 如請求項6所述的靜電放電保護電路，其中該第一控制電晶體為N型電晶體，該第二控制電晶體為P型電晶體。
  8. 如請求項1所述的靜電放電保護電路，還包括： 一下拉電路，耦接於該控制電路的該輸入端、該第一電壓端以及該第二電壓端之間， 其中在該靜電放電事件發生時，該控制電路的該輸入端的電位為低電位。
  9. 如請求項8所述的靜電放電保護電路，其中當該控制電路的該輸入端與該第一電壓端之間的電位差低於一臨界電壓時，該控制電路的該輸入端的電位由低電位轉變為高電位，以截止該主電晶體。
  10. 如請求項第8項所述的靜電放電保護電路，其中該下拉電路耦接該第一電阻元件的該第一端與該第二端。
  11. 如請求項8所述的靜電放電保護電路，其中該下拉電路包括： 一第三控制電晶體，其中該第三控制電晶體的一第一端耦接該第一電阻元件的該第一端，以及該三控制電晶體的一控制端耦接至該控制電路的該輸入端；以及 一第四控制電晶體，其中該第四控制電晶體的一第一端耦接該第二電壓端，該第四控制電晶體的一第二端耦接至該控制電路的該輸入端，以及該第四控制電晶體的一控制端耦接至該三控制電晶體的一第二端。
  12. 如請求項11所述的靜電放電保護電路，其中該下拉電路還包括： 一第二電阻元件，其中該第二電阻元件的一第一端耦接該第三控制電晶體的該第二端與該第四控制電晶體的該控制端，以及該第二電阻元件的一第二端耦接該第二電壓端。
  13. 如請求項12所述的靜電放電保護電路，其中該第二電阻元件的電阻值大於等於10 Ω，且小於等於10 MΩ。
  14. 如請求項11所述的靜電放電保護電路，其中在該靜電放電事件發生時，該第三控制電晶體為導通，且該第四控制電晶體為導通，以使該控制電路的該輸入端的電位維持在低電位。
  15. 如請求項14所述的靜電放電保護電路，其中該第三控制電晶體為P型電晶體，以及該第四控制電晶體為N型電晶體。
  16. 如請求項1所述的靜電放電保護電路，還包括 一第三電阻元件，其中該第三電阻元件的一第一端耦接於該主電晶體的該控制端，以及該第三電阻元件的該第二端耦接至該第二電壓端。
  17. 如請求項16所述的靜電放電保護電路，其中該第三電阻元件的電阻值大於等於10 KΩ，且小於等於10 MΩ。
  18. 如請求項1所述的靜電放電保護電路，其中該控制電路還包括： 一第五控制電晶體，具有一第一端、一第二端及一控制端，其中該第五控制電晶體的該第一端耦接於該控制電路的該第一端，該第五控制電晶體的該第二端耦接於該控制電路的該輸出端，以及該第五控制電晶體的該控制端耦接於該第一控制電晶體的該第二端；以及 一第六控制電晶體，具有一第一端、一第二端及一控制端，其中該第六控制電晶體的該第一端耦接於該控制電路的該第二端，該第六控制電晶體的該第二端耦接於該第五控制電晶體的該第二端，以及該第六控制電晶體的該控制端耦接於該第二控制電晶體的該第二端。
  19. 如請求項18所述的靜電放電保護電路，其中在該靜電放電事件發生時，該第一控制電晶體為導通，該第二控制電晶體為截止，該第五控制電晶體為截止，該第六控制電晶體為導通，該第一控制電晶體的該第二端的電位與該第二控制電晶體的該第二端的電位為高電位，該控制電路的該輸出端的電位為低電位，以導通該主電晶體。
  20. 如請求項19所述的靜電放電保護電路，其中該主電晶體為P型電晶體，且該主電晶體的尺寸大於該第一控制電晶體的尺寸，該第一控制電晶體及該第五控制電晶體為P型電晶體，該第二控制電晶體及該六控制電晶體為N型電晶體。
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