TWI870151B

TWI870151B - 影像感測器以及其製作方法

Info

Publication number: TWI870151B
Application number: TW112148492A
Authority: TW
Inventors: 洪昇暉; 莊俊傑; 洪豐基; 劉人誠
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2023-10-19
Filing date: 2023-12-13
Publication date: 2025-01-11
Also published as: CN223310206U; US20250133856A1; TW202519073A

Abstract

本揭露的各種實施例是有關於一種包括與第二積體電路 (IC)晶粒堆疊的第一IC晶粒的影像感測器。第一IC晶粒包括設置於第一基底內的多個光偵測器。第二IC晶粒包括設置於第二基底上的多個畫素電晶體及一個半導體電容器。半導體電容器包括第一電容器電極、電容器介電層及經摻雜電容器區。第一電容器電極上覆於第二基底上且包括設置於第二基底中的突出部。電容器介電層設置於第一電容器電極與第二基底之間。經摻雜電容器區設置於第二基底內且位於第一電容器電極之下。所述多個光偵測器、所述多個畫素電晶體及所述半導體電容器界定畫素。

Description

影像感測器以及其製作方法

本發明的實施例是有關於一種影像感測器以及其製作方法。

在各種各樣的現今電子裝置(例如(舉例而言)，相機、手機(cell phone)及類似裝置)中使用具有影像感測器的積體電路(integrated circuit，IC)。影像感測器的類型包括例如互補金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)影像感測器及電荷耦合裝置(charge-coupled device，CCD)影像感測器。相較於CCD影像感測器，CMOS影像感測器因功耗低、尺寸小、資料處理快、直接輸出資料及製造成本低而越來越受到青睞。

本申請案提供一種影像感測器，所述影像感測器包括：第一積體電路(IC)晶粒，包括設置於第一基底內的多個光偵測器；第二IC晶粒，與所述第一IC晶粒在垂直方向上堆疊，其中所述第二IC晶粒包括設置於第二基底上的多個畫素電晶體及半導體電容器，其中所述半導體電容器包括：第一電容器電極，上覆於所述第二基底上且包括設置於所述第二基底中的突出部；電容器介電層，設置於所述第一電容器電極與所述第二基底之間；以及經摻雜電容器區，設置於所述第二基底內且位於所述第一電容器電極之下；以及其中所述多個光偵測器、所述多個畫素電晶體及所述半導體電容器界定畫素。

本申請案提供一種影像感測器，所述影像感測器包括：多個光偵測器及浮置擴散節點，設置於第一基底內，其中所述浮置擴散節點設置於所述多個光偵測器之間；多個畫素電晶體，設置於所述第一基底下面的第二基底上，其中所述多個畫素電晶體包括第一畫素電晶體，所述第一畫素電晶體具有直接電性耦合至所述浮置擴散節點的第一源極/汲極區；以及半導體電容器，設置於所述第二基底上，其中所述半導體電容器包括位於所述第二基底上的經摻雜電容器區、位於所述經摻雜電容器區之上的第一電容器電極、以及直接位於所述經摻雜電容器區與所述第一電容器電極之間的電容器介電層，其中所述第一電容器電極包括設置於所述第二基底中的多個突出部，其中所述經摻雜電容器區在側向上連續地包繞於所述多個突出部周圍，且其中所述半導體電容器直接電性耦合至所述第一畫素電晶體的第二源極/汲極區。

本申請案提供一種用於形成影像感測器的方法，所述方法包括：在第一基底內形成多個光偵測器及浮置擴散節點；對第二基底進行蝕刻以形成設置於所述第二基底的前側表面中的多個溝渠；在所述第二基底上形成經摻雜電容器區，其中所述經摻雜電容器區沿著所述第二基底的對所述多個溝渠進行界定的側壁延伸；在所述經摻雜電容器區之上形成電容器介電層，其中所述電容器介電層加襯於所述多個溝渠上；在所述電容器介電層上形成第一電容器電極，藉此界定半導體電容器，其中所述第一電容器電極包括位於所述第二基底之上的本體結構及設置於所述多個溝渠中的多個突出部；在所述第二基底上形成多個畫素電晶體，其中所述多個畫素電晶體包括位於所述第二基底之上的多個閘極電極；以及將所述第二基底接合至所述第一基底，其中所述多個畫素電晶體中的第一電晶體電性耦合於所述浮置擴散節點與所述半導體電容器之間。

100:示意圖

102:第一IC晶粒

103、103b:畫素

103a:第一畫素/畫素

104:第二IC晶粒

106:光偵測器

108:轉移電晶體

110:第二基底

110b、304b:後側表面

110f、304f、340f:前側表面

111:浮置擴散節點

112:半導體電容器

114:第一電容器電極

114b:本體結構

114p:突出部

116:經摻雜電容器區

118:電容器介電層

120:電容器接觸區

122:畫素電晶體/第一電晶體

124:畫素電晶體/重設電晶體

126:畫素電晶體/源極隨耦器電晶體

128:畫素電晶體/選擇電晶體

130:源極/汲極區

130a:共享源極/汲極區

132:閘極電極

134:閘極介電層

136、342:隔離結構

200:電路圖

202:第三IC晶粒

204:特殊應用積體電路(ASIC)

300、400、500、600、700、800a、900a、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200、2300、2400、2500、2600、2700、2800、2900、3000、3100、3200、3300、3400、3500、3600、3700、3800、3900、4000、4100、4200、4300、4400、4500、4600、4700:剖視圖

304:第一基底

306:第一內連線結構

308:第二內連線結構

310:第三內連線結構

312:溝渠隔離結構

314:襯墊層

316:溝渠填充層

318:濾光片

320:微透鏡

321:基底穿孔(TSV)

322:介電結構

324:導電接觸件

326:導電配線

326a:第一導電配線

328:導通孔

330:接合墊

332:側壁間隔件結構

334:井區

336:半導體裝置/n通道金屬氧化物半導體(NMOS)電晶體

338:半導體裝置/p通道金屬氧化物半導體電晶體

340:第三基底

800b、900b、1000a、1000b:俯視圖

802、902:角度

806、906、1002:高度

808、814、908、914、1008:寬度

810、816、910、916、1010:長度

812、912、1006:距離

1004:直徑

1502、3802:介電層

1504、2904:硬遮罩層

1506、1804、2502、2906:遮罩層

1508、3002、3808:開口

1602、3902:溝渠

1802:介電襯墊層

2402:閘極電極材料

2602:閘極結構

2902:層間介電(ILD)層

3402:接合介電層

3804:第一硬遮罩層

3806:第一遮罩層

4002:第二硬遮罩層

4102:第三硬遮罩層

4602:經摻雜磊晶層

4800:方法

4802、4804、4806、4808、4810、4812、4814、4816、4818、4820、4822、4824:動作

OUT:輸出端子

RST:重設訊號

SEL:選擇訊號

ST:閘極訊號

t1:厚度

TX1、TX2、TX3、TX4:轉移訊號

V1:第一電壓源

VDD:電源電壓

藉由接合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1示出影像感測器的一些實施例的示意圖，所述影像感測器包括跨越第一積體電路(IC)晶粒及第二IC晶粒設置的畫素以及設置於第二IC晶粒內的半導體電容器。

圖2示出圖1所示影像感測器的一些實施例的電路圖，其中所述影像感測器更包括電性耦合至第二IC晶粒的第三IC晶粒。

圖3示出影像感測器的一些實施例的剖視圖，所述影像感測器具有在垂直方向上彼此堆疊的第一IC晶粒、第二IC晶粒及第三IC晶粒，其中第二IC晶粒包括半導體電容器。

圖4至圖7示出圖3所示影像感測器的一些其他實施例的剖視圖。

圖8A及圖8B示出圖3所示半導體電容器的一些實施例的剖視圖及俯視圖。

圖9A及圖9B示出圖4所示半導體電容器的一些實施例的剖視圖及俯視圖。

圖10A及圖10B示出圖5所示半導體電容器的一些實施例的剖視圖及俯視圖。

圖11至圖37示出形成影像感測器的方法的一些實施例的各種剖視圖，所述影像感測器包括具有設置於基底上的半導體電容器的畫素。

圖38至圖43示出形成影像感測器的方法的一些其他實施例的各種剖視圖，所述影像感測器包括具有設置於基底上的半導體電容器的畫素。

圖44至圖47示出藉由磊晶形成畫素的半導體電容器的經摻雜電容器區的方法的一些實施例的各種剖視圖。

圖48示出根據用於形成影像感測器的方法的一些實施例的流程圖，所述影像感測器包括具有設置於基底上的半導體電容器的畫素。

本揭露內容提供用於實施本揭露的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於...下面(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

影像感測器可包括堆疊的第一積體電路(IC)晶粒與第二 IC晶粒。第一IC晶粒包括多個畫素，且第二IC晶粒包括電性耦合至每一畫素的特殊應用IC(application-specific IC，ASIC)。所述畫素分別包括設置於第一IC晶粒的第一基底中的多個光偵測器。所述畫素更包括被配置成進行光偵測器的讀出的多個半導體裝置。半導體裝置包括多個轉移電晶體(transfer transistor)、多個畫素電晶體(pixel transistor)及電容器。第一IC晶粒的內連線結構包括設置於第一基底上且被配置成將半導體裝置電性耦合至彼此的多個金屬配線及多個金屬通孔。電容器可被配置為金屬-絕緣體-金屬電容器且設置於第一IC晶粒的內連線結構內。電容器被配置成提高畫素的效能。舉例而言，電容器被配置成使光偵測器的全井電容器(full well capacitor，FWC)增大。

為了進一步增大光偵測器的FWC，可增大電容器的電容。可藉由增大電容器的第一金屬板及第二金屬板的側向面積來增大電容器的電容。然而，第一金屬板及第二金屬板的側向面積增大會減小內連線結構中可用於進行金屬佈線的面積。在另一實例中，可將第一金屬板及第二金屬板設置於內連線結構的介電結構的溝渠內以增大第一金屬板與第二金屬板之間的面積。此會減小用於進行金屬佈線的面積，導致複雜的金屬佈線設計及/或增加製作成本。內連線結構中可用於進行金屬佈線的面積減小會降低縮放影像感測器尺寸的能力且會減小裝置密度。

本申請案的各種實施例是有關於一種影像感測器，所述影像感測器包括具有電容增大且製作得到簡化的半導體電容器的畫素。所述畫素橫跨第一IC晶粒及與第一IC晶粒堆疊的第二IC晶粒。所述畫素包括設置於第一IC晶粒的第一基底內及/或第一基底上的多個光偵測器及多個轉移電晶體。此外，所述畫素包括設置於第二IC晶粒的第二基底上的多個畫素電晶體(例如，重設電晶體、源極隨耦器電晶體(source-follower transistor)等)。第一IC晶粒及第二IC晶粒分別包括被配置成將第一IC晶粒與第二IC晶粒電性耦合於一起且有利於進行電性佈線的內連線結構。半導體電容器包括位於第二基底中的經摻雜電容器區、沿著第二基底的電容器介電層、以及上覆於經摻雜電容器區上的第一電容器電極。將半導體電容器設置於第二基底內/沿著第二基底設置會增大第一IC晶粒及/或第二IC晶粒的內連線結構中用於進行金屬佈線的面積，藉此降低金屬佈線設計複雜性、降低製作成本且有利於裝置按比例縮放。此外，第一電容器電極包括設置於第二基底的溝渠中的一或多個突出部(protrusion)。此有利於增大第一電容器電極與經摻雜電容器區之間的面積，而不增大半導體電容器的側向面積。因此可增大半導體電容器的電容，而不減小畫素電晶體的面積。因此，將半導體電容器設置於第二IC晶粒的第二基底上會提高影像感測器的整體效能。

圖1示出影像感測器的一些實施例的示意圖100，所述影像感測器包括具有設置於第二IC晶粒104內的半導體電容器112的畫素103。

畫素103橫跨第一IC晶粒102及第二IC晶粒104。藉由電路圖表示第一IC晶粒102，且藉由剖視圖表示第二IC晶粒104。畫素103包括位於第一IC晶粒102處的光偵測器106及轉移電晶體108。在一些實施例中，光偵測器106設置於第一IC晶粒102的第一基底(未示出)內，且浮置擴散節點(floating diffusion node)111設置於第一基底內。畫素103更包括設置於第二IC晶粒104的第二基底110上的多個畫素電晶體122至128及半導體電容器112。轉移電晶體108、所述多個畫素電晶體122至128及半導體電容器112被配置成共同有利於光偵測器106的讀出。由於畫素103被分割成跨越第一IC晶粒102及第二IC晶粒104，因此第一IC晶粒102的原本將被所述多個畫素電晶體122至128使用的區域可被光偵測器106使用。此有利於增大光偵測器106的大小及/或增加可跨越第一IC晶粒102設置的光偵測器的數目，藉此提高畫素103的效能(例如，增大FWC)及/或增大裝置密度。

光偵測器106被配置成吸收入射光(例如，光子)且產生與入射光對應的相應電性訊號。舉例而言，光偵測器106可自入射光產生電子-電洞對。轉移電晶體108由轉移訊號TX1進行閘控(be gated)且被配置成對浮置擴散節點111與光偵測器106之間的電流流動進行控制。舉例而言，轉移電晶體108可被配置成在第一基底中在浮置擴散節點111與光偵測器106之間選擇性地形成導電通道，以將光偵測器106中所累積的電荷轉移至浮置擴散節點111。畫素電晶體122至128被配置成自浮置擴散節點111讀出所轉移的所累積電荷。

所述多個畫素電晶體122至128包括第一電晶體122、重設電晶體(reset transistor)124、源極隨耦器電晶體(source-follower transistor)126及選擇電晶體(select transistor)128。所述多個畫素電晶體122至128分別包括在第二基底110之上與閘極介電層134堆疊的閘極電極132及設置於第二基底110內的源極/汲極區130。源極/汲極區可相依於上下文而各別地或共同地指代源極或汲極。

重設電晶體124電性耦合於浮置擴散節點111與被施加電源電壓VDD的端子(terminal)之間。第一電晶體122電性耦合於浮置擴散節點與重設電晶體124之間。重設電晶體124由重設訊號RST進行閘控且被配置成選擇性地將浮置擴散節點111電性耦合至電源電壓VDD。因此，重設電晶體124被配置成藉由與第一電晶體122進行協作而將浮置擴散節點111重設至電源電壓VDD。另外，重設電晶體124可被配置成藉由與第一電晶體122及轉移電晶體108進行協作而選擇性地將光偵測器106耦合至電源電壓VDD，藉此清除光偵測器106處所積累的電荷。

源極隨耦器電晶體126電性耦合於電源電壓VDD與選擇電晶體128之間。源極隨耦器電晶體126由浮置擴散節點111處的電荷進行閘控。舉例而言，源極隨耦器電晶體126的閘極電極132直接電性耦合至浮置擴散節點111。選擇電晶體128電性耦合於源極隨耦器電晶體126與第二IC晶粒104的輸出端子OUT之間。因此，源極隨耦器電晶體126與選擇電晶體128自電源電壓 VDD以串聯方式電性耦合至輸出端子OUT。源極隨耦器電晶體126被配置成對浮置擴散節點111處的電壓進行緩衝及/或放大，以用於對電壓進行非破壞性讀取。選擇電晶體128由選擇訊號SEL進行閘控且被配置成選擇性地將經緩衝及/或經放大的電壓自源極隨耦器電晶體126傳遞至輸出端子OUT。然後將此種經緩衝及/或經放大的電壓傳遞至另一IC晶粒(例如，ASIC電路)以進行下游訊號處理。

半導體電容器112包括第一電容器電極114、電容器介電層118、經摻雜電容器區116及電容器接觸區120。第一電容器電極114包括多個突出部，所述多個突出部設置於延伸至第二基底110中的溝渠內。在各種實施例中，經摻雜電容器區116是第二基底110的經摻雜區。第二基底110包括第一摻雜類型(例如，p型)，且經摻雜電容器區116包括與第一摻雜類型相反的第二摻雜類型(例如，n型)。電容器介電層118加襯於第二基底110的溝渠上且設置於第一電容器電極114與經摻雜電容器區116之間。此外，電容器接觸區120是第二基底110的包括第二摻雜類型(例如，n型)的經摻雜區且電性耦合至經摻雜電容器區116。半導體電容器112電性耦合於第一電壓源V1與第一電晶體122和重設電晶體124的共享源極/汲極區130a之間。

第一電晶體122由閘極訊號ST進行閘控且被配置成藉由與轉移電晶體108進行協作而選擇性地將光偵測器106電性耦合至半導體電容器112。在影像感測器的曝光時段期間，光偵測器 106吸收入射光且在光偵測器106中累積電荷。然而，在高強度光環境中，光偵測器106可能會在曝光時段結束之前變得飽和且無法累積足夠的電荷來準確地反射光偵測器106在曝光時段期間所暴露的高強度光。此可能會部分地導致影像感測器上的泛光(blooming)及/或降低自影像感測器生成的影像的準確度。第一電晶體122及轉移電晶體108被配置成在曝光時段期間將光偵測器106中所累積的過量電荷轉移至半導體電容器112。因此，當影像感測器暴露於高強度光環境時，溢出電荷(overflow charge)(例如，被累積超過光偵測器106的飽和水準的電荷)被轉移至半導體電容器112。半導體電容器112處所累積的電荷可由源極隨耦器電晶體126及選擇電晶體128讀出。因此，半導體電容器112會增大畫素103的FWC且降低因泛光而導致的負面效能(例如，影像感測器上的光偵測器之間的串擾(cross-talk))。

第一IC晶粒102與第二IC晶粒104藉由對應的內連線結構(例如，如圖3中所示)電性耦合至彼此。由於半導體電容器112設置於第二基底110上及/或第二基底110內，因此半導體電容器112不設置於第一IC晶粒102及第二IC晶粒104的內連線結構內。此會增大第一IC晶粒102及/或第二IC晶粒104的內連線結構中用於進行金屬佈線的面積，藉此降低金屬佈線設計複雜性、降低製作成本且有利於裝置按比例縮小。此外，包括設置於第二基底110中的突出部114p的第一電容器電極114會增大第一電容器電極114與經摻雜電容器區116之間在垂直方向上的面積。此有利於在維持或減小半導體電容器112的側向佔用面積的同時增大半導體電容器112的電容。半導體電容器112的電容增大會提高畫素103的效能(例如，FWC)。因此，將半導體電容器112設置於第二IC晶粒104的第二基底110上會提高影像感測器的整體效能。

圖2示出圖1所示影像感測器的一些其他實施例的電路圖200，其中影像感測器更包括電性耦合至第二IC晶粒104的第三IC晶粒202。第三IC晶粒202包括與第二IC晶粒104的輸出端子OUT電性耦合的ASIC 204。在一些實施例中，第一IC晶粒102包括多個光偵測器106及電性耦合於相應的光偵測器106與浮置擴散節點111之間的多個轉移電晶體108。所述多個轉移電晶體108由轉移訊號TX1至TX4進行閘控。在各種實施例中，半導體電容器112電性耦合於電源電壓VDD與第一電晶體122和重設電晶體124的共用源極/汲極區之間。在又一些實施例中，光偵測器106電性耦合於所述多個轉移電晶體的接地端子與對應的源極/汲極區之間。半導體電容器112被配置成增大所述多個光偵測器106的FWC，藉此提高影像感測器的整體效能。

圖3示出具有在垂直方向上彼此堆疊的第一IC晶粒102、第二IC晶粒104及第三IC晶粒的影像感測器的一些實施例的剖視圖300，其中第二IC晶粒104包括半導體電容器112。多個畫素103a、103b橫跨第一IC晶粒102及第二IC晶粒104。

第一IC晶粒102包括設置於第一基底304的前側表面 304f上的第一內連線結構306及設置於第一基底304內的多個光偵測器106。第一基底304可為或可包含例如矽、單晶矽、鍺、矽鍺或另一合適的半導體材料。第一基底304具有第一摻雜類型(例如，p型)。所述多個光偵測器106是或包括第一基底304的具有與第一摻雜類型相反的第二摻雜類型(例如，n型)的經摻雜區。所述多個光偵測器106可被配置為光二極體或某一其他合適的光偵測器。多個浮置擴散節點111設置於第一基底304中且相鄰於對應的光偵測器106。浮置擴散節點包括第二摻雜類型(例如，n型)。在各種實施例中，畫素103a、103b分別包括以2×2佈局、2×1佈局或某一其他合適佈局設置的光偵測器106。

多個轉移電晶體108設置於第一基底304的前側表面304f上且各自相鄰於對應的光偵測器106。轉移電晶體108包括轉移閘極電極及位於轉移閘極電極與第一基底304之間的轉移閘極介電質。溝渠隔離結構312延伸至第一基底304的後側表面中。溝渠隔離結構312包括溝渠填充層316及襯墊層314。襯墊層314設置於溝渠填充層316之間。溝渠隔離結構312在側向上包繞於光偵測器106周圍且被配置成在相鄰的光偵測器106之間以及在所述多個畫素103a至103b中的相鄰畫素之間提供電性隔離及光學隔離。在第一基底304的後側表面304b上設置有上覆於光偵測器106上的多個濾光片(light filter)318。多個微透鏡320設置於濾光片318上且被配置成將入射光朝向光偵測器106聚焦。

第二IC晶粒104位於第一IC晶粒102之下。第二IC晶粒104包括第二基底110、位於第二基底110的前側表面110f上的第二內連線結構308、位於第二基底110上的多個畫素電晶體122至128、以及半導體電容器112。第二基底110可為或可包含例如矽、單晶矽、鍺、矽鍺或某一其他合適的半導體材料。第二基底110具有第一摻雜類型(例如，p型)。第一IC晶粒102的第一內連線結構306與第二IC晶粒104的第二內連線結構308在第一接合介面處接合，所述第一接合介面包括金屬對金屬接合件及介電質對介電質接合件。第一內連線結構306及第二內連線結構308分別包括設置於介電結構322內的多個導電接觸件324、多個導電配線326、多個導通孔328及多個接合墊330。第一內連線結構306及第二內連線結構308被配置成有利於第一IC晶粒102與第二IC晶粒104之間的電性耦合。

所述多個畫素電晶體122至128分別包括閘極電極132、設置於閘極電極132與第二基底110之間的閘極介電層134、設置於閘極電極132的相對的側上的多個源極/汲極區130、以及沿著閘極電極132的側壁設置的側壁間隔件結構332。所述多個源極/汲極區130設置於第二基底110內且包括第二摻雜類型(例如，n型)。隔離結構136延伸至第二基底110的前側表面110f中且被配置成有利於所述多個畫素電晶體122至128與半導體電容器112之間的電性隔離。所述多個畫素電晶體122至128包括第一電晶體122、重設電晶體124、源極隨耦器電晶體126及選擇電晶體128。

半導體電容器112包括第一電容器電極114、電容器介電層118、經摻雜電容器區116及電容器接觸區120。多個溝渠延伸至第二基底110的前側表面110f中且由第二基底110的相對的側壁與下表面界定。第一電容器電極114包括上覆於第二基底110上的本體結構114b及自本體結構114b延伸至所述多個溝渠中的多個突出部114p。電容器介電層118設置於第一電容器電極114與第二基底110之間。電容器介電層118直接接觸第二基底110的對溝渠進行界定的相對的側壁與下表面。在各種實施例中，電容器介電層118的外側壁與本體結構114b的外側壁對齊。側壁間隔件結構332沿著電容器介電層118的外側壁及本體結構114b的外側壁連續地延伸。

在各種實施例中，經摻雜電容器區116是第二基底110的經摻雜區且包括第二摻雜類型(例如，n型)。經摻雜電容器區116在側向上連續地包繞於第一電容器電極114的突出部114p中的每一者的外周場域周圍。經摻雜電容器區116沿著第二基底110的對溝渠進行界定的相對的側壁與下表面延伸。在再一些實施例中，經摻雜電容器區116是沿著第二基底110的對溝渠進行界定的相對的側壁與下表面延伸的經摻雜磊晶層。電容器接觸區120設置於第二基底110內且鄰接經摻雜電容器區116。在各種實施例中，電容器接觸區120與源極/汲極區130具有相同的摻雜濃度。在又一些實施例中，經摻雜電容器區116的摻雜濃度小於電容器接觸區120的摻雜濃度。

由於第一電容器電極114包括設置於第二基底110中的突出部114p，因此第一電容器電極114與經摻雜電容器區116之間的面積大於半導體電容器112的側向佔用面積。舉例而言，在第二基底110的溝渠中設置突出部114p會增大第一電容器電極114與經摻雜電容器區116之間在垂直方向上的面積。此有利於增大半導體電容器112的電容，而不增大半導體電容器112的側向佔用面積。因此會增大光偵測器106的效能(例如，FWC)。此外，將半導體電容器112設置於第二基底110上會增大第一內連線結構306及第二內連線結構308中用於進行電性佈線的面積且降低第一內連線結構306及第二內連線結構308的設計複雜性。因此，包括半導體電容器112的影像感測器會提高光偵測器106的效能(例如，FWC)、增大裝置密度且降低設計複雜性。

井區334設置於第二基底110內且沿著經摻雜電容器區116延伸。井區334包括第一摻雜類型(例如，p型)。在一些實施例中，井區334具有較經摻雜電容器區116的摻雜濃度小的摻雜濃度。在第二基底110的後側表面110b上設置有多個接合墊330。此外，基底穿孔(through substrate via，TSV)321連續地延伸穿過第二基底110以將第三IC晶粒202電性耦合至第二內連線結構308。

在一些實施例中，第一電容器電極114的頂表面與所述多個畫素電晶體122至128的閘極電極132的頂表面對齊。在又一些實施例中，閘極介電層134的厚度等於電容器介電層118的厚度。在此種實施例中，閘極介電層134的頂表面與電容器介電層118的頂表面對齊，且閘極介電層134與電容器介電層118包含相同的材料。在再一些實施例中，閘極介電層134的厚度大於電容器介電層118的厚度。在又一些實施例中，閘極電極132及第一電容器電極114可為或可包含多晶矽、經摻雜多晶矽、金屬(例如，鋁、鈦等)、某一其他導電材料或其任意組合。在一些實施例中，閘極電極132與第一電容器電極114包含相同的導電材料(例如，經摻雜多晶矽)。在再一些實施例中，閘極介電層134及電容器介電層118可為或可包含二氧化矽、氧化鉿、氧化鋯、氧化鋁、某一其他介電質或其任意組合。

第三IC晶粒202包括第三基底340、第三內連線結構310及多個半導體裝置336、338。所述多個半導體裝置336、338設置於第三基底340的前側表面340f上。在第三基底340中在相鄰的半導體裝置336、338之間設置有隔離結構342。第三內連線結構310設置於第三基底340的前側表面340f上且電性耦合至所述多個半導體裝置336、338。第三IC晶粒202的第三內連線結構310在第二接合介面處與第二IC晶粒104接合，所述第二接合介面包括金屬對金屬接合件、介電質對介電質接合件或類似接合件。

在各種實施例中，第三IC晶粒202被配置為ASIC。在各種實施例中，所述多個半導體裝置336、338包括n通道金屬氧化物半導體(n-channel metal-oxide-semiconductor，NMOS)電晶體336及p通道金屬氧化物半導體電晶體338。在各種實施例中，所述多個半導體裝置336、338及所述多個畫素電晶體122至128可為例如金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)、鰭場效電晶體(fin field-effect transistor，FinFET)、閘極全環繞場效電晶體(gate-all-around field-effect transistor，GAA FET)、奈米片材場效電晶體、類似電晶體或其任意組合。

在各種實施例中，導電接觸件324、導電配線326、導通孔328及接合墊330可為或可包含例如銅、鋁、鎢、鈦、氮化鈦、氮化鉭、某一其他合適的導電材料或其任意組合。介電結構322包括一或多個介電層，所述一或多個介電層可為或可包含例如二氧化矽、低介電常數(low-k)介電材料、氮化矽、碳化矽或某一其他合適的介電材料。本文中所使用的低介電常數介電材料是介電常數小於3.9的介電材料。

圖4示出圖3所示影像感測器的其他實施例的剖視圖400，其中第一電容器電極114的所述多個突出部114p具有三角形形狀。

圖5示出圖3所示影像感測器的又一些實施例的剖視圖500，其中第一電容器電極114的所述多個突出部114p具有圓柱狀形狀。在各種實施例中，突出部114p的底表面是彎曲的。

圖6示出圖3所示影像感測器的一些其他實施例的剖視圖600，其中第一電容器電極114直接電性耦合至第一電晶體122的源極/汲極區130。在各種實施例中，重設電晶體(圖3所示124) 及選擇電晶體(圖3所示128)在第二基底110上設置於在圖6所示剖視圖600中看不到的位置中。電容器接觸區120直接電性耦合至第一IC晶粒102的第一內連線結構306。TSV 321直接電性耦合至第一導電配線326a。第一導電配線326a直接電性耦合至源極隨耦器電晶體126的閘極電極132及第一電晶體122的源極/汲極區130。此外，第一導電配線326a直接電性耦合至第一畫素103a的浮置擴散節點111。

圖7示出圖3所示影像感測器的又一些實施例的剖視圖700，其中經摻雜電容器區116是或者包括加襯於第二基底110的溝渠上的經摻雜磊晶層。在各種實施例中，經摻雜電容器區116包含具有第二摻雜類型(例如，n型)的磊晶矽。在一些實施例中，經摻雜電容器區116的厚度大於電容器介電層118的厚度。電容器接觸區120設置於第二基底110內且沿著經摻雜電容器區116的側壁及下表面設置。

圖8A及圖8B示出圖3所示半導體電容器112的一些實施例的剖視圖800a及俯視圖800b。

參照圖8A所示剖視圖800a，第一電容器電極114的突出部114p的高度806介於約0.35微米(micrometer，μm)至2微米的範圍內或者是某一其他合適的值。在一些實施例中，突出部114p的高度806大於本體結構114b的高度，藉此增大半導體電容器112的電容。在各種實施例中，突出部114p的底表面與突出部114p的對應側壁之間的角度802介於約90度至135度的範圍內或者是某一其他合適的值。在各種實施例中，電容器介電層118的厚度t1介於約19埃至75埃的範圍內或者是某一其他合適的值。在各種實施例中，當在橫截面中觀察時，突出部114p具有多邊形形狀。

參照圖8B所示俯視圖800b，所述多個突出部114p以虛線表示且位於本體結構114b之下。突出部114p在第一方向上(例如，沿著y軸)伸長且在第二方向上(例如，沿著x軸)彼此間隔開距離812。在一些實施例中，距離812介於約0.1微米至1微米的範圍內或者是某一其他合適的值。本體結構114b的寬度808介於例如約0.5微米至2.4微米的範圍內或者是某一其他合適的值。本體結構114b的長度810介於例如約0.5微米至2.4微米的範圍內或者是某一其他合適的值。每一突出部114p的寬度814介於例如約0.05微米至0.2微米的範圍內或者是某一其他合適的值。每一突出部114p的長度816介於例如約0.2微米至2微米的範圍內或者是某一其他合適的值。在各種實施例中，半導體電容器112可包括單個突出部(未示出)。在再一些實施例中，半導體電容器112可包括跨越本體結構114b的寬度808而間隔開的2至100個突出部114p。

圖9A及圖9B示出圖4所示半導體電容器112的一些實施例的剖視圖900a及俯視圖900b。

參照圖9A所示剖視圖900a，第一電容器電極114的突出部114p的高度906介於約0.06微米至0.5微米的範圍內或者是某一其他合適的值。在一些實施例中，突出部114p的相對的側壁之間的角度902介於約35度至90度的範圍內或者是某一其他合適的值。在各種實施例中，當在橫截面中觀察時，突出部114p具有矩形形狀。

參照圖9B所示俯視圖900b，所述多個突出部114p排列成包括多個列及多個行的陣列。突出部114p彼此間隔開距離912，距離912介於例如約0.06微米至0.2微米的範圍內或者是某一其他合適的值。本體結構114b的寬度908介於例如約0.7微米至2.4微米的範圍內或者是某一其他合適的值。本體結構114b的長度910介於例如約0.7微米至2.4微米的範圍內或者是某一其他合適的值。每一突出部114p的寬度914介於例如約0.09微米至0.7微米的範圍內或者是某一其他合適的值。每一突出部114p的長度916介於例如約0.09微米至0.7微米的範圍內或者是某一其他合適的值。在各種實施例中，半導體電容器可包括1至100個突出部114p。

圖10A及圖10B示出圖5所示半導體電容器112的一些實施例的剖視圖1000a及俯視圖1000b。

參照圖10A所示剖視圖1000a，第一電容器電極114的突出部114p的高度1002介於約0.35微米至2微米的範圍內或者是某一其他合適的值。

參照圖10B所示俯視圖1000b，所述多個突出部114p排列成包括多個列及多個行的陣列。突出部114p彼此間隔開距離1006，距離1006介於例如約0.1微米至0.5微米的範圍內或者是某一其他合適的值。本體結構114b的寬度1008介於例如約0.5微米至2.4微米的範圍內或者是某一其他合適的值。本體結構114b的長度1010介於例如約0.5微米至2.4微米的範圍內或者是某一其他合適的值。在一些實施例中，當在俯視圖中觀察時，突出部114p具有圓形形狀。突出部114p的直徑1004介於例如約0.09微米至0.2微米的範圍內或者是某一其他合適的值。

圖11至圖37示出形成影像感測器的方法的一些實施例的各種剖視圖1100至3700，所述影像感測器包括具有設置於基底上的半導體電容器的畫素。儘管圖11至圖37中所示的剖視圖1100至3700是參照所述方法進行闡述，然而應理解，圖11至圖37中所示的結構並非僅限於所述方法，而是可獨立於所述方法單獨存在。此外，儘管圖11至圖37被闡述為一系列動作，然而應理解，該些動作並不受限，所述動作的次序可在其他實施例中進行更改，且亦可對其他結構應用所揭露的方法。在其他實施例中，可整體地或部分地省略所示及/或所闡述的一些動作。

如圖11的剖視圖1100中所示，在第一基底304內形成多個光偵測器106、多個轉移電晶體108及浮置擴散節點111。第一基底304包括第一摻雜類型(例如，p型)。光偵測器106是或者包括第一基底304的包括與第一摻雜類型相反的第二摻雜類型(例如，n型)的經摻雜區。可例如藉由離子植入製程或某一其他合適的製程來形成光偵測器106。所述多個轉移電晶體108形成於第一基底304的前側表面304f上。轉移電晶體108分別包括延伸至第一基底304中的閘極電極、設置於第一基底304與閘極電極之間的閘極介電質、以及沿著閘極電極的側壁及閘極介電質的側壁設置的側壁間隔件。藉由例如離子植入製程或另一合適的製程在第一基底304中形成浮置擴散節點111。浮置擴散節點111包括第二摻雜類型(例如，n型)。第一基底304可為或可包含例如矽、單晶矽、磊晶矽、鍺、矽鍺或另一合適的半導體材料。

如圖12的剖視圖1200中所示，在第一基底304的前側表面304f上形成第一內連線結構306，藉此界定第一IC晶粒102。第一內連線結構306包括設置於介電結構322內的多個導電接觸件324、多個導電配線326、多個導通孔328及多個接合墊330。可藉由例如單鑲嵌製程、雙鑲嵌製程、某一其他合適的製作製程或類似製作製程來形成第一內連線結構306中的各層。

如圖13的剖視圖1300中所示，在第一基底304中在所述多個光偵測器106中的相鄰光偵測器之間形成溝渠隔離結構312。溝渠隔離結構312包括延伸至第一基底304的後側表面304b中的溝渠填充層316及設置於溝渠填充層316與第一基底304之間的襯墊層314。在一些實施例中，用於形成隔離結構的製程包括：對第一基底304的後側表面304b進行圖案化以形成延伸至第一基底304中的溝渠；沈積(例如，藉由物理氣相沈積(physical vapor deposition，PVD)、化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)等)加襯於溝渠上的襯墊層314；在溝渠內沈積(例如，藉由PVD、CVD、ALD、濺鍍、電鍍等)溝渠填充層316；以及對襯墊層314及溝渠填充層316執行平坦化製程(例如，化學機械平坦化(chemical mechanical planarization，CMP)製程)。

如圖14的剖視圖1400中所示，提供第二基底110且在第二基底110中形成隔離結構136。在一些實施例中，用於形成隔離結構136的製程包括：對第二基底110的前側表面110f進行圖案化以形成延伸至第二基底110中的一或多個溝渠；在所述一或多個溝渠中沈積(例如，藉由PVD、CVD、ALD等)隔離材料(例如，二氧化矽、氮化矽等)；以及對隔離材料執行平坦化製程(例如，CMP製程)。第二基底110包括第一摻雜類型(例如，p型)。第二基底110可為或可包含例如矽、單晶矽、磊晶矽、鍺、矽鍺或另一合適的半導體材料。

如圖15的剖視圖1500中所示，在第二基底110的前側表面110f上形成介電層1502、硬遮罩層1504及遮罩層1506。在一些實施例中，分別藉由PVD、CVD、ALD或另一合適的生長製程或沈積製程來沈積介電層1502(例如，包含二氧化矽)及硬遮罩層1504(例如，包含二氧化矽、金屬氮化物(例如氮化矽)、金屬等)。遮罩層1506形成於硬遮罩層1504之上且包括在第二基底110之上界定開口1508的側壁。遮罩層1506可為或可包含例如光阻或某一其他合適的材料。

如圖16的剖視圖1600中所示，根據遮罩層(圖15所示1506)對第二基底110執行圖案化製程，以形成延伸至第二基底 110的前側表面110f中的多個溝渠1602。在一些實施例中，圖案化製程包括執行乾式蝕刻製程(例如，電漿蝕刻、離子束蝕刻、反應性離子蝕刻等)或某一其他合適的製程。溝渠1602各自由第二基底110的相對的側壁與上表面界定。

如圖17的剖視圖1700中所示，執行移除製程以移除介電層(圖16所示1502)及硬遮罩層(圖16所示1504)，且在第二基底110內形成井區334。井區334包括第一摻雜類型(例如，p型)且可藉由離子植入製程或某一其他合適的製程來形成井區334。在一些實施例中，移除製程包括執行濕式蝕刻製程或某一其他合適的製程。在各種實施例中，在形成井區334之後，對第二基底110執行退火製程。

如圖18的剖視圖1800中所示，在第二基底110之上形成介電襯墊層1802及遮罩層1804。可藉由例如CVD、PVD、ALD或另一合適的生長製程或沈積製程來沈積介電襯墊層1802(例如，包含二氧化矽)。介電襯墊層1802加襯於溝渠1602上且沿著第二基底110的前側表面110f延伸。遮罩層1804包括在溝渠1602之上對開口進行界定的相對的側壁。遮罩層1804可為或可包含例如光阻或某一其他合適的材料。

如圖19的剖視圖1900中所示，在第二基底110中形成經摻雜電容器區116。經摻雜電容器區116加襯於溝渠1602上且沿著第二基底110的前側表面110f的一部分延伸。舉例而言，經摻雜電容器區116沿著第二基底110的對溝渠1602進行界定的相對的側壁與下表面延伸。經摻雜電容器區116包括第二摻雜類型(例如，n型)。在一些實施例中，經摻雜電容器區116具有較井區334的摻雜濃度高的摻雜濃度。在各種實施例中，藉由摻雜製程(例如，束線摻雜製程、電漿摻雜製程等)或某一其他合適的製程來形成經摻雜電容器區116。在各種實施例中，根據遮罩層1804且經由介電襯墊層1802來執行摻雜製程，其中介電襯墊層1802被配置成在摻雜製程期間減輕對第二基底110的損壞。

如圖20的剖視圖2000中所示，執行移除製程以移除介電襯墊層(圖19所示1802)及/或遮罩層(1804)。在一些實施例中，移除製程包括濕式蝕刻製程、乾式蝕刻製程或某一其他合適的製程。

如圖21的剖視圖2100中所示，在第二基底110之上沈積閘極介電層134。閘極介電層134沿著第二基底110的前側表面110f延伸且加襯於溝渠1602上。可藉由例如CVD、PVD、ALD或另一合適的生長製程或沈積製程來在第二基底110上沈積閘極介電層134。在一些實施例中，閘極介電層134是或包含二氧化矽、氧化鋁、氧化鈦、氧化鉭、氧化鉿、某一其他合適的介電材料或其任意組合。

如圖22的剖視圖2200中所示，對閘極介電層134執行圖案化製程。所述圖案化製程自經摻雜電容器區116之上移除閘極介電層134。在一些實施例中，所述圖案化製程包括：在第二基底110之上形成遮罩層(未示出)；根據遮罩層對閘極介電層134 進行蝕刻；以及執行移除製程以移除遮罩層。

如圖23的剖視圖2300中所示，在加襯於溝渠1602上的經摻雜電容器區116之上形成電容器介電層118。電容器介電層118沿著經摻雜電容器區116延伸。在一些實施例中，用於形成電容器介電層118的製程包括在第二基底110之上沈積(例如，藉由PVD、CVD、ALD等)電容器介電層118且對電容器介電層118進行圖案化以自閘極介電層134之上移除電容器介電層118。電容器介電層118可為或可包含例如二氧化矽、氧化鉿、氧化鋯、氧化鋁或某一其他合適的材料。此外，電容器介電層118被形成為具有介於約19埃至75埃的範圍內或者是某一其他合適的值的厚度。在各種實施例中，閘極介電層134的厚度大於電容器介電層118的厚度。在再一些實施例中，電容器介電層118的介電材料不同於閘極介電層134的介電材料。

如圖24的剖視圖2400中所示，在第二基底110之上沈積對溝渠(圖23所示1602)進行填充的閘極電極材料2402。閘極電極材料2402上覆於閘極介電層134及電容器介電層118上且沿著閘極介電層134及電容器介電層118延伸。在一些實施例中，藉由CVD、PVD、ALD、電鍍或某一其他合適的生長製程或沈積製程來沈積閘極電極材料2402。閘極電極材料2402可為或可包含例如多晶矽、金屬(例如，鋁、鎢、鈦、銅等)或某一其他合適的材料。在各種實施例中，閘極電極材料2402包含多晶矽。在此種實施例中，在沈積閘極電極材料2402之後執行離子植入製程，以使用一或多種摻雜劑對閘極電極材料2402進行摻雜，且在離子植入製程之後對閘極電極材料2402執行退火製程。

如圖25的剖視圖2500中所示，在閘極電極材料2402之上形成遮罩層2502。遮罩層2502可為或可包含例如光阻或某一其他材料。

如圖26的剖視圖2600中所示，根據遮罩層(圖25所示2502)對閘極電極材料(圖25所示2402)、閘極介電層134及電容器介電層118執行圖案化製程，藉此在第二基底110之上界定閘極電極132、第一電容器電極114及多個閘極結構2602。在一些實施例中，圖案化製程包括執行乾式蝕刻製程(例如，電漿蝕刻、離子束蝕刻、反應性離子蝕刻等)或某一其他合適的製程。閘極結構2602分別包括位於閘極介電層134之上的閘極電極132。在各種實施例中，同時形成閘極電極132與第一電容器電極114。第一電容器電極114包括上覆於第二基底110的前側表面110f上的本體結構114b及自本體結構114b延伸至第二基底110中的多個突出部114p。經摻雜電容器區116沿著突出部114p中的每一者的長側壁及下表面延伸。

如圖27的剖視圖2700中所示，沿著第一電容器電極114的側壁及閘極電極132的側壁形成側壁間隔件結構332。側壁間隔件結構332可為或可包含例如氮化矽、碳化矽、氮氧化矽或某一其他合適的介電材料。

如圖28的剖視圖2800中所示，對第二基底110執行摻雜製程以在第二基底110中形成多個源極/汲極區130及電容器接觸區120。此部分地在第二基底110的前側表面110f上界定多個畫素電晶體122至128及半導體電容器112。在一些實施例中，同時形成所述多個畫素電晶體122至128與半導體電容器112。在各種實施例中，所述摻雜製程包括對第二基底110執行離子植入製程。所述多個源極/汲極區130及電容器接觸區120包括第二摻雜類型(例如，n型)且具有較井區334高的摻雜濃度。在各種實施例中，用於形成半導體電容器112的製程包括圖15至圖28中所示及/或所闡述的處理步驟。

如圖29的剖視圖2900中所示，在第二基底110之上形成層間介電(inter-level dielectric，ILD)層2902、硬遮罩層2904及遮罩層2906。ILD層2902可為或可包含例如二氧化矽或類似材料。遮罩層2906可為例如光阻或某一其他合適的材料。在又一些實施例中，可藉由CVD、PVD、ALD或某一其他合適的生長製程或沈積製程在第二基底110之上沈積ILD層2902及硬遮罩層2904。

如圖30的剖視圖3000中所示，根據遮罩層(圖29所示2906)對ILD層2902及硬遮罩層2904執行圖案化製程，以在第二基底110之上在ILD層2902中形成多個開口3002。在一些實施例中，所述圖案化製程包括執行乾式蝕刻製程(例如，電漿蝕刻、離子束蝕刻、反應性離子蝕刻等)或某一其他合適的製程。

如圖31的剖視圖3100中所示，在第二基底110之上在ILD層2902內形成多個導電接觸件324。在一些實施例中，用於形成所述多個導電接觸件324的製程包括：在第二基底110之上及所述多個開口(圖30所示3002)內沈積(例如，藉由CVD、PVD、電鍍等)導電材料(例如，鋁、鈦、鎢等)且向導電材料中執行平坦化製程(例如，CMP製程)。

如圖32的剖視圖3200中所示，在第二基底110的前側表面110f上形成第二內連線結構308。第二內連線結構308包括設置於介電結構322內的所述多個導電接觸件324、多個導電配線326、多個導通孔328及多個接合墊330。ILD層(圖31所示2902)是介電結構322的一部分。在各種實施例中，可藉由例如單鑲嵌製程、雙鑲嵌製程、某一其他合適的製作製程或類似製作製程來形成第二內連線結構308中的各層。

如圖33的剖視圖3300中所示，形成穿過第二基底110延伸至第二內連線結構308的基底穿孔(TSV)321。TSV 321電性耦合至第二內連線結構308中的導電結構(例如，導電配線)。在一些實施例中，用於形成TSV 321的製程包括：對第二基底110的後側表面110b進行圖案化以形成自第二基底110延伸至第二內連線結構308的TSV開口；在TSV開口內沈積(例如，藉由CVD、PVD、ALD、電鍍等)導電材料；以及對導電材料執行平坦化製程(例如，CMP製程)。

如圖34的剖視圖3400中所示，在第二基底110的後側表面110b上形成多個接合墊330及接合介電層3402，藉此界定第二IC晶粒104。

如圖35的剖視圖3500中所示，執行第一接合製程以將第一IC晶粒102接合至第二IC晶粒104。在第一接合製程之後，第一IC晶粒102的第一內連線結構306在第一接合介面處與第二IC晶粒104的第二內連線結構308接合。在一些實施例中，第一接合製程包括共晶接合製程、熔融接合製程、介電質對介電質接合製程、金屬對金屬接合製程、某一其他合適的接合製程或其任意組合。在各種實施例中，第一IC晶粒102與第二IC晶粒104之間的第一接合介面包括介電質對介電質接合件及金屬對金屬接合件。

如圖36的剖視圖3600中所示，形成第三IC晶粒202，且執行第二接合製程以將第三IC晶粒202接合至第二IC晶粒104。在各種實施例中，形成第三IC晶粒202包括在第三基底340的前側表面340f上形成多個半導體裝置336、338以及在第三基底340的前側表面340f上形成第三內連線結構310。在第二接合製程之後，第三IC晶粒202的第三內連線結構310在第二接合介面處與設置於第二基底110的後側表面110b上的接合墊330及接合介電層3402接合。在一些實施例中，第二接合製程包括共晶接合製程、熔融接合製程、介電質對介電質接合製程、金屬對金屬接合製程、某一其他合適的接合製程或其任意組合。在各種實施例中，第二IC晶粒104與第三IC晶粒202之間的第二接合介面包括介電質對介電質接合件及金屬對金屬接合件。在各種實施例中，可藉由例如單鑲嵌製程、雙鑲嵌製程、某一其他合適的製作製程或類似製作製程來形成第三內連線結構310中的各層。

如圖37的剖視圖3700中所示，在第一基底304的後側表面304b上形成多個濾光片318，且在所述多個濾光片318上形成多個微透鏡320。可藉由沈積與所述多個濾光片318對應的相應彩色濾光片層且對所述相應彩色濾光片層進行圖案化來形成濾光片318。可藉由在濾光片318之上沈積微透鏡材料且對所述微透鏡材料進行圖案化以形成所述多個微透鏡320來形成微透鏡320。在各種實施例中，可在執行圖35所示第一接合製程之前在第一基底304的後側表面304b上形成所述多個濾光片318及所述多個微透鏡320。舉例而言，可在形成溝渠隔離結構312之後立即形成所述多個濾光片318及所述多個微透鏡320。

圖38至圖43示出可代替圖15至圖28中的動作而被執行的動作的一些實施例的剖視圖3800至4300，使得圖11至圖37所示方法可作為另外一種選擇而自圖11至圖14進行至圖38至圖43，且然後自圖43進行至圖29至圖37(跳過圖15至圖28)。在各種實施例中，圖38至圖43示出形成半導體電容器112的一些其他實施例的剖視圖3800至4300。

儘管圖38至圖43中所示的剖視圖3800至4300是參照一種方法進行闡述，然而應理解，圖38至圖43中所示的結構並非僅限於所述方法，而是可獨立於所述方法單獨存在。此外，儘管圖38至圖43被闡述為一系列動作，然而應理解，該些動作並不受限，所述動作的次序可在其他實施例中進行更改，且亦可對其他結構應用所揭露的方法。在其他實施例中，可整體地或部分地省略所示及/或所闡述的一些動作。

如圖38的剖視圖3800中所示，在第二基底110的前側表面110f上形成介電層3802、第一硬遮罩層3804及第一遮罩層3806。可分別藉由例如PVD、CVD、ALD或某一其他合適的生長製程或沈積製程在第二基底110上沈積介電層3802及第一硬遮罩層3804。第一遮罩層3806形成於第一硬遮罩層3804上且包括對開口3808進行界定的側壁。

如圖39的剖視圖3900中所示，根據第一遮罩層(圖38所示3806)對第二基底110執行第一圖案化製程，以形成延伸至第二基底110的前側表面110f中的多個溝渠3902。在一些實施例中，第一圖案化製程包括執行乾式蝕刻製程(例如，電漿蝕刻、離子束蝕刻、反應性離子蝕刻等)或某一其他合適的製程。可執行移除製程以移除第一硬遮罩層3804(未示出)。

如圖40的剖視圖4000中所示，在第二基底110之上形成第二硬遮罩層4002，且對第二基底110執行第二圖案化製程以使溝渠3902擴大。在一些實施例中，第二圖案化製程包括執行濕式蝕刻製程或某一其他合適的製程。在各種實施例中，第二圖案化製程包括將第二基底110暴露於四甲基氫氧化銨(tetramethyl ammonium hydroxide，TMAH)或某一其他合適的濕式蝕刻劑。可執行移除製程以移除第二硬遮罩層4002。

如圖41的剖視圖4100中所示，在第二基底110之上形成第三硬遮罩層4102，且對第二基底110執行第三圖案化製程以使溝渠3902擴大。在各種實施例中，溝渠3902由第二基底110的相對的側壁界定。在一些實施例中，第三圖案化製程包括執行濕式蝕刻製程或某一其他合適的製程。舉例而言，第三圖案化製程包括將第二基底110暴露於TMAH或某一其他合適的濕式蝕刻劑。可執行移除製程以移除第三硬遮罩層4102及介電層3802(未示出)。因此，在一些實施例中，可藉由以下操作形成所述多個溝渠3902：i)執行乾式蝕刻(如圖39中所示)；ii)執行第一濕式蝕刻(如圖40中所示)；以及iii)執行第二濕式蝕刻(如圖41中所示)。

如圖42的剖視圖4200中所示，在第二基底110中形成經摻雜電容器區116及井區334。經摻雜電容器區116加襯於溝渠3902上且沿著第二基底110的前側表面110f的一部分延伸。在一些實施例中，可藉由圖17至圖20中所示及/或所闡述的製程來形成經摻雜電容器區116及井區334。

如圖43的剖視圖4300中所示，在第二基底110上形成多個畫素電晶體122至128及半導體電容器112。半導體電容器112包括經摻雜電容器區116、電容器介電層118及第一電容器電極114。第一電容器電極114包括本體結構114b及多個突出部114p。當在橫截面中觀察時，所述多個突出部114p可具有三角形形狀。在一些實施例中，可藉由圖21至圖28中所示及/或所闡述的製程來形成所述多個畫素電晶體122至128及半導體電容器112。

圖44至圖47示出可代替圖14至圖20中的動作而被執行的動作的一些實施例的剖視圖4400至4700，使得圖11至圖37 所示方法可作為另外一種選擇而自圖11至圖13進行至圖44至圖47，且然後自圖47進行至圖21至圖37(跳過圖14至圖20)。

儘管圖44至圖47中所示的剖視圖4400至4700是參照一種方法進行闡述，然而應理解，圖44至圖47中所示的結構並非僅限於所述方法，而是可獨立於所述方法單獨存在。此外，儘管圖44至圖47被闡述為一系列動作，然而應理解，該些動作並不受限，所述動作的次序可在其他實施例中進行更改，且亦可對其他結構應用所揭露的方法。在其他實施例中，可整體地或部分地省略所示及/或所闡述的一些動作。

如圖44的剖視圖4400中所示，提供第二基底110且在第二基底110中形成隔離結構136。在一些實施例中，如圖14中所示及/或所闡述般形成隔離結構136。

如圖45的剖視圖4500中所示，在第二基底110中形成多個溝渠1602及井區334。在一些實施例中，可如圖15至圖17中所示及/或所闡述般形成溝渠1602及井區334。

如圖46的剖視圖4600中所示，在第二基底110上形成經摻雜磊晶層4602。經摻雜磊晶層4602沿著第二基底110的前側表面110f延伸且加襯於第二基底110上。經摻雜磊晶層4602被形成為具有第二摻雜類型(例如，n型)。可藉由例如磊晶沈積製程在第二基底110上沈積經摻雜磊晶層4602，且可在磊晶沈積製程期間使用第二摻雜類型(例如，n型)對經摻雜磊晶層4602進行原位摻雜。

如圖47的剖視圖4700中所示，對經摻雜磊晶層(圖46所示4602)執行圖案化製程，藉此形成經摻雜電容器區116。所述圖案化製程包括在經摻雜磊晶層(圖46所示4602)之上形成遮罩層(未示出)且執行乾式蝕刻製程(例如，電漿蝕刻、離子束蝕刻、反應性離子蝕刻等)或某一其他合適的蝕刻製程。

圖48示出用於形成影像感測器的方法4800的一些實施例，所述影像感測器包括具有設置於基底上的半導體電容器的畫素。儘管方法4800被示出及/或闡述為一系列動作或事件，然而應理解，所述方法並非僅限於所示次序或動作。因此，在一些實施例中，可以與所示次序不同的次序施行所述動作及/或可同時施行所述動作。此外，在一些實施例中，可將所示動作或事件細分成多個動作或事件，所述多個動作或事件可分次單獨施行或與其他動作或子動作同時施行。在一些實施例中，可省略一些所示動作或事件，且可包括其他未示出的動作或事件。

在動作4802處，在第一基底內及/或第一基底上形成多個光偵測器、浮置擴散節點及多個轉移電晶體。圖11示出與動作4802的一些實施例對應的剖視圖1100。

在動作4804處，在第一基底上形成第一內連線結構，藉此界定第一IC晶粒。圖12示出與動作4804的一些實施例對應的剖視圖1200。

在動作4806處，對第二基底進行蝕刻以形成延伸至第二基底的前側表面中的多個溝渠。圖15至圖17示出與動作4806的一些實施例對應的各種剖視圖1500至1700。圖38至圖41示出與動作4806的一些其他實施例對應的各種剖視圖3800至4100。

在動作4808處，在第二基底中或第二基底上形成經摻雜電容器區，其中經摻雜電容器區加襯於所述多個溝渠上。圖18至圖20示出與動作4808的一些實施例對應的各種剖視圖1800至2000。圖42示出與動作4808的一些其他實施例對應的剖視圖4200。圖46及圖47示出與動作4808的又一些實施例對應的各種剖視圖4600及4700。

在動作4810處，在第二基底上形成電容器介電層，其中電容器介電層加襯於所述多個溝渠上。圖23示出與動作4810的一些實施例對應的剖視圖2300。

在動作4812處，在電容器介電層上形成第一電容器電極且在第二基底之上形成多個閘極電極，其中第一電容器電極包括設置於所述多個溝渠中的突出部。圖24至圖26示出與動作4812的一些實施例對應的各種剖視圖2400至2600。

在動作4814處，對第二基底進行摻雜以在閘極電極的相對的側上形成源極/汲極區且形成鄰接經摻雜電容器區的電容器接觸區，藉此在第二基底上界定多個畫素電晶體及半導體電容器。圖28示出與動作4814的一些實施例對應的剖視圖2800。

在動作4816處，在第二基底的前側表面上形成第二內連線結構。圖29至圖32示出與動作4816的一些實施例對應的各種剖視圖2900至3200。

在動作4818處，在第二基底中形成TSV，且在第二基底的後側表面上形成多個接合墊，藉此界定第二IC晶粒。圖33及圖34示出與動作4818的一些實施例對應的剖視圖3300及3400。

在動作4820處，將第一IC晶粒接合至第二IC晶粒。圖35示出與動作4820的一些實施例對應的剖視圖3500。

在動作4822處，在第三基底上形成多個邏輯電晶體及第三內連線結構，藉此界定第三IC晶粒。圖36示出與動作4822的一些實施例對應的剖視圖3600。

在動作4824處，將第三IC晶粒接合至第二IC晶粒。圖36示出與動作4824的一些實施例對應的剖視圖3600。

因此，在一些實施例中，本揭露是有關於一種影像感測器，所述影像感測器包括跨越第一IC晶粒及第二IC晶粒設置的畫素，其中半導體電容器設置於第二IC晶粒的基底內及/或基底上。

在一些實施例中，本申請案提供一種影像感測器，所述影像感測器包括：第一積體電路(IC)晶粒，包括設置於第一基底內的多個光偵測器；第二IC晶粒，與所述第一IC晶粒在垂直方向上堆疊，其中所述第二IC晶粒包括設置於第二基底上的多個畫素電晶體及半導體電容器，其中所述半導體電容器包括：第一電容器電極，上覆於所述第二基底上且包括設置於所述第二基底中的突出部；電容器介電層，設置於所述第一電容器電極與所述第二基底之間；以及經摻雜電容器區，設置於所述第二基底內且位於所述第一電容器電極之下；以及其中所述多個光偵測器、所述多個畫素電晶體及所述半導體電容器界定畫素。

在一些實施例中，本申請案提供一種影像感測器，所述影像感測器包括：多個光偵測器及浮置擴散節點，設置於第一基底內，其中所述浮置擴散節點設置於所述多個光偵測器之間；多個畫素電晶體，設置於所述第一基底下面的第二基底上，其中所述多個畫素電晶體包括第一畫素電晶體，所述第一畫素電晶體具有直接電性耦合至所述浮置擴散節點的第一源極/汲極區；以及半導體電容器，設置於所述第二基底上，其中所述半導體電容器包括位於所述第二基底上的經摻雜電容器區、位於所述經摻雜電容器區之上的第一電容器電極、以及直接位於所述經摻雜電容器區與所述第一電容器電極之間的電容器介電層，其中所述第一電容器電極包括設置於所述第二基底中的多個突出部，其中所述經摻雜電容器區在側向上連續地包繞於所述多個突出部周圍，且其中所述半導體電容器直接電性耦合至所述第一畫素電晶體的第二源極/汲極區。

在各種實施例中，本申請案提供一種用於形成影像感測器的方法，所述方法包括：在第一基底內形成多個光偵測器及浮置擴散節點；對第二基底進行蝕刻以形成設置於所述第二基底的前側表面中的多個溝渠；在所述第二基底上形成經摻雜電容器區，其中所述經摻雜電容器區沿著所述第二基底的對所述多個溝渠進行界定的側壁延伸；在所述經摻雜電容器區之上形成電容器介電層，其中所述電容器介電層加襯於所述多個溝渠上；在所述電容器介電層上形成第一電容器電極，藉此界定半導體電容器，其中所述第一電容器電極包括位於所述第二基底之上的本體結構及設置於所述多個溝渠中的多個突出部；在所述第二基底上形成多個畫素電晶體，其中所述多個畫素電晶體包括位於所述第二基底之上的多個閘極電極；以及將所述第二基底接合至所述第一基底，其中所述多個畫素電晶體中的第一電晶體電性耦合於所述浮置擴散節點與所述半導體電容器之間。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。