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TWI774353B - 積體電路、畫素感測器及其形成方法 - Google Patents

積體電路、畫素感測器及其形成方法 Download PDF

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TWI774353B
TWI774353B TW110116111A TW110116111A TWI774353B TW I774353 B TWI774353 B TW I774353B TW 110116111 A TW110116111 A TW 110116111A TW 110116111 A TW110116111 A TW 110116111A TW I774353 B TWI774353 B TW I774353B
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周正賢
李名哲
陳昇照
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台灣積體電路製造股份有限公司
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Abstract

一種積體電路、畫素感測器及其形成方法。畫素感測器 包含基底，所述基底具有與背側相對的前側。影像感測元件包括設置在基底內的主動層，其中主動層包括鍺。抗反射塗層(ARC)結構上覆於基底的背側。ARC結構包含上覆於基底的背側的第一介電層、上覆於第一介電層的第二介電層以及上覆於第二介電層的第三介電層。第一介電層的第一折射率小於第二介電層的第二折射率且第三介電層的第三折射率小於第一折射率。

Description

積體電路、畫素感測器及其形成方法
本發明實施例是有關於一種積體電路、畫素感測器及其形成方法，且特別是有關於一種積體電路和畫素感測器其包含用於提高量子效率的上覆於影像感測元件的介電結構以及其形成方法。
許多現代的電子器件(例如數位相機、光學成像器件等)包括影像感測器。影像感測器將光學影像轉換為可表示為數位影像的數位資料。影像感測器包含畫素感測器陣列，所述畫素感測器是用於將光學影像轉換為數位資料的單元器件。一些類型的畫素感測器包含電荷耦合器件(charge-coupled device；CCD)影像感測器和互補型金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)影像感測器(CMOS image sensor；CIS)。相較於CCD畫素感測器，CIS由於低功耗、小尺寸、快速資料處理、資料直接輸出以及低製造成本而受到青睞。
根據一些實施例，一種畫素感測器包括基底、影像感測元件及抗反射塗層結構。基底具有與背側相對的前側，影像感測元件包括設置在所述基底內的主動層，其中所述主動層包括鍺。抗反射塗層結構上覆於所述基底的所述背側，其中所述抗反射塗層結構包括上覆於所述基底的所述背側的第一介電層、上覆於所述第一介電層的第二介電層以及上覆於所述第二介電層的第三介電層，其中所述第一介電層的第一折射率小於所述第二介電層的第二折射率，其中所述第三介電層的第三折射率小於所述第一折射率。
根據一些實施例，一種積體電路包括第一積體電路晶粒、第二積體電路晶粒、多個影像感測元件、網格結構及抗反射塗層結構。第一積體電路晶粒包括第一基底和上覆於所述第一基底的第一互連結構。第二積體電路晶粒上覆於所述第一積體電路晶粒，其中所述第二積體電路晶粒包括第二基底和在所述第二基底之下的第二互連結構，其中所述第一積體電路晶粒和所述第二積體電路晶粒在所述第一互連結構與所述第二互連結構之間的接合介面處接觸。影像感測元件設置在所述第二基底內，網格結構上覆於所述多個影像感測元件，其中所述影像感測元件中的每一者在所述網格結構的側壁之間橫向間隔開。抗反射塗層結構設置在所述第二基底與所述網格結構之間，其中所述抗反射塗層結構包括各自具有彼此不同的折射率的第一介電層、第二介電層以及第三介電層，其中所述第二介電層上覆於所述第一介電層，所述第三介 電層上覆於所述第二介電層，其中所述第一介電層包括第一金屬氧化物，所述第二介電層包括不同於所述第一金屬氧化物的第二金屬氧化物。
根據一些實施例，一種用於形成畫素感測器的方法包括至少以下步驟。將第一隔離結構形成到基底的前側中，在所述基底內形成影像感測元件，使得所述影像感測元件包含橫向間隔在所述第一隔離結構的側壁之間的主動層，其中所述基底包括第一材料，所述主動層包括不同於所述第一材料的第二材料。沿著所述基底的所述前側形成互連結構以及在所述基底的背側上方形成抗反射塗層結構，使得所述抗反射塗層結構包括上覆於所述基底的所述背側的第一介電層、上覆於所述第一介電層的第二介電層以及上覆於所述第二介電層的第三介電層，其中所述第一介電層的第一折射率小於所述第二介電層的第二折射率，其中所述第三介電層的第三折射率小於所述第一折射率。
100:畫素感測器
102:互連結構
104:互連介電結構
106:導電線
108:導通孔
110:基底
110b:背側
110f:前側
112、112a、112b:影像感測元件
114:主動層
116:第一隔離結構
118:抗反射塗層結構
120:第一介電層
122:第二介電層
124:第三介電層
126:網格結構
128:上部介電層
130:電磁輻射
130a:箭頭
132:第一法線
134:第二法線
140:圓
200a、200b、200c、200d、200e、200f:畫素感測器
202:第二隔離結構
204:鈍化層
206:導電溝槽層
208:反射器
209:緩衝層
210:第二深井
212:第一重摻雜區
214:第一深井
216:摻雜區
218:濾光器
220:微透鏡
300:積體電路
301:第一積體電路晶粒
302:下部基底
303:第二積體電路晶粒
305:半導體器件
307:下部互連結構
308:第一接合結構
310:接合蝕刻終止層
312:接合介電結構
313:重佈線通孔
314:重佈線
316:第二接合結構
321:第一網格層
322:第二網格層
328:上部接合墊結構
330:上部蝕刻終止層
336:開口
400、500、600、700、800、900、1000、1100:剖面圖
702:深溝槽隔離開口
1200:方法
1202、1204、1206、1208、1210、1212、1214:動作
t1:第一厚度
t2:第二厚度
t3:第三厚度
Ti、Ts:厚度
θ1:入射角
θ2:第一折射角
θ3:第二折射角
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據工業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出具有上覆於影像感測元件的抗反射塗層結構的畫素感測器的一些實施例的剖面圖，其中抗反射塗層結構配置成增強 影像感測元件的量子效率。
圖2A至圖2F示出根據圖1的畫素感測器的一些替代實施例的畫素感測器的一些實施例的剖面圖。
圖3示出包括在第二積體電路(integrated circuit；IC)晶粒之下的第一IC晶粒的積體電路的一些實施例的剖面圖，其中第二IC晶粒包含上覆於多個影像感測元件的抗反射塗層結構。
圖4至圖11示出形成具有上覆於影像感測元件的抗反射塗層結構的畫素感測器的方法的一些實施例的剖面圖。
圖12以流程圖示出了形成具有上覆於影像感測元件的抗反射塗層結構的畫素感測器的一些實施例的方法。
本公開提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及佈置的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開在各種實例中可重複使用參考標號及/或文字。這種重複使用是為了簡明及清晰起見且自身並不表示所論述的各個實施例及/或配置之間的關係。
另外，為易於說明，本文中可能使用例如“下方(beneath)”、 “下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還涵蓋裝置在使用或操作中的不同取向。裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。
此外，為易於描述，本文中可使用“第一”、“第二”、“第三”等來區分圖式或一系列圖式的不同元件。“第一”、“第二”、“第三”等並不意圖描述對應元件，而相反僅為通用識別字。舉例來說，結合第一圖所描述的“第一介電層”可不一定與結合一些實施例所描述的“第一介電層”相對應，反而可與其它實施例中的“第二介電層”相對應。
CMOS影像感測器(CIS)通常包括畫素區的陣列，所述畫素區的陣列分別具有在基底內佈置的影像感測元件。抗反射塗層(anti-reflective coating；ARC)結構上覆於影像感測元件，並且配置成防止入射光的反射遠離基底。在接收光之後，影像感測元件配置成產生與所接收光相對應的電訊號。來自影像感測元件的電訊號可由訊號處理單元處理以確定由CIS捕獲的影像。量子效率(quantum efficiency；QE)是促進由畫素區內的影像感測元件所產生的電訊號的光子的數目與入射到畫素區上的光子的數目的比例。已瞭解，ARC結構可藉由防止入射光的反射遠離下伏影像感測元件來增強CIS的QE。
上述畫素感測器的一個挑戰是遠離下伏影像感測元件的入射輻射的反射。在一些實施例中，ARC結構包括設置在下伏影像感測元件上方的第一介電層和上覆於第一介電層的第二介電層。第一介電層具有大於第二介電層的第二折射率的第一折射率(例如第一折射率為約2且第二折射率為約1.44)，使得第一折射率與第二折射率之間的差相對較小(例如小於約0.6)。歸因於第一折射率與第二折射率之間的差，從第二介電層傳遞到第一介電層的入射光朝向垂直於第一介電層的上部表面的線彎曲，從而將光導向下伏影像感測元件。然而，因為第一折射率與第二折射率之間的差相對較小(例如小於約0.6)，所以入射光未充分地朝向線彎曲。這可能導致入射光行進到鄰近的影像感測元件及/或經反射遠離下伏影像感測元件，從而降低畫素感測器的QE，增加串擾(cross-talk)且降低畫素感測器的總體性能。
在一些實施例中，本案是針對具有上覆於影像感測元件的抗反射塗層(ARC)結構且配置成提高畫素感測器的QE的畫素感測器。舉例來說，畫素感測器包括設置在基底內的影像感測元件。ARC結構上覆於基底的背側且包括第一介電層、第二介電層以及第三介電層。第一介電層上覆於基底的背側，第二介電層上覆於第一介電層，第三介電層上覆於第二介電層。第一介電層包括第一折射率，第二介電層包括大於第一折射率的第二折射率，第三介電層包括小於第二折射率的第三折射率(例如第二折射率為約2.43且第三折射率為約1.44)。因此，第二折射率與第三折射 率之間的差相對較大(例如大於約0.6)。歸因於第二折射率與第三折射率之間的相對較大的差，從第三介電層傳遞到第二介電層的入射光朝向垂直於第二介電層的上部表面的線充分地彎曲，從而充分地將入射光導向下伏影像感測元件。因此，減輕了導向鄰近的影像感測元件及/或經反射遠離下伏影像感測元件的入射光。這提高了影像感測元件的QE且減小了串擾，從而提高畫素感測器的總體性能。
圖1示出具有上覆於基底110的抗反射塗層(ARC)結構118的畫素感測器100的一些實施例的剖面圖。在一些實施例中，圓140示出畫素感測器100的區的放大圖以更清楚地示出ARC結構118的細節。
畫素感測器100包含沿著基底110的前側110f設置的互連結構102。影像感測元件112設置在基底110內。影像感測元件112配置成將電磁輻射130(例如光子)轉換為電訊號(例如以從電磁輻射130產生電子空穴對(electron-hole pair))。在一些實施例中，電磁輻射130背側照射(back side illuminated；BSI)在畫素感測器100上。在一些實施例中，影像感測元件112可例如配置成從近紅外(near infrared；NIR)輻射(例如波長在約700奈米(nm)至約3,000奈米範圍內的電磁輻射)產生電訊號。
在一些實施例中，基底110由第一材料(例如矽)構成。另外，影像感測元件112包括設置在基底110內的主動層114。在其它實施例中，主動層114包括不同於第一材料的第二材料(例 如鍺)。第一隔離結構116設置在基底110內並向影像感測元件112提供與設置在基底110內/基底110上的其它器件及/或摻雜區的電性隔離。第一隔離結構116可橫向地圍封影像感測元件112。主動層114可例如包括配置成將電磁輻射130(例如光子)轉換為電訊號及/或促進電訊號的讀出的光檢測器區及/或光檢測器層，例如電荷儲存區(charge storage region)、浮動節點(floating node)、表面釘紮區(surface pinning region)、接觸區(contact region)、保護環(guard ring)等。選定主動層114的第二材料以確保用於NIR輻射及/或紅外輻射(infrared radiation；IR)的高QE。舉例來說，主動層114的第二材料(例如鍺)有助於主動層114吸收IR輻射，從而提高影像感測元件112的QE。
互連結構102沿著基底110的前側110f延伸並且配置成使基底110及/或主動層114的摻雜區與畫素器件(例如轉移電晶體(transfer transistor)、源極隨耦器電晶體(source-follower transistor)、列選擇電晶體(row-select transistor)等)彼此電耦合。互連結構102包含互連介電結構104、多個導電線106以及多個導通孔108。另外，ARC結構118沿著基底110的背側110b設置。ARC結構118包括具有第一折射率的第一介電層120、具有第二折射率的第二介電層122以及具有第三折射率的第三介電層124。另外，網格結構(grid structure)126上覆於ARC結構118。網格結構126可例如包括金屬網格結構及/或介電網格結構。網格結構126配置成將電磁輻射130引導至下伏影像感測元件112。在一些 實施例中，當網格結構126包括金屬網格結構(例如鋁、銅、鎢或前述的組合)時，電磁輻射130可從金屬網格結構的側壁反射到下伏影像感測元件112，而不是行進到鄰近的影像感測元件(未繪示)。在這類實施例中，網格結構126可減小鄰近的影像感測元件之間的串擾，從而提高影像感測元件112的QE。此外，上部介電層128設置在網格結構126和ARC結構118上方。
在各種實施例中，電磁輻射130設置於ARC結構118上且包括波長的第一範圍。在一些實施例中，第一介電層120可例如為或包括氧化鉭(例如Ta2O5)、另一介電材料或前述的任何組合及/或第一折射率可為約2、約2.06、在約2至2.1的範圍內或為另一合適的值。在一些實施例中，如果波長的第一範圍在約400奈米至約700奈米(例如可見光)的範圍內，那麼第一折射率可在約2.11至約2.25的範圍內或為另一合適的值。在其它實施例中，如果波長的第一範圍在約700奈米至約3,000奈米(例如NIR輻射)的範圍內，那麼第一折射率可在約2.01至2.11的範圍內或為另一合適的值。在各種實施例中，如果波長的第一範圍在約1,400奈米至約1,600奈米的範圍內，那麼第一折射率可在約2.056至約2.062的範圍內或為另一合適的值。
在各種實施例中，第二介電層122可例如為或包括氧化鈦(例如TiO2)、碳化矽、另一合適的介電材料或前述的任何組合及/或第二折射率可為約2.43，在約2.4至2.6的範圍內或為另一合適的值。在一些實施例中，如果波長的第一範圍在約400奈米 至約700奈米(例如可見光)的範圍內，那麼第二折射率可在約2.55至約2.88的範圍內或為另一合適的值。在其它實施例中，如果波長的第一範圍在約700奈米至約3,000奈米(例如NIR輻射)的範圍內，那麼第二折射率可在約2.37至2.55的範圍內或為另一合適的值。在各種實施例中，如果波長的第一範圍在約1,400奈米至約1,600奈米的範圍內，那麼第二折射率可在約2.43至約2.46的範圍內或為另一合適的值。
在一些實施例中，第三介電層124可例如為或包括二氧化矽(例如SiO2)、另一氧化物、高密度電漿氧化物、另一合適的介電材料或前述的任何組合及/或第三折射率可為約1.44、約1.438、約1.53、在約1.438至1.53的範圍內或為另一合適的值。在一些實施例中，如果波長的第一範圍在約400奈米至約700奈米(例如可見光)的範圍內，那麼第三折射率可在約1.46至約1.49的範圍內或為另一合適的值。在其它實施例中，如果波長的第一範圍在約700奈米至約3,000奈米(例如NIR輻射)的範圍內，那麼第三折射率可在約1.42至1.46的範圍內或為另一合適的值。在各種實施例中，如果波長的第一範圍在約1,400奈米至約1,600奈米的範圍內，那麼第三折射率可在約1.443至約1.446的範圍內或為另一合適的值。在各種實施例中，第二折射率大於第一折射率，並且第三折射率小於第一折射率。這部分地減少了遠離影像感測元件112的電磁輻射的反射，從而提高畫素感測器100的QE。
在一些實施例中，箭頭130a示出當電磁輻射130行進穿 過ARC結構118時電磁輻射130的路徑的一些非限制性實例。當電磁輻射130橫穿第三介電層124與第二介電層122之間的邊界時，其朝向第一法線132彎曲。因為第三折射率大體上小於第二折射率(即第二折射率與第三折射率之間的差大於約0.6)，所以第一折射角θ2大體上小於對應的入射角θ1，從而使電磁輻射130朝向影像感測元件112聚焦。這減輕了遠離影像感測元件112的電磁輻射130的反射及/或減小了串擾，從而提高畫素感測器100的QE。另外，當電磁輻射130橫穿第二介電層122與第一介電層120之間的邊界時，其彎曲遠離第二法線134。因為第一折射率相對小於第二折射率(即第二折射率與第一折射率之間的差小於約0.5)，所以第二折射角θ3稍微大於第一折射角θ2。因為第二折射率與第一折射率之間的差相對較小，所以減輕了遠離影像感測元件112的電磁輻射的反射。最後，在一些實施例中，基底110的折射率大於第一折射率(例如基底110的折射率在約3.42至3.48的範圍內或為另一合適的值)，使得當電磁輻射從第一介電層120傳遞到基底110時，其朝向垂直於基底110的背側110b的線彎曲。這將電磁輻射130導向影像感測元件112，並且減輕了遠離影像感測元件112的電磁輻射130的反射及/或減小了串擾，從而提高畫素感測器100的QE。因此，ARC結構118配置成提高畫素感測器100的性能。在一些實施例中，第一法線132垂直於第二介電層122的上部表面(第三介電層124與第二介電層122之間的介面)，並且第二法線134垂直於第一介電層120的上部表面(第二介電 層122與第一介電層120之間的介面)及/或第一法線132與第二法線134彼此平行。
圖2A示出根據圖1的畫素感測器100的一些替代實施例的畫素感測器200a的一些實施例的剖面圖。
畫素感測器200a包含沿著基底110的前側110f設置的互連結構102和沿著基底110的背側110b設置的ARC結構118。在一些實施例中，基底110可例如為或包括塊狀基底(例如塊狀矽基底)、絕緣體上矽(silicon-on-insulator；SOI)基底、P摻雜矽或另一合適的材料。因此，基底110包括例如矽的第一材料。互連結構102包括互連介電結構104、多個導電線106以及多個導通孔108。在其它實施例中，互連介電結構104可例如為或包括二氧化矽、低k介電材料、另一合適的介電材料或前述的任何組合。在又其它實施例中，導電線106及/或導通孔108可例如分別為或包括鋁、銅、釕、鎢、氮化鈦、氮化鉭、另一合適的材料或前述的任何組合。互連結構102配置成使設置在畫素感測器200a內的摻雜區及/或半導體器件彼此電耦合。
影像感測元件112設置在基底110內且包括主動層114。影像感測元件112例如配置成從近紅外(NIR)輻射(例如具有波長在約700奈米(nm)至約3,000奈米的範圍內的電磁輻射)產生電訊號。應瞭解，配置成從其它頻率波長值產生電訊號的影像感測元件112也在本公開的範圍內。第一隔離結構116設置在基底110內且橫向地圍封影像感測元件112。第一隔離結構116從基 底110的前側110f延伸到基底110的前側110f上方的點。第一隔離結構116配置成使影像感測元件112與設置在基底110上及/或基底110內的其它器件電性隔離。在一些實施例中，第一隔離結構116配置為淺溝槽隔離(shallow trench isolation；STI)結構或另一合適的隔離結構。在其它實施例中，第一隔離結構116可例如為或包括氧化物，例如二氧化矽、氮化矽、碳化矽、氮氧化矽、碳氧化矽、另一合適的介電材料或前述的任何組合。
另外，第二隔離結構202從基底110的背側110b延伸到基底110的背側110b下方的點。在一些實施例中，第二隔離結構202的底部表面可接觸第一隔離結構116的頂部表面。第二隔離結構202橫向地包圍影像感測元件112且配置成使影像感測元件112與設置在基底110內及/或基底110上的其它器件電性隔離。在一些實施例中，第二隔離結構202配置為深溝槽隔離(deep trench isolation；DTI)結構或另一合適的隔離結構。另外，在一些實施例中，第二隔離結構202可例如為或包括介電材料(例如二氧化矽、氮化矽、碳化矽、另一介電材料或前述的任何組合)、金屬材料(例如鎢、銅、鋁、另一金屬或前述的任何組合)、另一合適的材料或前述的任何組合。在其它實施例中，第二隔離結構202可配置成將入射電磁輻射導向下伏影像感測元件112。舉例來說，當第二隔離結構202包括金屬材料(例如鋁、銅、鎢等)時，電磁輻射可從金屬材料的側壁反射到下伏影像感測元件112，而不是行進到鄰近的影像感測元件(未繪示)。在這類實施例中，第二隔離 結構202可減小鄰近的影像感測元件之間的串擾，從而提高影像感測元件112的QE。
ARC結構118沿著基底110的背側110b設置。ARC結構118包含具有第一折射率的第一介電層120、具有第二折射率的第二介電層122以及具有第三折射率的第三介電層124。在一些實施例中，第一介電層120可例如為或包括氧化鉭(例如Ta2O5)、另一介電材料或前述的任何組合及/或第一折射率可為約2、約2.06、在約2至2.16的範圍內或為另一合適的值。在其它實施例中，第二介電層122可例如為或包括氧化鈦(例如TiO2)、碳化矽、另一合適的介電材料或前述的任何組合及/或第二折射率可為約2.43、在約2.4至2.6的範圍內或為另一合適的值。在又其它實施例中，第三介電層124可例如為或包括二氧化矽(例如SiO2)、另一氧化物、高密度電漿氧化物、另一合適的介電材料或前述的任何組合及/或第三折射率可為約1.44、約1.438、約1.53、在約1.438至1.53的範圍內或為另一合適的值。在各種實施例中，第二折射率大於第一折射率及/或第三折射率小於第一折射率。這部分地減少了遠離影像感測元件112的電磁輻射的反射，從而提高畫素感測器200a的QE。
第一介電層120具有第一厚度t1，第二介電層122具有第二厚度t2，並且第三介電層124具有第三厚度t3。在一些實施例中，第一厚度t1例如為約1,100埃、在約900埃至1,300埃的範圍內或為另一合適的厚度值。在其它實施例中，第二厚度t2例 如為約200埃、在約10埃至1,000埃的範圍內或為另一合適的厚度值。在又其它實施例中，第三厚度t3例如為約1,300埃、在約1,100埃至1,500埃的範圍內或為另一合適的厚度值。在各種實施例中，第一厚度t1大於第二厚度t2，並且第一厚度t1小於第三厚度t3。
在一些實施例中，影像感測元件112配置成從NIR輻射的第一範圍產生電訊號，其中NIR輻射的第一範圍包含在約1400奈米至1600奈米範圍內的波長，然而NIR輻射的第一範圍的其它值在本公開的範圍內。在一些實施例中，如果第二厚度t2小於約10埃，那麼NIR輻射的第一範圍內的入射電磁輻射的反射率增加，從而降低畫素感測器200a的性能。在又其它實施例中，如果第二厚度t2等於或大於約200埃，那麼NIR輻射的第一範圍內的入射電磁輻射的反射率減小，從而提高畫素感測器200a的性能。在又其它實施例中，如果NIR輻射的第一範圍具有約1550奈米的波長且第二厚度t2大致為200埃，那麼NIR輻射的第一範圍內的入射電磁輻射的反射率可從約15%減小至約6.2%。在這類實施例中，NIR輻射的第一範圍內的入射電磁輻射的為約15%的反射率與省略第二介電層122(例如第二厚度t2為0埃)(圖中未繪示)的實施例相對應。因此，第二介電層122提高了畫素感測器200a的總體性能。
此外，網格結構126上覆於ARC結構118。網格結構126可例如包括金屬網格結構及/或介電網格結構。另外，上部介電層 128設置在網格結構126和ARC結構118上方。在一些實施例中，上部介電層128可例如為或包括氧化物，例如二氧化矽、另一合適的介電材料或前述的任何組合。在又其它實施例中，上部介電層128包括與第三介電層124相同的材料。
圖2B示出根據圖2A的畫素感測器200a的一些替代實施例的畫素感測器200b的一些實施例的剖面圖。
在一些實施例中，第二隔離結構202包括鈍化層204和導電溝槽層206。鈍化層204可例如為或包括介電材料，例如二氧化矽、氮氧化矽、碳氧化矽、另一合適的介電材料或前述的任何組合。另外，鈍化層可沿著基底110的背側110b連續延伸。鈍化層204設置在導電溝槽層206與基底110之間，從而使導電溝槽層206與基底110電性隔離。在其它實施例中，導電溝槽層206可例如為或包括鋁、鎢、銅、另一合適的導電材料或前述的任何組合。另外，導電溝槽層206可配置成減小設置在基底110內的鄰近的影像感測元件之間的串擾。這部分地進一步提高了畫素感測器200b的性能。在其它實施例中，鈍化層204的厚度可小於第一厚度t1、第二厚度t2以及/或第三厚度t3。在又其它實施例中，鈍化層204的折射率可等於第三介電層124的第三折射率。在各種實施例中，鈍化層204的折射率可小於第一介電層120的第一折射率及/或可小於第二介電層122的第二折射率。
圖2C示出根據圖2A的畫素感測器200a的一些替代實施例的畫素感測器200c的一些實施例的剖面圖。
反射器208位於影像感測元件112之下且藉由互連介電結構104與基底的前側110f分離。在一些實施例中，反射器208包括金屬材料(例如鋁、鎢、銅、另一金屬材料或前述的任何組合)。反射器208配置成將穿過基底110的前側102f的設置在基底110的背側110b上的入射電磁輻射反射回到影像感測元件112。這部分地進一步提高了影像感測元件112的QE，從而提高畫素感測器200c的性能。在又其它實施例中，反射器208可包括與導電線106所包括的第二金屬材料不同的第一金屬材料。
圖2D示出根據圖2A的畫素感測器200a的一些替代實施例的畫素感測器200d的一些實施例的剖面圖。
基底110可為例如塊狀基底(例如塊狀矽基底)、絕緣體上矽(SOI)基底、P摻雜矽、N摻雜矽或另一合適的材料。在一些實施例中，基底110輕摻雜有第一導電類型(例如P型)的摻雜劑。在各種實施例中，影像感測元件112配置為可檢測具有極低強度(例如單個光子)的入射輻射的單光子崩潰二極體(single photon avalanche diode；SPAD)。在其它實施例中，影像感測元件112可例如在近IR(NIR)直接飛時測距(direct-time of flight；D-TOF)應用中使用。在一些實施例中，主動層114包括輕微摻雜有第一導電類型的摻雜劑的第二材料(例如鍺)。主動層114可包括具有第一導電類型的第一深井214和具有與第一導電類型相對的第二導電類型(例如N型)的第一重摻雜區212。第一深井214設置在第一重摻雜區212上方。倍增結區(multiplication junction region)形成於第一重摻雜區212與第一深井214之間的介面處。在一些實施例中，第一深井214與第一重摻雜區212(未繪示)豎直地間隔開，使得倍增結區形成於第一重摻雜區212與主動層114之間的介面處。
在一些實施例中，影像感測元件112更包括重摻雜有第一導電類型的摻雜劑的第二深井210。第二深井210從基底的前側110f延伸到第一重摻雜區212上方的點。在一些實施例中，第二深井210配置為保護環，以防止在SPAD配置中影像感測元件112的過早邊緣擊穿(premature edge break down)。另外，緩衝層209設置在主動層114與基底110之間。緩衝層209可包括與主動層114相同的摻雜劑和摻雜濃度。在一些實施例中，省略緩衝層209，使得主動層114直接接觸基底110(未繪示)。在一些實施例中，第一導電類型的摻雜劑是P型(例如硼、一些其它合適的P型摻雜劑或前述的任何組合)，第二導電類型的摻雜劑是N型(例如砷、磷、一些其它合適的N型摻雜劑或前述的任何組合)或反之亦然。
在一些實施例中，在SPAD配置中的操作期間，影像感測元件112在其擊穿電壓(breakdown voltage)上方反向偏壓，並且入射光子(例如近紅外(NIR)輻射的範圍內的波長)撞擊影像感測元件112以產生電荷載子(charge carrier)。光子產生的電荷載子移動到倍增結區且觸發崩潰電流，所述崩潰電流放大由光子產生的訊號以使所述訊號更容易檢測。在一些實施例中，第一深井214的摻雜類型及/或濃度可配置成在SPAD配置中調整影像感 測元件112的擊穿電壓。在又其它實施例中，互連結構102內的導電特徵(例如導通孔108及/或導電線106)電耦合到主動層114內的摻雜區以促進讀出由光子產生的訊號。
選定主動層114的第二材料(例如鍺)使得影像感測元件112對波長在NIR輻射範圍內的電磁輻射具有高靈敏度。當接收NIR輻射範圍內的波長時，這提高了影像感測元件112的量子效率(QE)。然而，隨著入射電磁輻射的波長增加，影像感測元件112的QE可能降低。舉例來說，如果入射電磁輻射的波長為約940奈米、1310奈米及/或1550奈米，那麼影像感測元件112的QE可分別為約86%、50%及/或32%。另外，在一些實施例中，為減輕對人眼的損害，由用於D-TOF應用的NIR光源傳輸的入射電磁輻射的波長可限於在包含約1400奈米至約2600奈米的第一範圍內的波長。因此，ARC結構118配置成在接收波長的第一範圍內的波長時減少遠離影像感測器112的反射，從而減輕影像感測元件112的較低QE的影響且在D-TOF應用中提高畫素感測器200d的總體性能。
圖2E示出根據圖2A的畫素感測器200a的一些替代實施例的畫素感測器200e的一些實施例的剖面圖。
在一些實施例中，影像感測元件112包括基底110的摻雜區216。在各種實施例中，基底110的鄰近於及/或接觸摻雜區216的區包括第一摻雜類型(例如p型摻雜劑)，並且摻雜區216包括不同於第一摻雜類型的第二摻雜類型(例如n型)。在一些實 施例中，第一摻雜類型是p型且第二摻雜類型是n型或反之亦然。影像感測元件112配置成從頻率範圍內的電磁輻射產生電訊號。在一些實施例中，頻率範圍可例如包含可見光(例如波長在約400奈米至約700奈米的範圍內的電磁輻射)。應瞭解，配置成從其它頻率波長值產生電訊號的影像感測元件112也在本公開的範圍內。
圖2F示出根據圖2A的畫素感測器200a的一些替代實施例的畫素感測器200f的一些實施例的剖面圖。
濾光器218(例如彩色濾光器、紅外(IR)濾光器等)上覆於ARC結構118且橫向設置在網格結構126的側壁之間。濾光器218配置成傳輸特定波長的入射輻射。舉例來說，濾光器218可傳輸波長在第一範圍內的輻射，同時阻擋波長在不同於第一範圍的第二範圍內的輻射。另外，多個微透鏡220設置在濾光器218和網格結構126上方。微透鏡220配置成朝向基底110聚焦入射電磁輻射，從而提高影像感測元件112的QE。在又其它實施例中，影像感測元件112可配置為圖2E的畫素感測器200e的影像感測元件112。
圖3示出包括在第二IC晶粒303之下的第一IC晶粒301的積體電路(IC)300的一些實施例的剖面圖，其中第二IC晶粒303包含上覆於多個影像感測元件112a至影像感測元件112b的ARC結構118。
如圖3所示，第一IC晶粒301包含上覆於下部基底302 的下部互連結構307。下部基底302可例如為塊狀基底(例如塊狀矽基底)、絕緣體上矽(SOI)基底、P摻雜矽、N摻雜矽、另一合適的材料或前述的任何組合。下部互連結構307包含互連介電結構104、多個導電線106以及多個導通孔108。下部互連結構307配置成使設置在下部基底302上及/或下部基底302內的半導體器件305電耦合到彼此、其它器件(例如影像感測元件112a至影像感測元件112b)及/或設置在下部基底302內的摻雜區。在一些實施例中，半導體器件305可配置為電晶體、畫素器件(例如源極隨耦器電晶體、列選擇電晶體、重置電晶體等)、電容器、其它半導體器件或前述的任何組合。在又其它實施例中，第一IC晶粒301配置為專用積體電路(application-specific integrated circuit；ASIC)，其中半導體器件305配置為ASIC器件。
第一IC晶粒301和第二IC晶粒303在第一接合結構308與第二接合結構316之間的接合介面處接合。第一接合結構308和第二接合結構316各自包含接合介電結構312、接合蝕刻終止層310、重佈線通孔313以及重佈線314。第一接合結構308和第二接合結構316配置成有助於將第二IC晶粒303接合到第一IC晶粒301，並且將互連結構102電耦合到下部互連結構307。這部分地促進影像感測元件112a至影像感測元件112b藉由互連結構102和下部互連結構307電耦合到半導體器件305。
另外，第二IC晶粒303包含設置在基底110內且從上部接合墊結構328橫向偏移的多個影像感測元件112a至影像感測元 件112b。在一些實施例中，影像感測元件112a至影像感測元件112b中的每一個包括主動層114，並且可配置為圖1、圖2A至圖2D或圖2F的影像感測元件112。在又其它實施例中，影像感測元件112a至影像感測元件112b中的每一個可配置為圖2E的影像感測元件112，使得每一影像感測元件112a至影像感測元件112b包括摻雜區(圖2E的216)。ARC結構118上覆於基底110的背側110b，並且配置成提高影像感測元件112a至影像感測元件112b的QE。在一些實施例中，ARC結構118包含設置在基底110的背側110b與第一介電層120之間的鈍化層204。在又其它實施例中，鈍化層204設置在基底110與第二隔離結構202(未繪示)之間(例如參見圖2B)。
網格結構126上覆於ARC結構118。在一些實施例中，網格結構126可包含第一網格層321和上覆於第一網格層321的第二網格層322。第一網格層321和第二網格層322可例如各自為或包括導電材料，例如鎢、鋁、銅、前述的組合或類似物。在其它實施例中，第一網格層321和第二網格層322可為或包括導電材料或介電材料。舉例來說，第一網格層321可為或包括配置成將入射輻射導向影像感測元件112a至影像感測元件112b的導電網格結構(例如包括鎢、鋁、銅、另一導電材料等)，第二網格層322可為或包括配置成實現與上部介電層128的全內反射(total internal reflection；TIR)的介電網格結構，反之亦然。這可提高影像感測元件112a至影像感測元件112b的QE。多個濾光器218 上覆於網格結構126，並且多個微透鏡上覆於多個濾光器218。上部蝕刻終止層330內襯暴露上部接合墊結構328的上部表面的開口336。在一些實施例中，上部蝕刻終止層330可例如為或包括氮化矽、碳化矽、氮氧化矽、碳氧化矽、另一合適的介電材料或前述的任何組合。在一些實施例中，接合墊(未繪示)設置在開口336內且上覆於上部接合墊結構328。接合墊配置成將第一IC晶粒301及/或第二IC晶粒303電耦合到另一積體電路(未繪示)。
圖4至圖11示出形成根據本公開的具有上覆於影像感測元件的抗反射塗層(ARC)結構的畫素感測器的方法的一些實施例的剖面圖400至剖面圖1100。儘管參考方法描述圖4至圖11中所繪示的剖面圖400至剖面圖1100，但應瞭解，圖4至圖11中所繪示的結構不限於所述方法而實際上可單獨獨立於所述方法。此外，儘管將圖4至圖11描述為一系列動作，但應瞭解，這些動作不具有限制性，因為動作的次序可在其它實施例中更改且所公開的方法還適用於其它結構。在其它實施例中，可完全地或部分地省略所示出及/或描述的一些動作。
如圖4的剖面圖400中所示出，提供基底110且第一隔離結構116形成於基底110內。在一些實施例中，基底110可例如為塊狀基底(例如塊狀矽基底)、絕緣體上矽(SOI)基底或一些其它合適的基底。在其它實施例中，可藉由選擇性地蝕刻基底110以在基底110中形成溝槽，隨後用介電材料(例如藉由化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)或另一合適的沉積或生長製程)填充溝槽來形成第一隔離結構116。在又其它實施例中，藉由在基底110的前側110f上方形成罩幕層(未繪示)，隨後將基底110暴露到配置成選擇性地去除基底110的未掩蔽部分的一或多個蝕刻劑來選擇性地蝕刻基底110。在各種實施例中，介電材料可例如為或包括氧化物(例如二氧化矽)、氮化物(例如氮化矽)、碳化物(例如碳化矽)、另一合適的介電材料或前述的任何組合。
如圖5的剖面圖500中所示出，影像感測元件112形成於基底110內。在一些實施例中，用於形成影像感測元件112的製程包含：選擇性地蝕刻基底110以限定延伸到基底110的前側110f中的開口、在開口內沉積主動材料(例如鍺)、以及對主動材料執行平坦化製程(例如化學機械平坦化(chemical mechanical planarization；CMP)製程)，從而在基底110內形成主動層114。在其它實施例中，在形成主動層114之前，在開口內選擇性地生長緩衝層(未繪示)，使得緩衝層設置在主動層114與基底110之間(例如參見圖2D的緩衝層209)。在又其它實施例中，緩衝層及/或主動材料可例如分別藉由分子束磊晶(molecular-beam epitaxy；MBE)、氣相磊晶(vapor phase epitaxy；VPE)、液相磊晶(liquid-phase epitaxy；LPE)、一些其它合適的磊晶製程、一些其它合適的沉積或生長製程或前述的任何組合形成。此外，可執行一或多個形成製程(例如包含選擇性離子植入製程或其它合適 的處理步驟)以限定主動層114內的井區、摻雜區或其它合適的區及/或結構。舉例來說，可執行一或多個形成製程以在主動層114中形成圖2D的第二深井210、第一重摻雜區212及/或第一深井214。
在又替代實施例中，用於形成影像感測元件112的製程可包含對基底110執行選擇性離子植入製程以在基底110內形成摻雜區(未繪示)(例如參見圖2E的摻雜區216)。摻雜區可橫向設置在第一隔離結構116的側壁之間。在這類實施例中，基底110包括橫向鄰近於摻雜區的第一摻雜類型(例如p型)，其中摻雜區包括與第一摻雜類型相對的第二摻雜類型(例如n型)。在這類實施例中，省略主動層114，並且將影像感測元件112配置為圖2E的影像感測元件112。
此外，如圖5的剖面圖500中所示出，在形成影像感測元件112之後，對基底110的背側110b執行薄化製程以將基底110的初始厚度Ti減小到厚度Ts。厚度Ts限定在基底110的前側110f與基底110的背側110b之間。在一些實施例中，薄化製程可包含執行機械研磨製程、CMP製程、另一合適的薄化製程或前述的任何組合。
如圖6的剖面圖600中所示出，互連結構102形成於基底110的前側110f上方。互連結構102包含互連介電結構104、多個導電線106、多個導通孔108以及反射器208。在一些實施例中，互連介電結構104可例如為或包括氧化物(例如二氧化矽)、 氮化物(例如氮化矽)、低k介電材料、另一合適的介電材料或前述的任何組合。互連介電結構104可藉由一或多個沉積製程(例如CVD、PVD、ALD或另一合適的沉積或生長製程)形成。多個導電線106及/或多個導通孔108可例如藉由單鑲嵌製程、雙鑲嵌製程或另一合適的形成製程形成。另外，反射器208可與導電線106及/或導通孔108的至少一個層同時形成。在一些實施例中，導電線106及/或導通孔108可例如分別為或包括鋁、銅、氮化鈦、氮化鉭、釕、另一合適的導電材料或前述的任何組合。在又其它實施例中，反射器208可例如為或包括鋁、鎢、銅、另一金屬材料或前述的任何組合。
如由圖7的剖面圖700所示出，將圖6的結構翻轉且對基底110的背側110b執行圖案化製程，從而形成深溝槽隔離(DTI)開口702。在一些實施例中，圖案化製程包含：在基底110的背側110b上方形成罩幕層(未繪示)、將基底110的未掩蔽區暴露到一或多個蝕刻劑，從而形成DTI開口702、以及執行去除製程以去除罩幕層。
如由圖8的剖面圖800所示出，第二隔離結構202形成於基底110的背側110b上方，從而填充DTI開口(圖7的702)。在各種實施例中，第二隔離結構202可配置為DTI結構及/或可包含鈍化層204和導電溝槽層206。在一些實施例中，用於形成第二隔離結構202的製程包含：在基底110上方(例如藉由CVD、PVD、ALD或另一合適的沉積或生長製程)沉積鈍化層204，其中鈍化 層204上覆於基底110的背側110b且內襯DTI開口(圖7的702)、在基底110的背側110b上方(例如藉由CVD、PVD、無電鍍、濺鍍、電鍍或另一合適的沉積或生長製程)沉積導電材料，其中導電材料上覆於基底110且填充DTI開口(圖7的702)、以及對導電材料及/或鈍化層204執行平坦化製程(例如CMP製程)，從而形成導電溝槽層206和第二隔離結構202。在一些實施例中，鈍化層204可例如為或包括介電材料，例如二氧化矽、氮氧化矽、碳氧化矽、另一合適的介電材料或前述的任何組合。在其它實施例中，導電溝槽層206可例如為或包括鋁、鎢、銅、另一合適的導電材料或前述的任何組合。
如由圖9的剖面圖900所示出，抗反射塗層(ARC)結構118形成於基底110的背側110b上方。在一些實施例中，ARC結構118包含第一介電層120、第二介電層122以及第三介電層124。在其它實施例中，用於形成ARC結構118的製程包含：在基底110上方(例如藉由CVD、PVD、ALD或另一合適的沉積或生長製程)沉積第一介電層120、在第一介電層120上方(例如藉由CVD、PVD、ALD或另一合適的沉積或生長製程)沉積第二介電層122、以及在第二介電層122上方(例如藉由CVD、PVD、ALD或另一合適的沉積或生長製程)沉積第三介電層124，從而形成ARC結構118。在一些實施例中，第三介電層124藉由電漿增強CVD製程、ALD製程、高密度電漿CVD或另一合適的生長或沉積製程形成。
第一介電層120具有第一折射率，第二介電層122具有第二折射率，第三介電層124具有第三折射率。在一些實施例中，第一介電層120可例如為或包括氧化鉭(例如Ta2O5)、另一介電材料或前述的任何組合及/或第一折射率可為約2、約2.06、在約2至2.16的範圍內或為另一合適的值。在其它實施例中，第二介電層122可例如為或包括氧化鈦(例如TiO2)、碳化矽、另一合適的介電材料或前述的任何組合及/或第二折射率可為約2.43、在約2.4至2.6的範圍內或為另一合適的值。在又其它實施例中，第三介電層124可例如為或包括二氧化矽(例如SiO2)、另一氧化物、高密度電漿氧化物、另一合適的介電材料或前述的任何組合及/或第三折射率可為約1.44、約1.438、約1.53、在約1.438至1.53的範圍內或為另一合適的值。在各種實施例中，第二折射率大於第一折射率及/或第三折射率小於第一折射率。這部分地減少遠離影像感測元件112的電磁輻射的反射，從而提高影像感測元件112的QE。
在一些實施例中，第一介電層120形成為例如約1,100埃、在約900埃至1,300埃的範圍內或為另一合適的厚度值的第一厚度t1。在其它實施例中，第二介電層122形成為例如約200埃、在約10埃至1,000埃的範圍內或為另一合適的厚度值的第二厚度t2。在又其它實施例中，第三介電層124形成為例如約1,300埃、在約1,100埃至1,500埃的範圍內或為另一合適的厚度值的第三厚度t3。在各種實施例中，第一厚度t1大於第二厚度t2，並且第一 厚度t1小於第三厚度t3。
如由圖10的剖面圖1000所示出，網格結構126和上部介電層128形成於ARC結構118上方。在一些實施例中，網格結構126可包括金屬網格結構及/或介電網格結構。在其它實施例中，可藉由例如CVD、PVD、ALD、濺鍍、無電鍍、電鍍或另一合適的生長或沉積製程來形成金屬網格結構及/或介電網格結構。另外，在沉積金屬網格結構及/或介電網格結構之後，可對金屬網格結構及/或介電網格結構執行圖案化製程以限定開口。隨後，上部介電層128可形成於開口內和ARC結構118上方。
如由圖11的剖面圖1100所示出，濾光器218形成於上部介電層128上方，並且微透鏡220形成於濾光器218上方。濾光器218由允許傳輸具有特定波長範圍的入射電磁輻射(例如光)，同時阻擋具有規定範圍外的另一波長的入射波長的材料形成。在其它實施例中，濾光器218可藉由CVD、PVD、ALD、濺鍍等形成及/或可在形成之後進行平坦化(例如經由化學機械平坦化(CMP)製程)。另外，在一些實施例中，可藉由在濾光器218上(例如藉由CVD、PVD等)沉積透鏡材料來形成微透鏡220。在透鏡材料上方圖案化具有彎曲上部表面的透鏡模板(未繪示)。接著，藉由根據透鏡模板選擇性地蝕刻透鏡材料來形成微透鏡220。
圖12示出形成根據本公開的具有上覆於影像感測元件的抗反射塗層(ARC)結構的畫素感測器的方法1200。儘管方法1200示出及/或描述為一系列動作或事件，但應瞭解，所述方法不限於 所示出的次序或動作。因此，在一些實施例中，動作可以與所示出的次序不同的次序進行及/或可同時進行。另外，在一些實施例中，所示出的動作或事件可細分成多個動作或事件，其可與其它動作或子動作在不同時間進行或同時進行。在一些實施例中，可省略一些所示出的動作或事件且可包含其它未示出的動作或事件。
在動作1202處，將第一隔離結構形成到基底的前側中，其中基底包括第一材料。圖4示出與動作1202的一些實施例相對應的剖面圖400。
在動作1204處，在基底中形成影像感測元件，其中影像感測元件具有包括不同於第一材料的第二材料的主動層。圖5示出與動作1204的一些實施例相對應的剖面圖500。
在動作1206處，沿著基底的前側形成互連結構。圖6示出與動作1206的一些實施例相對應的剖面圖600。
在動作1208處，將第二隔離結構形成到基底的背側中，其中第二隔離結構從基底的背側延伸至第一隔離結構。圖7和圖8示出與動作1208的一些實施例相對應的剖面圖700和剖面圖800。
在動作1210處，在基底的背側上方形成抗反射塗層(ARC)結構。ARC結構包含：上覆於基底的具有第一折射率的第一介電層、上覆於第一介電層的具有第二折射率的第二介電層、以及上覆於第二介電層的具有第三折射率的第三介電層。另外，第二折 射率大於第三折射率。圖9示出與動作1210的一些實施例相對應的剖面圖900。
在動作1212處，在ARC結構上方形成網格結構和上部介電層。圖10示出與動作1212的一些實施例相對應的剖面圖1000。
在動作1214處，在上部介電層上方形成濾光器，並且在濾光器上方形成微透鏡。圖11示出與動作1214的一些實施例相對應的剖面圖1100。
因此，在一些實施例中，本公開是關於一種上覆於影像感測元件的抗反射塗層(ARC)結構，其中ARC結構包含：上覆於影像感測元件的具有第一折射率的第一介電層、上覆於第一介電層的具有第二折射率的第二介電層、以及上覆於第二介電層的具有第三折射率的第三介電層。第二折射率大於第一折射率，並且第一折射率大於第三折射率。
在一些實施例中，本案提供一種畫素感測器，包含：基底，具有與背側相對的前側；影像感測元件，包括設置在基底內的主動層，其中主動層包括鍺；以及抗反射塗層(ARC)結構，上覆於基底的背側，其中ARC結構包含上覆於基底的背側的第一介電層、上覆於第一介電層的第二介電層以及上覆於第二介電層的第三介電層，其中第一介電層的第一折射率小於第二介電層的第二折射率，其中第三介電層的第三折射率小於第一折射率。
在一些實施例中，所述第一介電層、所述第二介電層以 及所述第三介電層各自包括彼此不同的介電材料。在一些實施例中，所述第一介電層的厚度大於所述第二介電層的厚度，其中所述第三介電層的厚度大於所述第一介電層的所述厚度。在一些實施例中，所述影像感測元件配置成從近紅外輻射產生電訊號。在一些實施例中，所述第一介電層包括氧化鉭，所述第二介電層包括氧化鈦或碳化矽，所述第三介電層包括二氧化矽。在一些實施例中，畫素感測器更包括隔離結構，所述隔離結構設置在所述基底內，其中所述隔離結構從所述基底的所述背側延伸到所述基底的所述前側，其中所述影像感測元件橫向間隔在所述隔離結構的側壁之間。在一些實施例中，畫素感測器更包括互連結構及反射器，互連結構沿所述基底的所述前側設置，其中所述互連結構包含互連介電結構、多個導通孔以及多個導電線，反射器設置在所述互連介電結構內且直接位於所述影像感測元件之下。在一些實施例中，畫素感測器更包括上覆於所述抗反射塗層結構的網格結構、上覆於所述網格結構的濾光器以及上覆於所述濾光器的微透鏡。在一些實施例中，所述基底包括不同於鍺的第一材料。
在一些實施例中，本案提供一種積體電路(IC)，包含：第一IC晶粒，包含第一基底和上覆於第一基底的第一互連結構；第二IC晶粒，上覆於第一IC晶粒，其中第二IC晶粒包含第二基底和在第二基底之下的第二互連結構，其中第一IC晶粒和第二IC晶粒在第一互連結構和第二互連結構之間的接合介面處接觸；多個影像感測元件，設置在第二基底內；網格結構，上覆於多個影 像感測元件，其中每一影像感測元件橫向間隔在網格結構的側壁之間；以及抗反射塗層(ARC)結構，設置在第二基底與網格結構之間，其中ARC結構包含各自具有彼此不同的折射率的第一介電層、第二介電層以及第三介電層，其中第二介電層上覆於第一介電層，第三介電層上覆於第二介電層，其中第一介電層包括第一金屬氧化物，第二介電層包括不同於第一金屬氧化物的第二金屬氧化物。
在一些實施例中，所述第一金屬氧化物為氧化鉭，所述第二金屬氧化物為氧化鈦。在一些實施例中，所述第一介電層的第一折射率小於所述第二介電層的第二折射率，其中所述第三介電層的第三折射率小於所述第二折射率。在一些實施例中，所述抗反射塗層結構更包括設置在所述第一介電層與所述第二基底之間的鈍化層，其中所述鈍化層的折射率等於所述第三折射率。在一些實施例中，所述第三介電層的厚度大於第二介電層的厚度，其中所述第二介電層的所述厚度大於所述鈍化層的厚度。在一些實施例中，所述第二折射率在約2.4至2.6的範圍內，所述第三折射率小於約1.55。在一些實施例中，積體電路更包括第一隔離結構及第二隔離結構，第一隔離結構從所述第二基底的前側表面延伸到所述前側表面上方的第一點，其中所述影像感測元件中的每一者在所述第一隔離結構的側壁之間橫向間隔開，第二隔離結構從所述第二基底的背側表面延伸到所述背側表面下方的第二點，其中所述第二點在所述第一點下方，使所述第二隔離結構接觸所 述第一隔離結構。
在一些實施例中，本案提供一種用於形成畫素感測器的方法，方法包含：將第一隔離結構形成到基底的前側中；在基底內形成影像感測元件，使得影像感測元件包含橫向間隔在第一隔離結構的側壁之間的主動層，其中基底包括第一材料，主動層包括不同於第一材料的第二材料；沿著基底的前側形成互連結構；以及在基底的背側上方形成抗反射塗層(ARC)結構，使得ARC結構包含上覆於基底的背側的第一介電層、上覆於第一介電層的第二介電層以及上覆於第二介電層的第三介電層，其中第一介電層的第一折射率小於第二介電層的第二折射率，其中第三介電層的第三折射率小於第一折射率。
在一些實施例中，形成所述影像感測元件包含圖案化所述基底的所述前側以形成延伸到所述基底的所述前側中的開口、在所述開口內沉積所述第二材料以及對所述第二材料執行平坦化製程，從而形成所述主動層。在一些實施例中，用於形成畫素感測器的方法更包括圖案化所述基底的所述背側以形成延伸到所述基底的所述背側中的開口、在所述基底上方沉積鈍化層，使得所述鈍化層內襯所述開口，其中所述鈍化層設置在所述基底與所述第一介電層之間、以及在所述開口內形成導電溝槽層，使得所述鈍化層設置在所述導電溝槽層與所述基底之間。在一些實施例中，所述鈍化層的折射率小於所述第一折射率和所述第二折射率。
雖然本發明已以實施例揭露如上，然其並非用以限定本 發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:畫素感測器
102:互連結構
104:互連介電結構
106:導電線
108:導通孔
110:基底
110b:背側
110f:前側
112:影像感測元件
114:主動層
116:第一隔離結構
118:抗反射塗層結構
120:第一介電層
122:第二介電層
124:第三介電層
126:網格結構
128:上部介電層
130:電磁輻射
130a:箭頭
132:第一法線
134:第二法線
140:圓
θ1:入射角
θ2:第一折射角
θ3:第二折射角

Claims (10)

  1. 一種畫素感測器，包括：基底，具有與背側相對的前側；影像感測元件，包括設置在所述基底內的主動層，其中所述主動層包括鍺；以及抗反射塗層結構，上覆於所述基底的所述背側，其中所述抗反射塗層結構包括上覆於所述基底的所述背側的第一介電層、上覆於所述第一介電層的第二介電層以及上覆於所述第二介電層的第三介電層，其中所述第一介電層的第一折射率小於所述第二介電層的第二折射率，其中所述第三介電層的第三折射率小於所述第一折射率，所述第一介電層的厚度大於所述第二介電層的厚度，所述第三介電層的厚度大於所述第一介電層的所述厚度。
  2. 如請求項1所述的畫素感測器，其中所述影像感測元件配置成從近紅外輻射產生電訊號。
  3. 如請求項1所述的畫素感測器，更包括：隔離結構，設置在所述基底內，其中所述隔離結構從所述基底的所述背側延伸到所述基底的所述前側，其中所述影像感測元件橫向間隔在所述隔離結構的側壁之間。
  4. 如請求項1所述的畫素感測器，更包括：互連結構，沿所述基底的所述前側設置，其中所述互連結構包含互連介電結構、多個導通孔以及多個導電線；以及反射器，設置在所述互連介電結構內且直接位於所述影像感 測元件之下。
  5. 如請求項1所述的畫素感測器，更包括：網格結構，上覆於所述抗反射塗層結構；濾光器，上覆於所述網格結構；以及微透鏡，上覆於所述濾光器。
  6. 一種積體電路，包括：第一積體電路晶粒，包括第一基底和上覆於所述第一基底的第一互連結構；第二積體電路晶粒，上覆於所述第一積體電路晶粒，其中所述第二積體電路晶粒包括第二基底和在所述第二基底之下的第二互連結構，其中所述第一積體電路晶粒和所述第二積體電路晶粒在所述第一互連結構與所述第二互連結構之間的接合介面處接觸；多個影像感測元件，設置在所述第二基底內；網格結構，上覆於所述多個影像感測元件，其中所述影像感測元件中的每一者在所述網格結構的側壁之間橫向間隔開；以及抗反射塗層結構，設置在所述第二基底與所述網格結構之間，其中所述抗反射塗層結構包括各自具有彼此不同的折射率的第一介電層、第二介電層以及第三介電層，其中所述第二介電層上覆於所述第一介電層，所述第三介電層上覆於所述第二介電層，其中所述第一介電層包括第一金屬氧化物，所述第二介電層包括不同於所述第一金屬氧化物的第二金屬氧化物，所述第一介電層的 厚度大於所述第二介電層的厚度，所述第三介電層的厚度大於所述第一介電層的所述厚度。
  7. 如請求項6所述的積體電路，更包括：第一隔離結構，從所述第二基底的前側表面延伸到所述前側表面上方的第一點，其中所述影像感測元件中的每一者在所述第一隔離結構的側壁之間橫向間隔開；以及第二隔離結構，從所述第二基底的背側表面延伸到所述背側表面下方的第二點，其中所述第二點在所述第一點下方，使所述第二隔離結構接觸所述第一隔離結構。
  8. 一種用於形成畫素感測器的方法，所述方法包括：將第一隔離結構形成到基底的前側中；在所述基底內形成影像感測元件，使得所述影像感測元件包含橫向間隔在所述第一隔離結構的側壁之間的主動層，其中所述基底包括第一材料，所述主動層包括不同於所述第一材料的第二材料；沿著所述基底的所述前側形成互連結構；以及在所述基底的背側上方形成抗反射塗層結構，使得所述抗反射塗層結構包括上覆於所述基底的所述背側的第一介電層、上覆於所述第一介電層的第二介電層以及上覆於所述第二介電層的第三介電層，其中所述第一介電層的第一折射率小於所述第二介電層的第二折射率，其中所述第三介電層的第三折射率小於所述第 一折射率，所述第一介電層的厚度大於所述第二介電層的厚度，所述第三介電層的厚度大於所述第一介電層的所述厚度。
  9. 如請求項8所述的用於形成畫素感測器的方法，其中形成所述影像感測元件包含：圖案化所述基底的所述前側以形成延伸到所述基底的所述前側中的開口；在所述開口內沉積所述第二材料；以及對所述第二材料執行平坦化製程，從而形成所述主動層。
  10. 如請求項8所述的用於形成畫素感測器的方法，更包括：圖案化所述基底的所述背側以形成延伸到所述基底的所述背側中的開口；在所述基底上方沉積鈍化層，使得所述鈍化層內襯所述開口，其中所述鈍化層設置在所述基底與所述第一介電層之間；以及在所述開口內形成導電溝槽層，使得所述鈍化層設置在所述導電溝槽層與所述基底之間。
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