TWI869714B - 半導體裝置及其形成方法 - Google Patents

Abstract

內連結構包含至少一第一內連元件以及一第二內連元件。導電墊層設置在第一內連元件之上且與之電性耦接。在導電墊層之上設置封蓋層。封蓋層包含氮化鈦。在封蓋層之上設置電介質層。導電接點垂直延伸穿過電介質層以及封蓋層的至少第一部分。導電接點通過導電墊層而電性耦接到第一內連元件。導電通孔垂直延伸穿過電介質層的至少一第二部分。導電通孔為耦接到第二內連元件。

Description

半導體裝置及其形成方法

本發明實施例涉及一種半導體裝置及其形成方法。

半導體積體電路(IC)產業經歷了指數式的增長。IC材料以及設計方面的技術進步產生了一代又一代的IC，其中各代的電路都比前一代更小、更複雜。在IC的發展過程中，功能密度(即每晶片面積上的內連裝置的數量)普遍增加，而幾何尺寸(即使用製造製程可創建的最小組件(或線路))卻在減少。這種規模縮小的製程通常通過提高生產效率以及降低相關成本來提供益處。

然而，隨著規模縮小製程的繼續，在不出現性能下降的情況下製造IC裝置變得更加困難。例如，隨著裝置尺寸變小，各層之間的對準更難實現。為了確保精確的對準，可能需要減少IC裝置的導電墊的反射率。不幸的是，降低導電墊的反射率的習知技術導致了裝置缺陷，如小丘(hillock)。因此，可能會惡化裝置良率及/或裝置性能。

因此，儘管現有的半導體裝置及其製造方法通常足以滿足其預期的目的，但它們在每個方面都不完全令人滿意。

本揭露有關一種半導體裝置，包含：一內連結構，包含至少一第一內連元件以及一第二內連元件；一導電墊層，設置在該第一內連元件之上並與之電性耦接，其中該導電墊層的至少一部分摻雜矽或釕；一封蓋層，設置在該導電墊層之上，其中該封蓋層包含氮化鈦(TiN)或氧摻雜的TiN；一電介質層，設置在該封蓋層之上；一導電接點，垂直延伸穿過該電介質層的至少一第一部分以及該封蓋層，其中該導電接點通過該導電墊層而耦接到該第一內連元件；以及一導電通孔，垂直延伸穿過該電介質層的至少一第二部分，其中該導電通孔耦接到該第二內連元件。

本揭露還有關一種半導體裝置，包含：一內連結構，包含至少一第一內連元件以及一第二內連元件；一蝕刻停止層，形成在該內連結構之上；一鈍化層，形成在該蝕刻停止層之上；一擴散屏障層，其中該擴散屏障層的一第一段至少部分延伸穿過該蝕刻停止層且電性耦接到該第一內連元件，以及其中該擴散屏障層的一第二段為形成在該鈍化層之上；一導電墊層，形成在該擴散屏障層之上，其中該導電墊層包含摻雜矽的鋁或摻雜釕的鋁；一封蓋層，形成在該導電墊層之上；一電介質層，形成在該封蓋層之上；一導電接點，垂直延伸穿過該電介質層的至少一第一部分以及該封蓋層，其中該導電接點為電性耦接到該導電墊層；一導電通孔，垂直延伸穿過該電介質層的至少一第二部分、該鈍化層以及該蝕刻停止層，其中該導電通孔為電性耦接到該第二內連元件；以及一像素，形成在該導電通孔之上並與之電性耦接。

本揭露另有關一種形成半導體裝置的方法，包含：形成一導電墊層在一內連結構之上，該內連結構包含一第一內連元件以及一第二內連元件，其中該導電墊層具有一第一材料成分；形成一封蓋層在該導電墊層之上，其中 該封蓋層具有一第二材料成分；執行一圖案化製程，該圖案化製程移除該第二內連元件之上的該導電墊層以及該封蓋層的部分；形成一電介質層在該封蓋層之上；通過電介質層而蝕刻一接觸孔以及一通孔口，其中接觸孔部分暴露該第一內連元件，以及其中該通孔口部分暴露該第二內連元件；以及用一導電接點填充該接觸孔，以及用一導電材料填充該通孔口；其中執行形成該導電墊層以及形成該封蓋層以使得：該第一材料成分包含摻雜銅的鋁，以及該第二材料成分包含氮化鈦；或該第一材料成分包含摻雜矽或釕的鋁，以及該第二材料成分包含氮氧化矽；或該第一材料成分包含摻雜矽或釕的鋁，以及該第二材料成分包含氮化鈦。

90:IC裝置

110:基板

120:主動區/鰭片結構/鰭片

122:源極/汲極組件

130:隔離結構

140:閘極結構

150:GAA裝置

155:遮罩

160:閘極間隔物

165:封蓋層

170:奈米結構

175:電介質內間隔物

180:源極/汲極接點

185:ILD

200:IC裝置

210:多層內連結構/內連結構

220:內連元件

221:內連元件

230:蝕刻停止層

240:鈍化層

250:開口

260:沉積製程

270:擴散屏障層/層

280:導電墊層/層

290:厚度

300:導電封蓋層/層

310:厚度

320:經圖案化光刻膠層

340:蝕刻製程

350:尺寸

370:沉積製程

380:電介質層

400:微影製程

410:光刻膠膜

420:開口/通孔口

421:開口/通孔口

440:蝕刻製程

460:沉積製程

480:導電通孔

481:導電通孔

490:像素形成製程

500:像素

501:像素

520:蝕刻製程

530:接觸孔

540:沉積製程

550:導電接點

570:電介質封蓋層

575:厚度

580:導電墊層

600:側表面

620:側壁封蓋層

630:厚度

900:積體電路製造系統/IC製造系統

902:實體

904:實體

906:實體

908:實體

910:實體

912:實體

914:實體

916:實體

918:實體

1000:方法

1010:步驟

1020:步驟

1030:步驟

1040:步驟

1050:步驟

1060:步驟

N:實體

當與所附圖式一起閱讀時，從以下的詳細描述中可最好地理解本揭露的各方面。需要強調的是，根據產業的標準做法，各種特徵沒有按比例繪製。事實上，為討論清楚，各種特徵的尺寸可任意增加或減少。還要強調的是，所附圖式僅說明本揭露的典型實施例，因此不應視為範圍上的限制，因為本發明可能同樣適用於其他實施例。

圖1A說明FinFET裝置的三維透視圖。

圖1B說明FinFET裝置的俯視圖。

圖1C說明多通道閘極全環(GAA)裝置的三維透視圖。

圖2至圖21說明根據本揭露的實施例的處於不同製造階段的半導體裝置的一系列剖面圖。

圖22說明根據本揭露的各方面的積體電路製造系統。

圖23說明根據本揭露的各方面的製造半導體裝置的方法的流程圖。

以下揭露內容提供許多不同的實施例，或示範例，用於實現所提供標的的不同特徵。為簡化本揭露內容，下文描述組件以及配置的具體示範例。當然，這些僅為示範例，並不意味有限制性。舉例而言，在接下來的描述中，第一特徵在第二特徵之上的形成可包含第一以及第二特徵直接接觸形成的實施例，也可包含第一以及第二特徵之間可形成附加特徵的實施例，從而使第一以及第二特徵可不直接接觸。此外，本揭露可能會在各示範例中重複元件符號及/或符號。這種重複是為了簡單明瞭，其本身並不決定討論的各種示範例及/或組構之間的關係。

此外，空間相對術語，如「在...下面」、「在...下方」、「下」、「在...上方」、「上」、及類似術語，可在此用於描述一個元件或特徵與另一個(些)元件或特徵的關係，如圖中所示。空間上的相對術語旨在包含裝置在使用或操作中的不同定向，以及圖中描述的定向。該設備可有其他定向(旋轉90度或其他定向)，本文使用的空間相對描述同樣可相應地解釋。

此外，當用「約」、「近似」等描述一數字或數字範圍時，該術語旨在包含該包含所描述的數字在內的合理範圍內的數字，例如所描述的數字的+/-10%內或本領域技術中具有通常知識者理解的其他數值。舉例而言，術語「約5nm」包含從4.5nm到5.5nm的尺寸範圍。

本揭露一般與組構導電墊以及封蓋層的材料成分有關，從而使其產生的組合可實現低反射率，而不產生諸如小丘問題的缺陷。例如，本揭露可形成具有摻雜矽的鋁或摻雜釕的鋁的導電墊。本發明亦可在導電墊之上形成含有導電材料(如氮化鈦)的封蓋層。導電墊及在其上形成的封蓋層的這種組構 可實現低反射率，這有助於對準。此外，導電墊以及封蓋層的這種組構可減少產生缺陷的可能性。舉例而言，諸如小丘等的缺陷可被大大減少或消除。

如下將參閱圖1A、圖1B、圖1C及圖2至圖23來討論本揭露的各種方面。更詳細地說，圖1A至圖B說明FinFET裝置的示範例，而圖1C說明GAA裝置的示範例。圖2至圖21說明根據本揭露的實施例，在製造的各階段的IC裝置的剖面側視圖。圖22說明半導體製造系統。圖23說明根據本揭露的各方面，製造IC裝置的方法的流程圖。

現參閱圖1A及圖1B，分別說明積體電路(IC)裝置90的一部分的三維透視圖以及俯視圖。IC裝置90使用場效應電晶體(FET)實現，例如三維鰭線FET(fin-line FETs；FinFETs)。FinFET裝置具有垂直突出於基板的半導體鰭片結構。鰭片結構為主動區，由其形成源極/汲極區及/或通道區。源極/汲極區可是指源極或汲極，單獨或集體地取決於上下文。源極/汲極區也可指為多個裝置提供源極及/或汲極的區。閘極結構為部分環繞鰭片結構。近年來，由於FinFET裝置與習知的平面電晶體相比具有更強的性能，因此得到了普及。

如圖1A所示，IC裝置90包含基板110。基板110可包含元素(單元素)半導體，例如矽、鍺及/或其他合適的材料；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦及/或其他合適的材料；合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP及/或其他合適的材料。基板110可是具有均勻成分的單層材料。或者，基板110可包含具有類似或不同成分的適合於IC裝置製造的多個材料層。在一示範例中，基板110可為絕緣體上的矽(SOI)基板，具有形成在氧化矽層上的半導體矽層。在另一示範例中，基板110可包含導電層、半導體層、電介質層、其他層或其組合。各種摻雜區，如源極/汲極區，可在基板110中或基板110上形成。摻雜區可根據設計要求而摻雜n型摻雜物，如磷或砷；及/或p型摻雜物，如硼。摻雜區可直接形成在 基板110上、在p型井結構中、在n型井結構中、在雙井結構中、或使用凸起結構(raised structure)。摻雜區可通過摻雜物原子的植入、原位摻雜磊晶生長及/或其他合適的技術形成。

三維主動區120形成在基板110上。主動區120可包含向上突出於基板110的細長鰭片結構。因此，主動區120在下文中可互換地稱為鰭片結構120或鰭片120。鰭片結構120可用適當的製程製造，包含光刻(photolithography)以及蝕刻製程。光刻製程可包含形成光刻膠層以覆蓋基板110、將光刻膠暴露於圖案、執行曝光後的烘烤製程、及顯影該光刻膠以形成包含抗蝕劑的掩蔽元件(未顯示)。接著，該掩蔽元件被用來蝕刻凹部到基板110、在基板110上留下鰭片結構120。蝕刻製程可包含乾式蝕刻、濕式蝕刻、反應性離子蝕刻(RIE)及/或其他合適的製程。在一些實施例中，鰭片結構120可藉由雙圖案化或多圖案化製程而形成。一般來說，雙圖案化或多圖案化製程結合光刻以及自對準製程，允許創建圖案，例如，間距比使用單一直接光刻製程可獲得的要小。作為例示範例，可在基板之上形成一層，並使用光刻製程而圖案化。使用自對準製程在圖案化層旁邊形成間隔物(spacer)。接著，移除該層，且剩餘的間隔物或心軸(mandrel)可用於圖案化該鰭片結構120。

IC裝置90還包含在鰭片結構120之上形成的源極/汲極組件122。源極/汲極組件122可包含磊晶生長在鰭片結構120上的磊晶層(epi-layers)。IC裝置90還包含形成在基板110之上的隔離結構130。隔離結構130將IC裝置90的各種組件為電性分開。隔離結構130可包含氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃(FSG)、低k電介質材料及/或其他合適的材料。在一些實施例中，隔離結構130可包含淺溝槽隔離(STI)特徵。在一實施例中，隔離結構130為藉由在形成鰭片結構120期間在基板110中蝕刻溝槽而形成。接著，這些溝槽可用前述的隔離材料而填充，然後再進行化學機械平面化(CMP)製程。其他隔離結 構，如場氧化物(field oxide)、矽局部氧化(local oxidation of silicon；LOCOS)、及/或其他合適的結構也可實現作為隔離結構130。或者，隔離結構130可包含多層結構，例如，具有一或多個熱氧化襯墊層。

IC裝置90還包含在各鰭片120的通道區的三個側面上形成且接合該鰭片結構120的閘極結構140。換句話說，閘極結構140各環繞複數個鰭片結構120。閘極結構140可為假性閘極結構(例如含有氧化物閘極電介質以及多晶矽閘極電極)，也可為含有高k閘極電介質以及金屬閘極電極的高k金屬閘極(High-k metal gate；HKMG)結構，其中HKMG結構為藉由取代假性閘極結構而形成。雖然在此沒有描述，但閘極結構140可包含附加的材料層，例如在鰭片結構120之上的介面層、封蓋層、其他合適的層、或其組合。

參閱圖1A至圖1B，多個鰭片結構120各沿著X方向而在長度方向定向(oriented lengthwise)，以及多個閘極結構140各沿著Y方向而在長度方向定向，即，大致垂直於鰭片結構120。在許多實施例中，IC裝置90包含附加的特徵，例如沿著閘極結構140的側壁而設置的閘極間隔物、設置在閘極結構140之上的硬遮罩層以及許多其他特徵。

圖1C說明示例性的多通道閘極全環(GAA)裝置150的三維透視圖。GAA裝置具有多個細長奈米結構通道，可實現為奈米管、奈米片或奈米導線。為一致性以及清晰度的原因，圖1C及圖1A至圖1B中的類似組件將為相同標記。例如，主動區，如鰭片結構120在Z方向為垂直向上升出於基板110。隔離結構130在鰭片結構120之間提供電性分開。閘極結構140為位在鰭片結構120之上以及在隔離結構130之上。遮罩155為位在閘極結構140之上，以及閘極間隔物160為位在閘極結構140的側壁上。在鰭片結構120之上形成封蓋層165，以保護鰭片結構120在形成隔離結構130的期間不被氧化。

複數個奈米結構170為設置在鰭片結構120的各者之上。奈米結構170可包含奈米片、奈米管或奈米導線，或其他類型的在X方向水平延伸的奈米結構。閘極結構140下的奈米結構的一部分可作為GAA裝置150的通道。電介質內間隔物175可設置在奈米結構170之間。此外，雖然為簡化而未說明，但奈米結構170的各疊可藉由閘極電介質以及閘極電極為圓周地(circumferentially)環繞。在圖式所示的實施例中，奈米結構170在閘極結構140之外的部分可作為GAA裝置150的源極/汲極特徵。然而，在一些實施例中，連續的源極/汲極特徵可在閘極結構140之外的鰭片結構120的部分之上為磊晶生長。無論如何，導電源極/汲極接點180可在源極/汲極特徵之上形成，以提供其電性連接。在隔離結構130之上以及閘極結構140以及源極/汲極接點180周圍形成層間電介質(ILD)185。ILD 185可稱為ILD0層。在一些實施例中，ILD 185可包含氧化矽、氮化矽或低k電介質材料。

圖1A至圖1B的FinFET裝置以及圖1C的GAA裝置可被利用來實現具有各種功能的電性電路(electrical circuitries)，例如記憶體裝置(例如靜態隨機存取記憶體(static random access memory；SRAM)裝置)、邏輯電路、特殊應用積體電路(application specific integrated circuit；ASIC)裝置、射頻(RF)電路、驅動器、微控制器、中央處理單元(CPU)、圖像感測器等，作為非限制性實例。

圖2至圖21說明根據本揭露的各種實施例的處於不同製造階段的IC裝置200的一部分的示意性片段剖面圖。更詳細地說，圖2至圖21說明沿著X-Z平面的剖面圖，因此，圖2至圖21可被稱為X-截面。

如圖2所示，IC裝置200包含前述討論的基板110，其可包含元素(單元素)半導體、化合物半導體、合金半導體及/或其他合適的材料。電性電路可形成在基板110中(或之上)。電性電路可至少部分使用電晶體來實現，如 圖1B至圖1C所示的FinFET電晶體及/或圖1C所示的GAA電晶體。為了簡單起見，在圖2或隨後的圖式中不說明電性電路的細節。

可在基板110之上形成多層內連結構210。多層內連結構210可包含複數個內連層，其包含內連元件，例如金屬線以及導電通孔。作為一簡易示範例，在此說明內連元件220以及內連元件221作為多層內連結構210的一部分。在一些實施例中，內連元件220及221包含內連結構210的最頂金屬層的金屬線。內連元件220及221具有導電材料成分。在一些實施例中，內連元件220及221各包含銅(Cu)。在其他實施例中，內連元件220及221可包含導電材料，如鋁、鈷、釕、鎢、鈦或其組合。

在內連結構210之上形成蝕刻停止層230，包含在內連元件220-221之上。蝕刻停止層230可使用化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程或其組合而形成。在一些實施例中，蝕刻停止層230包含氮化矽(SiN)。在一些實施例中，蝕刻停止層230可組構為具有約1k埃(angstrom)以及約2k埃之間的厚度範圍。

在蝕刻停止層230上形成鈍化層240。鈍化層240也可藉由CVD製程、PVD製程、ALD製程或其組合而形成。在一些實施例中，鈍化層240包含氧化矽(SiO₂)。

可執行一或多個蝕刻製程以形成開口250，其垂直延伸穿過鈍化層240以及蝕刻停止層230。在一些實施例中，該一或多個蝕刻製程包含濕式蝕刻製程。在其他實施例中，該一或多個蝕刻製程包含乾式蝕刻製程。開口250暴露了內連元件220的上表面的至少一部分。

現參閱圖3，可對IC裝置200執行複數個沉積製程260。在一些實施例中，沉積製程260可包含一或多個CVD製程、一或多個PVD製程、一或多個ALD製程或其組合。執行沉積製程260中之一者以在鈍化層240之上形成擴散屏 障層270。擴散屏障層270部分填充開口250，也形成在內連元件220的暴露上表面，以及蝕刻停止層230以及鈍化層240的側壁上。擴散屏障層270的一部分也形成在鈍化層240的上表面之上。在一些實施例中，擴散屏障層270包含氮化鉭(TaN)、鉭(Ta)或氮化鈦(TiN)。

沉積製程260中的另一者(例如PVD製程或CVD製程)在擴散屏障層270之上形成導電墊層280。在一些實施例中，導電墊層280包含摻雜銅的鋁(Al)。在這些實施例中，導電墊層280的表面粗糙度可組構為具有高粗糙度(例如具有大於約10奈米的表面型態變化)，或低粗糙度(例如，具有小於約10奈米的表面型態變化)。在另一實施例中，導電墊層280包含摻雜矽(Si)的鋁。在又另一實施例中，導電墊層280包含摻雜釕(Ru)的鋁。在這些實施例的各者中，導電墊層280中的銅、矽或釕的含量在約0.1%以及約0.5%之間。

在導電墊層280具有摻雜矽的鋁或摻雜釕的鋁的材料成分的實施例中，其熱穩定性比用於實現導電墊層280的習知材料要好。由於熱穩定性，諸如山丘(例如突出的凸塊或其他過度不均勻的表面型態變化)的缺陷不太可能發生。此外，這些實施例的導電墊層280(例如具有摻雜矽的鋁或摻雜釕的鋁的材料成分)比用於實現導電墊層280的習知材料具有更低的反射率。較低的反射率使得在各種製造製程中更容易實現精確的對準(例如在對準標記或註冊標記之間的對準)。

導電墊層280還被形成為具有厚度290(在Z方向測得)。厚度290的值可藉由調諧用於沉積導電墊層280的沉積製程260的製程參數而組構。例如，可延長或縮短沉積製程的時間，以調整厚度290的值。在一些實施例中，厚度290的值在約5k埃以及約10k埃之間的範圍內。前述範圍不是隨機選擇的，而是專門組構以實現低反射率，同時將產生缺陷(如小丘)的可能性為最小化。

然而，沉積製程260中的另一者(例如ALD製程、PVD製程或CVD製程)在導電墊層280之上形成導電封蓋層300。在一些實施例中，導電封蓋層300包含了含鈦材料，例如，氮化鈦(TiN)。在其他實施例中，導電封蓋層300可包含摻雜氧的氮化鈦。根據本揭露的各方面，用於形成導電封蓋層300的沉積製程260是在室溫下(例如在約20攝氏度以及約30攝氏度之間)執行。這樣的低沉積溫度是有益的，因為在低溫環境下不太可能形成如小丘這樣的缺陷。因此，導電封蓋層300(及/或導電墊層280)不太可能有如小丘的缺陷。相比之下，習知的製造製程可能在高的製程溫度(例如大約400攝氏度)下形成蓋層，這導致使用習知製造製程所製造的裝置出現小丘。

導電封蓋層300也被形成為具有厚度310(在Z方向測得)。厚度310的值可藉由調諧用於沉積導電封蓋層300的沉積製程260的製程參數而組構。例如，可延長或縮短沉積製程的時間，以調整厚度310的值。在一些實施例中，厚度310的值為在約300k埃以及約1000k埃之間(應注意到圖3未按比例繪製)。前述範圍不是隨機選擇的，而是專門組構以實現低反射率，同時將產生缺陷(如小丘)的可能性最小化。

在光刻製程中，在導電封蓋層300之上形成經圖案化光刻膠層320。光刻製程可包含形成覆蓋該導電封蓋層300的光刻膠膜(photoresist film)、將光刻膠膜曝光到圖案、執行曝光後的烘烤製程、以及顯影該光刻膠以形成該經圖案化光刻膠層。應注意，該經圖案化光刻膠層320形成在含有內連元件220的內連結構210的部分之上，但不在含有內連元件221的內連結構210的部分之上。

現參閱圖4，對IC裝置200執行一或多個蝕刻製程340。執行一或多個蝕刻製程340以移除導電封蓋層300的部分、導電墊層280的部分以及擴散屏障層270的部分，而經圖案化光刻膠層320作為保護性遮罩以保護其之下的層不 被蝕刻。在一些實施例中，一或多個蝕刻製程340包含乾式蝕刻製程。在其他一些實施例中，一或多個蝕刻製程340包含濕式蝕刻製程。作為一或多個蝕刻製程340的結果，暴露該鈍化層240的上表面的部分。然後，例如通過光刻膠灰化製程或光刻膠剝離製程而移除經圖案化光刻膠層320。

在製造的這個階段，導電封蓋層300、導電墊層280以及擴散屏障層270的剩餘部分具有在X方向測得的尺寸350。該尺寸350可組構為足夠寬以覆蓋內連元件220。換句話說，該尺寸350可比內連元件220在X方向的寬度還長。在一些實施例中，尺寸350在約60微米以及約80微米之間。

現參閱圖5，對IC裝置200執行沉積製程370，以在導電封蓋層300之上以及鈍化層240的暴露表面之上形成電介質層380。在一些實施例中，沉積製程370可包含CVD製程、PVD製程或ALD製程。在一些實施例中，電介質層380包含氧化矽(SiO₂)材料。在其他一些實施例中，電介質層380包含碳氧化矽(SiOC)材料。

現參閱圖6，對IC裝置200執行微影(lithography)製程400。微影製程400在電介質層380之上形成光刻膠膜410，例如，通過光刻膠旋塗製程。然後微影製程400執行一或多個製程，例如曝光前烘烤、曝光、曝光後烘烤以及顯影製程，以在光刻膠膜410中形成開口420及421。開口420及421是在電介質層380覆蓋該內連元件221的部分之上形成。這些開口420及421隨後用來界定內連元件221的導電通孔的位置。

現參閱圖7，對IC裝置200執行蝕刻製程440，以通過電介質層380、鈍化層240以及蝕刻停止層230而垂直向下延伸開口420及421。開口420及421暴露內連元件221的上表面的部分。開口420及421隨後將藉由導電材料填充，以在其中形成導電通孔。因此，開口420及421也可互換地稱為通孔口420及421。

現參閱圖8，例如通過光刻膠剝離或灰化製程而移除光刻膠膜410。之後，對IC裝置200執行沉積製程460，以在通孔口420及421中沉積導電材料。在一些實施例中，沉積製程460包含ALD製程、CVD製程或PVD製程。在一些實施例中，沉積到通孔口420及421中的導電材料可包含鎢。在其他實施例中，沉積到通孔口420及421中的導電材料可包含銅。可理解的是，可對導電材料執行平面化製程(例如化學機械拋光(CMP)製程)，使沉積的導電材料的上表面平面化，直到它們與電介質層380的上表面為實質上共面。在此製造階段，導電通孔480及481為藉由填充通孔口420及421的導電材料而形成。

現參閱圖9，對IC裝置200執行像素形成製程490，以形成像素500以及像素501。像素500為直接形成在導電通孔480的上表面上，且像素501為直接形成在導電通孔481的上表面上。在一些實施例中，像素500及501是發光二極體(LED)裝置的像素，例如，有機發光二極體(OLED)裝置、超發光二極體(ultra light emitting diode；ULED)裝置、或量子點發光二極體(quantum dots light emitting diode；QLED)裝置。在這方面，LED裝置已被用於電子應用，如行動電話、電腦顯示器、電視機等的顯示螢幕。顯示螢幕可包含複數個像素(如像素500及501)，可單獨定址(addressed)。像素500及501可包含響應於電流而發射光的有機化合物。

亦可組構像素500及501的顏色。在一些實施例中，像素500及501的各者包含紅色分量、綠色分量以及藍色分量。在這些實施例中，像素500及501可被稱為RGB像素。在其他一些實施例中，像素500及501中的各者包含紅色分量、綠色分量、藍色分量以及另一綠色分量。在這些實施例中，像素500及501可被稱為RGBG像素。無論像素500及501的具體實現方式如何，可理解的是，它們可通過導電通孔480-481以及內連元件221而電性耦接到基板110內的第一電路。換句話說，像素500及501可藉由控制駐留(reside)在基板110內(或之上) 的相應的第一電路來操作，其中該第一電路與像素500及501之間的電性連接為至少部分通過內連元件221以及導電通孔480及481而建立。

為了使像素500-501以預定的方式形成(以及後來的操作)，在其形成製程期間(例如像素形成製程490)可能需要精確對準。例如，最好是將像素500-501與它們各自的導電通孔480-481精確對準。如前所述(並將在下文中更詳細地討論)，本揭露的導電墊層280以及導電封蓋層300的材料成分、組構以及厚度範圍被特別組構以減少反射率，這使得在像素500-501的形成(以及預期操作)方面實現更精確的對準。因此，裝置性能及/或良率可得到改善。

現參閱圖10，對IC裝置200執行蝕刻製程520以形成接觸孔530。在一些實施例中，蝕刻製程520包含一些實施例中的乾式蝕刻製程或其他實施例中的濕式蝕刻製程。接觸孔530垂直延伸穿過電介質層380以及導電封蓋層300。接觸孔530暴露該導電墊層280的上表面的一部分。

現參閱圖11，對IC裝置200執行沉積製程540，用導電材料以填充接觸孔530。在一些實施例中，沉積製程540可包含CVD製程、PVD製程或ALD製程。在一些實施例中，沉積到接觸孔530的導電材料包含鎢。在其他一些實施例中，沉積到接觸孔530中的導電材料包含銅。可執行一個平面化製程，以平面化該導電材料的上表面，直到它與電介質層380的上表面為實質上共面。在這個製造階段，藉由填充接觸孔530的導電材料以形成導電接點550。可理解的是，導電接點通過導電墊層280、擴散屏障層270以及內連元件220而電性耦接到基板110內的第二電路。因此，可至少部分藉由導電接點550而獲得到該第二電路的電性存取(electrical access)。

如同像素500-501的例子，在形成導電接點550期間可能需要精確對準。如前所述(並將在下文中更詳細地討論)，本揭露的導電墊層280以及導電封蓋層300的材料成分、組構以及厚度範圍被特別組構以減少反射率，這允許 在導電接點550的形成方面實現更精確的對準。因此，裝置性能及/或良率可得到改善。

圖12至圖14說明根據本揭露的替代實施例的IC裝置200的示意性片段剖面側視圖。為一致性以及清晰度的原因，圖2至圖11及圖12至圖14中的類似組件將為相同標記。圖12至圖14所示的實施例與圖2至圖11所示的實施例之間的一個差別是，在圖12至圖14的實施例中，像素500及501為在導電接點550的形成之後而形成。例如，在圖12所示的製造階段，導電通孔480及481已經形成。然而，不是直接在導電通孔480及481之上形成像素500及501，而是對IC裝置200執行蝕刻製程520，以蝕刻垂直延伸穿過電介質層380以及導電封蓋層300的接觸孔530。接觸孔530暴露導電墊層280的上表面的一部分。

現參閱圖13，對IC裝置200執行沉積製程540以將例如鎢或銅的導電材料沉積到接觸孔530中。可執行平面化製程，平面化該導電材料的上表面，直到它與電介質層380的上表面為實質上共面。結果，導電接點550形成在接觸孔530中。

現參閱圖14，對IC裝置200執行像素形成製程490，以分別在導電通孔480及481的上表面之上形成像素500及501。如前所述，像素500及501可為LED裝置的像素，例如OLED裝置。像素500及501至少部分通過導電通孔480-481以及內連元件221及內連結構210的其他內連層與基板110內的第一電路為電性耦接。

圖15說明根據本揭露的又一替代實施例的IC裝置200的示意性片段剖面側視圖。為一致性以及清晰性的原因，圖2至圖11及圖15中的類似組件為相同標記。圖15所示的實施例與圖2至圖11所示的實施例之間的一個差別是，在圖15的實施例中沒有形成導電封蓋層300。相反，前述討論的沉積製程260中的一者(參閱圖3)在導電墊層280之上形成電介質封蓋層570。在一些實施例中， 電介質封蓋層570包含氮氧化矽(SiON)。電介質封蓋層570也形成為具有在Z方向測得的厚度575。在一些實施例中，厚度575在約200埃以及約1000埃之間的範圍內。這樣的厚度範圍被特別組構為降低反射率並減少諸如小丘等缺陷的可能性。

注意，在圖15的實施例中，導電墊層280的材料成分為摻雜矽的鋁，或摻雜釕的鋁。導電墊層280的這些候選材料(candidate material)比習知的導電墊材料更具有熱穩定性，這有助於改善小丘問題(例如減少導電墊層280或電介質封蓋層570上或其中的凸塊)。導電墊層280的這些候選材料還具有比習知導電墊材料更低的反射率，這也改善了在IC裝置200的製造期間的對準，例如在像素500-501的形成期間。

圖16說明根據本揭露的另一個實施例的IC裝置200的示意性片段剖面側視圖。為一致性以及清晰性的原因，圖2至圖11及圖16中的類似組件為相同標記。圖16所示的實施例與圖2至圖11所示的實施例之間的一個差別是，圖16的IC裝置200具有多個封蓋層。例如，導電封蓋層300直接形成在導電墊層280上，以及電介質封蓋層570直接形成在導電封蓋層300上。然後，電介質層380直接形成在電介質封蓋層570上。

導電封蓋層300以及電介質封蓋層570具有不同的材料成分。在一些實施例中，導電封蓋層300具有氮化鈦材料成分，而電介質封蓋層570具有氮氧化矽材料成分。無論導電封蓋層300及/或電介質封蓋層570的材料成分為何，可理解的是，導電墊層280仍可具有包含摻雜其他材料的鋁的材料成分。在一些實施例中，導電墊層280包含摻雜銅的鋁。在其他一些實施例中，導電墊層280包含摻雜矽的鋁。在另一些實施例中，導電墊層280包含摻雜有釕的鋁。

圖17說明根據本揭露的另一實施例的IC裝置200的示意性片段剖面側視圖。為一致性以及清晰性的原因，圖2至圖11及圖17中的類似組件為相同 標記。圖17所示的實施例與圖2至圖11所示的實施例之間的一個差別是，圖17的IC裝置200包含多個導電墊層280及580。更詳細地說，導電墊層280直接形成在擴散屏障層270上，以及另一導電墊層580直接形成在導電墊層280上。導電封蓋層300直接形成在導電墊層580上。

導電墊層280以及導電墊層580具有不同的材料成分。在一些實施例中，導電墊層280包含摻雜銅的鋁，而導電墊層580包含摻雜矽的鋁。在其他一些實施例中，導電墊層280包含摻雜銅的鋁，而導電墊層580包含摻雜釕的鋁。在另一些實施例中，導電墊層280包含摻雜矽的鋁，而導電墊層580包含摻雜銅的鋁。在其他實施例中，導電墊層280包含摻雜釕的鋁，而導電墊層580包含摻雜銅的鋁。

圖18說明根據本揭露的又一實施例的IC裝置200的示意性片段剖面側視圖。為一致性以及清晰性的原因，圖2至圖17及圖18中的類似組件為相同標記。與圖17的實施例類似，圖18的實施例也包含多個導電墊層，如導電墊層280及580。然而，與圖17的實施例不同，圖18的實施例包含電介質封蓋層570，而不是導電封蓋層300。電介質封蓋層570直接形成在導電墊層580上。在一些實施例中，導電墊層580包含摻雜矽或釕的鋁，而導電墊層280包含摻雜銅的鋁。這樣的組構可能是所需要的，因為它防止電介質封蓋層570與摻雜銅的鋁直接接觸，因為那可能導致形成缺陷，如小丘。

圖19說明根據本揭露的另一實施例的IC裝置200的示意性片段剖面側視圖。為一致性以及清晰性的原因，圖2至圖18及圖19中的類似組件為相同標記。與圖17至圖18的實施例類似，圖18的實施例也包含多個導電墊層，如導電墊層280及580。然而，與圖17至圖18的實施例不同，圖19的實施例的IC裝置200還包含多個封蓋層。例如，IC裝置200包含直接形成在導電墊層580上的導電 封蓋層300，以及直接形成在導電封蓋層300上的電介質封蓋層570。在一些實施例中，導電封蓋層300包含氮化鈦，而電介質封蓋層570包含氮氧化矽。

圖20說明根據本揭露的另一實施例的IC裝置200的示意性片段剖面側視圖。為一致性以及清晰性的原因，圖2至圖19及圖20中的類似組件為相同標記。與圖14的實施例類似，圖20的實施例包含導電墊層280以及形成在導電墊層280之上的導電封蓋層300。然而，在圖14的實施例中，導電墊層280的側表面以及導電封蓋層300的側表面在垂直的Z方向實質上為筆直的，而在圖20的實施例中，導電墊層280的側表面以及導電封蓋層300的側表面實質上為錐形的。例如，導電墊層280以及導電封蓋層300的側表面600在X方向為是傾斜的，使得導電墊層280以及導電封蓋層300各具有較窄的上表面以及較寬的下表面。具有傾斜側表面600的益處是，可能更容易調諧蝕刻製程340的蝕刻參數(參閱圖4)。可理解的是，圖20的錐形輪廓並不限於只有單一導電墊層280以及單一導電封蓋層300的實施例。在有著多個導電墊層及/或多個導電封蓋層的實施例中，這些多個導電墊層及/或多個導電封蓋層也可具有傾斜的側表面。

圖21說明根據本揭露的又一實施例的IC裝置200的示意性片段剖面側視圖。為一致性以及清晰性的原因，圖2至圖10及圖21中的類似組件為相同標記。例如，與圖14的實施例類似，圖21的實施例包含導電墊層280以及在導電墊層280之上形成的導電封蓋層300。然而，儘管在圖14的實施例中，擴散屏障層270、導電墊層280以及導電封蓋層300的側表面藉由電介質層380環繞，但在圖21的實施例中，擴散屏障層270、導電墊層280以及導電封蓋層300的側表面藉由側壁封蓋層620環繞。

側壁封蓋層620可藉由執行沉積製程以在鈍化層240的上表面、在擴散屏障層270、導電墊層280以及導電封蓋層300的側表面以及在導電封蓋層300的上表面上沉積一電介質膜而形成。在一些實施例中，沉積製程可包含CVD 製程、PVD製程或ALD製程。在一些實施例中，沉積的電介質膜可包含氮化矽、氮氧化矽或碳氧化矽。然後可對沉積的電介質膜執行一或多個蝕刻製程，如濕式蝕刻製程或乾式蝕刻製程。蝕刻製程會移除部分的電介質膜，直到側壁封蓋層620藉由擴散屏障層270、導電墊層280以及導電封蓋層300的側表面上的電介質膜的剩餘部分形成。

側壁封蓋層620的益處是，防止擴散屏障層270、導電墊層280以及導電封蓋層300的側表面被氧化。這些層270、280及/或300的氧化為不想要的，因為會導致寄生電阻的增加，接著可能減慢裝置速度或增加功耗等。由於層270、280及300的側表面受到側壁封蓋層620的保護，它們在IC裝置200的製造期間不太可能被氧化，這會減少寄生電阻並改善裝置性能。

側壁封蓋層具有厚度630。在一些實施例中，厚度630在約10埃以及約800埃之間的範圍內。這樣的厚度630的範圍可充分地保護層270、280及300不被氧化，同時最小化對其他裝置組件的干擾。可理解的是，在IC裝置200也具有多個導電墊層及/或多個封蓋層的實施例中，可形成類似的側壁封蓋層，以防止這些多個導電墊層及/或多個封蓋層被氧化。

圖22說明根據本揭露的實施例的積體電路製造系統900。該製造系統900包含複數個實體(entity)902、904、906、908、910、912、914、916...、N，它們藉由通訊網路918而連接。網路918可是單一的網路，或者可是各種不同的網路，例如內聯網以及互聯網，並且可包含有線線路以及無線通訊通道。

在一實施例中，實體902代表用於製造協作的服務系統；實體904代表使用者，例如監控感興趣產品的產品工程師；實體906代表工程師，例如製程工程師控制製程以及相關配方(recipe)，或者設備工程師監控或調諧加工工具的條件以及設置；實體908代表用於IC測試以及測量的量測工具；實體910代表半導體加工工具，此種加工工具執行前述討論的各種沉積製程；實體912代表 與加工工具910相關的虛擬量測模組；實體914代表與加工工具910以及另外其他加工工具相關的進階加工控制模組；以及實體916代表與加工工具910相關的採樣模組。

各實體可與其他實體互動，並可向其他實體提供積體電路製造、製程控制及/或計算能力及/或從其他實體接收此類能力。各實體還可包含一或多個電腦系統，用於執行計算以及進行自動操作。例如，實體914的進階加工控制模組可包含複數個電腦硬體，這些硬體具有編碼在其中的軟體指令。該電腦硬體可包含硬碟驅動器、快閃記憶體驅動器、CD-ROM、RAM記憶體、顯示裝置(例如監控器)、輸入/輸出設備(例如滑鼠以及鍵盤)。軟體指令可用任何合適的程式設計語言編寫，並且可被設計為執行特定任務。

積體電路製造系統900實現為了積體電路(IC)製造的實體之間的互動，以及IC製造的進階加工控制。在一實施例中，進階加工控制包含根據計量結果調整適用於相關晶圓的加工工具的加工條件、設置及/或配方。

在另一實施例中，根據基於加工品質及/或產品品質確定的最佳取樣速率，從加工過的晶圓的子集測量計量結果。在另一實施例中，根據基於加工品質及/或產品品質的各種特徵確定的最佳採樣場/點，從加工過的晶片子集的選定場以及點測量計量結果。

由IC製造系統900提供的能力之一可使設計、工程及加工、計量及進階加工控制等領域中的協作以及資訊存取成為可能。由IC製造系統900提供的另一能力可在設施之間整合系統，例如在量測工具以及加工工具之間。這種集成使設施能夠協調他們的活動。例如，集成該量測工具以及加工工具可使製造資訊更有效地納入製造製程或APC模組，並可使來自線上或現場測量的晶圓資料與量測工具集成在相關加工工具中。

圖23是說明製造半導體裝置的方法1000的流程圖。該方法1000包含步驟1010，在包含第一內連元件以及第二內連元件的內連結構之上形成導電墊層。導電墊層具有第一材料成分。

該方法1000包含步驟1020，以在導電墊層之上形成封蓋層。該封蓋層具有第二材料成分。

該方法1000包含步驟1030，以執行圖案化製程。圖案化製程移除第二內連元件上的導電墊層以及封蓋層的部分。

該方法1000包含步驟1040以在封蓋層之上形成電介質層。

該方法1000包含步驟1050以蝕刻穿過電介質層的接觸孔以及通孔口。接觸孔為部分暴露第一內連元件。通孔口為部分暴露第二內連元件。

在一些實施例中，用導電接點填充接觸孔，且用導電通孔填充通孔口。在一些實施例中，第一材料成分包含摻雜銅的鋁，且第二材料成分包含氮化鈦。在其他一些實施例中，第一材料成分包含摻雜矽或釕的鋁，而第二材料成分包含氮氧化矽。在其他實施例中，第一材料成分包含摻雜矽或釕的鋁，且第二材料成分包含氮化鈦。

在一些實施例中，封蓋層通過在室溫(例如在約20攝氏度以及約30攝氏度之間)下執行的沉積製程而形成。

在一些實施例中，導電墊層為第一導電墊層。在一些實施例中，方法1000進一步包含在第一導電墊層之上形成第二導電墊層。封蓋層為形成在第二導電墊層之上。第一導電墊層以及第二導電墊層中的一者包含摻雜銅的鋁。第一導電墊層以及第二導電墊層中的另一個包含摻雜矽或釕的鋁。

可理解的是，在步驟1010-1060之前、期間或之後可執行附加步驟。例如，在一些實施例中，方法1000可進一步包含在導電通孔之上形成像素的步驟。作為另一例子，方法1000可進一步包含在導電墊層的側表面以及封蓋 層的側表面上形成側壁封蓋層的步驟，該步驟可在執行圖案化製程之後但在形成電介質層之前執行。為了簡單起見，在此不詳細討論這些附加製程。

基於前述討論，可看出本揭露實現了一種獨特的架構，其中實現了導電墊層以及蓋層。導電墊層的材料成分可包含摻雜銅的鋁、摻雜矽的鋁、或摻雜釕的鋁。在一些實施例中，封蓋層的材料成分可包含導電材料，如氮化鈦。在其他實施例中，封蓋層的材料成分可包含電介質材料，如氮氧化矽。

本揭露的獨特的製造製程流程以及由此產生的IC裝置結構提供了比習知裝置更多的優勢。然而，可理解的是，沒有特定的優勢是必須的，其他實施例可提供不同的優勢，而且並非所有的優勢都必須在本文揭露。一優勢為減少裝置缺陷。例如，當導電墊層使用摻雜矽的鋁或摻雜釕的鋁來實現時，所產生的導電墊層比習知的導電墊層具有更大的熱穩定性。更大的熱穩定性導致裝置缺陷的減少，如小丘(例如凸塊或過度的表面型態變化)以及良率的提高。此外，在封蓋層包含氮化鈦或摻雜氧的氮化鈦等導電材料的實施例中，這樣的封蓋層可在較低的沉積溫度下沉積，而習知的封蓋層不是這樣的。較低的沉積溫度也導致了裝置缺陷的減少以及良率的提高。另一個優勢是對準精度的提高。例如，當導電墊層使用摻雜矽的鋁或摻雜釕的鋁來實現時，它的反射率比習知的導電墊層低。較低的反射率允許在製造期間實現層與層之間的精確對準。其他優勢可能包含易於製造以及與現有製造製程的相容性。

上述進階的微影製程、方法以及材料可用於許多應用中，包含使用鰭片場效應電晶體(FinFET)的IC裝置。例如，可圖案化鰭片以產生相對較近的特徵之間的間距，上述揭露的內容很適合於此。此外，用於形成FinFETs鰭片的間隔物，也被稱為心軸，可根據前述揭露的內容進行加工。還可理解的是，前述討論的本揭露內容的各個方面可適用於多通道裝置，如閘極全環(GAA) 裝置。在本揭露內容提及鰭片結構或FinFET裝置的範圍內，此類討論可同樣適用於GAA裝置。

本揭露的一方面涉及一種半導體裝置。裝置包含一內連結構，包含至少一第一內連元件以及一第二內連元件。一導電墊層，設置在該第一內連元件之上並與之電性耦接。一封蓋層，設置在該導電墊層之上。封蓋層包含氮化鈦。一電介質層，設置在該封蓋層之上。一導電接點，垂直延伸穿過該電介質層的至少一第一部分以及該封蓋層。該導電接點通過該導電墊層而耦接到該第一內連元件。一導電通孔，垂直延伸穿過該電介質層的至少一第二部分。該導電通孔耦接到該第二內連元件。

本揭露的另一方面涉及一種半導體裝置。該裝置包含一內連結構，包含至少一第一內連元件以及一第二內連元件。一蝕刻停止層，形成在該內連結構之上。一鈍化層，形成在該蝕刻停止層之上。該裝置亦包含擴散屏障層。該擴散屏障層的一第一段至少部分延伸穿過該蝕刻停止層且電性耦接到該第一內連元件。該擴散屏障層的一第二段為形成在該鈍化層之上。一導電墊層，形成在該擴散屏障層之上。該導電墊層包含摻雜矽的鋁或摻雜釕的鋁。一封蓋層，形成在該導電墊層之上。一電介質層，形成在該封蓋層之上。一導電接點，垂直延伸穿過該電介質層的至少一第一部分以及該封蓋層。該導電接點為電性耦接到該導電墊層。一導電通孔，垂直延伸穿過該電介質層的至少一第二部分、該鈍化層以及該蝕刻停止層。該導電通孔為電性耦接到該第二內連元件。一像素，形成在該導電通孔之上並與之電性耦接。

本揭露的另一方面涉及一種形成半導體裝置的方法。形成一導電墊層在一內連結構之上，該內連結構包含一第一內連元件以及一第二內連元件。該導電墊層具有一第一材料成分。形成一封蓋層在該導電墊層之上。該封蓋層具有一第二材料成分。執行一圖案化製程。該圖案化製程移除該第二內連 元件之上的該導電墊層以及該封蓋層的部分。形成一電介質層在該封蓋層之上。通過電介質層而蝕刻一接觸孔以及一通孔口。接觸孔部分暴露該第一內連元件，以及其中該通孔口部分暴露該第二內連元件。用一導電接點填充該接觸孔，以及用一導電材料填充該通孔口。執行形成該導電墊層以及形成該封蓋層以使得：該第一材料成分包含摻雜銅的鋁，以及該第二材料成分包含氮化鈦；或該第一材料成分包含摻雜矽或釕的鋁，以及該第二材料成分包含氮氧化矽；或該第一材料成分包含摻雜矽或釕的鋁，以及該第二材料成分包含氮化鈦。

上述內容概述了幾個實施例的特徵，以便本技術領域中具有通常知識者可更好地理解本揭露的各個方面。本技術領域中具有通常知識者應認識到，其可容易地將本揭露內容作為設計或修改其他製程和結構的基礎，以實現相同的目的及/或實現本揭露介紹的實施例的相同優點。本技術領域中具有通常知識者還應該認識到，這種等效的結構並不偏離本揭露的精神和範圍，其可在不偏離本揭露的精神和範圍的情況下對本揭露進行各種改變、替換和改動。

90:IC裝置

110:基板

120:主動區/鰭片結構/鰭片

122:源極/汲極組件

130:隔離結構

140:閘極結構

Claims (10)

1. 一種半導體裝置，包含：一內連結構，包含至少一第一內連元件以及一第二內連元件；一導電墊層，設置在該第一內連元件之上並與之電性耦接，其中該導電墊層的至少一部分摻雜矽或釕；一封蓋層，設置在該導電墊層之上，其中該封蓋層包含氮化鈦(TiN)或氧摻雜的TiN；一電介質層，設置在該封蓋層之上；一導電接點，垂直延伸穿過該電介質層的至少一第一部分以及該封蓋層，其中該導電接點通過該導電墊層而耦接到該第一內連元件；一導電通孔，垂直延伸穿過該電介質層的至少一第二部分，其中該導電通孔耦接到該第二內連元件；以及一像素，設置在該電介質層之上以及該導電通孔之上，其中該像素通過該導電通孔而電性耦接到該第二內連元件。
2. 如請求項1所述的裝置，進一步包含：一蝕刻停止層，設置在該內連結構之上；一鈍化層，設置在該蝕刻停止層之上，其中該鈍化層設置在該電介質層之下；一擴散屏障層，設置在該鈍化層以及該導電墊層之間；以及該導電通孔垂直延伸穿過該鈍化層以及該擴散屏障層，而不垂直延伸穿過該擴散屏障層。
3. 如請求項1所述的裝置，進一步包含一側壁封蓋層，其至少設置在該導電墊層的側表面上。
4. 如請求項1所述的裝置，其中該導電墊層的一側表面為錐形的。
5. 一種半導體裝置，包含：一內連結構，包含至少一第一內連元件以及一第二內連元件；一蝕刻停止層，形成在該內連結構之上；一鈍化層，形成在該蝕刻停止層之上；一擴散屏障層，其中該擴散屏障層的一第一段至少部分延伸穿過該蝕刻停止層且電性耦接到該第一內連元件，以及其中該擴散屏障層的一第二段為形成在該鈍化層之上；一導電墊層，形成在該擴散屏障層之上，其中該導電墊層包含摻雜矽的鋁或摻雜釕的鋁；一封蓋層，形成在該導電墊層之上；一電介質層，形成在該封蓋層之上；一導電接點，垂直延伸穿過該電介質層的至少一第一部分以及該封蓋層，其中該導電接點為電性耦接到該導電墊層；一導電通孔，垂直延伸穿過該電介質層的至少一第二部分、該鈍化層以及該蝕刻停止層，其中該導電通孔為電性耦接到該第二內連元件；以及一像素，形成在該導電通孔之上並與之電性耦接。
6. 如請求項5所述的裝置，其中該導電墊層以及該封蓋層各具有傾斜側壁。
7. 如請求項5所述的裝置，進一步包含一側壁封蓋層，其形成在該導電墊層以及該封蓋層的側表面上。
8. 一種形成一半導體裝置的方法，包含：形成一導電墊層在一內連結構之上，該內連結構包含一第一內連元件以及一第二內連元件，其中該導電墊層具有一第一材料成分；形成一封蓋層在該導電墊層之上，其中該封蓋層具有一第二材料成分；執行一圖案化製程，該圖案化製程移除該第二內連元件之上的該導電墊層以及該封蓋層的部分；形成一電介質層在該封蓋層之上；通過該電介質層而蝕刻一接觸孔以及一通孔口，其中接觸孔部分暴露該導電墊層，以及其中該通孔口部分暴露該第二內連元件；用一導電接點填充該接觸孔，以及用一導電材料填充該通孔口；以及形成一像素在該導電通孔之上；其中執行形成該導電墊層以及形成該封蓋層以使得：該第一材料成分包含摻雜銅的鋁，以及該第二材料成分包含氮化鈦；或該第一材料成分包含摻雜矽或釕的鋁，以及該第二材料成分包含氮氧化矽；或該第一材料成分包含摻雜矽或釕的鋁，以及該第二材料成分包含氮化鈦。
9. 如請求項8所述的方法，進一步包含：在執行該圖案化製程之後但在形成該電介質層之前，形成一側壁封蓋層在該導電墊層的一側表面上以及在該封蓋層的一側表面上。
10. 如請求項8所述的方法，其中該封蓋層為通過在室溫下執行的沉積製程而形成。