TWI911635B - 半導體裝置及其製造方法 - Google Patents

Abstract

本發明實施例的半導體裝置包含多個源極/汲極區。半導 體裝置包括分別設置於所述源極/汲極區的前側上方的多個源極/汲極接觸件。所述源極/汲極接觸件電耦合到所述源極/汲極區。所述半導體裝置包括分別設置於源極/汲極接觸件的背側上方的多個導通孔。背側與正面相對。所述導通孔電耦合到所述源極/汲極接觸件。

Description

半導體裝置及其製造方法

本發明實施例是有關於一種半導體裝置及其製造方法。

半導體積體電路（IC）產業經歷了指數級成長。IC材料和設計的技術進步已經產生了好幾代IC，其中每一代都有比上一代更小、更複雜的電路。在IC的發展過程中，功能密度（即每個晶片面積的互連裝置數量）普遍增加，而幾何形狀尺寸（即可以使用製造製程創建的最小構件（或線））卻減少。這種按比例縮小製程通常提供可以提高生產效率並降低相關成本的優點。

隨著製程規模不斷縮小，可能會出現某些挑戰。舉例來說，可以形成導通孔以提供電性連接至IC的構件。然而，當某些類型的導通孔形成於磊晶成長半導體區上時，可能會增加寄生電阻，這是不期望的。隨著IC製造進步到更新的技術節點，導通孔的尺寸持續縮小，這樣的問題可能會加劇。

因此，雖然半導體裝置及其製造方法通常足以滿足其預期目的，但它們並不是在每一個方面中都完全令人滿意。

根據本發明的一實施例，一種半導體裝置包括多個源極/汲極區、多個源極/汲極接觸件以及多個導通孔。多個源極/汲極接觸件分別設置於所述源極/汲極區的前側上方，其中所述源極/汲極接觸件電耦合至所述源極/汲極區。多個導通孔分別設置於所述源極/汲極接觸件的背側上方，其中所述背側與所述前側相對，並且其中所述導通孔電耦合到所述源極/汲極接觸件。

根據本發明的一實施例，一種半導體裝置包括半導體基底、閘極結構、第一磊晶層和第二磊晶層、第一導電接觸件和第二導電接觸件以及導通孔。在側剖面圖中，閘極結構位於所述半導體基底的第一側上方。在側剖面圖中，第一磊晶層和第二磊晶層各自位於所述半導體基底的所述第一側上方，其中在所述側剖面圖中，所述閘極結構位於所述第一磊晶層和所述第二磊晶層之間。第一導電接觸件和第二導電接觸件分別位於所述第一磊晶層和所述第二磊晶層的所述第一側上方，其中在所述側剖面圖中，所述第一導電接觸件突出到所述第一磊晶層中，並且其中在所述側剖面圖中，所述第二導電接觸件突出到所述第二磊晶層中。導通孔位於所述閘極結構的第二側上方，所述第二側與所述第一側相對，其中所述導通孔的第一段垂直延伸穿過所述半導體基底並突出到所述閘極結構中，並且其中所述導通孔的第二段垂直延伸穿過所述第二磊晶層並且與所述第二導電接觸件直接接觸。

根據本發明的一實施例，一種半導體裝置的製造方法包括以下步驟。從背側減少晶圓的厚度，其中所述晶圓包括多個源極/汲極區和設置在所述源極/汲極區的前側上方的多個源極/汲極接觸件。在所述晶圓的所述厚度被減少後，在所述晶圓的所述背側上方形成一個或多個罩幕層。從所述晶圓的所述背側蝕刻一個或多個開口，其中所述一個或多個開口使所述源極/汲極接觸件中的至少一些暴露於所述背側。用一個或多個導通孔填充所述一個或多個開口，使得所述一個或多個導通孔電耦合到所述源極/汲極接觸件中的所述至少一些。

以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為了便於描述，本文中可能使用例如「下」、「上」、「水平」、「垂直」、「在…上」、「上」、「在…下方」、「頂部」、「底部」等及其衍生詞（例如，「水平」、「向下」、「向上」等）來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。該裝置可以以其他方式定向（旋轉90度或以其他定向），並且本文中使用的空間相對描述符同樣可以相應地解釋。

此外，當用「大約」、「大約」等描述數值或數值範圍時，考慮到正如本領域具有通常知識者所理解的製造過程中固有出現的變化，該術語旨在涵蓋合理範圍內的數值，例如在±10%之內。描述的數字或本領域技術人員理解的其他值。例如，術語「約5奈米」涵蓋從4.5奈米至5.5奈米的尺寸範圍。

本揭露實施例大致是有關於特定製造流程，以形成直接在源極/汲極接觸件上的背側通孔。更詳細地，導通孔可以形成在積體電路（IC）裝置的背側上。如果這樣的背側導通孔形成在磊晶成長半導體區（例如，電晶體的源極/汲極區）上，則可能導致更高的電阻，這是不期望的，因為它可能對例如速度等裝置效能產生不利影響。因此，本揭露實施例執行各種製造製程以確保背側導通孔是形成在源極/汲極接觸件上。這樣做會降低積體電路裝置的電阻，從而提高積體電路裝置性能。

現在將參照圖1A、圖1B、圖1C、圖2至圖11在下文中討論本揭露實施例的各種方面。更詳細地，圖1A至圖1B示出實例鰭型FET裝置，並且圖1C示出實例GAA裝置。圖2至圖7示出根據本揭露實施例的在各種階段或製造處的積體電路裝置的Y切割剖視側視圖。圖8至圖9示出根據本揭露實施例的在各種階段或製造處的積體電路裝置的X切割剖視側視圖。圖10示出可用於製造本揭露實施例的積體電路裝置的半導體製造系統。圖11示出本揭露實施例的製造半導體裝置的方法的流程圖。

現在參考圖1A和圖1B，分別顯示了部分積體電路（IC）裝置90的三維透視視圖和上視圖。積體電路裝置90是使用場效電晶體（FET）實現的，例如三維鰭-線FET（鰭型FET）。鰭型FET裝置具有從基底垂直突出的半導體鰭結構。鰭結構是主動區，由其形成源極/汲極區及/或通道區。取決於上下文，源極/汲極區可以單獨或合併地指源極或汲極。源極/汲極區也可以指為多個裝置區提供源極及/或汲極的區。閘極結構部分環繞鰭結構。近年來，鰭型FET裝置因其比傳統平面電晶體增強的效能而受到歡迎。

如圖1A所示，積體電路裝置90包括基底110。基底110可以包括元素（單元素）半導體，例如矽、鍺及/或其他適當的材料；化合物半導體，例如矽碳化物、砷化鎵、磷化鎵、磷化銦、銦砷化物、銦銻化物及/或其他適當的材料；合金半導體例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP及/或其他合適的材料。基底110可以是具有均勻組成物的單層材料。或者，基底110可以包括具有適合於積體電路裝置製造的類似或不同組成物的多個材料層。在一個實例中，基底110可以是具有形成於氧化矽層上的半導體矽層的絕緣體上矽（SOI）基底。在另一個實例中，基底110可以包括導電層、半導體層、介電層、其他層或其組合。可以在基底110中或上形成各種摻雜區，例如源極/汲極區。摻雜區可以摻雜n型摻質，例如磷或砷，及/或p型摻質，例如硼，這取決於上設計要求。摻雜區可以直接形成在基底110上、p井結構中、n井結構中、雙井結構中或使用凸起結構形成摻雜區。摻雜區可以通過注入摻質原子、原位摻雜磊晶成長及/或其他合適的技術來形成。

三維主動區120形成於基底110上。主動區120可以包括從基底110向上突出的細長的類似鰭的結構。因此，主動區120在下文中可以互換地稱為鰭結構120或鰭120。鰭結構120可以使用包括微影和蝕刻製程的合適的製程來製造。微影製程可以包括形成覆蓋基底110的光阻層、將光阻曝光成圖案、執行曝光後烘烤製程以及顯影光阻以形成包括光阻的遮蔽元件（未示出）。然後使用光罩元件對基底110進行蝕刻凹入，留下基底110上的鰭結構120。蝕刻製程可以包括乾蝕刻、濕蝕刻、反應離子蝕刻（RIE）及/或其他合適的製程。在一些實施例中，鰭結構120可以由雙圖案化或多重圖案化製程形成。一般來說，雙圖案化或多重圖案化製程結合了微影和自對準的製程，從而可以創建圖案，舉例來說，圖案的節距比使用單微影製程的直接微影製程獲得的節距更小。作為實例，層可以形成在基底上方並且使用微影製程來圖案化。間隙壁是使用自對準的製程沿著圖案化層形成的。然後去除層，接著可以將剩餘的間隙壁或芯軸用於圖案化鰭結構120。

積體電路裝置90也包括形成在鰭結構120上方的源極/汲極構件122。取決於上下文，源極/汲極構件122（也稱為源極/汲極區）可以單獨或合併地指電晶體的源極或汲極。源極/汲極構件122可以包括磊晶成長於鰭結構120上的磊晶層。積體電路裝置90還包括形成在基底110上方的隔離結構130。隔離結構130將積體電路裝置90的各個構件電性隔離。隔離結構130可包括氧化矽、氮化矽、氧氮化矽、氟化物-摻雜矽酸鹽玻璃（FSG）、低介電常數介電材料及/或其他適當的材料。在一些實施例中，隔離結構130可以包括淺溝渠隔離（STI）特徵。在一個實施例中，隔離結構130是在鰭結構120形成過程中蝕刻基底110中的溝渠形成的。然後可以用上述的隔離材料填充溝渠，接著進行化學機械平坦化（CMP）製程。其他隔離結構（例如場氧化物、矽的局部氧化（LOCOS）及/或其他合適的結構）也可以實現為隔離結構130。或者，隔離結構130可以包括多層結構，舉例來說，具有一個或多個熱氧化物襯層。

積體電路裝置90也包括閘極結構140，其形成在鰭結構120上方並且與鰭結構120接合，所述閘極結構140位於每個鰭120的通道區中的三側上。換句話說，閘極結構140各環繞多個鰭結構120。閘極結構140可以是虛設閘極結構（例如，包含氧化物閘極介電層和多晶矽閘極），或者它們可以是包含高介電常數閘極介電層和金屬閘電極的高介電常數金屬閘極（HKMG）結構，其中HKMG結構通過替換虛設閘極結構形成。儘管本文未描繪，閘極結構140可包括額外的材料層，例如鰭結構120上的介面層、頂蓋層、其他合適的層或其組合。

參考圖1A至圖1B，多個鰭結構120各自沿X方向縱向定向，且多個閘極結構140各自沿Y方向縱向定向，即大體上垂直於鰭結構120。在許多實施例中，積體電路裝置90包括額外的特徵，例如沿著閘極結構140的側壁的閘極間隙壁、設置於閘極結構140上方的硬罩幕層以及許多其他特徵。

圖1C示出實例多通道環繞式閘極（GAA）裝置150的三維透視視圖。GAA裝置具有多個細長的奈米結構通道，可實現為奈米管、奈米片或奈米金屬線。由於一致性和清晰性的原因，圖1C和圖1A至圖1B中類似的構件將被標記為相同元件符號。舉例來說，鰭結構120等主動區從Z方向中的基底110垂直向上升起。隔離結構130提供鰭結構120之間的電性分離。閘極結構140位於鰭結構120和隔離結構130上方。層155位於閘極結構140上方，閘極間隙壁結構160位於閘極結構140的側壁上。頂蓋層165形成在鰭結構120上方，以在形成隔離結構130期間保護鰭結構120免受氧化的影響。

多個奈米結構170設置於鰭結構120中每一個上方。奈米結構170可以包括奈米片、奈米管或奈米金屬線或一些在X方向中水平延伸的其他類型的奈米結構。閘極結構140下方的奈米結構170的部分可以作為GAA裝置150的通道。介電內間隙壁175可以是設置於奈米結構170之間。另外，儘管為了簡單起見未示出，但奈米結構170的每個堆疊可以被閘極介電層和閘極電極周向環繞。在所示的實施例中，閘極結構140以外的奈米結構170的部分可以用作GAA裝置150的源極/汲極特徵。然而，在一些實施例中，連續的源極/汲極特徵可以磊晶成長在閘極結構140之外的鰭結構120的部分上方。無論如何，導電源極/汲極接觸件180可以形成在源極/汲極特徵上方以提供電性連接。層間介電層（ILD）185形成在隔離結構130上方以及閘極結構140和源極/汲極接觸件180周圍。ILD185可以稱為ILD0層。在一些實施例中，ILD185可以包括氧化矽、氮化矽或低介電常數介電材料。

圖1A至圖1B的鰭型FET裝置和圖1C的GAA裝置可用於實現具有各種功能的電性電路，例如記憶體裝置（例如，靜態隨機存取記憶體（SRAM）裝置）、邏輯電路、輸入/輸出（I/O）裝置、專用積體電路（ASIC）裝置、射頻（RF）電路、驅動器、微控制器、中央處理單元（CPU）、影像感測器等，作為非限制性的實例。

圖2至圖7示出根據本揭露實施例的在各種階段或製造處的積體電路裝置200的部分的示意片段剖視圖。更詳細地，圖2至圖7示出沿著YZ平面的剖視圖，其沿圖1A至圖1C中所示的切線A-A'。因此，圖2至圖7可稱為Y切割或Y切割剖視圖。

現在參考圖2，積體電路裝置200具有側210和與側210相對的側211。在所示的實施例中，側210是前側，並且在下文中可以將其互換地稱為前側210。側211是背側，並且在下文中可以將其互換地稱為背側211。

積體電路裝置200可以包括多個電晶體，例如在一些實施例中為上文參照圖1A和圖1B討論的鰭型FET電晶體，或者在一些實施例中為上文參照圖1C討論的環繞式閘極（GAA）電晶體。在圖2的側剖面圖中，示出各種電晶體的多個源極/汲極區220、221、222和223。源極/汲極區220-223可以是上面參照圖1A至圖1C討論的源極/汲極構件122的實施例。同樣地，取決於上下文，每個源極/汲極區220-223可以單獨或共同指電晶體的源極或汲極。源極/汲極區220-223可以包括分別為磊晶成長於上半導體材料230、231、232和233上的磊晶層，其可以包括矽。在一些實施例中，半導體材料230-233可以包括半導體基底的部分，例如主動區。舉例來說，主動區可以包括上文參照圖1A至圖1C所討論的中的鰭結構120的部分。

導電接觸件可以形成在源極/汲極區220-223的前側210上方，以提供至源極/汲極區220-223的電性連接。舉例來說，可以形成多個源極/汲極接觸件250、251和252。源極/汲極接觸件250形成在源極/汲極區220的前側210上方，源極/汲極接觸件251形成在源極/汲極區221和222的前側210上方，並且源極/汲極接觸件253形成在源極/汲極區223的前側210上方。源極/汲極接觸件250、251和253可以由蝕刻暴露源極/汲極區220-223的前側210的開口，然後用一個或多個導電材料（例如鈷或鎢）填滿蝕刻的開口而形成。

源極/汲極區220和221通過淺溝渠隔離（STI）結構260彼此電性和物理隔離，源極/汲極區221和222通過STI結構261彼此電性和物理隔離，源極/汲極區222和223通過淺溝渠隔離（STI）結構262彼此電性和物理隔離。注意，STI261形成源極/汲極接觸件251的背側211上方。源極/汲極接觸件250和251通過STI結構260以及層間介電層（ILD）270彼此電性和物理隔離。源極/汲極接觸件251和253通過STI結構262以及層間介電層272彼此電性和物理隔離。

STI結構260-262和層間介電層270-272可以包括氧化矽或另一種合適類型的介電材料。在一些實施例中，STI結構260-262和層間介電層270-272有不同的材料組成物。在其他實施例中，STI結構260-262和層間介電層270-272可以含有相同類型的介電材料。應理解，源極/汲極接觸件250、251和253的形成可以涉及至少部分穿過層間介電層270-272及/或STI結構260-262蝕刻開口，使得蝕刻的開口將源極/汲極區220-223暴露於前側210。然後用導電材料填滿這些蝕刻的開口，以形成源極/汲極接觸件250、251和253。

儘管在圖2的Y切割側剖面圖中不直接可見，但可以理解，積體電路裝置200的電晶體也包括閘極結構。在一些實施例中，閘極結構可以實現為高介電常數金屬閘極（HKMG）結構。舉例來說，每個HKMG結構可以部分地環繞主動區中的一者（例如，環繞鰭結構）。如上所述，HKMG結構是通過取代虛設閘極結構而形成的，並且它們可以各自包括高介電常數閘極介電層和含有金屬的閘極電極。高介電常數閘極介電層的實例材料包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、鉿氧化鋯或其組合。含金屬的閘極可以包括一個或多個功函數金屬層和一個或多個填充物金屬層。功函數金屬層可以被設定為調整對應電晶體的功函數。功函數金屬層的實例材料可包括氮化鈦（TiN）、鈦鋁化物（TiAl）、氮化鉭（TaN）、碳化鈦（TiC）、碳化鉭（TaC）、鎢碳化物（WC）、鈦鋁氮化物（TiAlN）、鋁化鋯（ZrAl）、鎢鋁化物（WAl）、鋁化鉭（TaAl）、鋁化鉿（HfAl）或其組合。填充物金屬層可以用作閘極層的主導電部分。閘極結構可以包括另外的材料層，例如主動區和閘極介電層之間的介面層。

仍參考圖2，內連線結構300形成在積體電路裝置200的前側210上，以提供至積體電路裝置200的各構件的電性連接。更詳細地，內連線結構300包括多個電性絕緣層，例如蝕刻停止層310、層間介電層320和介電層330。這些層310、320或330中的每一個可包括適當類型的電性絕緣材料，舉例來說，氧化矽、氮化矽、氧氮化矽、矽碳化物、氟化物-摻雜矽酸鹽玻璃（FSG）、低介電常數介電材料或其組合。

內連線結構300還包括多個電性導電構件。舉例來說，內連線結構300可以包括嵌入蝕刻停止層310和層間介電層320中並且垂直延伸穿過蝕刻停止層310和層間介電層320的導通孔350。通孔350也電耦合至源極/汲極接觸件251的前側210，因此，通孔350也可稱為源極/汲極通孔350。內連線結構300還包括多個金屬線，例如金屬線360和金屬線370。金屬線360是金屬-0（也稱為M0）金屬層的金屬線，且金屬線370是金屬-1（也稱為M1）金屬層的金屬線。金屬線360和金屬線370可以嵌入在介電層330中，其中提供各個金屬線360和370與其相鄰的金屬線之間的電性隔離。注意，金屬線360的一些和金屬線370的一些電耦合在一起。

應理解，在形成源極/汲極接觸件250、251和253之後，將內連線結構300形成為積體電路裝置200的一部分。換句話說，內連線結構300可以使用層層相疊的方法形成在積體電路裝置200的前側210上方，使得內連線結構300的構件（例如，源極/汲極通孔350）（從前側210）至少部分通過源極/汲極接觸件250、251和253提供電性連接到源極/汲極區220-223。

仍參考圖2，可以背側211對積體電路裝置200執行一個或多個減薄製程400。因此，一個或多個減薄製程400也可稱為背側減薄製程。在一些實施例中，一個或多個減薄製程400可以包括一個或多個化學蝕刻製程及/或一個或多個機械研磨製程，以通過部分去除其材料來減少積體電路裝置200的厚度。舉例來說，化學蝕刻製程及/或機械研磨製程可以蝕刻或磨掉積體電路裝置200中的基底的部分，在一些實施例中可以是矽基底的部分。

應理解，可以在積體電路裝置200的前側210附接至支撐基底的同時執行減薄製程400，這可以在執行減薄製程400的同時對積體電路裝置200提供機械強度和支撐。減薄製程400完成後，支撐基底可以從積體電路裝置200中移除。為了簡單起見，這樣的支撐基底並沒有在圖2中示出。

現在參考圖3，對積體電路裝置200進行多個沉積製程420，以在積體電路裝置200的背側211上形成一個或多個罩幕層。舉例來說，可以執行沉積製程420的第一沉積製程以在積體電路裝置200的背側211上沉積罩幕層440，其中積體電路裝置200已經在製造的此階段變薄。此後，可以執行沉積製程420的第二沉積製程，以在罩幕層440的背側211上方沉積罩幕層450。在一些實施例中，第一沉積製程及/或第二沉積製程可以包括化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程或其組合。罩幕層440和罩幕層450的沉積材料在一些實施例中可以是不同類型的材料，或在其他實施例中也可以是相同類型的材料。在一些實施例中，沉積罩幕層440以包含作為其材料的氮化矽，並且沉積罩幕層450以包含作為其材料的氧化矽。還可以沉積罩幕層440和罩幕層450，使得罩幕層450比罩幕層440厚。在一些實施例中，罩幕層440的厚度在約5奈米與約15奈米之間的範圍內，且罩幕層450的厚度在約15奈米與約45奈米之間的範圍內。

現在參考圖4，對積體電路裝置200進行一個或多個蝕刻製程500以在積體電路裝置200中形成多個開口。舉例來說，蝕刻製程500中的一者或多個可以蝕刻積體電路裝置200中的開口510、511和513。開口510被蝕刻為垂直延伸（在Z方向中）穿過罩幕層450和440，以及穿過半導體材料230和源極/汲極區220，使得源極/汲極接觸件250暴露於背側211。開口511被蝕刻為垂直延伸（在Z方向中）穿過罩幕層450和440及STI261，使得源極/汲極接觸件251暴露於背側211。開口513被蝕刻為垂直延伸（在Z方向中）穿過罩幕層450和440及半導體材料233和源極/汲極區223，使得源極/汲極接觸件253暴露於背側211。

在一些實施例中，一個或多個蝕刻製程500可以包括相同的蝕刻製程，以同時蝕刻所有開口510、511和513。這樣的蝕刻製程可以是濕蝕刻製程或乾蝕刻製程。由於將蝕刻不同類型的材料（例如，與用於形成開口511的介電材料（例如，氧化矽）相比，用於形成開口510和513的為矽材料），因此可以用對這些材料具有蝕刻選擇性的蝕刻製程來調整。舉例來說，矽材料和介電材料的蝕刻速率可以被配置為比積體電路裝置200的其他材料（例如，金屬材料或其他類型的介電材料）更大。以這種方式，矽材料可以在形成開口510和513時被去除，並且介電材料（例如，氧化矽）可以在形成開口511時被去除，而實質上不會影響積體電路裝置200的其餘部分。

在其他實施例中，可以將兩個不同的蝕刻製程作為一個或多個蝕刻製程500的一部分來進行。舉例來說，可以執行第一蝕刻製程以蝕刻開口510和513，而源極/汲極接觸件251（以及設置於其上的STI結構261）保持不蝕刻。此後，可以執行第二蝕刻製程以蝕刻開口511，同時保護開口510和513免於被第二蝕刻製程進一步蝕刻。這可以通過在第二蝕刻製程中調整矽材料230和STI結構261之間的蝕刻選擇性來實現，或者通過使用稍後可以移除的保護罩幕來保護開口510和513。當然，蝕刻開口510、511和513的順序並不重要。換句話說，可以通過第一蝕刻製程蝕刻開口511，並通過第二蝕刻製程蝕刻開口510以及513。

無論如何實現一個或多個蝕刻製程500，最終結果都是開口510暴露源極/汲極接觸件250的面背側的表面，開口511暴露源極/汲極接觸件251的面背側的表面，以及開口513暴露源極/汲極接觸件253的面背側的表面。

現在參考圖5，執行襯層形成製程530以在開口510中形成襯層550，以及在開口511中形成襯層551以及在開口513中形成襯層553。舉例來說，襯層形成製程530可以包括沉積製程，例如CVD製程、PVD製程或ALD製程，以在積體電路裝置200沉積的背側211上形成襯層。這樣的襯層形成在罩幕層450的表面上並且部分填充開口510、511和513，包括在開口510、511和513的側壁以及底表面上。在一些實施例中，沉積的襯層包括介電材料，諸如矽氮化物。在一些實施例中，沉積的襯層可以具有在約2奈米和約3奈米之間的範圍內的厚度。

此後，可以執行一個或多個蝕刻製程作為襯層形成製程530的一部分。這種蝕刻製程被配置為在沉積的襯層和積體電路裝置200的另一個構件（例如，矽、氧化矽或金屬）之間具有足夠高的蝕刻選擇性。換句話說，襯層的材料可以比積體電路裝置200的其他構件實質上快的速率被蝕刻掉。由於蝕刻主要應用於垂直向下的方向（例如，朝向前側210），所以位於開口510、511和513的側壁上的襯層的部分保持實質上完整，而襯層的其餘部分被去除。舉例來說，如同形成於源極/汲極接觸件250、251和253的表面上且分別由開口510、511和513暴露的襯層的部分，形成於罩幕層450的表面上的襯層的部分被去除。

襯層形成製程530的結果為襯層550、551和553分別形成於開口510、511和513的側壁上，而開口510、511和513仍然分別暴露出源極/汲極接觸件250、251和253的部分。應理解，襯層550、551和553有助於防止開口510、511和513中隨後形成的通孔與積體電路裝置200的其他構件（例如，閘極結構）電短路。

現在參考圖6，對積體電路裝置200進行一或多個沉積製程580，以在開口510、511和513中沉積一或多個導電材料。在一些實施例中，一個或多個沉積製程580包括CVD製程、PVD製程、ALD製程或其組合。在一些實施例中，沉積的導電材料可以包括單一類型的金屬材料，例如鎢。在其他實施例中，沉積的導電材料可以含有不同的金屬原子元素，例如金屬化合物或金屬合金。可以理解，沉積製程580沉積的導電材料在一些實施例中可以是與源極/汲極接觸件250、251、253的材料相同類型，或在其他實施例中也可以是不同類型的材料。

在沉積製程580之後還可以執行一個或多個平坦化製程，以去除開口510、511和513之外的沉積的導電材料的多餘部分，並且也使沉積於開口510、511和513中的導電材料的暴露的表面（例如，暴露於背側211）與罩幕層450的表面平坦化。因此，導通孔600、601和603分別形成在開口510、511和513中。如上所述，襯層550、551和553分別是設置於導通孔600、601和603的相對側上，並且它們用於減輕導通孔600、601和603與積體電路裝置200的其他構件（例如，閘極結構）之間的不期望的電性短路的風險。

注意，導通孔600和603形成為深度大於導通孔601。舉例來說，導通孔600和603分別形成有深度620和623，而導通孔601形成有深度621。深度620、621和623分別是在Z方向垂直方向上測量的，深度620和623實質上大於深度621。深度621和620/623的這種差異值是由於導通孔601形成在源極/汲極接觸件251的最上突出部分上方（例如，在垂直Z方向中朝向背側211突出），而導通孔600/603每個都形成在源極/汲極接觸件250/253的不同且不太向背側211突出的部分上。在一些實施例中，深度620在約90奈米與約120奈米之間的範圍內，且深度621在約50奈米與約80奈米之間的範圍內。在一些實施例中，深度620與深度621的比率在約1.125:1與約2.4:1之間的範圍內。

作為本文執行的特定製造製程流程的固有結果，積體電路裝置200的特定物理特性是導通孔600、601和603分別形成為與源極/汲極接觸件250、251和253直接物理接觸，其中導通孔600，601和603形成在源極/汲極接觸件250、251和253的背側211上方。導通孔600、601和603可用於促進從積體電路裝置200的背側211的電性佈線。相較之下，不根據本文中的獨特製造製程流程製造的積體電路裝置直接在磊晶層上形成導通孔（相反於本文的直接在源極/汲極接觸件250、251和253上）以實現背側電性佈線，或者可能根本不形成這些導通孔。雖然直接在磊晶層上形成導通孔可能具有增加的寄生電阻（例如，因為磊晶層的導電性不如金屬材料），但由導通孔600、601和603以及它們各自的源極/汲極接觸件250、251和253形成的金屬到金屬介面產生實質較低的電阻。如此一來，本揭露實施例的積體電路裝置200可以在顯著低電阻下實現背側電性佈線，此外。低電阻轉化為積體電路裝置200的裝置效能改進，包括但不限於：更快的速度、低功率消耗、更少的熱量產生以及可能更長的裝置壽命。

圖6的實施例示出架構，其中積體電路裝置200的導通孔（例如，導通孔600和603）的一些被形成為垂直延伸穿過半導體材料（例如，半導體材料230/233和源極/汲極區220/223），而一些其他導通孔（例如，導通孔601）形成為垂直延伸穿過介電材料（例如，STI結構261）。然而，雖然這樣的架構完全能夠促進積體電路裝置200的背側電性佈線，但並不旨做為限制。其他可能的架構在對應於圖7-9的實施例中示出。為了一致性和清晰性，圖2至圖6和圖7-9中類似的構件將被標記為相同。

舉例來說，參考圖7，顯示了積體電路裝置200的實施例的示意局部側剖面圖。在圖7所示的實施例中，導通孔601仍形成為與源極/汲極接觸件251的背側211直接接觸。另外，導通孔602也形成為從背側211延伸到積體電路裝置200的前側210。具體來說，導通孔602延伸到半導體材料232中，並與半導體材料232直接接觸。如上所述，半導體材料232可以是積體電路裝置200的主動區的一部分。在一些實施例中，可以使用與形成導通孔601相同的製程來形成導通孔602。舉例來說，上面討論的蝕刻製程500（參見圖4）可以用於同時蝕刻開口511（用於導通孔601）和另一個開口（用於導通孔602）。可以使用上面討論的沉積製程580（參見圖6）以導電材料填充這些開口，以形成導通孔601和602。

請注意，在該實施例中，襯層551仍形成於導通孔601的相對側表面上，以減輕電性短路風險。同樣地，襯層552形成於導通孔602的相對側表面上，以減輕導通孔602和積體電路裝置200的另一個構件之間的電性短路風險。另外，導電墊650形成在積體電路裝置200的背側211上方，以將導通孔601和602電耦合在一起。即，導電墊650的一部分與導通孔601的背側表面直接接觸，而導電墊650的另一部分與導通孔602的背側表面直接接觸。因此，導通孔602可以被視為為背側電性佈線提供與導通孔601並聯的另一電性路徑。除此之外，這種並聯電性路徑（parallel electrical path）可以提供降低的總電阻，並且在某些IC應用中可以容忍更大量的電性電流/電壓。

現在參考圖8，顯示了積體電路裝置200的另一個實施例的示意性局部側剖面圖。注意，圖2至圖7是Y切割側剖面圖，而圖8是X切割側剖面圖。舉例來說，圖8的剖視圖是沿著切線B-B'（也在圖1C中示出）截取橫剖面而得到的。在圖8所示的實施例中，積體電路裝置200是環繞式閘極（GAA）裝置。更詳細地，積體電路裝置200包括閘極結構700，其可以是上面參照圖1C討論的閘極結構140的實施例。積體電路裝置200還包括奈米結構710的垂直堆疊，其可以是上面參照圖1C討論的奈米結構170的實施例。奈米結構710可以包括奈米片、奈米板、奈米管、奈米金屬線等，它們可以作為GAA裝置的通道。閘極結構700周向環繞每個奈米結構710，這在側剖面圖中表現為閘極結構700的部分與圖8中的垂直Z方向中的奈米結構710交錯。

積體電路裝置200還包括位於閘極結構700的前側210上方的閘極通孔730。閘極通孔730垂直設置於內連線結構300的閘極結構700和金屬線360中的一者之間，並垂直延伸穿過ILD275、蝕刻停止層310和ILD320。因此，與閘極結構700之間的電性存取（electrical access）至少可以部分通過閘極通孔730獲得。同時，積體電路裝置200也包括設置於閘極結構700（例如，在X方向中）的相對側上的源極/汲極區225和226。源極/汲極區225和226與上面討論的源極/汲極區220-223類似並且可以使用類似的製程（例如磊晶成長）形成。源極/汲極接觸件255和256分別形成在源極/汲極區225和226的前側210上方。源極/汲極接觸件255和256分別伸入（例如，朝向背側211突出）源極/汲極區225和226。至源極/汲極區225-226的電性存取也可以至少部分通過內連線結構300獲得。舉例來說，導通孔740可以形成在源極/汲極接觸件256的前側210上方。導通孔740也電耦合到金屬線360。因此，源極/汲極接觸件256、導通孔740和金屬線360一起提供電性連接至源極/汲極區226。

根據本揭露實施例的各種方面，在源極/汲極接觸件256的背側211上方形成導通孔750。導通孔750可以使用上面討論的用於形成圖6的導通孔600-603的類似製程（例如，圖4的製程500和圖6的製程580）來形成。舉例來說，可以通過進行一個或多個蝕刻製程將半導體材料235和源極/汲極區226蝕刻出倒置L形開口，使得源極/汲極接觸件256暴露於背側211。此後，可以沉積導電材料以填充這樣的開口以形成導通孔750。注意，也可以在導通孔750的相對側表面上形成襯層760。襯層760可以包括介電材料並且可以使用上面參照圖5討論的形成襯層550-553的類似製程來形成。

如圖8所示，導通孔750可以包括段750A和段750B。段750A垂直延伸穿過半導體材料235並部分延伸到閘極結構700中。換句話說，段750A通過背側211與閘極結構700直接接觸且電性連接。同時，段750B垂直延伸穿過源極/汲極區226。換句話說，段750B通過背側211直接接觸且電性連接源極/汲極接觸件256。段750A實質上比段750B寬，這導致圖8的側剖面圖中導通孔750的類似倒置L形輪廓。

請注意，由於導通孔750與閘極結構700和源極/汲極接觸件256均電耦合，因此會建立兩個並聯電性路徑：對應於導通孔750的段750A、閘極結構700和閘極通孔730的一個電性路徑，對應於導通孔750的段750B、源極/汲極接觸件256和導通孔740的另一個電性路徑。除此之外，這種並聯電性路徑可以提供降低的總電阻，並且在某些IC應用中可以容忍更大量的電性電流/電壓。

現在參考圖9，顯示了積體電路裝置200的另一個實施例的示意性局部側剖面圖。與圖8類似，圖9也是X切割側剖面圖，積體電路裝置200也是環繞式閘極（GAA）裝置。在圖9的實施例中，源極/汲極接觸件258被實現為垂直延伸穿過源極/汲極區225和ILD275，並且源極/汲極接觸件259被實現為垂直延伸穿過源極/汲極區226和ILD275。導通孔748和749形成為內連線結構300的一部分，其中導通孔748和749分別電耦合到源極/汲極接觸件258和259的前側210。導通孔748和749還可以耦合到內連線結構300的金屬線，例如金屬線360。

根據本揭露實施例的各種方面，在源極/汲極接觸件258的背側211上方形成導通孔800。導通孔800可以使用上面討論的用於形成圖6的導通孔600-603的類似製程（例如，圖4的製程500和圖6的製程580）來形成。舉例來說，可以進行一個或多個蝕刻製程，以蝕刻通過半導體材料235和源極/汲極區225的開口，使得源極/汲極接觸件258暴露於背側211。此後，可以沉積導電材料以填充這樣的開口，以形成導通孔800。注意，襯層810在此實施例中也可以形成於導通孔800的相對側表面上。襯層810可以包括介電材料並且可以使用用於形成上面討論的襯層550-553的類似製程來形成。在任何情況中，導通孔800與源極/汲極接觸件258的背側211形成直接接觸的事實意味著圖9的實施例也可以實現減小的電阻，這轉化為上面討論的裝置效能的改進。

圖10示出根據實施例的本揭露實施例的積體電路製造系統900，其可用於製造本揭露實施例的積體電路裝置200。製造系統900包括通過通訊網路918連接的多個實體902、904、906、908、910、912、914、916…、N。網路918可以是單網路或可以是各種不同的網路，例如內部網路和互聯網，並且可以包括金屬線和無線通訊通道兩者。

在實施例中，實體902代表製造協作的服務系統；實體904代表用戶，例如監控感興趣產品的產品工程師；實體906代表工程師，例如控制製程和相關配方的處理工程師，或監控或調整偵測器處理工具的設定和條件的設備工程師；實體908代表IC測試和測量的計量工具；實體910代表半導體處理工具，例如用於執行微影製程以定義本文中的積體電路裝置的各種構件的EUV工具；實體912表示與處理工具910相關聯的虛擬計量模組；實體914代表與處理工具910以及另外其他處理工具相關聯的高階處理控制模組；實體916表示與處理工具910相關聯的取樣模組。

每個實體可以與其他實體交互，並且可以與提供積體電路製造、處理控制交互及/或運算能力及/或從其他實體接收這樣的能力。每個實體還可以包括一個或多個電腦系統，用於執行計算和執行自動化。舉例來說，實體914的先進處理控制模組可以包括其中具有軟體指令編碼的多個電腦硬體。電腦硬體可以包括硬驅動器、快閃記憶體驅動器、CD-ROM、RAM記憶體、顯示器裝置（例如偵測器）、輸入/輸出裝置（例如滑鼠和鍵盤）。軟體指令可以用任何合適的程式語言編寫並且可以被設計來執行特定任務。

積體電路製造系統900能夠實現實體之間的交互，以達到積體電路（IC）製造以及IC製造的先進處理控制的目的。在實施例中，先進處理控制包括根據計量結果調整適用於相關晶圓的一個處理工具的處理條件、設定及/或配方。

在另一個實施例中，根據通過製程品質及/或產品品質確定的最佳取樣速率，從已處理的晶圓的子集測量計量結果。在又一個實施例中，根據基於製程品質及/或產品品質的各種特性確定的最佳取樣場/點，從處理的晶圓的子集的已選的場和點測量計量結果。

IC製造系統900提供的功能中的一者可在設計、工程與處理以及計量和先進處理控制等領域中實現協作和資訊存取。IC製造系統900提供的另一個功能可以在例如在計量工具和處理工具等設施之間整合系統。這種整合使設施能夠協調其活動。舉例來說，整合計量工具和處理工具可以使製造資訊能夠更有效地整合到製造製程中，並且可以使來自線上或現場測量的晶圓資料與相關處理工具中的計量工具整合。

圖11是說明製造半導體裝置的方法1000的流程圖。方法1000包括步驟1010，以從背側減少晶圓的厚度。晶圓包括源極/汲極區及設置於多個源極/汲極區的前側上方的多個源極/汲極接觸件。

方法1000包括步驟1020，以在晶圓的厚度被減少之後進行，其中步驟1020在晶圓的背側上方形成一個或多個罩幕層。

方法1000包括步驟1030，以從晶圓的背側蝕刻一個或多個開口。開口將開口的至少一些暴露於背側。

方法1000包括步驟1040，以一個或多個導通孔填充一個或多個開口，使得一個或多個導通孔電耦合至源極/汲極接觸件的至少一些。

在一些實施例中，蝕刻包括蝕刻通過半導體材料或淺溝渠隔離（STI）結構的至少一些開口。

在一些實施例中，蝕刻包括同時蝕刻通過半導體材料的第一開口和蝕刻通過淺溝渠隔離（STI）結構的第二開口。第一開口暴露源極/汲極接觸件中的第一者。第二開口暴露源極/汲極接觸件中的第二者。第一開口被蝕刻為實質上比第二開口深。

在一些實施例中，蝕刻包括同時蝕刻通過半導體材料的第一開口和蝕刻通過淺溝渠隔離（STI）結構的第二開口。第一開口暴露源極/汲極區中的一者。第二開口暴露源極/汲極接觸件中的一者。

在一些實施例中，晶圓包含閘極結構。在一些實施例中，執行蝕刻使得閘極結構與源極/汲極接觸件中的一者一起通過一個或多個開口中的第一開口暴露於背側。在一些實施例中，執行填充使得填充第一開口的一個或多個導通孔中的第一導通孔同時電耦合至閘極結構和源極/汲極接觸件中的一者。

應理解，方法1000還可以包括在步驟1010-1040之前、期間或之後執行的步驟。舉例來說，方法1000可以包括在蝕刻一個或多個開口之後但在形成一個或多個導通孔之前執行的步驟，其中在一個或多個開口的側壁上形成電性絕緣襯層。其他步驟可以包括附加金屬化特徵的形成、封裝和晶圓驗收測試等。為了簡單起見，這裡不對這些附加步驟進行詳細討論。

綜上所述，本揭露實施例在源極/汲極接觸件的背側上直接形成導通孔。更詳細地，源極/汲極接觸件可以形成在源極/汲極區（可以是磊晶層）的前側上方。此後，可以從背側蝕刻開口，以將源極/汲極接觸件暴露於背側。然後，將導電材料沉積到開口中形成導電接觸件，導電接觸件與源極/汲極接觸件的背側直接接觸。通過以這種方式實現導通孔，本揭露實施例提供了優於傳統裝置的優勢。然而，應理解，不需要特定的優點，其他實施例可以提供不同的優點，並且並非所有優點都必須在本文中公開。優點中的一者是提高了裝置性能。舉例來說，通過將導通孔形成為與源極/汲極接觸件直接接觸，與在磊晶層上形成通孔的其他積體電路裝置相比，本發明的積體電路裝置可以實現實質較低電阻。這是因為本揭露實施例的金屬到金屬介面（例如，導通孔和源極/汲極接觸件之間的介面）比金屬到磊晶層介面（例如，導通孔形成在磊晶層上的積體電路裝置中的介面）具有實質較低的電阻。較低的電阻可以轉化為更快的裝置速度、減少的功率消耗、更少的產熱以及可能更長的裝置壽命。良率也可能增加，這可能會反映在晶圓驗收測試效能中。其他優點可能包括製造的易用性以及與現有製造製程的兼容性。

上述的先進微影製程、方法和材料可用於許多應用，包括使用鰭式場效電晶體（鰭型FET）的積體電路裝置。舉例來說，鰭可以被圖案化以在特徵之間產生相對緊密的間隔，本揭露實施例可用於此。另外，可以根據上述揭露處理用於形成鰭型FET的鰭的間隙壁或芯軸。還應理解，上面討論的本揭露實施例的各種方面可以適用於諸如環繞式閘極（GAA）裝置的多通道裝置。本揭露實施例指的是鰭型FET裝置的鰭結構，這類討論可能同樣適用於GAA裝置。

本揭露實施例的一方面是有關於半導體裝置。半導體裝置包括多個源極/汲極區。半導體裝置分別包括多個源極/汲極接觸件，分別設置於所述源極/汲極區的前側上方，其中所述源極/汲極接觸件電耦合至所述源極/汲極區。半導體裝置分別多個導通孔，分別設置於所述源極/汲極接觸件的背側上方，其中所述背側與所述前側相對，並且其中所述導通孔電耦合到所述源極/汲極接觸件。

在一些實施例中，還包括內連線結構，設置於所述源極/汲極接觸件的所述前側上方。

在一些實施例中，其中所述導通孔中的至少一者垂直延伸穿過半導體材料。

在一些實施例中，其中所述導通孔中的至少一者垂直延伸穿過淺溝渠隔離（STI）結構。

在一些實施例中，其中所述導通孔中的所述至少一者是第一導通孔，其中所述半導體裝置還包括設置於所述源極/汲極區中的一者的所述背側上方的第二導通孔；其中：所述第二導通孔電耦合至所述源極/汲極區中的所述一者；以及所述第一導通孔和所述第二導通孔電耦合在一起。

在一些實施例中，其中：所述導通孔的第一導通孔垂直延伸穿過半導體材料並電耦合至所述源極/汲極接觸件的第一源極/汲極接觸件；以及所述導通孔的第二導通孔垂直延伸穿過淺溝渠隔離（STI）STI結構並電耦合至所述源極/汲極接觸件的第二源極/汲極接觸件。

在一些實施例中，其中所述第一導通孔實質上比所述第二導通孔長。

在一些實施例中，還包括閘極結構，其中所述導通孔中的至少一者電耦合到所述閘極結構以及所述源極/汲極接觸件中的一者。

在一些實施例中，其中所述導通孔中的所述至少一者具有類似字母“L”的側剖面輪廓。

在一些實施例中，其中所述半導體裝置包括環繞式閘極（GAA）電晶體。

本揭露實施例的另一個方面是有關於半導體裝置。半導體裝置包括半導體基底。在側剖面圖中，半導體裝置包括閘極結構，位於所述半導體基底的第一側上方。在所述側剖面圖中，半導體裝置包括第一磊晶層和第二磊晶層，各自位於所述半導體基底的所述第一側上方，其中在所述側剖面圖中，所述閘極結構位於所述第一磊晶層和所述第二磊晶層之間。半導體裝置包括第一導電接觸件和第二導電接觸件，分別位於所述第一磊晶層和所述第二磊晶層的所述第一側上方，其中在所述側剖面圖中，所述第一導電接觸件突出到所述第一磊晶層中，並且其中在所述側剖面圖中，所述第二導電接觸件突出到所述第二磊晶層中。半導體裝置包括導通孔，位於所述閘極結構的第二側上方，所述第二側與所述第一側相對，其中所述導通孔的第一段垂直延伸穿過所述半導體基底並突出到所述閘極結構中，並且其中所述導通孔的第二段垂直延伸穿過所述第二磊晶層並且與所述第二導電接觸件直接接觸。

在一些實施例中，其中所述閘極結構是環繞式閘極（GAA）電晶體的閘極結構。

在一些實施例中，還包括內連線結構，位於所述閘極結構的所述第一側、所述第一導電接觸件以及所述第二導電接觸件上方。

本揭露實施例的另一個方面是有關於半導體裝置的製造方法。從背側減少晶圓的厚度，其中所述晶圓包括多個源極/汲極區和設置在所述源極/汲極區的前側上方的多個源極/汲極接觸件。在所述晶圓的所述厚度被減少後，在所述晶圓的所述背側上方形成一個或多個罩幕層。從所述晶圓的所述背側蝕刻一個或多個開口，其中所述一個或多個開口使所述源極/汲極接觸件中的至少一些暴露於所述背側。用一個或多個導通孔填充所述一個或多個開口，使得所述一個或多個導通孔電耦合到所述源極/汲極接觸件中的所述至少一些。

在一些實施例中，還包括：在蝕刻所述一個或多個開口之後且在形成所述一個或多個導通孔之前，在所述一個或多個開口的側壁上形成電性絕緣襯層。

在一些實施例中，其中所述蝕刻包括蝕刻穿過半導體材料或穿過淺溝渠隔離（STI）結構的所述開口中的至少一些。

在一些實施例中，其中：所述蝕刻包括同時蝕刻穿過半導體材料的第一開口和穿過淺溝渠隔離（STI）結構的第二開口；所述第一開口暴露所述源極/汲極接觸件中的第一者；以及所述第二開口暴露所述源極/汲極接觸件中的第二者。

在一些實施例中，其中所述第一開口被蝕刻為具有比所述第二開口實質上深的深度。

在一些實施例中，其中：所述蝕刻包括同時蝕刻穿過半導體材料的第一開口和穿過淺溝渠隔離（STI）結構的第二開口；所述第一開口暴露所述源極/汲極區中的一者；以及所述第二開口暴露所述源極/汲極接觸件中的一者。

在一些實施例中，其中：所述晶圓包括閘極結構；執行所述蝕刻，使得所述閘極結構通過所述一個或多個開口中的第一開口與所述源極/汲極接觸件中的一者一起暴露於所述背側；以及執行所述填充，使得填充所述第一開口的所述一個或多個導通孔中的第一導通孔同時電耦合到所述閘極結構及所述源極/汲極接觸件中的所述一者。

前述概述了幾個實施例的特徵，使得本領域普通技術人員可以更好地理解本揭露的各方面。本領域普通技術人員應理解，他們可以簡單地使用本揭露作為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。本領域普通技術人員也應認識到，這樣的等同構造並不脫離本揭露的精神和範圍，並且他們可以在不脫離本揭露的精神和範圍的情況下做出各種變化、替換和改變。

90、200:積體電路裝置 110:基底 120:主動區 122:源極/汲極構件 130:隔離結構 140、700:閘極結構 150:裝置 155、270:層 160:閘極間隙壁結構 165:頂蓋層 170、710:奈米結構 175:介電內間隙壁 180、250、251、252、253、255、256、258、259:源極/汲極接觸件 185:中間層介電質 210、211:側 220、221、222、223、225、226:源極/汲極區 230、231、232、233、235:半導體材料 260:結構 260、261、262:STI結構 270、272、320:層間介電層 300:內連線結構 310:蝕刻停止層 330:介電層 350:通孔 360、370:金屬線 400:減薄製程 420、580:沉積製程 440、450:罩幕層 500:蝕刻製程 510、511、513:開口 530:襯層形成製程 550、551、552、553、760、810:襯層 600、601、602、603、740、748、749、750、800:導通孔 620、621、623:深度 650:導電墊 730:閘極通孔 750A、750B:段 900:製造系統 902、904、906、908、910、912、914、916:實體 918:網路 1000:方法 1010、1020、1030、1040:步驟

當結合附圖閱讀以下詳細描述時，可以更好地理解本揭露。需要強調的是，根據業界標準慣例，各特徵並未按比例繪製，僅用於說明目的。事實上，為了討論的清楚起見，各個特徵的尺寸可以任意增加或減少。另外需要強調的是，附圖僅示出本發明的典型實施例，但因此不應被視為對請求範圍的限制，因為本發明可以同樣適用於其他實施例。 圖1A示出鰭型FET裝置的三維透視視圖。 圖1B示出鰭型FET元件的俯視圖。 圖1C示出多通道環繞式閘極（GAA）裝置的三維透視視圖。 圖2至圖7示出根據本揭露實施例的在各種階段或製造處的半導體裝置的一系列的Y切割剖視圖。 圖8至圖9示出根據本揭露實施例的在各種階段或製造處的半導體裝置的一系列的X切割剖視圖。 圖10是根據本揭露實施例的各種方面的製造系統的方塊圖。 圖11是示出根據本揭露實施例的各方面的製造半導體裝置的方法的流程圖。

1000:方法

1010、1020、1030、1040:步驟

Claims (10)

1. 一種半導體裝置，包括： 多個源極/汲極區； 多個源極/汲極接觸件，分別沿著所述源極/汲極區的前側延伸且位於所述前側下方，其中所述源極/汲極接觸件電耦合至所述源極/汲極區；以及 多個導通孔，分別設置於所述源極/汲極接觸件的背側上方，其中所述背側與所述前側相對，並且其中所述導通孔電耦合到所述源極/汲極接觸件。
2. 如請求項1所述的半導體裝置，還包括內連線結構，設置於所述源極/汲極接觸件的所述前側上方。
3. 如請求項1所述的半導體裝置，其中所述導通孔中的至少一者垂直延伸穿過半導體材料。
4. 如請求項1所述的半導體裝置，其中所述導通孔中的至少一者垂直延伸穿過淺溝渠隔離（STI）結構。
5. 如請求項4所述的半導體裝置，其中所述導通孔中的所述至少一者是第一導通孔，其中所述半導體裝置還包括設置於所述源極/汲極區中的一者的所述背側上方的第二導通孔； 其中： 所述第二導通孔電耦合至所述源極/汲極區中的所述一者；以及 所述第一導通孔和所述第二導通孔電耦合在一起。
6. 如請求項1所述的半導體裝置，其中： 所述導通孔的第一導通孔垂直延伸穿過半導體材料並電耦合至所述源極/汲極接觸件的第一源極/汲極接觸件；以及 所述導通孔的第二導通孔垂直延伸穿過淺溝渠隔離結構並電耦合至所述源極/汲極接觸件的第二源極/汲極接觸件。
7. 一種半導體裝置，包括： 半導體基底； 閘極結構，在側剖面圖中，位於所述半導體基底的第一側上方； 第一磊晶層和第二磊晶層，在所述側剖面圖中，各自位於所述半導體基底的所述第一側上方，其中在所述側剖面圖中，所述閘極結構位於所述第一磊晶層和所述第二磊晶層之間； 第一導電接觸件和第二導電接觸件，分別位於所述第一磊晶層和所述第二磊晶層的所述第一側上方，其中在所述側剖面圖中，所述第一導電接觸件突出到所述第一磊晶層中，並且其中在所述側剖面圖中，所述第二導電接觸件突出到所述第二磊晶層中；以及 導通孔，位於所述閘極結構的第二側上方，所述第二側與所述第一側相對，其中所述導通孔的第一段垂直延伸穿過所述半導體基底並突出到所述閘極結構中，並且其中所述導通孔的第二段垂直延伸穿過所述第二磊晶層並且與所述第二導電接觸件直接接觸。
8. 如請求項7所述的半導體裝置，其中所述閘極結構是環繞式閘極（GAA）電晶體的閘極結構。
9. 一種半導體裝置的製造方法，包括： 從背側減少晶圓的厚度，其中所述晶圓包括多個源極/汲極區和設置在所述源極/汲極區的前側上方的多個源極/汲極接觸件； 在所述晶圓的所述厚度被減少後，在所述晶圓的所述背側上方形成一個或多個罩幕層，其中所述源極/汲極接觸件與所述罩幕層位於所述源極/汲極區的相對側； 從所述晶圓的所述背側蝕刻一個或多個開口，其中所述一個或多個開口使所述源極/汲極接觸件中的至少一些暴露於所述背側；以及 用一個或多個導通孔填充所述一個或多個開口，使得所述一個或多個導通孔電耦合到所述源極/汲極接觸件中的所述至少一些。
10. 如請求項9所述的方法，還包括：在蝕刻所述一個或多個開口之後且在形成所述一個或多個導通孔之前，在所述一個或多個開口的側壁上形成電性絕緣襯層。