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TWI869581B - 三維陣列裝置 - Google Patents

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TWI869581B
TWI869581B TW110112909A TW110112909A TWI869581B TW I869581 B TWI869581 B TW I869581B TW 110112909 A TW110112909 A TW 110112909A TW 110112909 A TW110112909 A TW 110112909A TW I869581 B TWI869581 B TW I869581B
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小林正治
平本俊郎
武繼璇
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國立研究開發法人科學技術振興機構
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Abstract

一種三維陣列裝置，其係沿高度方向具有多層的三維陣列裝置，其具備：位於第1層的第1二維陣列電路，以及位於與前述第1層相鄰之第2層且在俯視視角下與前述第1二維陣列電路重疊的第2二維陣列電路，其中前述第1二維陣列電路及前述第2二維陣列電路分別具有：第1佈線組、對前述第1佈線組輸入訊號的輸入部、與前述第1佈線組交叉的第2佈線組及自前述第2佈線組輸出訊號的輸出部，在前述第1二維陣列電路中之前述輸出部在俯視視角下與在前述第2二維陣列電路中之前述輸入部重疊，並且連接成能夠傳遞訊號。

Description

三維陣列裝置
本發明之一實施型態係關於三維陣列裝置。尤其係關於將記憶體單元陣列電路堆疊的三維陣列裝置。
近年來，以電腦性能竄升及深度學習發展為背景，進行了將類神經網路多層化之深度類神經網路的研究。圖30係繪示一般類神經網路之結構的圖。在圖30中，神經元對於N個輸入Xi （統稱為x）與權重Wi （統稱為w）的乘積累加運算Σ（Xi ＊Wi ）進行激活函數f(k) （k＝1、2、…，統稱為f）的非線性運算。在深度類神經網路中，藉由輸入層（Input Layer）之神經元來乘積累加運算輸入x而轉換為中間輸出1。中間輸出1藉由隱藏層（Hidden Layer 1）之神經元來乘積累加運算而轉換為中間輸出2。重複相同操作之後，藉由輸出層（Output Layer）之神經元轉換為最終輸出y。
如上所述，在深度類神經網路中，進行大量的乘積累加運算並評估誤差，藉由重複更新權重之流程來學習。是故，若使用以往之范紐曼型架構之半導體晶片，則會有由記憶體與CPU或GPU之間之通訊所致之消耗電力大的問題。於是，採用稱為類神經型態運算或記憶體內運算之非范紐曼型架構的非揮發性記憶體晶片受到注目。於在字線與位元線的交叉點配置有非揮發性記憶體元件之交叉開關結構的二維陣列電路中，可對於各非揮發性記憶體所儲存之資料將位元線方向之乘積累加運算結果作為輸出而讀取。此種記憶體內運算之方法自1980年代便已在類神經網路之類比電路組裝中採用（專利文獻1）。舉例而言，針對使用以電阻變化型隨機存取記憶體（Resistive Random Access Memory，ReRAM）為基礎之非揮發性記憶體晶片的類神經網路，已進行了自器件層級至系統層級之廣泛的研究。ReRAM由於具有儲存流通於元件的電荷量而使電阻值變化之稱作憶阻器之元件的功能，故類神經網路之權重Wi 亦能夠以類比值控制，而非為0或1之二元。
深度類神經網路已假想組合於各式各樣之器件中作為支援人工智慧（Artificial Intelligence，AI）應用程式的核心技術。是故，提案有輕易組裝於數位硬體的二元類神經網路。作為非揮發性記憶體，可使用ReRAM、MRAM或PCRAM等。尤其，以ReRAM為基礎的二元類神經網路，除了能夠使用於前已述之類比值的權重以外，還具有穩定性優異、雜訊容限寬廣、測試容易性高等優點。在二元類神經網路中之用於加權和計算（weighted sum calculation）的互斥反或（XNOR）運算，可簡單實現作為使用ReRAM單元的記憶體內運算。
二元類神經網路由於將權重值與激活值二元化，故具有表現能力低之缺點。是故，二元類神經網路一般會藉由加大網路尺寸來提升運算精確度。然而，在進行大規模之平行輸入輸出的情況下，在二維之二元類神經網路中具有招致覆蓋區（footprint）增加的問題。是故，目前亦進行了將二維類神經網路堆疊之三維類神經網路的研究。舉例而言，提案有突觸核心層與互連層交互堆疊且以矽穿孔電極（TSV）將層間連接之三維堆疊構造之元件（專利文獻1）。如此藉由以三維堆疊構造之元件實現類神經網路，能夠提升面積效率，並且因使記憶體內運算成為可能而能夠低消耗電力化。
『專利文獻』 《專利文獻1》：美國專利申請公開第2019/0318230號說明書
『非專利文獻』 《非專利文獻1》：森江隆，「類神經型態系統與物理裝置」，應用物理，財團法人應用物理學會，2019年，第88卷，第7號，頁481～485
以往技術之三維類神經網路為了將構成二維類神經網路之層間連接，必須使用中介互連層之TSV或線接合等手法來電性連結，垂直方向之積體化實屬困難。並且，在將記憶體內運算用之非揮發性記憶體晶片沿三維方向堆疊的情況下，若將下層之類神經網路之輸出端子與上層之類神經網路之輸入端子連接的互連層或線接合之佈線變長，則會造成佈線變長多少即招致多少訊號延遲或消耗電力增加的結果。
本發明之課題之一在於提供以低延遲實現低能量損失之類神經網路的三維陣列裝置。
在本發明之一實施型態中之三維陣列裝置，其係沿高度方向具有多層的三維陣列裝置，其具備：位於第1層的第1二維陣列電路，以及位於與前述第1層相鄰之第2層且在俯視視角下與前述第1二維陣列電路重疊的第2二維陣列電路，其中前述第1二維陣列電路及前述第2二維陣列電路分別具有：第1佈線組、對前述第1佈線組輸入訊號的輸入部、與前述第1佈線組交叉的第2佈線組及自前述第2佈線組輸出訊號的輸出部，在前述第1二維陣列電路中之前述輸出部在俯視視角下與在前述第2二維陣列電路中之前述輸入部重疊，並且連接成能夠傳遞訊號。
在本發明之一實施型態中之三維陣列裝置，其係沿高度方向具有多層的三維陣列裝置，其具備：位於第1層的第1二維陣列電路，以及位於與前述第1層相鄰之第2層且在俯視視角下與前述第1二維陣列電路重疊的第2二維陣列電路，其中前述第1二維陣列電路及前述第2二維陣列電路分別具有：第1佈線組、對前述第1佈線組輸入訊號的輸入部、與前述第1佈線組交叉的第2佈線組及自前述第2佈線組輸出訊號的輸出部，在前述第1二維陣列電路中之前述輸出部位於較在前述第2二維陣列電路中之前述輸出部還接近在前述第2二維陣列電路中之前述輸入部的位置，並且與在前述第2二維陣列電路中之前述輸入部連接成能夠傳遞訊號，在前述第1二維陣列電路中之前述第2佈線組所延伸的方向與在前述第2二維陣列電路中之前述第1佈線組所延伸的方向實質上平行。
在前述第1二維陣列電路中之前述輸入部亦可在俯視視角下不與在前述第2二維陣列電路中之前述輸出部重疊。
在前述第1二維陣列電路中之前述輸出部亦可中介通孔而與在前述第2二維陣列電路中之前述輸入部電性連接。
前述第1二維陣列電路及前述第2二維陣列電路亦可為記憶體單元陣列電路。在此情況下，前述第1佈線組亦可為由字線所構成之佈線組。前述第2佈線組亦可為由位元線所構成之佈線組。
前述記憶體單元陣列電路亦可於各記憶體單元包含至少1個電阻變化型記憶體與至少1個選擇電晶體。此時，前述電阻變化型記憶體亦可具有包含氧化鉿之介電層。前述選擇電晶體亦可具有由包含IGZO之氧化物半導體所構成之通道。
以下一邊參照圖式等一邊說明本發明之實施型態。惟本發明在不脫離其要旨的範圍中可以各式各樣的態樣實施，並非受以下示例之實施型態之記載內容限定解釋者。圖式為使說明更為明確，與實際態樣相比，針對各部的幅寬、厚度、形狀等有示意表現的情形，但終究僅為一例，並非限定本發明之解釋者。在本說明書與各圖式中，對具備與有關既有之圖式已說明者相同之功能的構件，有時會標註相同符號，省略重複的說明。
在本說明書中，藉由對某1個薄膜進行蝕刻等加工處理而形成的多個構件（element）有分別具有相異功能或角色的情形。此等多個構件係由相同層結構及相同材料之薄膜所構成。在本說明書及申請專利範圍中，將由相同層結構及相同材料之薄膜所形成之多個構件稱作「相同層之構件」。
在本說明書中，所謂「2個二維陣列電路在俯視視角下重疊」，意謂在該二維陣列電路中，由第1佈線組之兩端之佈線與第2佈線組之兩端之佈線所構成之四邊形在俯視視角下有所重疊。重疊之面積以任一四邊形之面積為基準，以50%以上為佳，以75%以上為較佳，以95%以上為最佳。
在本說明書中，所謂「輸入部與輸出部在俯視視角下重疊」，意謂包含該輸入部所包含之全部輸入端子之最小面積的四邊形與包含該輸出部所包含之全部輸出端子之最小面積的四邊形在俯視視角下有所重疊。所重疊之面積以任一四邊形之面積為基準，以50%以上為佳，以75%以上為較佳，以95%以上為最佳。在輸入端子與輸出端子垂直連接的情況下，例如在利用矽穿孔電極之通孔連接的情況下，成為在俯視視角下重疊100%。
在本說明書中，在說明圖式所示之構件時，使用此構件所標註之符號來進行說明。此時，針對具備相同功能之多個構件，有於相同符號標註字母等記號（例如「a」、「b」等）予以區分的情形。然而，在不必區分說明各構件時，有僅使用標示此構件之符號來說明的情形。
在以下說明之各實施型態中，量測或模擬的溫度條件皆為室溫。
（第1實施型態）
［三維陣列裝置之構造］
圖1係繪示本發明之第1實施型態之三維陣列裝置10之結構的圖。如圖1所示，三維陣列裝置10自下層依序包含控制電路100及二維陣列電路200a～200e。控制電路100控制二維陣列電路200a～200e之各運作（例如訊號之輸入輸出）。在圖1中，雖繪示沿垂直方向重疊5層二維陣列電路的範例，但非受限於此範例者，可做成2層以上之層結構。於此所謂「垂直方向」，係謂相對於構成二維陣列電路之平面為垂直的方向。三維陣列裝置10由於係依序堆疊多個二維陣列電路200a～200e的構造體，故「垂直方向」亦可稱作「高度方向」或「上下方向」。在以下說明中，在毋須區分各二維陣列電路200a～200e的情況下，統稱為二維陣列電路200。
各二維陣列電路200係以電阻變化型隨機存取記憶體（Resistive Random Access Memory，ReRAM）為基礎的記憶體單元陣列電路。具體而言，二維陣列電路200具有配置成陣列狀的多個記憶體單元，各記憶體單元包含ReRAM。惟配置於記憶體單元之記憶體並非受限於ReRAM者，亦可為磁阻式隨機存取記憶體（Magnetoresistive Random Access Memory，MRAM）、鐵電式隨機存取記憶體（Ferroelectric Random Access Memory，FeRAM）、相變式隨機存取記憶體（Phase Change Random Access Memory，PCRAM）等其他非揮發性記憶體。並且，二維陣列電路200不限於記憶體單元陣列電路，亦可為CMOS感測器陣列電路等其他陣列型電路。
在本實施型態中，使用三維陣列裝置10實現記憶體內運算。具體而言，藉由各二維陣列電路200構成二元類神經網路（經量子化之類神經網路），堆疊多個二元類神經網路而構成深度類神經網路。舉例而言，三維陣列裝置10亦可構成將二維陣列電路200a、二維陣列電路200b～200d以及二維陣列電路200e分別作為輸入層（Input Layer）、隱藏層（Hidden Layer）以及輸出層（Output Layer）的深度類神經網路。
如圖1所示，各二維陣列電路200具有第1佈線組210、對第1佈線組210輸入訊號的輸入部215、與第1佈線組210交叉的第2佈線組220及自第2佈線組220輸出訊號的輸出部225。在本實施型態中，第1佈線組210係由多條字線所構成。第2佈線組220係由多條位元線所構成。記憶體單元設置於字線與位元線交叉的交叉點。亦即，雖省略繪示，但於第1佈線組210與第2佈線組220交叉的交叉部配置有至少1個電阻變化型記憶體（ReRAM）與至少1個選擇電晶體作為記憶體單元。第1佈線組210以由彼此平行之佈線而成的佈線組為佳。第2佈線組220以由彼此平行之佈線而成的佈線組為佳，以與第1佈線組210彼此正交的佈線組為佳。
輸入部215係將自外部電路（包含其他二維陣列電路200）傳輸之資訊輸入至二維陣列電路200的部位。具體而言，自輸入部215輸入之資訊驅動構成第1佈線組210之各字線。在本實施型態中，輸入部215係電性連接於各字線之輸入端子的集合體。輸出部225係將資訊自二維陣列電路200輸出至外部電路（包含其他二維陣列電路200）的部位。具體而言，中介第2佈線組220傳輸之資訊可經由輸出部225輸出。在本實施型態中，輸出部225係電性連接於各位元線之輸出端子的集合體。
圖2係繪示第1實施型態之二維陣列電路200之結構的圖。如圖2所示，於多條字線WL與多條位元線BL的交叉部配置有記憶體單元230。在本實施型態中，各記憶體單元230係由選擇電晶體232與電阻變化型記憶體234所構成。電阻變化型記憶體234設置於位元線BL與選擇電晶體232之間。選擇電晶體232設置於電阻變化型記憶體234與源極線SL之間。字線WL連接於選擇電晶體232之閘極。惟記憶體單元230之結構並非受限於此範例者。舉例而言，電阻變化型記憶體234亦可配置於選擇電晶體232與源極線SL之間。
雖在圖2中省略繪示，但二維陣列電路200具備用以讀取儲存於各記憶體單元230之資訊或將資訊寫入各記憶體單元230的周邊電路。周邊電路亦可包含用以驅動字線WL的周邊電路與用以驅動位元線BL的周邊電路。亦即，圖1所示之輸入部215亦可包含用以驅動字線WL的周邊電路。並且，輸出部225亦可包含用以驅動位元線BL的周邊電路。此等周邊電路亦可包含選自鎖存電路、緩衝電路、寫入電路、預充電電路及放大電路之至少1種電路。該周邊電路可由例如僅由n型IGZO而成之電路或由n型IGZO與p型SnO而成之CMOS電路所形成。並且，周邊電路亦可於控制電路100上以Si-CMOS形成。
電阻變化型記憶體234藉由使表現電場感應巨大電阻變化之CER層（以下亦稱作「電阻變化層」。）的電阻值變化，可儲存1位元之資訊。舉例而言，將電阻值相對低之低電阻狀態（Low Resistance State，LRS）時的資訊定為「0」，將電阻值相對高之高電阻狀態（High Resistance State，HRS）時的資訊定為「1」。惟該電阻值與「0」或「1」之資訊的對應關係亦可顛倒。
各記憶體單元230可藉由選擇電晶體232之通路／斷路控制來個別選擇。所選擇的記憶體單元230因應施加於位元線BL及源極線SL的電壓，進行資訊之寫入運作或讀取運作。在本實施型態中，依據輸入至二維陣列電路200之輸入部215的訊號來驅動字線WL，依據中介位元線BL而自記憶體單元230讀取之訊號來決定自輸出部225輸出之訊號。
回到圖1之說明。二維陣列電路200a具有連接於輸入部215a的第1佈線組210a及連接於輸出部225a的第2佈線組220a。二維陣列電路200b具有連接於輸入部215b的第1佈線組210b及連接於輸出部225b的第2佈線組220b。二維陣列電路200c具有連接於輸入部215c的第1佈線組210c及連接於輸出部225c的第2佈線組220c。二維陣列電路200d具有連接於輸入部215d的第1佈線組210d及連接於輸出部225d的第2佈線組220d。二維陣列電路200e具有連接於輸入部215e的第1佈線組210e及連接於輸出部225e的第2佈線組220e。
本實施型態之三維陣列裝置10具有自下層向上層逐層旋轉90度同時重疊二維陣列電路200a～200e的構造。具體而言，三維陣列裝置10在俯視視角下，輸入部215及輸出部225之位置逐層逆時針旋轉90度變化。是故，本實施型態之三維陣列裝置10在俯視視角下，上層側之二維陣列電路200之輸入部215與下層側之二維陣列電路200之輸出部225重疊。
圖3係繪示在二維陣列電路200中之輸入部215及輸出部225之位置之變化的示意圖。具體而言，圖3之（A）、圖3之（B）及圖3之（C）係分別繪示二維陣列電路200a、二維陣列電路200b及二維陣列電路200c之結構的俯視圖。
如圖1、圖3之（A）及圖3之（B）所示，二維陣列電路200b在俯視視角下，位於使二維陣列電路200a逆時針旋轉90度的位置。在此情況下，二維陣列電路200a之輸出部225a與二維陣列電路200b之輸入部215b重疊。並且，如圖1、圖3之（B）及圖3之（C）所示，二維陣列電路200c在俯視視角下，位於使二維陣列電路200b逆時針旋轉90度的位置。在此情況下，二維陣列電路200b之輸出部225b與二維陣列電路200c之輸入部215c重疊。雖省略繪示，但二維陣列電路200c與二維陣列電路200d的關係以及二維陣列電路200d與二維陣列電路200e的關係亦相同。
如上所述，本實施型態之三維陣列裝置10，其輸入部215及輸出部225之位置自下層向上層以螺旋狀變化。具體而言，三維陣列裝置10具有自下層向上層於使下層側之二維陣列電路逆時針旋轉90度之位置配置有上層側之二維陣列電路的構造。在此情況下，輸入至三維陣列裝置10的訊號可在自下層向上層行進的同時進行運算。惟三維陣列裝置10之構造並非受限於此範例者。舉例而言，三維陣列裝置10亦可具有自上層向下層於使上層側之二維陣列電路順時針旋轉90度的位置配置有下層側之二維陣列電路的構造。亦即，上層側之二維陣列電路200之輸出部225與下層側之二維陣列電路200之輸入部215電性連接。在此情況下，輸入至三維陣列裝置10的訊號可在自上層向下層行進的同時進行運算。
並且，如在圖1中由箭號所示，下層側之側之二維陣列電路200的輸出成為上層側之二維陣列電路200的輸入。亦即，下層側之二維陣列電路200之輸出部225與上層側之二維陣列電路200之輸入部215電性連接。此時，上層側之二維陣列電路200之輸入部215與下層側之二維陣列電路200之輸出部225之間的電性連接，使用任何方法皆可。舉例而言，亦可使用將先前工序之佈線層間連接之利用通孔的連接或利用TSV的連接等，作為電性連接的方法。並且，輸入部215與輸出部225的電性連接，包含輸入部215所包含之周邊電路（用以驅動字線WL的周邊電路等）與輸出部225所包含之周邊電路（用以驅動位元線BL的周邊電路等）電性連接。此外，於此雖揭示了將下層側之二維陣列電路200之輸出部225與上層側之二維陣列電路200之輸入部215以先前工序之佈線層間之利用通孔來電性連接或利用TSV來電性連接的範例，但非受限於此範例者。舉例而言，亦能夠藉由於下層側之二維陣列電路200之輸出部225設置面發光雷射且於上層側之二維陣列電路200之輸入部215設置感光元件，透過矽穿孔光互連（TSPV）將輸出部225與輸入部215光學連接。或者，亦能夠為於下層與上層設置電感器而利用電場或磁場耦合之利用無線電波連接的方法。
在本實施型態中，由於下層側之二維陣列電路200之輸出部225與上層側之二維陣列電路200之輸入部215沿垂直方向重疊，故可將輸出部225與輸入部215之間的佈線長度縮短至最小限度。亦即，藉由此構造，與先前技術相比，可抑制起因於佈線長度之訊號延遲或消耗電力的增加，可提供以低延遲實現低能量損失之類神經網路的三維陣列裝置10。
［記憶體單元之結構］
圖4係繪示在第1實施型態之三維陣列裝置10中之記憶體單元230之結構的剖面圖。如同前述，在本實施型態中，記憶體單元230包含選擇電晶體232及電阻變化型記憶體234。惟圖4所示之結構係一範例，而非受限於此範例者。
在圖4中，基板21會作為支撐選擇電晶體232及電阻變化型記憶體234之基礎發揮功能。在本實施型態中，雖使用矽基板作為基板21，但亦可使用玻璃基板、樹脂基板、金屬基板、陶瓷基板等其他基板。並且，在基板21為矽基板的情況下，亦可形成利用矽CMOS之積體電路。絕緣層22作為基底層發揮功能。在本實施型態中，雖使用氧化矽層作為絕緣層22，但非受限於此範例者。
於絕緣層22之上設置有閘極電極23。閘極電極23作為選擇電晶體232之底閘極發揮功能，同時作為圖2所示之字線WL發揮功能。閘極電極23具有由鈦（Ti）所構成之第1金屬層23-1與由氮化鈦（TiN）所構成之第2金屬層23-2的堆疊構造。在本實施型態中，雖將第1金屬層23-1之膜厚做成5 nm，將第2金屬層23-2之膜厚做成20 nm，但非受限於此範例者。並且，閘極電極23亦可為單層結構，亦可使用其他金屬層來構成。舉例而言，作為閘極電極23的材料，亦可使用包含鎢、鉭、鉬、鋁、銅等的金屬材料，或包含此等金屬材料之化合物材料。閘極電極23可藉由例如濺射法來形成。
閘極絕緣層24使用氧化鉿。惟不限於此，亦可使用包含矽、鋁等之氧化物或氮化物的介電層作為閘極絕緣層24。閘極絕緣層24可使用在例如250℃之溫度下的原子層沉積（Atomic Layer Deposition，ALD）法來形成。在本實施型態中，閘極絕緣層24之膜厚雖做成8 nm，但非受限於此範例者。
通道層25作為選擇電晶體232之通道發揮功能。在本實施型態中，使用稱作IGZO之金屬氧化物作為構成通道層25的材料。IGZO係表現半導體特性之金屬氧化物，係由銦、鎵、鋅及氧所構成之化合物材料。具體而言，IGZO係包含In、Ga及Zn之氧化物或此種氧化物的混合物。IGZO之組成以In2−x Gax O3 (ZnO)m （0＜x＜2，m為0或未達6的自然數）為佳，以InGaO3 (ZnO)m （m為0或未達6的自然數）為較佳，以InGaO3 (ZnO)為最佳。在本實施型態中，使用8 nm之膜厚的IGZO膜作為通道層25。IGZO膜可藉由在室溫之溫度下的濺射法來形成。亦可使用其他氧化物半導體來代替IGZO作為構成通道層的材料，例如包含In之氧化物、包含Zn之氧化物、包含Sn之氧化物、包含In與Zn之氧化物、包含In與Sn之氧化物、包含Sn與Zn之氧化物、包含In、Sn與Zn之氧化物或由其他元素而成之氧化物。
在本實施型態中，閘極絕緣層24係由介電層所構成，通道層25係由IGZO膜所構成。是故，在閘極絕緣層24與通道層25之界面中之介電常數低之界面層的形成受到抑制，可抑制電晶體特性之劣化。此種介電常數低之界面層在通道層係矽之情況下有形成於閘極絕緣層24與通道層25之間的情形。
源極電極26及汲極電極27分別作為用以獲得與通道層25之電性連接的連接端子發揮功能。在本實施型態中，使用20 nm之膜厚的氮化鈦層作為源極電極26及汲極電極27。氮化鈦層可藉由例如濺射法來形成。惟不限於此範例，源極電極26及汲極電極27亦可使用其他金屬材料來構成。此外，源極電極26及汲極電極27亦有因應所分別施加的電壓而功能呈顛倒的情形。亦即，有源極電極26作為汲極電極發揮功能而汲極電極27作為源極電極發揮功能的情形。此外，汲極電極27如後所述作為電阻變化型記憶體234之下部電極發揮功能。
選擇電晶體232由絕緣層28所覆蓋。在本實施型態中，絕緣層28為200 nm之膜厚的氧化矽層。絕緣層28可藉由例如電漿CVD法或濺射法來形成。如後所述，本實施型態之三維陣列裝置10具有將多個記憶體單元陣列電路堆疊的構造。是故，絕緣層28具有將下層側之記憶體單元陣列電路與上層側之記憶體單元陣列電路絕緣分離的功能。並且，絕緣層28亦作為保護選擇電晶體232之通道層25絕於水分等之鈍化層發揮功能。再者，絕緣層28亦作為將起因於選擇電晶體232之起伏平坦化的平坦化層發揮功能。惟構成絕緣層28的材料不限於氧化矽，可使用其他絕緣材料（例如氮化矽等無機材料或聚醯亞胺、丙烯酸聚合物等樹脂材料）。
絕緣層28具有開口部29。開口部29設置於汲極電極27之上，使汲極電極27之表面露出。開口部29可藉由例如光微影法來形成。在本實施型態中，雖將開口部29之直徑做成3 μm，但非受限於此範例者。
於開口部29之側壁及底部設置有電阻變化層30。電阻變化層30係由包含氧化鉿之介電層所構成，作為電阻變化型記憶體234之CER層發揮功能。在本實施型態中，雖未圖案化即使用介電體層作為電阻變化層30，但亦可加工成覆蓋開口部29之圖案來使用。
於電阻變化層30之上以覆蓋開口部29的方式設置上部電極31。上部電極31作為電阻變化型記憶體234之電極發揮功能，同時作為圖2所示之位元線BL發揮功能。在本實施型態中，上部電極31係由與在上層側之記憶體單元陣列電路中之選擇電晶體232之閘極電極23相同層之金屬層所構成。亦即，上部電極31具有由鈦（Ti）所構成之第1金屬層31-1與由氮化鈦（TiN）所構成之第2金屬層31-2的堆疊構造。在此情況下，亦可如同閘極電極23藉由例如濺射法來形成。
如上所述，於設置在絕緣層28之開口部29的內側，形成由下部電極（汲極電極27之一部分）、電阻變化層30及上部電極31所構成之電阻變化型記憶體234。電阻變化型記憶體234中介汲極電極27而連接於選擇電晶體232。以上已說明之記憶體單元230如圖2所示，包含將字線WL定為閘極之選擇電晶體232，以及配置於選擇電晶體232與位元線BL之間的電阻變化型記憶體234。
本實施型態之三維陣列裝置10係藉由堆疊已將於上已述之記憶體單元230配置成陣列狀的記憶體單元陣列電路（二維陣列電路200）來構成。具體而言，三維陣列裝置10具有將圖4所示之記憶體單元230沿垂直方向堆疊的器件構造。
圖5係繪示第1實施型態之三維陣列裝置10之結構的放大剖面圖。具體而言，繪示於基板21上形成二維陣列電路200a至200c的狀態。如圖5所示，二維陣列電路200a～200c使用薄膜形成流程而堆疊於基板21上。此時，各二維陣列電路200a～200c之選擇電晶體232a～232c分別中介絕緣層28a～28c而分離。
並且，如圖5所示，在二維陣列電路200a之電阻變化型記憶體234a中之上部電極31a係由與在二維陣列電路200b之選擇電晶體232b中之閘極電極23b相同層之金屬層所構成。亦即，上部電極31a與閘極電極23b係由相同構造且相同材料之金屬層所構成。同理，在二維陣列電路200b之電阻變化型記憶體234b中之上部電極31b係由與在二維陣列電路200c之選擇電晶體232c中之閘極電極23c相同層之金屬層所構成。換言之，在本實施型態中，下層側之二維陣列電路200之位元線BL（第2佈線組220）與上層側之二維陣列電路200之字線WL（第1佈線組210）係由相同層之金屬層所構成。
圖6係繪示在圖3之（A）所示之二維陣列電路200a之記憶體單元230a中之布置的圖式代用照片。圖7係繪示在圖6所示之記憶體單元230a中之布置的俯視示意圖。
在圖6及圖7中，字線WL1對應於圖5之閘極電極23a，位元線BL1對應於圖5之上部電極31a。記憶體單元230a於字線WL1與位元線BL1的交叉部具有FET1及ReRAM1。如同使用圖5已說明者，ReRAM1位於設置在絕緣層28a之開口部29a的內側。在圖6中，由箭號所示之圓形的部分對應於開口部29a。惟非受限於此範例者，開口部29a之形狀亦可為多邊形。
源極線SL1與字線WL1平行延伸。如圖7所示，源極線SL1與FET1（圖5之選擇電晶體232a）之源極電極26a係一體形成。並且，ReRAM1（圖5之電阻變化型記憶體234a）之下部電極與FET1（圖5之選擇電晶體232a）之汲極電極27a係一體形成。字線WL2係形成於與位元線BL1相同層之佈線，對應於在圖5中之選擇電晶體232b之閘極電極23b。
圖8係繪示圖6所示之FET1之通道附近之剖面結構的圖式代用照片。具體而言，圖8繪示在圖5所示之選擇電晶體232a中之通道附近的剖面構造。如圖8所示，自下層依序均勻形成：構成閘極電極23a的氮化鈦層、構成閘極絕緣層24a的包含氧化鉿之介電層、構成通道層25a的IGZO層，以及構成絕緣層28a的氧化矽層。
圖9係繪示圖6所示之ReRAM1之剖面結構的圖式代用照片。具體而言，圖9繪示圖5所示之電阻變化型記憶體234a的剖面構造。如圖9所示，自下層依序均勻形成：構成汲極電極27a的氮化鈦層、構成電阻變化層30a的包含氧化鉿之介電層，以及構成上部電極31a的鈦層及氮化鈦層。如後所述，在本實施型態中，藉由做成鈦層與包含氧化鉿之介電層相接的構造，於介電體層之內部形成由氧空缺所致之絲狀纖維。
圖10係繪示在圖3之（B）所示之二維陣列電路200b之記憶體單元230b中之布置的圖式代用照片。圖11係繪示在圖3之（C）所示之二維陣列電路200c之記憶體單元230c中之布置的圖式代用照片。於圖10所示之記憶體單元230b之下層配置有圖6所示之記憶體單元230a。於圖11所示之記憶體單元230c之下層自下層依序配置有圖6所示之記憶體單元230a與圖10所示之記憶體單元230b。圖6、圖10及圖11所示之布置分別對應於圖3之（A）、圖3之（B）及圖3之（C），在俯視視角下，呈逐層逆時針旋轉90度的位置關係。
如以上已說明，本實施型態之三維陣列裝置10係藉由使用通常的薄膜形成流程將多個二維陣列電路200（多個記憶體單元電路）堆疊來構成。在本實施型態中，由於使用能在室溫下形成之IGZO層作為選擇電晶體232之通道層25，故可在400度以下之低溫流程形成三維陣列裝置10。並且，使用IGZO層作為通道層25之選擇電晶體232具有足以驅動記憶體單元230的遷移率。因此，根據本實施型態，可提供實現在使用深度類神經網路之AI應用程式中之記憶體內運算的三維陣列裝置10。
［三維陣列裝置之特性］
以下揭示構成本實施型態之三維陣列裝置10的選擇電晶體232或電阻變化型記憶體234之特性。
圖12係繪示在第1實施型態之三維陣列裝置10中之選擇電晶體232a～232c之Id－Vg特性的圖。「1st」表示在圖6所示之第1個二維陣列電路200a中之選擇電晶體232a的特性。「2nd」表示在圖10所示之第2個二維陣列電路200b中之選擇電晶體232b的特性。「3rd」表示在圖11所示之第3個二維陣列電路200c中之選擇電晶體232c的特性。源極－汲極間的電壓（Vd）設定為50 mV或2 V。並且，通道幅寬及通道長度分別設定為100 μm及10 μm。圖12亦繪示自Id－Vg特性求得之次臨界係數（SS）。
圖13係繪示在第1實施型態之三維陣列裝置10中之選擇電晶體232a～232c之Id－Vd特性的圖。「1st」、「2nd」及「3rd」的意義與圖12相同。通道幅寬及通道長度分別設定為100 μm及10 μm。閘極電壓（Vg）設定為0.5 V、1 V、1.5 V或2 V。
如圖12及圖13所示，選擇電晶體232a～232c皆表現幾乎相同的傳輸特性及輸出特性，未見由三維整合流程所致之劣化。選擇電晶體232a～232c皆可獲得200 μA以上之驅動電流。如此在本實施型態中，藉由使用斷路電流小、通路斷路比大且電流驅動力夠大的電晶體（具體而言，將IGZO層做成通道層的電晶體）作為選擇電晶體232a～232c，可構成開關特性優異的記憶體單元。
圖14係比較由選擇電晶體232與ReRAM 234所構成之記憶體單元（以下標記為「1T1R」單元）之I－V特性與僅由ReRAM 234所構成之記憶體單元（以下標記為「1R」單元）之I－V特性的圖。「1T1R」單元及「1R」單元之任一者的I－V特性皆為重疊多次量測結果而標示者，以表示量測循環之間的偏差。於此，電壓係將源極電極26接地而施加於上部電極31，1R單元之設定／重設定（Set／Reset）電壓的掃描範圍定為1 V／−1.5 V，1T1R單元之設定／重設定電壓的掃描範圍定為1.5 V／−1.8 V。在圖14中，ReRAM 234的尺寸皆做成3 μm×3 μm之記憶體單元。並且，在1T1R單元之選擇電晶體232中，設定／重設定運作時之閘極電壓定為2.5／1.5 V。
如圖14所示，「1T1R」單元之通路電流較「1R」單元之通路電流還小。「1T1R」單元之連接於ReRAM 234的選擇電晶體232會作為串聯電阻作動。因此，「1T1R」單元之通路電流量測為相對小的原因，可認為係起因於選擇電晶體232之串聯電組的影響。
圖15係繪示自圖14所示之I－V特性量測之「1T1R」單元及「1R」單元之設定／重設定電壓之累積機率的圖。圖15繪示「1T1R」單元及「1R」單元之設定／重設定電壓之量測循環之間的偏差。如圖15所示，關於設定電壓，「1T1R」單元與「1R」單元幾無差異。然而，關於重設定電壓，「1T1R」單元表現出絕對值較「1R」單元還大的重設定電壓。此原因係因在設定時由於ReRAM 234位於高電阻狀態故可忽略起因於選擇電晶體232的電壓降低，但在重設定時由於ReRAM 234位於低電阻狀態故對於ReRAM 234之電阻無法忽略起因於選擇電晶體232的串聯電阻。因此，為了「1T1R」單元之低電壓運作及小面積化，可謂以提升選擇電晶體232之遷移率降低串聯電阻之值為符合期望。
圖16係繪示自圖14所示之I－V特性擷取「1T1R」單元之I－V特性的圖。如圖16所示，「1T1R」單元在由「LRS」所示之區域中係低電阻狀態，在由「HRS」所示之區域中係高電阻狀態。圖17係繪示在自圖16所示之I－V特性量測之「1T1R」單元之低電阻狀態及高電阻狀態下之電阻值之累積機率的圖。圖17繪示「1T1R」單元之電阻值之量測循環之間的偏差。讀取電壓設定為0.1 V。
自圖16及圖17可知，「1T1R」單元之I－V特性在高電阻狀態下可看見量測循環之間的偏差。相對於此，在低電阻狀態下之電阻值表現出幾乎一致的分布。此現象可認為係起因於在高電阻狀態下之絲狀纖維之解離之偏差者。
圖18係繪示在二維陣列電路200a～200c中之「1T1R」單元之I－V特性的圖。在圖18中，「1st layer」、「2nd layer」及「3rd layer」分別意謂二維陣列電路200a～200c。圖18所示之各I－V特性，係對於11個器件繪製每單一器件量測多次之結果之平均值的圖表。亦即，圖18所示之I－V特性的偏差表示器件之間的偏差。在圖18中，設定／重設定運作時之閘極電壓定為2.5／1.5 V。如圖18所示，在二維陣列電路200a～200c之間，並未見I－V特性有特別大的差異。
圖19係繪示在自圖18所示之二維陣列電路200a～200c之I－V特性量測之低電阻狀態及高電阻狀態下之電阻值之累積機率的圖。圖19繪示在各層中之「1T1R」單元之電阻值之器件間的偏差。讀取電壓設定為0.1 V。自圖19所示之結果，在二維陣列電路200a～200c中，LRS狀態之電阻與HRS狀態之電阻的比大於10之範圍表現幾乎相同的分布，藉此，可知未見由三維堆疊流程所致之記憶體特性之劣化。
圖20係繪示在室溫下之二維陣列電路200a～200c在各ReRAM中之改寫耐久特性的圖。圖20所示之耐久特性，係在脈衝幅寬為1 μs且設定／重設定電壓為1 V／−1.5 V的循環試驗中量測。如圖20所示，在各層之ReRAM中，未看到105 次之設定／重設定循環後之劣化。並且在3層中未見改寫耐久特性的差異。圖21係繪示在室溫下之二維陣列電路200a～200c在各ReRAM中之維持特性的圖，在各層之ReRAM中未看到12小時後之劣化。並且在3層中未見維持特性的差異。如圖20及圖21所示，二維陣列電路200a～200c之間未見顯著差異，未見由三維整合所致之可靠性的降低。
本發明人等實際試產使用具有圖4所示之構造之記憶體單元230（「1T1R」單元）的XNOR電路。
圖22係繪示使用2個「1T1R」單元之XNOR電路之結構的電路圖。圖23係繪示以第1實施型態之記憶體單元230試產之記憶體單元陣列之結構的照片。圖24係繪示使用於所試產之XNOR電路之量測的外部周邊電路之結構的照片。圖25係繪示所試產之XNOR電路之量測結果的圖。具體而言，圖25之（A）係在圖22所示之電路圖中（R, R’）＝（High, Low）之情形的結果，圖25之（B）係在圖22所示之電路圖中（R, R’）＝（Low, High）之情形的結果。量測時，預充電電壓（VPC ）＝0.3 V，基準電壓（VREF ）＝0.1 V，字線電壓（VWL ）＝1.5 V。並且，外部周邊電路之電源電壓定為3.3 V。
在圖22所示之XNOR電路中，權重位元（W）係互補寫入2個ReRAM。輸入位元（x）係互補施加於2條字線（WL）。並且，中介預充電開關（PC）對位元線（BL）上之電容器（VBL ）進行預充電。經預充電之電容器因應所賦予之權重位元（W）與輸入位元（x），以低速或高速放電。一定時間後，位元線（BL）之電壓藉由比較器（comp.），與基準電壓（VREF ）比較而予以二元化，獲得最終的輸出位元（y）。
如此在XNOR電路中，利用因應於2個「1T1R」單元互補寫入之2個電阻值（R、R’）之差與字線之電壓的組合而電容器之放電速度相異一事，可實行將二元資料輸出的運作。舉例而言，在W＝0的情況下，R設定成低電阻狀態（LRS），R’重設定成高電阻狀態（HRS）。此時，在x＝0的情況下，由於選擇了重設定成高電阻狀態的ReRAM，故電容器的放電速度會變慢。反之，在x＝1的情況下，由於選擇了設定成低電阻狀態的ReRAM，故電容器的放電速度會變快。是故，藉由適當設定放電時間與基準電壓，可檢測位元線（BL）之電壓而自比較器輸出與基準電壓的比較結果。
如圖25所示，在輸入位元（x）與權重位元（W）相同的情況下（在x＝W＝0的情況下或在x＝W＝1的情況下）放電速度變慢，自放電開始經過一定時間後之位元線（BL）的電壓仍較基準電壓（VREF ）還高。其結果，自比較器輸出「1」。並且，在輸入位元（x）與權重位元（W）相異的情況下（在x＝0、W＝1的情況下或在x＝1、W＝0的情況下）放電速度變快，經過該一定時間後之位元線（BL）的電壓變得較基準電壓（VREF ）還低。其結果，自比較器輸出「0」。藉由此種運作，可進行由圖22所示之真值表所表示之XNOR運算。
如上所述，在使用本實施型態之記憶體單元230試產之XNOR電路中，確認到正常的XNOR運作。
（第1實施型態之變形例）
在圖4及圖5中，雖繪示使用底閘極型電晶體作為選擇電晶體232的範例，但非受限於此範例者，亦可使用頂閘極型電晶體。並且，在圖5中，雖繪示下層之電阻變化型記憶體234之上部電極31與相鄰於該下層之上層之選擇電晶體232之閘極電極23為相同層之構件的範例，但亦可為此等由不同層所形成並中介絕緣層而分離的構件。
圖26係繪示在第1實施型態之變形例中之三維陣列裝置10之結構的放大剖面圖。具體而言，繪示於基板41上形成具有頂閘極構造之選擇電晶體232的二維陣列電路200a至200c的狀態。如圖26所示，二維陣列電路200a～200c使用薄膜形成流程而堆疊於基板41上。此時，各二維陣列電路200a～200c分別中介絕緣層43及44而分離。在本變形例中，雖使用氧化矽作為構成絕緣層43及44的材料，但不限於此範例，可使用其他絕緣材料（例如氮化矽等無機材料或聚醯亞胺、丙烯酸聚合物等樹脂材料）。
在圖26中，基板41為矽基板，絕緣層42為氧化矽層。作為基板41及絕緣層42，可使用與圖4所示之基板21及絕緣層22相同的材料。在基板41為矽基板的情況下，亦可形成利用矽CMOS之積體電路。在圖26中，為了簡化說明而繪示於基板41及絕緣層42之上堆疊有二維陣列電路200a～200c的範例，但實際上，於二維陣列電路200c之上堆疊有二維陣列電路200d及200e。各二維陣列電路200a～200c由於具有相同的構造，故於以下說明中，針對二維陣列電路200a之具體構造予以說明。
如圖26所示，於絕緣層42之上設置有通道層51a、閘極絕緣層52a、閘極電極53a及側壁54a。在本變形例中，分別使用IGZO、氧化鉿、鉭及氧化矽作為構成通道層51a、閘極絕緣層52a、閘極電極53a及側壁54a的材料。惟不限於此範例，作為構成通道層51a、閘極絕緣層52a及閘極電極53a的材料，可使用與圖4所示之通道層25、閘極絕緣層24及閘極電極23相同的材料。並且，作為構成側壁54a的材料，亦可使用氧化矽以外的絕緣層。閘極電極53a作為選擇電晶體232之頂閘極發揮功能，同時作為字線WL發揮功能。
於覆蓋通道層51a、閘極絕緣層52a、閘極電極53a及側壁54a的絕緣層55a之上，設置有源極電極56a。源極電極56a中介形成於絕緣層55a之接觸孔而連接於通道層51a。在本變形例中，分別使用氧化矽及氮化鉭作為構成絕緣層55a及源極電極56a的材料，但非受限於此範例者。雖省略繪示，但源極電極56a連接於源極線SL。此外，閘極電極與源極／汲極電極以自對準為佳。
於源極電極56a之上設置有絕緣層57a。於絕緣層55a及絕緣層57a形成有貫通兩者的通孔洞，且於其內側設置有通孔58a。在本變形例中，使用氮化鉭作為構成通孔58a的材料，但非受限於此範例者。絕緣層57a及通孔58a之上表面，使用例如化學機械研磨（Chemical Mechanical Polishing，CMP）予以平坦化。
於絕緣層57a之上設置有電阻變化型記憶體234a。在本變形例中，電阻變化型記憶體234a係由下部電極59a、電阻變化層60a、第1金屬層61-1a及第2金屬層61-2a所構成。由第1金屬層61-1a及第2金屬層61-2a所構成之堆疊電極作為電阻變化型記憶體234a之上部電極61a發揮功能。在本變形例中，構成下部電極59a、電阻變化層60a、第1金屬層61-1a及第2金屬層61-2a的材料分別為氮化鈦、氧化鉿、鈦及氮化鈦。惟非受限於此範例者，下部電極59a及上部電極61a亦可由其他金屬材料所構成，電阻變化層60a亦可由其他絕緣材料所構成。
在本變形例中，電阻變化型記憶體234a具有稱作柱型的構造。此種柱型的電阻變化型記憶體234a可藉由例如自下層依序堆疊氮化鈦層、氧化鉿層、鈦層及氮化鈦層之後一併蝕刻來形成。
並且，在本變形例中，電阻變化型記憶體234a之側面以絕緣層62a覆蓋。此種構造在以絕緣層62a覆蓋藉由上述方法形成之電阻變化型記憶體234a之後，利用CMP等減少絕緣層62a之膜厚至第2金屬層61-2a之上表面露出即可。惟不限於此範例，電阻變化型記憶體234a亦可以任何方法形成。
於絕緣層62a之上設置有佈線63a。佈線63a作為位元線BL發揮功能。在本變形例中，使用鎢作為構成佈線63a的材料，但非受限於此範例者。作為構成佈線63a的材料，可使用與閘極電極53a相同的材料。
於具有以上已說明之構造的二維陣列電路200a之上，中介絕緣層43而設置有二維陣列電路200b。二維陣列電路200b之構造與二維陣列電路200a相同，標註相同數字的構件具有相同功能。如同使用圖3已說明者，二維陣列電路200a與二維陣列電路200b具有彼此90度旋轉的位置關係。是故，如圖26所示，二維陣列電路200a之字線WL（閘極電極53a）與二維陣列電路200b之字線WL（閘極電極53b）實質上正交。同理，二維陣列電路200a之位元線BL（佈線63a）與二維陣列電路200b之位元線BL（佈線3b）實質上正交。
上述二維陣列電路200a與二維陣列電路200b之關係由於在二維陣列電路200b與二維陣列電路200c之間亦相同，故省略具體的說明。
如上所述，於二維陣列電路200a～200c之間中介有絕緣層43及44。因此，舉例而言，二維陣列電路200a之輸出部中介設置於絕緣層43的通孔（未繪示）而與二維陣列電路200b之輸入部電性連接。同理，二維陣列電路200b之輸出部中介設置於絕緣層44的通孔（未繪示）而與二維陣列電路200c之輸入部電性連接。如此在本變形例中，下層側之二維陣列電路之輸出部與上層側之二維陣列電路之輸入部中介設置於兩者之間之絕緣層的通孔而電性連接。是故，可縮短下層側之二維陣列電路之輸出部與上層側之二維陣列電路之輸入部之間的佈線距離，可抑制佈線延遲與能量損失的影響。
（第2實施型態）
在第1實施型態中，假想藉由二維陣列電路200構成二元類神經網路。是故，各二維陣列電路200之輸入及輸出係以使用數位訊號（二元資料）之數位方式來處理。
圖27係繪示以數位方式執行運算處理的記憶體單元陣列電路之結構的電路圖。在圖27所示之記憶體單元陣列電路中，於位元線BL之輸出端配置有比較器240。比較器240係將比較位元線BL之輸出資料與參考資料（VREF ）的結果輸出的電路。在圖27所示之範例中，因應輸入於比較器240的位元線BL之輸出資料，輸出1位元的數位訊號。
另一方面，二維陣列電路200不限於數位方式，亦能夠以類比訊號進行輸入及輸出，以類比方式實行運算處理。
圖28係繪示以類比方式執行運算處理的記憶體單元陣列電路之結構的電路圖。具體而言，在圖28所示之例中，繪示以類比方式實行乘積累加運算的結構。在圖28所示之記憶體單元陣列電路中，於位元線BL之輸出端配置有類比放大電路250。類比放大電路250藉由輸出位元線BL之輸出訊號作為類比訊號來輸出乘積累加運算的結果。此外，在類比放大電路250中，連接於輸入端子與輸出端子之間的阻抗，可為電阻（R），亦可為電容（C）。
在使用將圖28所示之類比方式之運算電路組裝而成之二維陣列電路200而構成三維陣列裝置10的情況下，自輸出部225輸出之類比訊號輸入至上層之二維陣列電路200之輸入部215。在輸入部215中，可將所輸入之類比訊號就此輸入至字線WL，但亦可做成經A／D轉換並脈衝幅寬調變的調變訊號而輸入至字線WL。如此，可因應輸入至字線WL的類比輸入訊號或調變訊號之輸入脈衝時間與記憶體單元230之電阻值，將訊號輸出至位元線，以類比方式進行乘積累加運算。
如上所述，已在第1實施型態說明之三維陣列裝置10，以數位方式及類比方式之任一方法皆能夠實行運算處理。
（第3實施型態）
在第3實施型態中，針對與第1實施型態相異之構造的三維陣列裝置10a予以說明。此外，在使用圖式之說明中，針對與第1實施型態共同的部分，有藉由標註與第1實施型態相同之符號省略詳細之說明的情形。
圖29係繪示本發明之第3實施型態之三維陣列裝置10a之結構的圖。如圖29所示，三維陣列裝置10a自下層依序包含控制電路100及二維陣列電路300a～300e。控制電路100控制二維陣列電路300a～300e的各運作。在圖29中，繪示重疊5層二維陣列電路的範例，但非受限於此範例者，可做成2層以上之層結構。在以下說明中，在不必區分各二維陣列電路300a～300e的情況下，統稱為二維陣列電路300。
各二維陣列電路300比照第1實施型態係以ReRAM為基礎的記憶體單元陣列電路。各二維陣列電路300具有第1佈線組310、對第1佈線組310輸入訊號的輸入部315、與第1佈線組310交叉的第2佈線組320及自第2佈線組320輸出訊號的輸出部325。在本實施型態中，第1佈線組310係由多條字線所構成。第2佈線組320係由多條位元線所構成。記憶體單元設置於字線與位元線交叉的交叉點。亦即，雖省略繪示，但於第1佈線組310與第2佈線組320交叉的交叉部配置有至少1個電阻變化型記憶體（ReRAM）與至少1個選擇電晶體作為記憶體單元。
輸入部315及輸出部325的功能與第1實施型態之輸入部215及輸出部225相同。亦即，輸入部315亦可包含用以驅動字線WL的周邊電路，輸出部325亦可包含用以驅動位元線BL的周邊電路。並且，輸入部315與輸出部325的電性連接，包含輸入部315所包含之周邊電路（用以驅動字線WL的周邊電路）與輸出部325所包含之周邊電路（用以驅動位元線BL的周邊電路）的電性連接。
本實施型態之三維陣列裝置10a具有自下層向上層以切換輸入部315與輸出部325之位置的方式重疊二維陣列電路300a～300e的構造。具體而言，三維陣列裝置10a在俯視視角下沿垂直方向交互配置輸入部315與輸出部325。是故，本實施型態之三維陣列裝置10a在俯視視角下，上層側之二維陣列電路300之輸入部315與下層側之二維陣列電路300之輸出部325重疊。
並且，如在圖29中由箭號所示，下層側之二維陣列電路300的輸出成為上層側之二維陣列電路300的輸入。亦即，下層側之二維陣列電路300之輸出部325與上層側之二維陣列電路300之輸入部315電性連接。此時，上層側之二維陣列電路300之輸入部315與下層側之二維陣列電路300之輸出部325之間的電性連接，使用任何方法皆可。
在本實施型態中，由於下層側之二維陣列電路300之輸出部325與上層側之二維陣列電路300之輸入部315沿垂直方向重疊，故可將輸出部325與輸入部315之間的佈線長度縮短至最小限度。亦即，藉由此構造，與先前技術相比，可抑制起因於佈線長度之訊號延遲或消耗電力的增加，可提供以低延遲實現低能量損失之類神經網路的三維陣列裝置10a。
（第4實施型態）
在上述實施型態中，雖揭示於構成三維陣列裝置之各層包含1個二維陣列電路的範例，但非受限於此範例者。舉例而言，三維陣列裝置亦可具有沿三維方向堆疊m層（m為自然數）電路群組的構造且於各層具有n個（n為自然數）二維陣列電路。亦即，本實施型態之三維陣列裝置亦可做成將m×n個二維陣列電路電性連接的結構。
設置於各層的n個二維陣列電路之前段之二維陣列電路的輸出與後段之二維陣列電路的輸入電性連接。並且，在下側之層中之最終段之二維陣列電路之輸出部在俯視視角下與在相鄰之上側之層中之最初之二維陣列電路之輸入部重疊並且電性連接。m與n之值，可考量由覆蓋區之增大與多層化所致之成本的增加而適當設計。
於上已作為本發明之實施型態敘述的各實施型態只要不相互矛盾，即可適當組合而實施。以各實施型態之非揮發性記憶元件或非揮發性記憶裝置為基礎，本發明所屬技術領域中具有通常知識者適當進行構成要件之追加、刪除或設計變更者，或進行工序之追加、省略或條件變更者，只要具備本發明之要旨，亦即為本發明之範圍所包含。
並且，即使係與藉由於上已述之各實施型態之態樣所促成之作用效果相異的其他作用效果，關於自本說明書之記載顯而易見者或對於本發明所屬技術領域中具有通常知識者中而言得輕易預測者，理當理解為由本發明所促成者。
10、10a:三維陣列裝置 21:基板 22:絕緣層 23:閘極電極 23-1:第1金屬層 23-2:第2金屬層 24:閘極絕緣層 25:通道層 26:源極電極 27:汲極電極 28:絕緣層 29:開口部 30:電阻變化層 31:上部電極 31-1:第1金屬層 31-2:第2金屬層 100:控制電路 200:二維陣列電路 210:第1佈線組 215:輸入部 220:第2佈線組 225:輸出部 230:記憶體單元 232:選擇電晶體 234:電阻變化型記憶體 240:比較器 250:類比放大電路 300:二維陣列電路 310:第1佈線組 315:輸入部 320:第2佈線組 325:輸出部 41:基板 42～44:絕緣層 51a～51c:通道層 52a～52c:閘極絕緣層 53a～53c:閘極電極 54a～54c:側壁 55a～55c:絕緣層 56a～56c:源極電極 57a～57c:絕緣層 58a～58c:通孔 59a～59c:下部電極 60a～60c:電阻變化層 61-1a～61-1c:第1金屬層 61-2a～61-2c:第2金屬層 61a～61c:上部電極 62a～62c:絕緣層 63a～63c:佈線
〈圖1〉係繪示本發明之第1實施型態之三維陣列裝置之結構的圖。 〈圖2〉係繪示第1實施型態之二維陣列電路之結構的圖。 〈圖3〉係繪示在二維陣列電路中之輸入部及輸出部之位置之變化的示意圖。 〈圖4〉係繪示在第1實施型態之三維陣列裝置中之記憶體單元之結構的剖面圖。 〈圖5〉係繪示第1實施型態之三維陣列裝置之結構的放大剖面圖。 〈圖6〉係繪示在圖3之（A）所示之二維陣列電路之記憶體單元中之布置的圖式代用照片。 〈圖7〉係繪示在圖6所示之記憶體單元中之布置的俯視示意圖。 〈圖8〉係繪示圖6所示之FET1之通道附近之剖面結構的圖式代用照片。 〈圖9〉係繪示圖6所示之ReRAM1之剖面結構的圖式代用照片。 〈圖10〉係繪示在圖3之（B）所示之二維陣列電路之記憶體單元中之布置的圖式代用照片。 〈圖11〉係繪示在圖3之（C）所示之二維陣列電路之記憶體單元中之布置的圖式代用照片。 〈圖12〉係繪示在第1實施型態之三維陣列裝置中之選擇電晶體之Id－Vg特性的圖。 〈圖13〉係繪示在第1實施型態之三維陣列裝置中之選擇電晶體之Id－Vd特性的圖。 〈圖14〉係比較係為由選擇電晶體與ReRAM所構成之記憶體單元之「1T1R」單元之I－V特性以及係為僅由ReRAM所構成之記憶體單元之「1R」單元之I－V特性的圖。 〈圖15〉係繪示自圖14所示之I－V特性量測之「1T1R」單元及「1R」單元之設定／重設定電壓之累積機率的圖。 〈圖16〉係繪示自圖14所示之I－V特性擷取「1T1R」單元之I-V特性的圖。 〈圖17〉係繪示在自圖16所示之I－V特性量測之「1T1R」單元之低電阻狀態及高電阻狀態下之電阻值之累積機率的圖。 〈圖18〉係繪示在二維陣列電路中之「1T1R」單元之I－V特性的圖。 〈圖19〉係繪示在自圖18所示之二維陣列電路之I－V特性量測之低電阻狀態及高電阻狀態下之電阻值之累積機率的圖。 〈圖20〉係繪示在室溫下之二維陣列電路在各ReRAM中之改寫耐久特性的圖。 〈圖21〉係繪示在室溫下之二維陣列電路在各ReRAM中之維持特性的圖。 〈圖22〉係繪示使用2個「1T1R」單元之XNOR電路之結構的電路圖。 〈圖23〉係繪示以第1實施型態之記憶體單元試產之記憶體單元陣列之結構的照片。 〈圖24〉係繪示使用於所試產之XNOR電路之量測的外部周邊電路之結構的照片。 〈圖25〉係繪示所試產之XNOR電路之量測結果的圖。 〈圖26〉係繪示在第1實施型態之變形例中之三維陣列裝置之結構的放大剖面圖。 〈圖27〉係繪示以數位方式執行運算處理的記憶體單元陣列電路之結構的電路圖。 〈圖28〉係繪示以類比方式執行運算處理的記憶體單元陣列電路之結構的電路圖。 〈圖29〉係繪示本發明之第3實施型態之三維陣列裝置之結構的圖。 〈圖30〉係繪示一般類神經網路之結構的圖。
10:三維陣列裝置
100:控制電路
200a~200e:二維陣列電路
210a~210e:第1佈線組
215a~215e:輸入部
220a~220e:第2佈線組
225a~225e:輸出部

Claims (10)

  1. 一種三維陣列裝置，其係沿高度方向具有多層的三維陣列裝置，其具備：位於第1層的第1二維陣列電路，以及位於與前述第1層相鄰之第2層且在俯視視角下與前述第1二維陣列電路重疊的第2二維陣列電路，其中前述第1二維陣列電路及前述第2二維陣列電路分別具有：第1佈線組、由對前述第1佈線組輸入訊號的輸入端子之集合體而成的輸入部、與前述第1佈線組交叉的第2佈線組，以及由自前述第2佈線組輸出訊號的輸出端子之集合體而成的輸出部，在前述第1二維陣列電路中之前述輸出部在俯視視角下與在前述第2二維陣列電路中之前述輸入部重疊，並且連接成能夠傳遞訊號。
  2. 如請求項1所述之三維陣列裝置，其中前述第1二維陣列電路及前述第2二維陣列電路自下層向上層，前述輸入部及前述輸出部之位置以螺旋狀變化的方式堆疊，或者以切換前述輸入部與前述輸出部之位置的方式堆疊。
  3. 一種三維陣列裝置，其係沿高度方向具有多層的三維陣列裝置，其具備：位於第1層的第1二維陣列電路，以及 位於與前述第1層相鄰之第2層且在俯視視角下與前述第1二維陣列電路重疊的第2二維陣列電路，其中前述第1二維陣列電路及前述第2二維陣列電路分別具有：第1佈線組、對前述第1佈線組輸入訊號的輸入部、與前述第1佈線組交叉的第2佈線組及自前述第2佈線組輸出訊號的輸出部，在前述第1二維陣列電路中之前述輸出部位於較在前述第2二維陣列電路中之前述輸出部還接近在前述第2二維陣列電路中之前述輸入部的位置，並且與在前述第2二維陣列電路中之前述輸入部連接成能夠傳遞訊號，在前述第1二維陣列電路中之前述第2佈線組所延伸的方向與在前述第2二維陣列電路中之前述第1佈線組所延伸的方向實質上平行。
  4. 如請求項1至3之任一項所述之三維陣列裝置，其中在前述第1二維陣列電路中之前述輸入部在俯視視角下不與在前述第2二維陣列電路中之前述輸出部重疊。
  5. 如請求項1至3之任一項所述之三維陣列裝置，其中在前述第1二維陣列電路中之前述輸出部中介通孔而與在前述第2二維陣列電路中之前述輸入部電性連接。
  6. 如請求項1至3之任一項所述之三維陣列裝置，其中前述第1二維陣列電路及前述第2二維陣列電路係記憶體單元陣列電路。
  7. 如請求項6所述之三維陣列裝置，其中前述第1佈線組係由字線所構成之佈線組，前述第2佈線組係由位元線所構成之佈線組。
  8. 如請求項6所述之三維陣列裝置，其中前述記憶體單元陣列電路於各記憶體單元包含至少1個電阻變化型記憶體與至少1個選擇電晶體。
  9. 如請求項8所述之三維陣列裝置，其中前述電阻變化型記憶體具有包含氧化鉿之介電層。
  10. 如請求項8所述之三維陣列裝置，其中前述選擇電晶體具有由包含IGZO之氧化物半導體所構成之通道。
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