TWI853452B - 記憶體元件 - Google Patents

Abstract

實施方式的記憶體元件1包括第一矽基板W1、第二矽基板W2、及記憶胞陣列300。在第一矽基板W1形成第一CMOS電路100。第二矽基板W2設置於第一矽基板W1的上方。在第二矽基板W2形成第二CMOS電路200。記憶胞陣列300設置於第二矽基板W2的上方。記憶胞陣列300連接於第一CMOS電路100及第二CMOS電路200，包括沿著第一矽基板W1及第二矽基板W2的積層方向排列的多個記憶胞。

Description

記憶體元件

實施方式是有關於一種記憶體元件。 [相關申請案的引用] 本申請案基於2021年06月23日提出申請的先前的日本專利申請案第2022-100918號、及2022年12月12日提出申請的先前的日本專利申請案第2022-198049號的優先權的利益，且謀求該利益，藉由引用將其內容整體包含於此。

已知有一種能夠不揮發地記憶資料的反及（Not-And，NAND）型快閃記憶體。

一實施方式抑制記憶體元件的製造成本。

實施方式的記憶體元件包括第一矽基板、第二矽基板、及記憶胞陣列。在第一矽基板形成第一互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）電路。第二矽基板設置於第一矽基板的上方。在第二矽基板形成第二CMOS電路。記憶胞陣列設置於第二矽基板的上方。記憶胞陣列連接於第一CMOS電路及第二CMOS電路，包括沿著第一矽基板及第二矽基板的積層方向排列的多個記憶胞。

根據上述結構，能夠抑制記憶體元件的製造成本。

以下，參照圖式對各實施方式進行說明。各實施方式例示出用以將發明的技術思想具體化的裝置或方法。圖式為示意性或概念性者。各圖式的尺寸或比率等未必限於與現實者相同。結構的圖示可適當省略。對平面圖附加的影線未必與結構要素的素材或特性相關。在本說明書中，對具有大致相同的功能及結構的結構要素附加相同的符號。對參照符號所附加的數字或文字等用於藉由相同的參照符號進行參照且對類似的要素彼此進行區分。

[1]第一實施方式  第一實施方式的記憶體元件1包括記憶胞、及用以對記憶胞進行存取的CMOS電路。並且，記憶體元件1具有在所積層的多個基板配置有CMOS電路的結構。以下，對第一實施方式進行詳細說明。

[1-1]記憶體元件1的整體結構  圖1是表示第一實施方式的記憶體元件1的整體結構的一例的方塊圖。如圖1所示，記憶體元件1是藉由外部的記憶體控制器2進行控制。記憶體元件1例如為能夠不揮發地記憶資料的NAND型快閃記憶體。記憶體元件1例如包括記憶胞陣列10、輸入輸出電路11、邏輯控制器12、暫存器電路13、定序器14、驅動電路15、列解碼器模組16、及感測放大器模組17。

記憶胞陣列10是包括多個區塊BLK0～區塊BLKn（「n」為1以上的整數）的記憶電路。區塊BLK為多個記憶胞的集合。區塊BLK例如對應於資料的抹除的單元。區塊BLK包括多個頁面。頁面對應於執行資料的讀取及寫入的單元。雖然省略了圖示，但在記憶胞陣列10設置多條位元線BL0～位元線BLm（「m」為1以上的整數）、及多條字元線WL。各記憶胞例如與一條位元線BL及一條字元線WL建立關聯。對各區塊BLK分配區塊位址。對各位元線BL分配行位址。對各字元線WL分配頁面位址。

輸入輸出電路11是承擔與記憶體控制器2之間的輸入輸出訊號的接收發送的介面電路。輸入輸出訊號例如包括資料DAT、狀態資訊STS、位址資訊ADD、指令CMD等。輸入輸出電路11能夠在感測放大器模組17與記憶體控制器2的各自之間輸入輸出資料DAT。輸入輸出電路11能夠將自暫存器電路13傳送的狀態資訊STS輸出至記憶體控制器2。輸入輸出電路11能夠將自記憶體控制器2傳送的位址資訊ADD及指令CMD分別輸出至暫存器電路13。

邏輯控制器12是基於自記憶體控制器2輸入的控制訊號來分別控制輸入輸出電路11及定序器14的電路。例如邏輯控制器12控制定序器14，而對記憶體元件1賦能。邏輯控制器12將輸入輸出電路11所接收到的輸入輸出訊號為指令CMD或位址資訊ADD等通知至輸入輸出電路11。邏輯控制器12命令輸入輸出電路11進行輸入輸出訊號的輸入或輸出。

暫存器電路13是臨時記憶狀態資訊STS、位址資訊ADD、及指令CMD的電路。狀態資訊STS基於定序器14的控制進行更新，並被傳送至輸入輸出電路11。位址資訊ADD包括區塊位址、頁面位址、行位址等。指令CMD包括與記憶體元件1的各種動作相關的命令。

定序器14是對記憶體元件1的整體的動作進行控制的控制器。定序器14基於記憶於暫存器電路13中的指令CMD及位址資訊ADD，執行讀取動作、寫入動作、抹除動作等。

驅動電路15是生成讀取動作、寫入動作、抹除動作等中所使用的電壓的電路。驅動電路15將所生成的電壓供給至列解碼器模組16或感測放大器模組17等。

列解碼器模組16是動作對象的區塊BLK的選擇或電壓向字元線WL等配線的傳送所使用的電路。列解碼器模組16包括多個列解碼器RD0～列解碼器RDn。列解碼器RD0～列解碼器RDn分別與區塊BLK0～區塊BLKn建立關聯。

感測放大器模組17是電壓向各位元線BL的傳送或資料的讀取所使用的電路。感測放大器模組17包括多個感測放大器單元SAU0～感測放大器單元SAUm。感測放大器單元SAU0～感測放大器單元SAUm分別與多條位元線BL0～位元線BLm建立關聯。

再者，記憶體元件1及記憶體控制器2的組合可構成一個半導體裝置。作為此種半導體裝置，例如可列舉如安全數位（secure digital，SD） ^TM卡的記憶卡或固態硬碟（solid state drive，SSD）等。記憶胞陣列10、列解碼器模組16、及感測放大器模組17的組例如稱為「存儲平面PL」。記憶體元件1可包括多個存儲平面PL。

[1-2]記憶體元件1的電路結構  其次，對第一實施方式的記憶體元件1的電路結構進行說明。

[1-2-1]記憶胞陣列10的電路結構  圖2是表示第一實施方式的記憶體元件1所包括的記憶胞陣列10的電路結構的一例的電路圖。圖2示出記憶胞陣列10所包括的多個區塊BLK中的一個區塊BLK。如圖2所示，區塊BLK例如包括五個串單元SU0～串單元SU4。選擇閘極線SGD0～選擇閘極線SGD4及選擇閘極線SGS與字元線WL0～字元線WL7設置於每個區塊BLK。位元線BL0～位元線BLm與源極線SL為多個區塊BLK所共有。

各串單元SU包括多個NAND串NS。多個NAND串NS分別與位元線BL0～位元線BLm建立關聯。即，各位元線BL在多個區塊BLK間由被分配了相同的行位址的NAND串NS所共有。各NAND串NS連接於建立了關聯的位元線BL與源極線SL之間。各NAND串NS例如包括記憶胞電晶體MT0～記憶胞電晶體MT7以及選擇電晶體ST1及選擇電晶體ST2。各記憶胞電晶體MT為包括控制閘極及電荷累積層的記憶胞，不揮發地保持（記憶）資料。選擇電晶體ST1及選擇電晶體ST2分別用於串單元SU的選擇。

在各NAND串NS中，選擇電晶體ST1、記憶胞電晶體MT7～記憶胞電晶體MT0、及選擇電晶體ST2依序串聯。具體而言，選擇電晶體ST1的汲極及源極分別連接於建立了關聯的位元線BL與記憶胞電晶體MT7的汲極。選擇電晶體ST2的汲極及源極分別連接於記憶胞電晶體MT0的源極與源極線SL。記憶胞電晶體MT0～記憶胞電晶體MT7在選擇電晶體ST1及選擇電晶體ST2之間串聯。

選擇閘極線SGD0～選擇閘極線SGD4分別與串單元SU0～串單元SU4建立關聯。各選擇閘極線SGD連接於建立了關聯的串單元SU所包括的多個選擇電晶體ST1的各閘極。選擇閘極線SGS連接於建立了關聯的區塊BLK所包括的多個選擇電晶體ST2的各閘極。字元線WL0～字元線WL7分別連接於記憶胞電晶體MT0～記憶胞電晶體MT7的各控制閘極。

連接於相同的串單元SU內所共通的字元線WL的多個記憶胞電晶體MT的集合例如稱為「胞單元CU」。例如，各記憶胞電晶體MT記憶1位元資料的情況下的胞單元CU的記憶容量定義為「1頁面資料」。胞單元CU根據各記憶胞電晶體MT所記憶的資料的位元數而可具有2頁面資料以上的記憶容量。

再者，第一實施方式的記憶體元件1所包括的記憶胞陣列10的電路結構亦可為其他結構。例如，各區塊BLK所包括的串單元SU的數量或各NAND串NS所包括的記憶胞電晶體MT以及選擇電晶體ST1及選擇電晶體ST2各自的數量可設計為任意數量。

[1-2-2]列解碼器模組16的電路結構  圖3是表示第一實施方式的記憶體元件1所包括的列解碼器模組16的電路結構的一例的電路圖。圖3示出列解碼器模組16與驅動電路15及記憶胞陣列10各自的連接關係、及列解碼器RD0的詳細的電路結構。如圖3所示，各列解碼器RD與驅動電路15之間經由訊號線CG0～訊號線CG7、訊號線SGDD0～訊號線SGDD4、訊號線SGSD、訊號線USGD、及訊號線USGS而連接。各列解碼器RD與建立了關聯的區塊BLK之間經由字元線WL0～字元線WL7、以及選擇閘極線SGS及選擇閘極線SGD0～選擇閘極線SGD4而連接。

以下，著眼於列解碼器RD0對列解碼器RD的各要素與驅動電路15及區塊BLK0各自的連接關係進行說明。再者，其他列解碼器RD的結構除了建立了關聯的區塊BLK不同以外，與列解碼器RD0相同。列解碼器RD0例如包括電晶體TR0～電晶體TR19、傳送閘極線TG及傳送閘極線bTG、以及區塊解碼器BD。

電晶體TR0～電晶體TR19分別為高耐壓的N型金屬氧化物半導體（metal-oxide-semiconductor，MOS）電晶體（以下亦稱為「HV（High-Voltage，高電壓）電晶體」）。電晶體TR0的汲極及源極分別連接於訊號線SGSD及選擇閘極線SGS。電晶體TR1～電晶體TR8各自的汲極分別連接於訊號線CG0～訊號線CG7。電晶體TR1～電晶體TR8各自的源極分別連接於字元線WL0～字元線WL7。電晶體TR9～電晶體TR13各自的汲極分別連接於訊號線SGDD0～訊號線SGDD4。電晶體TR9～電晶體TR13各自的源極分別連接於選擇閘極線SGD0～選擇閘極線SGD4。電晶體TR14的汲極及源極分別連接於訊號線USGS及選擇閘極線SGS。電晶體TR15～電晶體TR19各自的汲極連接於訊號線USGD。電晶體TR15～電晶體TR19各自的源極分別連接於選擇閘極線SGD0～選擇閘極線SGD4。電晶體TR0～電晶體TR13各自的閘極連接於傳送閘極線TG。電晶體TR14～電晶體TR19各自的閘極連接於傳送閘極線bTG。

區塊解碼器BD是具有解碼區塊位址的功能的電路。區塊解碼器BD基於區塊位址的解碼結果，對傳送閘極線TG及傳送閘極線bTG分別施加規定的電壓。具體而言，與所選擇的區塊BLK相對應的區塊解碼器BD對傳送閘極線TG及傳送閘極線bTG分別施加「H」位準及「L」位準的電壓。與非選擇的區塊BLK相對應的區塊解碼器BD對傳送閘極線TG及傳送閘極線bTG分別施加「L」位準及「H」位準的電壓。藉此，訊號線CG0～訊號線CG7的電壓被分別傳送至所選擇的區塊BLK的字元線WL0～字元線WL7，訊號線SGDD0～訊號線SGDD4及訊號線SGSD的電壓被分別傳送至所選擇的區塊BLK的選擇閘極線SGD0～選擇閘極線SGD4及選擇閘極線SGS，訊號線USGD及訊號線USGS被分別傳送至非選擇的區塊BLK的選擇閘極線SGD及選擇閘極線SGS。

再者，列解碼器模組16亦可為其他電路結構。例如，列解碼器模組16所包括的電晶體TR的個數可根據設置於各區塊BLK的配線的根數而變更。訊號線CG為多個區塊BLK間所共有，因此亦可稱為「全域字元線」。字元線WL設置於每個區塊，因此亦可稱為「區域字元線」。訊號線SGDD及訊號線SGSD分別為多個區塊BLK間所共有，因此亦可稱為「全域傳送閘極線」。選擇閘極線SGD及選擇閘極線SGS分別設置於每個區塊，因此亦可稱為「區域傳送閘極線」。

[1-2-3]感測放大器模組17的電路結構  圖4是表示第一實施方式的記憶體元件1所包括的感測放大器模組17的電路結構的一例的電路圖。圖4選取一個感測放大器單元SAU的電路結構而示出。如圖4所示，感測放大器單元SAU例如包括感測放大器部SA、位元線連接部BLHU、鎖存電路SDL、鎖存電路ADL、鎖存電路BDL、鎖存電路CDL及鎖存電路XDL、以及匯流排LBUS。感測放大器部SA、以及鎖存電路SDL、鎖存電路ADL、鎖存電路BDL、鎖存電路CDL及鎖存電路XDL例如以能夠經由匯流排LBUS接收發送資料的方式構成。以下，亦將感測放大器部SA與多個鎖存電路的組稱為「感測資料鎖存部SADL」。

感測放大器部SA是基於位元線BL的電壓的資料的判定或對位元線BL的電壓的施加所使用的電路。感測放大器部SA若在讀取動作時控制訊號STB被生效，則基於建立了關聯的位元線BL的電壓，判定自所選擇的記憶胞電晶體MT讀取的資料為「0」抑或「1」。鎖存電路SDL、鎖存電路ADL、鎖存電路BDL、鎖存電路CDL、及鎖存電路XDL分別為能夠臨時保持資料的電路。鎖存電路XDL用於感測放大器單元SAU與輸入輸出電路11之間的資料DAT的輸入輸出。鎖存電路XDL亦可作為快取記憶體使用。

感測放大器部SA包括電晶體T0～電晶體T7、電容器CP、以及節點ND1、節點ND2、節點SEN及節點SRC。位元線連接部BLHU是用以避免對感測放大器部SA內的電路施加抹除動作中對NAND串NS的通道施加的高電壓的開關電路。位元線連接部BLHU包括電晶體T8。鎖存電路SDL包括變流器IV0及變流器IV1、電晶體T10及電晶體T11、以及節點SINV及節點SLAT。電晶體T0為P型MOS電晶體。電晶體T1～電晶體T8、電晶體T10及電晶體T11分別為N型MOS電晶體。電晶體T8相較於感測放大器部SA內的N型電晶體而言為高耐壓的N型MOS電晶體（HV電晶體）。以下，亦將相較於HV電晶體而言為低耐壓的電晶體稱為「LV（Low-Voltage，低電壓）電晶體」。LV電晶體相較於HV電晶體以高速運作。

電晶體T0的閘極連接於節點SINV。電晶體T0的源極連接於電源線。電晶體T0的汲極連接於節點ND1。節點ND1連接於電晶體T1及電晶體T2各自的汲極。電晶體T1及電晶體T2的源極分別連接於節點ND2及節點SEN。節點ND2及節點SEN分別連接於電晶體T3的源極及汲極。節點ND2連接於電晶體T4及電晶體T5各自的汲極。電晶體T5的源極連接於節點SRC。電晶體T5的閘極連接於節點SINV。節點SEN連接於電晶體T6的閘極與電容器CP的其中一電極。電晶體T6的源極接地。電晶體T7的汲極及源極分別連接於匯流排LBUS與電晶體T6的汲極。電晶體T8的汲極連接於電晶體T4的源極。電晶體T8的源極電性連接於與該感測放大器單元SAU建立了關聯的位元線BL。

對電晶體T0的源極例如施加電源電壓VDD。對節點SRC例如施加接地電壓VSS。對電晶體T1、電晶體T2、電晶體T3、電晶體T4及電晶體T7各自的閘極分別輸入控制訊號BLX、控制訊號HLL、控制訊號XXL、控制訊號BLC及控制訊號STB。對電晶體T8的閘極輸入控制訊號BLS。對電容器CP的另一電極輸入時鐘訊號CLK。

變流器IV0的輸入節點及輸出節點分別連接於節點SLAT及節點SINV。變流器IV1的輸入節點及輸出節點分別連接於節點SINV及節點SLAT。電晶體T10的一端及另一端分別連接於節點SINV及匯流排LBUS。對電晶體T10的閘極輸入控制訊號STI。電晶體T11的一端及另一端分別連接於節點SLAT及匯流排LBUS。對電晶體T11的閘極輸入控制訊號STL。鎖存電路SDL在節點SLAT保持資料，在節點SINV保持由節點SLAT保持的資料的反轉資料。

鎖存電路ADL、鎖存電路BDL、鎖存電路CDL、及鎖存電路XDL的電路結構與鎖存電路SDL類似。例如，鎖存電路ADL在節點ALAT中保持資料，在節點AINV中保持其反轉資料。並且，對鎖存電路ADL的電晶體T10的閘極輸入控制訊號ATI，對鎖存電路ADL的電晶體T11的閘極輸入控制訊號ATL。鎖存電路BDL在節點BLAT中保持資料，在節點BINV中保持其反轉資料。並且，對鎖存電路BDL的電晶體T10的閘極輸入控制訊號BTI，對鎖存電路BDL的電晶體T11的閘極輸入控制訊號BTL。鎖存電路CDL、及鎖存電路XDL亦為同樣，因此省略說明。

再者，控制訊號BLX、控制訊號HLL、控制訊號XXL、控制訊號BLC、控制訊號STB、控制訊號BLS、控制訊號STI及控制訊號STL、以及時鐘訊號CLK例如分別由定序器14所生成。感測放大器模組17亦可為其他電路結構。例如，各感測放大器單元SAU所包括的鎖存電路的個數可根據記憶胞電晶體MT所記憶的位元數等而變更。感測放大器單元SAU可包括能夠執行簡單的邏輯運算的運算電路。感測放大器模組17在各頁面的讀取動作中適當執行使用鎖存電路的運算處理，藉此可確定（判定）由記憶胞電晶體MT所記憶的資料。

[1-3]記憶體元件1的結構  繼而，對第一實施方式的記憶體元件1的結構進行說明。在以下所參照的圖式中，使用三維的正交座標系。X方向對應於字元線WL的延伸方向。Y方向對應於位元線BL的延伸方向。Z方向對應於相對於設為基準的基板表面的豎直方向。本說明書中的「上下」基於沿著Z方向的方向定義，將與設為基準的基板分離的方向設為正方向（上方）。作為設為基準的基板，例如使用圖式中配置於最下部的基板。基板的表面（正面）對應於形成電晶體（CMOS電路）一側的面。基板的背面對應於相對於正面為相反側的面。

[1-3-1]記憶體元件1的外觀  圖5是表示第一實施方式的記憶體元件的外觀的一例的立體圖。如圖5所示，記憶體元件1例如具有從下方起依序積層有第一基板W1、第一CMOS層100、第二基板W2、第二CMOS層200、記憶體層300、第三基板W3、及配線層400的結構。

第一CMOS層100包括利用第一基板W1所形成的CMOS電路。第二CMOS層200包括利用第二基板W2所形成的CMOS電路。第一CMOS層100及第二CMOS層200的組例如包括輸入輸出電路11、邏輯控制器12、暫存器電路13、定序器14、驅動電路15、列解碼器模組16、及感測放大器模組17。記憶體層300包括利用第三基板W3所形成的記憶胞陣列10。配線層400例如包括記憶體元件1與記憶體控制器2的連接所使用的多個墊PD。墊PD連接於輸入輸出電路11，在記憶體元件1的表面露出。

第一基板W1、第二基板W2、及第三基板W3分別為矽基板。第一基板W1、第二基板W2、及第三基板W3分別包括與記憶體元件1的電路設計相應的雜質擴散區域。記憶體元件1在相鄰的基板之間包括接合面。在第一實施方式中，第一CMOS層100與第二基板W2的接觸（邊界）部分、及第二CMOS層200與記憶體層300的接觸（邊界）部分分別對應於接合面。接合面是藉由將兩個晶圓（基板）接合所形成的面，對應於所接合的兩個基板的邊界部分。可在所接合的兩個基板之間夾入形成有第一CMOS層100等電路的層。在本說明書中，將接合兩個基板的處理稱為「接合處理」。

（接合面的平面布局）  圖6是表示第一實施方式的記憶體元件1所包括的接合面的平面布局的一例的示意圖。圖6示出記憶體層300與第二CMOS層200的接合面中的布局，顯示以第二基板W2（第二CMOS層200）作為基準的座標軸。如圖6所示，記憶體層300的接合面例如分為記憶體區域MR、引出區域HR1及引出區域HR2、以及輸入輸出區域IOR1。第二CMOS層200的接合面例如分為感測放大器區域SR、周邊電路區域PERI、傳送區域XR1及傳送區域XR2、以及輸入輸出區域IOR2。

記憶體區域MR用於資料的記憶，包括多個NAND串NS。引出區域HR1及引出區域HR2沿著X方向隔著記憶體區域MR。引出區域HR是設置於記憶體區域MR的積層配線與設置於與Z方向相向的傳送區域XR的電晶體之間的連接所使用的區域。輸入輸出區域IOR1沿著Y方向與記憶體區域MR以及引出區域HR1及引出區域HR2分別相鄰。輸入輸出區域IOR1包括與輸入輸出電路11相關的電路。

感測放大器區域SR包括感測放大器模組17。周邊電路區域PERI包括定序器14等。感測放大器區域SR及周邊電路區域PERI沿著Y方向相鄰配置，沿著Z方向與記憶體區域MR重疊。傳送區域XR1及傳送區域XR2包括列解碼器模組16。傳送區域XR1及傳送區域XR2沿著X方向隔著感測放大器區域SR及周邊電路區域PERI的組，分別沿著Z方向與引出區域HR1及引出區域HR2重疊。輸入輸出區域IOR2包括輸入輸出電路11等。輸入輸出區域IOR2沿著Z方向與輸入輸出區域IOR1重疊。

在記憶體層300的接合面設置多個接合墊BP。記憶體區域MR、引出區域HR1及引出區域HR2、以及輸入輸出區域IOR1分別包括至少一個接合墊BP。記憶體區域MR的接合墊BP例如連接於位元線BL。引出區域HR的接合墊BP例如連接於設置於記憶體區域MR的積層配線的任一者（例如字元線WL）。輸入輸出區域IOR1的接合墊BP電性連接於配線層400的任一墊PD。

同樣地，在第二CMOS層200的接合面設置多個接合墊BP。感測放大器區域SR、周邊電路區域PERI、傳送區域XR1及傳送區域XR2、以及輸入輸出區域IOR2分別包括至少一個接合墊BP。傳送區域XR1及傳送區域XR2的接合墊BP例如連接於列解碼器RD的電晶體。感測放大器區域SR的接合墊BP例如連接於感測放大器單元SAU的電晶體。輸入輸出區域IOR2的接合墊BP連接於輸入輸出電路11的電晶體。

設置於記憶體層300的接合面的多個接合墊BP分別與設置於第二CMOS層200的接合面的多個接合墊BP相向配置。記憶體區域MR的接合墊BP與感測放大器區域SR的接合墊BP相向配置。傳送區域XR1及傳送區域XR2的接合墊BP分別與引出區域HR1及引出區域HR2的接合墊BP相向配置。輸入輸出區域10R1的接合墊BP與輸入輸出區域10R2的接合墊BP相向配置。在記憶體層300與第二CMOS層200之間相向配置的兩個接合墊BP的組藉由接合處理而接合（圖6的「接合」）。藉此，將相向配置的兩個接合墊BP之間電性連接。接合墊BP亦可稱為接合金屬。

再者，第一實施方式的記憶體元件1並不限定於以上所說明的結構。例如，引出區域HR設置至少一個即可。記憶體元件1可包括多個記憶體區域MR。記憶體區域MR、引出區域HR、感測放大器區域SR、周邊電路區域PERI、傳送區域XR的配置可適當變更。以下，以輸入輸出區域IOR作為周邊電路區域PERI的一部分進行說明。

[1-3-2]記憶體層300的結構  繼而，對記憶體層300的詳細結構進行說明。

（1：記憶體層300的平面布局）  圖7是表示第一實施方式的記憶體元件1所包括的記憶體層300的平面布局的一例的平面圖。圖7示出與記憶胞陣列10所包括的四個區塊BLK0～區塊BLK3相對應的區域。如圖7所示，記憶胞陣列10例如包括多個狹縫SLT、及多個狹縫SHE。

各狹縫SLT包括沿著X方向延伸設置的部分，沿著X方向橫穿引出區域HR1、記憶體區域MR、及引出區域HR2。多個狹縫SLT沿著Y方向排列。各狹縫SLT例如具有埋入絕緣體的結構。各狹縫SLT將隔著該狹縫SLT相鄰的配線（例如字元線WL0～字元線WL7、以及選擇閘極線SGD及選擇閘極線SGS）斷離。在記憶胞陣列10中，由狹縫SLT分隔的區域分別對應於一個區塊BLK。

各狹縫SHE包括沿著X方向延伸設置的部分，沿著X方向橫穿記憶體區域MR。多個狹縫SHE沿著Y方向排列。在本例中，在沿著Y方向相鄰的兩個狹縫SLT之間分別配置有四個狹縫SHE。各狹縫SHE例如具有埋入絕緣體的結構。各狹縫SHE將隔著該狹縫SHE相鄰的配線（至少選擇閘極線SGD）斷離。在記憶胞陣列10中，由狹縫SLT及狹縫SHE分隔的區域分別對應於一個串單元SU。

再者，第一實施方式的記憶體元件1所包括的記憶胞陣列10的平面布局亦可為其他布局。例如，配置於相鄰的兩個狹縫SLT之間的狹縫SHE的數量可設計為任意數量。各區塊BLK所包括的串單元SU的個數可基於配置於相鄰的兩個狹縫SLT之間的狹縫SHE的數量而變更。

（2：記憶體區域MR的平面布局）  圖8是表示第一實施方式的記憶體元件1所包括的記憶體層300的記憶體區域MR中的平面布局的一例的平面圖。圖8示出包括一個區塊BLK（串單元SU0～串單元SU4）的區域。如圖8所示，記憶體元件1在記憶體區域MR中例如包括多個記憶體柱MP、多個接點CV、及多條位元線BL。

各記憶體柱MP作為一個NAND串NS而發揮功能。多個記憶體柱MP在相鄰的兩個狹縫SLT之間的區域內例如配置為24行的鋸齒狀。例如在自紙面的上側起數第5行記憶體柱MP、第10行記憶體柱MP、第15行記憶體柱MP、第20行記憶體柱MP分別重疊配置一個狹縫SHE。

各位元線BL包括沿著Y方向延伸設置的部分。多條位元線沿著X方向排列。各位元線BL以針對各串單元SU而與至少一個記憶體柱MP重疊的方式配置。在本例中，在一個記憶體柱MP重疊配置有兩條位元線BL。記憶體柱MP經由接點CV電性連接於重疊配置的多條位元線BL中的一條位元線BL。再者，可將與不同的兩條選擇閘極線SGD相接的記憶體柱MP與位元線BL之間的接點CV省略。

再者，第一實施方式的記憶體元件1的記憶體區域MR中的平面布局亦可為其他布局。例如，配置於相鄰的兩個狹縫SLT之間的記憶體柱MP或狹縫SHE等的數量及配置可適當變更。與各記憶體柱MP重疊的位元線BL的數量可設計為任意數量。

（3：記憶體區域MR的截面結構）  圖9是表示第一實施方式的記憶體元件1所包括的記憶體層300的記憶體區域MR中的截面結構的一例的沿著圖8的IX-IX線的截面圖。圖9示出形成於接合處理前的第三基板W3的記憶胞陣列10的結構的一例，顯示以第三基板W3作為基準的座標軸。如圖9所示，記憶體元件1在記憶體區域MR中例如包括導電體層20～導電體層26、絕緣體層30～絕緣體層35、及接點V0及接點V1。

導電體層20設置於第三基板W3上。在導電體層20上設置絕緣體層30。在絕緣體層30上交替設置導電體層21及絕緣體層31。在最上層的導電體層22上設置絕緣體層32。在絕緣體層32上設置導電體層23。在導電體層23上設置絕緣體層33。在絕緣體層33上設置導電體層24。在導電體層24上設置接點V0。在接點V0上設置導電體層25。在導電體層25上設置接點V1。在接點V1上設置導電體層26。以下，將設置有導電體層24及導電體層25的配線層分別稱為「M0」及「M1」。將設置有導電體層26的層稱為「接合層B1」。

導電體層21、導電體層22、及導電體層23例如分別形成為沿著XY平面擴展的板狀。導電體層24例如形成為沿著Y方向延伸的線狀。導電體層20、導電體層21及導電體層23分別作為源極線SL、選擇閘極線SGS、及選擇閘極線SGD而使用。多個導電體層22自第三基板W3側起依序分別作為字元線WL0～字元線WL7使用。導電體層24作為位元線BL使用。接點V0及接點V1設置為柱狀。導電體層24與導電體層25之間經由接點V0連接。導電體層25與導電體層26之間經由接點V1連接。導電體層26對應於第二基板W2與第三基板W3的接合所使用的接合墊BP。導電體層26例如包含銅。

狹縫SLT包括形成為沿著XZ平面擴展的板狀的部分，將絕緣體層30～絕緣體層32、及導電體層21～導電體層23斷離。各記憶體柱MP沿著Z方向延伸設置，貫穿絕緣體層30～絕緣體層32、及導電體層21～導電體層23。各記憶體柱MP例如包括芯構件40、半導體層41、及積層膜42。芯構件40是沿著Z方向延伸設置的絕緣體。半導體層41覆蓋芯構件40。半導體層41的下部與導電體層20相接。積層膜42覆蓋半導體層41的側面。在半導體層41上設置接點CV。在接點CV上接觸有導電體層24。

再者，在圖示的區域中示出對應於兩個記憶體柱MP中的一個記憶體柱MP的接點CV。在該區域中未連接接點CV的記憶體柱MP中未圖示的區域中連接接點CV。記憶體柱MP與導電體層21交叉的部分作為選擇電晶體ST2而發揮功能。記憶體柱MP與導電體層22交叉的部分作為記憶胞電晶體MT而發揮功能。記憶體柱MP與導電體層23交叉的部分作為選擇電晶體ST1而發揮功能。

（4：記憶體柱MP的截面結構）  圖10是表示第一實施方式的記憶體元件1所包括的記憶體層300所包括的記憶體柱MP的截面結構的一例的沿著圖9的X-X線的截面圖。圖10表示包括記憶體柱MP與導電體層22且與第三基板W3的表面平行的截面。如圖10所示，積層膜42例如包括隧道絕緣膜43、絕緣膜44、及區塊絕緣膜45。

芯構件40例如設置於記憶體柱MP的中心部。半導體層41包圍芯構件40的側面。隧道絕緣膜43包圍半導體層41的側面。絕緣膜44包圍隧道絕緣膜43的側面。區塊絕緣膜45包圍絕緣膜44的側面。導電體層22包圍區塊絕緣膜45的側面。半導體層41作為記憶胞電晶體MT0～記憶胞電晶體MT7以及選擇電晶體ST1及選擇電晶體ST2的通道（電流路徑）使用。隧道絕緣膜43及區塊絕緣膜45例如分別包含氧化矽。絕緣膜44作為記憶胞電晶體MT的電荷累積層使用，例如包含氮化矽。藉此，記憶體柱MP分別作為一個NAND串NS發揮功能。

（5：引出區域HR的平面布局）  在第一實施方式的記憶體元件1中，偶數編號的區塊BLK的引出區域HR1中的結構與奇數編號的區塊BLK的引出區域HR2中的結構類似，偶數編號的區塊BLK的引出區域HR2中的結構與奇數編號的區塊BLK的引出區域HR1中的結構類似。例如，引出區域HR2中的區塊BLK0的平面布局與使引出區域HR1中的區塊BLK1的結構分別沿著X方向及Y方向反轉而成的平面布局相同。引出區域HR2中的區塊BLK1的平面布局與使引出區域HR1中的區塊BLK0的結構分別沿著X方向及Y方向反轉而成的平面布局相同。以下，著眼於引出區域HR1中的偶數編號的區塊BLK的平面布局，對引出區域HR1及引出區域HR2中的區塊BLK的平面布局進行說明。

圖11是表示第一實施方式的記憶體元件1所包括的記憶體層300的引出區域HR中的平面布局的一例的平面圖。圖11合併示出引出區域HR1的附近的記憶體區域MR。如圖11所示，在引出區域HR1中，例如選擇閘極線SGS、字元線WL0～字元線WL7、及選擇閘極線SGD各自的端部包括階面部分。

階面部分對應於積層配線中不與上層的配線層（導電體層）重疊的部分。由多個階面部分形成的結構與階梯（step）、階地（terrace）、緣石（rimstone）等類似。在本例中，沿著X方向具有階差的階梯結構是由選擇閘極線SGS的端部、字元線WL0～字元線WL7各自的端部、及選擇閘極線SGD的端部所形成。換言之，階差分別形成於選擇閘極線SGS與字元線WL0之間、字元線WL0與字元線WL1之間、…、字元線WL6與字元線WL7之間、及字元線WL7與選擇閘極線SGD之間。

而且，記憶體元件1在引出區域HR1中的偶數編號的區塊BLK中包括多個接點CC。接點CC是列解碼器模組16與積層配線之間的連接所使用的構件。各接點CC連接於偶數編號的區塊BLK中設置於記憶胞陣列10的積層配線、即導電體層21～導電體層23各自的階面部分的任一者。而且，雖然省略了圖示，但記憶體元件1在引出區域HR2中的奇數編號的區塊BLK中包括多個接點CC。並且，設置於奇數編號的區塊BLK的多個接點CC連接於奇數編號的區塊BLK中設置於記憶胞陣列10的積層配線、即導電體層21～導電體層23各自的階面部分的任一者。

再者，已對在形成於引出區域HR的階面部分連接接點CC的情況進行了例示，但不限定於此。記憶體元件1於在引出區域HR未設置階面部分的情況下，亦具有和與某個接點CC建立了關聯的配線的組在不短路的情況下與其他配線電性連接的結構即可。

（6：引出區域HR的截面結構）  圖12是表示第一實施方式的記憶體元件1所包括的記憶體層300的引出區域HR中的截面結構的一例的截面圖。圖12示出形成於接合處理前的第三基板W3的記憶胞陣列10的引出區域HR1中的結構、及引出區域HR1的附近的記憶體區域MR。如圖12所示，導電體層21～導電體層23各自的端部設置為階梯狀，由絕緣體層33所覆蓋。在引出區域HR1中，在絕緣體層33上積層絕緣體層34及絕緣體層35。而且，記憶體元件1在引出區域HR1中例如包括多個接點CC、多個接點V0及接點V1、以及多個導電體層27、導電體層28及導電體層29。

多個接點CC分別設置於選擇閘極線SGS、字元線WL0～字元線WL7、及選擇閘極線SGD各自的階面部分上。各接點CC貫穿絕緣體層33。在多個接點CC各自上設置一個導電體層27。在各導電體層27上設置接點V0。圖12僅示出多個接點V0中對應於選擇閘極線SGS的接點V0。在接點V0上設置導電體層28。在導電體層28上設置接點V1。導電體層27及導電體層28與多個接點V0及接點V1是由絕緣體層34所覆蓋。導電體層29貫穿絕緣體層35而設置於接點V1上。導電體層29對應於第二基板W2與第三基板W3的接合所使用的接合墊BP。導電體層29例如包含銅。導電體層27、導電體層28、及導電體層29分別包括於配線層M0及配線層M1、以及接合層B1中。

以上所說明的導電體層27、導電體層28及導電體層29與接點CC、接點V0及接點V1的組對應於用以將導電體層21～導電體層23的任一者與列解碼器模組16之間連接的配線及接點。雖然省略了圖示，但導電體層22及導電體層23亦分別同樣地經由導電體層27、導電體層28及導電體層29與接點CC、接點V0及接點V1的組連接於列解碼器模組16。

[1-3-3]記憶體元件1的截面結構  圖13是表示第一實施方式的記憶體元件1的截面結構的一例的截面圖。圖13示出包括記憶體元件1中的記憶體區域MR與引出區域HR1的截面，顯示以第一基板W1作為基準的座標軸。如圖13所示，記憶體元件1對應於記憶體層300，具有圖9所示的記憶體層300的結構上下反轉而成的結構、及圖12所示的引出區域HR1的結構上下反轉而成的結構。記憶體元件1對應於第一CMOS層100，包括絕緣體層50及絕緣體層51、導電體層GC1及導電體層52～導電體層54、以及接點CS1及接點C0～接點C3。記憶體元件1對應於第二CMOS層200，包括絕緣體層60及絕緣體層61、導電體層GC2及導電體層62～導電體層65、以及接點CS2及接點C5～接點C8。

絕緣體層50設置於第一基板W1上。絕緣體層50覆蓋設置於第一基板W1上的電路（例如導電體層52～導電體層54、以及接點CS1及接點C0～接點C2）。絕緣體層50可包括多個絕緣體層。而且，絕緣體層50自第一基板W1側起依序包括配線層D0、配線層D1、及配線層D2。在配線層D0、配線層D1、及配線層D2設置第一CMOS層100的配線。絕緣體層51設置於絕緣體層50上。絕緣體層51與第二基板W2的背面相接。絕緣體層51與第二基板W2的邊界部分對應於第一基板W1與第二基板W2的接合面。絕緣體層51例如為矽氧化膜。以下，將包括絕緣體層51的層稱為「接合層B2」。

絕緣體層60設置於第二基板W2上。絕緣體層60覆蓋設置於第二基板W2上的電路（例如導電體層62～導電體層64、以及接點CS2及接點C5～接點C8）。絕緣體層60可包括多個絕緣體層。而且，絕緣體層60自第一基板W1側起依序包括配線層D3、配線層D4、及配線層D5。在配線層D3、配線層D4、及配線層D5設置第二CMOS層200的配線。絕緣體層61設置於絕緣體層60上。絕緣體層61與記憶體層300所包括的絕緣體層35相接。絕緣體層61與絕緣體層35的邊界對應於第二基板W2與第三基板W3之間的接合面。絕緣體層61例如為矽氧化膜。以下，將在接合面包括絕緣體層61的層稱為「接合層B3」。

導電體層GC1設置於在第一基板W1上設置的閘極絕緣膜上。感測放大器區域SR內的導電體層GC1例如作為電晶體T8的閘極電極而使用。傳送區域XR1內的導電體層GC1例如作為電晶體TR0的閘極電極而使用。接點C0設置於各導電體層GC1上。感測放大器區域SR所包括的兩個接點CS1連接於設置於第一基板W1的兩個雜質擴散區域（未圖示）。例如，該兩個雜質擴散區域分別對應於電晶體T8的源極及汲極。同樣地，傳送區域XR1所包括的兩個接點CS1連接於設置於第一基板W1的兩個雜質擴散區域（未圖示）。例如，該兩個雜質擴散區域分別對應於電晶體TR0的源極及汲極。根據電晶體的布局，在第一基板W1適當設置淺溝槽隔離（Shallow Trench Isolation，STI）。

在感測放大器區域SR內的接點CS1及接點C0上分別設置導電體層52。導電體層52包括於配線層D0中。經由接點C1在導電體層52上設置導電體層53。導電體層53包括於配線層D1中。經由接點C2在導電體層53上設置導電體層54。導電體層54包括於配線層D2中。在導電體層54上設置接點C3。在第一實施方式中，接點C3貫穿第二基板W2與絕緣體層51而設置。接點C3與第二基板W2之間藉由絕緣膜INS而絕緣。接點C3對應於貫穿層間連接點（Through-Silicon Via，TSV）。

導電體層GC2設置於在第二基板W2上設置的閘極絕緣膜上。感測放大器區域SR內的導電體層GC2例如作為電晶體T4的閘極電極而使用。接點C5設置於各導電體層GC2上。感測放大器區域SR所包括的兩個接點CS2連接於設置於第二基板W2的兩個雜質擴散區域（未圖示）。例如，該兩個雜質擴散區域分別對應於電晶體T4的源極及汲極。根據電晶體的布局在第二基板W2適當設置STI。

在感測放大器區域SR內的接點CS2、接點C3、及接點C5上分別設置導電體層62。導電體層62包括於配線層D3中。經由接點C6在導電體層62上設置導電體層63。導電體層63包括於配線層D4中。導電體層63可設置於接點CS2及接點C3之間的電流路徑，亦可設置於接點C3及接合墊BP之間的電流路徑。經由接點C7在導電體層63上設置導電體層64。導電體層64包括於配線層D4中。經由接點C8在導電體層64上設置導電體層65。導電體層65包括於接合層B3中。導電體層65對應於第二基板W2與第三基板W3的接合所使用的接合墊BP。導電體層65例如包含銅。

相向配置的導電體層26接於導電體層65上。導電體層26經由接點V0及接點V1、以及導電體層25而連接於建立了關聯的導電體層24（位元線BL）。藉此，導電體層24（位元線BL）電性連接於設置於第一基板W1上的電晶體T8。同樣地，其他導電體層24分別經由自記憶體柱MP的下方連接的接點V0或導電體層25等而連接於設置於第一基板W1上的電晶體。

同樣地，將引出區域HR1的接合墊BP與傳送區域XR1的接合墊BP連接。並且，經由導電體層52～導電體層54及導電體層62～導電體層65、以及接點CS1、接點C1～接點C3及接點C6～接點C8將積層配線（例如選擇閘極線SGS）電性連接於設置於第一基板W1上的電晶體TR0。

在第三基板W3上設置絕緣體層70。絕緣體層70包括於配線層400中。配線層400包括連接於第一CMOS層100、第二CMOS層200、及記憶體層300的任一者所包括的電路的導電體層。該導電體層例如連接於設置於絕緣體層70的上方的墊PD。

在以上說明中，已對將形成於記憶體層300的接合墊BP連接於第一基板W1上的電晶體的情況進行了例示，但不限定於此。形成於記憶體層300的接合墊BP亦可連接於第二基板W2上的電晶體。電晶體T8及電晶體TR0亦可配置於第二基板W2。電晶體T4亦可配置於第一基板W1。在第一基板W1例如配置HV電晶體。另一方面，在第二基板W2例如配置LV電晶體。如上所述，第一CMOS層100及第二CMOS層200中的電晶體的配置可根據記憶體元件1的設計而適當變更。在第四實施方式中對記憶體元件1的電路配置的具體例進行說明。

[1-4]記憶體元件1的製造方法  圖14是表示第一實施方式的記憶體元件1的製造方法的一例的流程圖。圖15～圖19分別為表示第一實施方式的記憶體元件1的製造途中的截面結構的一例的截面圖。以下，適當參照圖14對第一實施方式的記憶體元件1的製造方法進行說明。

首先，製作形成有記憶體層300的第三基板W3、及形成有第一CMOS層100的第一基板W1（S11）。在所製作的第三基板W3上的記憶體層300中，如圖15所示，露出設置於接合層B1的絕緣體層35及接合墊BP（導電體層25）。在所製作的第一基板W1上的第一CMOS層100中，如圖16所示，露出設置於接合層B2的絕緣體層51。而且，在S11的時點，在第一基板W1及第一CMOS層100中未形成對應於接點CC的結構。

其次，將第一基板W1與第二基板W2接合，如圖17所示，形成第一接合基板BW1（S12）。具體而言，在S12的處理之前，在第二基板W2的接合面形成矽氧化膜。然後，藉由第一基板W1及第二基板W2的接合處理，使第一CMOS層100的絕緣體層51（矽氧化膜）與第二基板W2的矽氧化膜接觸而結合。藉此，在絕緣體層51上形成具有設置有第二基板W2的結構的第一接合基板BW1。

繼而，執行以第一接合基板BW1所包括的第二基板W2為對象的化學機械平坦化（Chemical Mechanical Polishing，CMP）處理（S13）。藉由S13的處理將第一接合基板BW1的第二基板W2進行研磨（薄膜化）。經研磨而變薄的第二基板W2的厚度對應於圖13所示的第二基板W2的厚度。

繼而，如圖18所示，在第一接合基板BW1上形成第二CMOS層200（S14）。第二CMOS層200的形成製程包括用以形成接點C3的蝕刻步驟。具體而言，首先，以與導電體層54重疊的方式，形成貫穿第二基板W2的第一孔。其次，在第一孔中埋入絕緣體。然後，在用以形成接點CS2的蝕刻步驟中，同時形成貫穿埋入第二基板W2中的絕緣體的第二孔。其後，在第二孔中埋入導電體，藉此形成將第一CMOS層100內的電路與第二CMOS層200內的電路連接的接點C3。在形成接點C3後，形成配線層D3～配線層D5、及接合層B3的結構，而結束S14的處理。

繼而，將第一接合基板BW1與第三基板W3接合，如圖19所示，形成第二接合基板BW2（S15）。具體而言，藉由第一接合基板BW1及第三基板W3的接合處理，使第二CMOS層200的絕緣體層61（接合層B3）與記憶體層300的絕緣體層35接觸而結合。而且，使第二CMOS層200與記憶體層300之間相向的接合墊BP的組接觸而結合。藉此，形成第二接合基板BW2。

繼而，執行以第二接合基板BW2所包括的第三基板W3為對象的CMP處理（S16）。藉由S16的處理，經研磨而變薄的第三基板W3的厚度對應於圖13所示的第三基板W3的厚度。

繼而，在第二接合基板BW2上形成配線層400（S17）。S17的處理包括蝕刻第三基板W3的步驟、形成配線及絕緣膜的步驟、或形成墊PD的步驟。S17的處理結束後，完成記憶體元件1。

[1-5]第一實施方式的效果  根據第一實施方式的記憶體元件1，能夠抑制記憶體元件的製造成本。以下，對第一實施方式的效果進行詳細說明。

將記憶胞三維積層而成的記憶胞陣列可藉由增加字元線WL的積層數而增加記憶容量。而且，作為記憶體元件，已知有將形成有記憶胞陣列的基板與形成控制記憶胞陣列的CMOS電路的基板接合而成的結構。此種結構能夠將形成有CMOS電路的區域隱藏於形成有記憶胞陣列的區域中，而能夠抑制晶片面積。

然而，伴隨字元線WL的積層數增加，控制記憶胞陣列10的CMOS電路的面積亦增加。例如，伴隨字元線WL的根數，連接於字元線WL的HV電晶體（列解碼器模組16內的電晶體TR）的數量增加。此種電晶體配置於形成CMOS電路的基板上，因此CMOS電路的面積增加。

針對於此，第一實施方式的記憶體元件1具有在兩塊基板（第一基板W1及第二基板W2）配置有控制記憶胞陣列10的CMOS電路的結構。換言之，記憶體元件1包括分別形成有CMOS電路的多個矽基板。進而換言之，記憶體元件1包括形成於第一基板W1的第一CMOS層100、及形成於第二基板W2的第二CMOS層200。並且，利用貫穿層間連接點（Through-Silicon Via，TSV）將第一CMOS層100與第二CMOS層200之間連接。

藉此，第一實施方式的記憶體元件1針對大容量的記憶胞陣列10而能夠確保配置CMOS電路的區域。具體而言，可藉由多個CMOS層確保配置伴隨字元線WL的積層數增加而電路面積增加的列解碼器模組16的空間。其結果為，第一實施方式的記憶體元件1能夠抑制字元線WL的積層數的增加對晶片面積造成的影響。因此，第一實施方式的記憶體元件1能夠抑制晶片面積的增加，而能夠抑制記憶體元件的製造成本。

進而，在第一實施方式的記憶體元件1中，在第一基板W1與第二基板W2之間，可改變層間絕緣膜的膜厚。例如，在第一基板W1配置HV電晶體，在第二基板W2配置LV電晶體。第二基板W2的層間絕緣膜（絕緣體層60）是基於導電體層GC2的高度及接合層B3的接合墊BP的高度而設計，例如未滿1 μm。第一基板W1的層間絕緣膜（絕緣體層50）是基於導電體層GC1的高度及配線層D0～配線層D2的高度而設計，例如為2 μm以上。第一基板W1的層間絕緣膜較佳為具有充分的厚度。藉此，能夠抑制由形成HV電晶體的第一基板W1產生的電場對形成有LV電晶體的第二基板W2造成的影響。

[2]第二實施方式  第二實施方式藉由不同於第一實施方式的製造方法，形成將第一基板W1（第一CMOS層100）與第二基板W2（第二CMOS層200）接合而成的結構。以下，對第二實施方式進行詳細說明。

[2-1]記憶體元件1a的截面結構  圖20是表示第二實施方式的記憶體元件1a的截面結構的一例的截面圖。如圖20所示，記憶體元件1a相對於第一實施方式中所說明的記憶體元件1，第一CMOS層100的結構不同。記憶體元件1a的第一CMOS層100a包括第一部分110及第二部分120。記憶體元件1a對應於第一CMOS層100的第一部分110而包括絕緣體層50a及絕緣體層55、導電體層GC1、多個接合墊BP、以及接點C0a及接點CS1a。記憶體元件1a對應於第一CMOS層100的第二部分120而包括導電體層52～導電體層54、絕緣體層56及絕緣體層50b、多個接合墊BP、以及接點C0b、接點CS1b、接點C1～接點C3。

絕緣體層50a設置於第一基板W1上。絕緣體層50a覆蓋設置於第一基板W1上的器件（例如電晶體T8或接點C0a及接點CS1a）。絕緣體層55設置於絕緣體層50a上。絕緣體層55例如為矽氧化膜。以下，將包括絕緣體層55的層稱為「接合層B4」。接合層B4包括多個接合墊BP。接合層B4所包括的接合墊BP連接於接點CS1a、接點C0a等。

絕緣體層56設置於絕緣體層55上。絕緣體層56例如為矽氧化膜。絕緣體層55與絕緣體層56的邊界部分對應於第一CMOS層100的第一部分110及第二部分120的接合面。以下，將包括絕緣體層56的層稱為「接合層B5」。在絕緣體層56上設置絕緣體層50b。絕緣體層50b可包括多個絕緣體層。絕緣體層50b包括配線層D0、配線層D1、及配線層D2。第二基板W2的背面接於絕緣體層50b上。接合層B5包括多個接合墊BP。在接合層B5所包括的接合墊BP上設置接點CS1b、接點C0b等。接點CS1b及接點C0b分別與配線層D0所包括的導電體層52相接。絕緣體層50b覆蓋第一CMOS層100a所包括的電路（例如導電體層52～導電體層54、以及接點CS1b、接點C0b、接點C1及接點C2）。

接合層B4所包括的多個接合墊BP分別連接於包括於接合層B5中且相向配置的多個接合墊BP。藉此，在第二實施方式中，藉由接點CS1a、相向配置的兩個接合墊BP、及接點CS1b的組、或接點CS0a、相向配置的兩個接合墊BP、及接點C0b的組將第一基板W1與配線層D0的導電體層52之間電性連接。

再者，在第二實施方式中，第一CMOS層100a的第一部分110是使用第一基板W1所形成。另一方面，第一CMOS層100a的第二部分120是使用第二基板W2的背面所形成。第二實施方式的記憶體元件1a的其他結構與第一實施方式的記憶體元件1相同。

[2-2]記憶體元件1a的製造方法  圖21是表示第二實施方式的記憶體元件1a的製造方法的一例的流程圖。圖22～圖26分別為表示第二實施方式的記憶體元件1a的製造途中的截面結構的一例的截面圖。以下，適當參照圖21對第二實施方式的記憶體元件1a的製造方法進行說明。

首先，製作形成有記憶體層300的第三基板W3、形成有第一CMOS層100的第一部分110的第一基板W1、及形成有第二CMOS層200的第二基板W2（S21）。所製作的第三基板W3上的記憶體層300的結構與圖15所示的結構相同。在所製作的第一基板W1上的第一CMOS層100的第一部分110中，如圖22所示，露出接合層B4的絕緣體層55。在所製作的第二基板W2上的第二CMOS層200中，如圖23所示，露出接合層B3的絕緣體層61與接合墊BP（導電體層65）。而且，在S21的時點，在第二基板W2及第二CMOS層200中未形成對應於接點C3的結構。

其次，將第二基板W2與第三基板W3接合，如圖24所示，形成第一接合基板BW1a（S22）。具體而言，藉由第二基板W2及第三基板W3的接合處理，使第二CMOS層200的絕緣體層61與第三基板W3的絕緣體層35接觸而結合。而且，使第二CMOS層200與記憶體層300之間相向的接合墊BP的組接觸而結合。藉此，形成第一接合基板BW1a。

繼而，執行以第一接合基板BW1a所包括的第二基板W2為對象的CMP處理（S23）。藉由S23的處理，經研磨而變薄的第二基板W2的厚度對應於如圖20所示的第二基板W2的厚度。

繼而，在第一接合基板BW1a上形成第一CMOS層100的第二部分120（S24）。第一CMOS層100的第二部分120的形成製程包括用以形成接點C3的蝕刻步驟。具體而言，首先，形成絕緣體層，以與導電體層62重疊的方式，形成貫穿第二基板W2的第三孔。然後，於在該孔形成絕緣膜INS的側壁後埋入導電體。藉此，形成將第一CMOS層100的第二部分120內的電路與第二CMOS層200內的電路連接的接點C3。其後，形成配線層D2～配線層D0、及接合層Bb的結構，而結束S24的處理。

繼而，如圖26所示，將第一接合基板BW1a與第一基板W1接合而形成第二接合基板BW2a（S25）。具體而言，藉由第一接合基板BW1a及第一基板W1的接合處理將接合層B4及接合層B5接合。更具體而言，使形成於第二基板W2上的第一CMOS層100的第二部分120的絕緣體層56與形成於第一基板W1上的第一CMOS層100的第一部分110的絕緣體層55接觸而結合。而且，使第一CMOS層100的第一部分110及第二部分120之間相向的接合墊BP的組接觸而結合。藉此，形成第二接合基板BW2a。

繼而，執行以第二接合基板BW2a所包括的第三基板W3為對象的CMP處理（S26）。藉由S26的處理，經研磨而變薄的第三基板W3的厚度對應於如圖20所示的第三基板W3的厚度。

繼而，在第二接合基板BW2a上形成配線層400（S27）。S27的處理包括蝕刻第三基板W3的步驟、形成配線及絕緣膜的步驟、或形成墊PD的步驟。S27的處理結束後，完成記憶體元件1a。

[2-3]第二實施方式的效果  根據第二實施方式的記憶體元件1，與第一實施方式同樣地，能夠抑制晶片面積的增加，而能夠抑制記憶體元件的製造成本。

而且，在第二實施方式的記憶體元件1中，第一CMOS層100a的第二部分120（配線層D0～配線層D2）是使用第二基板W2的背面所形成。並且，在第一基板W1設置第一CMOS層100a的第一部分110。藉此，形成於第一基板W1的接點CS1a的縱橫比降低。因此，第二實施方式的記憶體元件1能夠縮小導電體層GC1與接點CS1a的間距，而能夠減小感測放大器模組17的面積。

再者，在第二實施方式的記憶體元件1中，亦可利用接合層B4及接合層B5形成配線。在該情況下，可減少形成第一CMOS層100a的配線的步驟，從而抑制記憶體元件1的製造成本。

[3]第三實施方式  第三實施方式的記憶體元件1b具有在第二實施方式的記憶體元件1a中使用第一基板W1形成對應於第一CMOS層100的電路的結構。以下，對第三實施方式進行詳細說明。

[3-1]記憶體元件的截面結構  圖27是表示第三實施方式的記憶體元件1b的截面結構的一例的截面圖。如圖27所示，記憶體元件1b具有第一實施方式所說明的記憶體元件1中的第一基板W1與第二基板W2的接合使用第二實施方式所說明的接合層B4及接合層B5的結構。記憶體元件1b對應於第一CMOS層100b而包括絕緣體層50及絕緣體層55、導電體層GC1、多個接合墊BP、以及接點CS、接點C0～接點C2、及接點C3a。記憶體元件1a對應於第二基板W2的背面部分而包括絕緣體層66及絕緣體層56、多個接合墊BP、以及接點C3b。

與第一實施方式同樣，絕緣體層50設置於第一基板W1上。絕緣體層50包括配線層D0、配線層D1、及配線層D2。絕緣體層55設置於絕緣體層50上。絕緣體層55包括於接合層B4中。絕緣體層55例如為矽氧化膜。接合層B4所包括的多個接合墊BP連接於接點C3a。接點C3a設置於相對應的導電體層54上。

絕緣體層56設置於絕緣體層55上。絕緣體層56包括於接合層B5中。絕緣體層56例如為矽氧化膜。絕緣體層55與絕緣體層56的邊界部分對應於第一基板W1及第二基板W2的接合面。在絕緣體層56上設置絕緣體層66。絕緣體層66與第二基板W2的背面相接。在接合層B5所包括的多個接合墊BP上設置接點C3b。接點C3b貫穿第二基板W2及絕緣體層56設置，將相對應的導電體層62與接合墊BP之間連接。接點C3b與第二基板W2之間藉由絕緣膜INS而絕緣。

接合層B4所包括的多個接合墊BP分別連接於包括於接合層B5中且相向配置的多個接合墊BP。藉此，在第三實施方式中，藉由接點C3a、相向配置的兩個接合墊BP、及接點C3b的組將配線層D2的導電體層54與配線層D3的導電體層62之間電性連接。

再者，在第三實施方式中，包括接合層B4的第一CMOS層100b是使用第一基板W1所形成。另一方面，接合層B5是使用第二基板W2的背面所形成。第三實施方式的記憶體元件1b的其他結構與第一實施方式的記憶體元件1相同。

[3-2]記憶體元件的製造方法  圖28是表示第三實施方式的記憶體元件1b的製造方法的一例的流程圖。圖29～圖31分別為表示第三實施方式的記憶體元件1b的製造途中的截面結構的一例的截面圖。以下，適當參照圖28對第三實施方式的記憶體元件1b的製造方法進行說明。

首先，製作形成有記憶體層300的第三基板W3、形成有第一CMOS層100的第一基板W1、及形成有第二CMOS層200的第二基板W2（S21）。所製作的第三基板W3上的記憶體層300的結構與圖15所示的結構相同。在所製作的第一基板W1上的第一CMOS層100中，如圖29所示，露出接合層B4中的絕緣體層55與接合墊BP。所製作的第二基板W2上的第二CMOS層200的結構與圖23所示的結構相同。

繼而，與第二實施方式同樣地，將第二基板W2與第三基板W3接合，而形成第一接合基板BW1a（S22）。

繼而，與第二實施方式同樣地，執行以第一接合基板BW1a所包括的第二基板W2為對象的CMP處理（S23）。

繼而，在第一接合基板BW1a的上方形成接合層B5（S32）。具體而言，首先，形成絕緣體層66。然後，以與導電體層62重疊的方式，形成貫穿第二基板W2及絕緣體層66的孔。繼而，於在該孔形成絕緣膜INS的側壁後，埋入導電體。藉此，形成接點C3b。繼而，形成絕緣體層56。然後，藉由微影及蝕刻處理將配置接合墊BP的部分的絕緣體層56除去。繼而，在除去了絕緣體層56的部分中埋入導電體（接合墊BP）。藉此，經由接點C3將設置於第二基板W2的上方的接合墊BP與第二CMOS層200內的電路連接。

繼而，如圖26所示，將第一接合基板BW1a與第一基板W1接合，而形成第二接合基板BW2b（S33）。具體而言，藉由第一接合基板BW1a及第一基板W1的接合處理，將接合層B4及接合層B5接合。更具體而言，藉由第一接合基板BW1a及第一基板W1的接合處理，使使用第二基板W2所形成的絕緣體層56與使用第一基板W1所形成的絕緣體層55接觸而結合。而且，使接合層B5及接合層B4之間相向的接合墊BP的組接觸而結合。藉此，接點C3a及接點C3b之間藉由相向配置的接合墊BP的組而電性連接。

繼而，執行以第二接合基板BW2b所包括的第三基板W3為對象的CMP處理（S34）。藉由S34的處理，經研磨而變薄的第三基板W3的厚度對應於如圖27所示的第三基板W3的厚度。

繼而，在第二接合基板BW2b上形成配線層400（S35）。S35的處理包括蝕刻第三基板W3的步驟、形成配線及絕緣膜的步驟、或形成墊PD的步驟。S35的處理結束後，完成記憶體元件1b。

[3-3]第三實施方式的效果  根據第三實施方式的記憶體元件1，與第二實施方式同樣地，能夠抑制晶片面積的增加，而能夠抑制記憶體元件的製造成本。

[4]第四實施方式  第四實施方式是有關於一種記憶體元件1中的第一CMOS層100及第二CMOS層200的電路配置。以下，對第四實施方式進行詳細說明。

[4-1]記憶體元件1的電路配置  以下，作為記憶體元件1的電路配置的變化，而依序對第四實施方式的第一結構例、第二結構例、第三結構例、第四結構例、第五結構例、第六結構例、第七結構例、及第八結構例進行說明。

[4-1-1]第一結構例  圖32是表示第四實施方式的第一結構例的記憶體元件1的電路配置的一例的示意圖。如圖32所示，第四實施方式的第一結構例的記憶體元件1包括建立了關聯的區塊BLK不同的列解碼器模組16A、列解碼器模組16B、列解碼器模組16C、及列解碼器模組16D。第四實施方式的第一結構例的列解碼器模組16A及列解碼器模組16B配置於第一CMOS層100（第一基板W1），分別連接於引出區域HR1及引出區域HR2的積層配線。第四實施方式的第一結構例的列解碼器模組16C及列解碼器模組16B配置於第二CMOS層200（第二基板W2），分別連接於引出區域HR1及引出區域HR2的積層配線。

即，在第四實施方式的第一結構例中，列解碼器RD配置於第一基板W1的X方向的一側及另一側各側、以及第二基板W2的X方向的一側及另一側各側。再者，列解碼器模組16A與引出區域HR1的積層配線經由第二基板W2及第二CMOS層200而連接。列解碼器模組16B與引出區域HR2的積層配線經由第二基板W2及第二CMOS層200而連接。第四實施方式的第一結構例的感測放大器模組17亦可配置於第一基板W1及第二基板W2的任一者。

[4-1-2]第二結構例  圖33是表示第四實施方式的第二結構例的記憶體元件1的電路配置的一例的示意圖。如圖33所示，第四實施方式的第二結構例的記憶體元件1包括建立了關聯的區塊BLK不同的列解碼器模組16A及列解碼器模組16B。第四實施方式的第二結構例的列解碼器模組16A配置於第二CMOS層200（第二基板W2），連接於引出區域HR1的積層配線。第四實施方式的第二結構例的列解碼器模組16B配置於第一CMOS層100（第一基板W1），連接於引出區域HR2的積層配線。

即，在第四實施方式的第二結構例中，列解碼器RD配置於第一基板W1的X方向的一側與第二基板W2的X方向的另一側。再者，列解碼器模組16B與引出區域HR2的積層配線經由第二基板W2及第二CMOS層200而連接。第四實施方式的第二結構例的感測放大器模組17亦可配置於第一基板W1及第二基板W2的任一者。

[4-1-3]第三結構例  圖34是表示第四實施方式的第三結構例的記憶體元件1的電路配置的一例的示意圖。如圖34所示，第四實施方式的第三結構例的記憶體元件1包括建立了關聯的區塊BLK不同的列解碼器模組16A及列解碼器模組16B。第四實施方式的第三結構例的列解碼器模組16A連接於引出區域HR1的積層配線。第四實施方式的第二結構例的列解碼器模組16B連接於引出區域HR2的積層配線。

並且，在第四實施方式的第三結構例中，構成列解碼器模組16A的列解碼器RD的多個器件被分類為第一器件組161A與第二器件組162A。同樣地，構成列解碼器模組16B的列解碼器RD的多個器件被分類為第一器件組161B與第二器件組162B。例如，在第四實施方式的第三結構例中，第一器件組161A及第一器件組161B配置於第一CMOS層100（第一基板W1），分別與引出區域HR1及引出區域HR2重疊。而且，第二器件組162A及第二器件組162B配置於第二CMOS層200（第二基板W2），分別與引出區域HR1及引出區域HR2重疊。第一器件組161A及第一器件組161B例如分別包括電晶體TR（HV電晶體）。第二器件組162A及第二器件組162B例如分別包括區塊解碼器BD。

如以上所說明般，在第四實施方式的第三結構例中，列解碼器RD包括設置於第一CMOS層100的至少一個電晶體、及設置於第二CMOS層200的至少一個電晶體。再者，第一器件組161A及第一器件組161B所包括的器件與第二器件組162A及第二器件組162B所包括的器件的分配可適當變更。第四實施方式的第三結構例的感測放大器模組17亦可配置於第一基板W1及第二基板W2的任一者。

[4-1-4]第四結構例  圖35是表示第四實施方式的第四結構例的記憶體元件1的電路配置的一例的示意圖。如圖35所示，第四實施方式的第四結構例的記憶體元件1包括建立了關聯的位元線BL不同的感測放大器模組17A及感測放大器模組17B。第四實施方式的第四結構例的感測放大器模組17A及感測放大器模組17B分別配置於第一CMOS層100（第一基板W1）及第二CMOS層200（第二基板W2），分別連接於記憶體區域MR內的建立了關聯的位元線BL。

即，在第四實施方式的第四結構例中，感測放大器模組17分別配置於第一基板W1及第二基板W2。感測放大器模組17A與建立了關聯的位元線BL經由第二基板W2及第二CMOS層200而連接。再者，第四實施方式的第四結構例的列解碼器模組16亦可配置於第一基板W1及第二基板W2的任一者。在本例中，列解碼器模組16A及列解碼器模組16B配置於第一CMOS層100（第一基板W1），分別連接於引出區域HR1及引出區域HA2的積層配線。

再者，可為輸入輸出電路11的配線分別設置於第一基板W1及第二基板W2，對應於該輸入輸出電路11的配線，而在第一基板W1及第二基板W2分別配置感測放大器單元SAU。

[4-1-5]第五結構例  圖36是表示第四實施方式的第五結構例的記憶體元件1的電路配置的一例的示意圖。如圖36所示，第四實施方式的第五結構例的感測放大器模組17連接於記憶體區域MR內的建立了關聯的位元線BL。

並且，在第四實施方式的第五結構例中，構成感測放大器模組17的多個器件被分類為第一器件組171與第二器件組172。例如，在第四實施方式的第五結構例中，第一器件組171配置於第一CMOS層100（第一基板W1），第二器件組172配置於第二CMOS層200（第二基板W2）。第一器件組171例如包括位元線連接部BLHU的電晶體。第二器件組172例如包括感測資料鎖存部SADL的電晶體。

如以上所說明般，在第四實施方式的第五結構例中，感測放大器模組17包括設置於第一CMOS層100的至少一個電晶體與設置於第二CMOS層200的至少一個電晶體。再者，第四實施方式的第五結構例的列解碼器模組16可配置於第一基板W1，亦可配置於第二基板W2。在本例中，列解碼器模組16A及列解碼器模組16B配置於第一CMOS層100（第一基板W1），分別連接於引出區域HR1及引出區域HR2的積層配線。

[4-1-6]第六結構例  圖37是表示第四實施方式的第六結構例的記憶體元件1的電路配置的一例的示意圖。如圖37所示，在第四實施方式的第六結構例的記憶體元件1中，列解碼器模組16與感測放大器模組17配置於互不相同的基板。具體而言，在第四實施方式的第六結構例中，例如以與引出區域HR1及引出區域HR2分別重疊的方式在第一CMOS層100（第一基板W1）配置列解碼器模組16A及列解碼器模組16B。並且，以與記憶體區域MR重疊的方式在第二CMOS層200（第二基板W2）配置感測放大器模組17。

即，在第四實施方式的第六結構例中，列解碼器模組16包括設置於第一CMOS層100的多個電晶體，感測放大器模組17包括設置於第二CMOS層200的多個電晶體。再者，配置列解碼器模組16的基板與配置感測放大器模組17的基板亦可調換。

[4-1-7]第七結構例  圖38是表示第四實施方式的第七結構例的記憶體元件1的電路配置的一例的示意圖。如圖38所示，在第四實施方式的第七結構例的記憶體元件1中，HV電晶體與LV電晶體配置於互不相同的基板。具體而言，在第四實施方式的第七結構例中，例如，在第一CMOS層100（第一基板W1）配置HV電晶體，在第二CMOS層200（第二基板W2）配置LV電晶體。第一CMOS層100包括以與引出區域HR1及引出區域HR2分別重疊的方式配置的列解碼器模組16A及列解碼器模組16B、以及以與記憶體區域MR重疊的方式配置且對應於位元線連接部BLHU的第一器件組171。另一方面，第二CMOS層200包括以與記憶體區域MR重疊的方式配置且對應於感測資料鎖存部SADL的第二器件組172。

再者，在第四實施方式的第七結構例中，在配置HV電晶體的基板與配置LV電晶體的基板之間可改變電晶體的閘極電極的結構。設置於配置HV電晶體的基板的電晶體的閘極電極例如應用WSi閘極結構、W多金屬結構等。另一方面，設置於配置LV電晶體的基板的電晶體的閘極電極例如應用自對準矽化物結構。第一基板W1及第二基板W2各自的的閘極電極的結構例如可根據晶片面積的削減或輸入輸出電路11的性能要求等而設計。

WSi閘極結構的HV電晶體例如具有如下結構：在閘極絕緣膜（氧化膜）上依序積層作為閘極電極的多晶矽（Poly-Si）、鎢矽化物（WSi）、鈦氮化物（TiN），在閘極電極上形成有作為上覆層的矽氮化物（SiN）。

W多金屬結構的HV電晶體例如具有如下結構：在閘極絕緣膜（氧化膜）上依序積層作為閘極電極的多晶矽（Poly-Si）、鈦氮化物（TiN）、鎢氮化物（WN）、鎢（W），在閘極電極上形成有作為上覆層的矽氮化物（SiN）。此種閘極電極的結構亦稱為W多金屬閘極。

具有自對準矽化物結構的LV電晶體例如具有如下結構：在閘極絕緣膜（氧化膜）上形成有作為閘極電極的多晶矽（Poly-Si）、鎳鉑矽化物（NiPtSi）。此種閘極電極的結構亦稱為NiPtSi閘極。

[4-1-8]第八結構例  圖39是表示第四實施方式的第八結構例的記憶體元件1的電路配置的一例的示意圖。如圖39所示，第四實施方式的第八結構例的記憶體元件1具有相對於圖35所示的第四實施方式的第五結構例而記憶胞陣列10與列解碼器模組16的布局旋轉90°配置的結構。在第四實施方式的第八結構例中，位元線BL沿著X方向延伸設置，字元線WL沿著Y方向延伸設置。並且，引出區域HR1及引出區域HR2沿著Y方向隔著記憶體區域MR配置，列解碼器模組16A及列解碼器模組16B以分別重疊於引出區域HR1及引出區域HR2的方式配置。

[4-2]第四實施方式的效果  根據第四實施方式的記憶體元件1，與第一實施方式同樣地，能夠抑制晶片面積，而能夠抑制記憶體元件1的製造成本。以下，對第四實施方式的效果進行詳細說明。

圖40的（A）～（C）是表示藉由應用第四實施方式所引起的記憶體元件1的布局的變化的一例的概略圖。圖40的（A）示出在一個基板形成感測放大器單元SAU及列解碼器RD的情況下的記憶體元件1的布局的一例。圖40的（B）及（C）示出應用第四實施方式的情況下的記憶體元件1的布局的一例。

如圖40的（A）所示，若記憶胞陣列10的積體度上升，則周邊電路區域PERI及感測放大器模組17的Y方向的寬度LY1可能變得大於列解碼器RD的Y方向的寬度。藉由周邊電路區域PERI沿著Y方向伸出所形成的預留區域TB可能成為記憶體元件1的晶片面積的因素。

針對於此，若應用第四實施方式，則例如將列解碼器模組16與感測放大器模組17配置於不同的基板。具體而言，如圖40的（B）所示，在配置有感測放大器單元SAU與周邊電路區域PERI的一部分的第二基板W2中，X方向的寬度成為窄於LX1的LX2，Y方向的寬度成為窄於LY1的LY2。而且，如圖40的（C）所示，在配置有列解碼器RD與周邊電路區域PERI的一部分的第一基板W1中，X方向的寬度成為窄於LX1的LX3，Y方向的寬度成為窄於LY1的LY3。

即，在第一基板W1及第二基板W2的任一者中，相較於未應用第四實施方式的情況，均可抑制晶片面積。而且，記憶體元件1藉由第一基板W1及第二基板W2的重合而能夠抑制預留區域TB的產生。因此，第四實施方式的記憶體元件1在記憶胞陣列10的積體度上升的情況下，亦能夠避免第一CMOS層100及第二CMOS層200的合計的面積變得大於記憶體層300的面積。其結果為，第四實施方式的記憶體元件1能夠抑制晶片面積，而能夠抑制記憶體元件1的製造成本。

圖41的（A）及（B）是表示藉由應用第四實施方式的第七結構例所引起的感測放大器模組17的布局的變化的一例的概略圖。圖41的（A）示出在一個基板形成感測放大器單元SAU的情況下的記憶體元件1的布局的一例。圖41的（B）示出應用第四實施方式的第七結構例的情況下的記憶體元件1的布局的一例。

如圖41的（A）所示，感測資料鎖存部SADL與位元線連接部BLHU例如沿著Y方向（位元線BL的延伸方向）排列配置。具體而言，四個感測資料鎖存部SADL1～感測資料鎖存部SADL4沿著Y方向排列。並且，在感測資料鎖存部SADL1及感測資料鎖存部SADL2之間配置與該些SADL建立了關聯的位元線連接部BLHU。在感測資料鎖存部SADL3及感測資料鎖存部SADL4之間配置與該些SADL建立了關聯的位元線連接部BLHU。本例中的用以配置感測資料鎖存部SADL1～感測資料鎖存部SADL4的Y方向的寬度為LY4。

另一方面，若應用第四實施方式的第七結構例，則感測資料鎖存部SADL與位元線連接部BLHU形成於互不相同的基板。其結果為，如圖41的（B）所示，省略位元線連接部BLHU（形成於不同的基板）。因此，用以配置感測資料鎖存部SADL1～感測資料鎖存部SADL4的Y方向的寬度成為窄於LY4的LY5。即，第四實施方式的第七結構例可抑制配置於第二基板W2的感測資料鎖存部SADL的Y方向的寬度。

例如，記憶體元件1的X方向的寬度限制為感測放大器模組17的X方向的寬度，記憶體元件1的Y方向的寬度限制為列解碼器模組16的Y方向的寬度。圖42是表示將第四實施方式的第七結構例及第八結構例加以組合的情況下的記憶體元件1的布局的一例的概略圖。如圖42所示，藉由使感測放大器模組17及列解碼器模組16各自所限制的方向一致，而能夠高效地配置CMOS電路。因此，第四實施方式的第七結構例及第八結構例的組合能夠高效地配置CMOS電路，而能夠抑制預留區域TB的產生。

第四實施方式的第七結構例可在LV電晶體與HV電晶體之間改變閘極電極的結構。其結果為，第四實施方式的第七結構例能夠更簡單地優化LV電晶體與HV電晶體各自所要求的性能。而且，藉由分成形成LV電晶體的基板與形成HV電晶體的基板，可削減LV電晶體中的接點CS引起的寄生電容。其結果為，第四實施方式的第七結構例能夠提高記憶體元件1的動作性能。而且，在HV電晶體中，可抑制自配線層D1～配線層D3傳播的電場的效果，因此可抑制通態電流的偏差。

[5]第五實施方式  第五實施方式是有關於一種能夠形成於記憶體元件1的被動器件的結構。以下，對第五實施方式進行詳細說明。

[5-1]記憶體元件的結構  第五實施方式的記憶體元件1包括被動器件，該被動器件包括第一CMOS層100的結構與第二CMOS層200的結構的組合。再者，第五實施方式所說明的被動器件為電阻器件及電容器件。而且，在第五實施方式中，對應用第四實施方式的第七結構例、在第一基板W1設置HV電晶體且在第二基板W2設置LV電晶體的情況進行說明。

[5-1-1]第一CMOS層100的平面布局  圖43是表示第五實施方式的記憶體元件1所包括的第一CMOS層100的平面布局的一例的平面圖，亦一起示出形成於第一基板W1的雜質擴散區域（活性區域）。如圖43所示，第一CMOS層100例如包括多個活性區域AA1、多個導電體層GC3、以及導電體部CP1a及導電體部CP2a。

多個活性區域AA1以第一間距P1沿著X方向排列。活性區域AA1可為形成於第一基板W1的P型雜質擴散區域及N型雜質擴散區域的任一者。雖然省略了圖示，但在各活性區域AA1的周圍設置STI。多個導電體層GC3例如沿著X方向排列。導電體層GC3具有與利用第一基板W1的電晶體的閘極電極（導電體層GC1）同樣的積層結構。導電體層GC3具有閘極寬度GW1。導電體部CP1a及導電體部CP2a例如包括沿著相同的方向延伸設置的部分。在本例中，導電體部CP1a及導電體部CP2a分別沿著Y方向延伸設置。

[5-1-2]第二CMOS層200的平面布局  圖44是表示第五實施方式的記憶體元件1所包括的第二CMOS層200的平面布局的一例的平面圖，亦一起示出形成於第二基板W2的雜質擴散區域（活性區域）。如圖44所示，第二CMOS層200例如包括多個活性區域AA2、多個導電體層GC4、以及導電體部CP1b及導電體部CP2b。

多個活性區域AA2例如以窄於第一間距P1的第二間距P2沿著X方向排列。活性區域AA2可為形成於第二基板W2的P型雜質擴散區域及N型雜質擴散區域的任一者。雖然省略了圖示，但在各活性區域AA2的周圍設置STI。多個導電體層GC4例如沿著X方向排列。導電體層GC4具有與利用第二基板W2的電晶體的閘極電極（導電體層GC2）同樣的積層結構。導電體層GC4例如具有窄於閘極寬度GW1的閘極寬度GW2。導電體部CP1b及導電體部CP2b例如包括沿著相同的方向延伸設置的部分。在本例中，導電體部CP1b及導電體部CP2b沿著Y方向延伸設置。而且，導電體部CP1b及導電體部CP2b分別以與導電體部CP1a及導電體部CP2a重疊的方式配置。

[5-1-3]記憶體元件1的截面結構  圖45是表示第五實施方式的記憶體元件1的截面結構的一例的截面圖，示出記憶體區域MR的截面結構、及形成被動器件的區域的截面結構。如圖45所示，記憶體區域MR中的結構與第一實施方式中使用圖13所說明的結構相同。並且，記憶體元件1進而包括形成電阻器件REG1的區域、形成電阻器件REG2的區域、及形成電容器件CAP的區域。而且，記憶體元件1在形成電阻器件REG1及電阻器件REG2以及電容器件CAP的區域中例如包括導電體層71～導電體層76、以及接點CS1x、接點CS1y、接點CS2x、接點CS2y、接點C0x、接點C0y、接點C5x及接點C5y。

導電體層71～導電體層76例如設置於第三基板W3與絕緣體層70之間。導電體層71～導電體層76例如分別經由接點CC而連接於配線層M0的導電體層28。導電體層71及導電體層72是分別對應於電阻器件REG1的一端及另一端的配線。導電體層73及導電體層74是分別對應於電阻器件REG2的一端及另一端的配線。導電體層75及導電體層76是分別對應於電容器件CAP的一端及另一端的配線。

電阻器件REG1例如具有將活性區域AA1及活性區域AA2串聯而成的結構。具體而言，在活性區域AA1的一端部分及另一端部分分別連接接點CS1x及接點CS1y。在活性區域AA2的一端部分及另一端部分分別連接接點CS2x及接點CS2y。接點CS1x例如經由導電體層28、導電體層29、導電體層52～導電體層54、及導電體層62～導電體層64、接點C1～接點C3、接點C6～接點C8、接點V0、接點V1及接點CC、以及所接合的接合墊BP而連接於導電體層71。接點CS1y例如經由導電體層52～導電體層54、導電體層62、及導電體層63、以及接點C1～接點C3、及接點C6而連接於接點CS2y。接點CS2x經由導電體層28、導電體層29、及導電體層62～導電體層64、接點C6～接點C8、接點V0、接點V1及接點CC、以及所接合的接合墊BP而連接於導電體層72。再者，電阻器件REG1可具有將多個活性區域AA1串聯而成的結構，亦可具有將多個活性區域AA2串聯而成的結構。電阻器件REG1可具有將活性區域AA1及活性區域AA2並聯而成的結構。電阻器件REG1至少具有經由設置於第一基板W1的活性區域AA1與設置於第二基板W2的活性區域AA2的結構即可。

電阻器件REG2例如具有將導電體層GC3及導電體層GC4串聯而成的結構。具體而言，在導電體層GC3的一端部分及另一端部分分別連接接點C0x及接點C0y。在導電體層GC4的一端部分及另一端部分分別連接接點C5x及接點C5y。接點C0x例如經由導電體層28、導電體層29、導電體層52～導電體層54、及導電體層62～導電體層64、接點C1～接點C3、接點C6～接點C8、接點V0、接點V1及接點CC、以及所接合的接合墊BP而連接於導電體層73。接點C0y例如經由導電體層52～導電體層54、導電體層62、及導電體層63、以及接點C1～接點C3、及接點C6而連接於接點C5y。接點C5x經由導電體層28、導電體層29、及導電體層62～導電體層64、接點C6～接點C8、接點V0、接點V1及接點CC、以及所接合的接合墊BP而連接於導電體層74。再者，電阻器件REG2可具有將多個導電體層GC3串聯而成的結構，亦可具有將多個導電體層GC4串聯而成的結構。而且，電阻器件REG2可具有將導電體層GC3及導電體層GC4並聯而成的結構。電阻器件REG2至少具有經由設置於第一基板W1的導電體層GC3與設置於第二基板W2的導電體層GC4的結構即可。再者，在本例中，導電體層GC3及導電體層GC4分別設置於STI的上方。如上所述，導電體層GC3及導電體層GC4亦可設置於埋入至基板表面的附近的絕緣體的上方。

電容器件CAP例如具有將串聯導電體部CP1a及導電體部CP1b而成的部分與串聯導電體部CP2a及導電體部CP2b而成的部分平行配置而成的結構。具體而言，將導電體層75、與導電體部CP1a相對應的導電體層52～導電體層54以及接點C1～接點C3的組、與導電體部CP1b相對應的導電體層62～導電體層64以及接點C6～接點C8的組、導電體層28及導電體層29、以及接點V0、接點V1及接點CC串聯。將導電體層76、與導電體部CP2a相對應的導電體層52～導電體層54以及接點C1～接點C3的組、與導電體部CP2b相對應的導電體層62～導電體層64以及接點C6～接點C8的組、導電體層28及導電體層29、以及接點V0、接點V1及接點CC串聯。經由連接於導電體層75的第一CMOS層100、第二CMOS層200、及記憶體層300的導電體層及接點的結構與經由連接於導電體層76的第一CMOS層100、第二CMOS層200、及記憶體層300的導電體層及接點的結構藉由相向配置而作為電容器件發揮功能。再者，亦可將多個電容器件CAP並聯。電容器件CAP至少利用第一CMOS層100的結構與第二CMOS層200的結構即可。

再者，在以上說明中，已對電阻器件REG1及電阻器件REG2以及電容器件CAP是基於第一實施方式所說明的記憶體元件1的結構而設置的情況進行了例示，但不限定於此。電阻器件REG1及電阻器件REG2以及電容器件CAP各自的結構可利用第二實施方式及第三實施方式的任一者形成。在該情況下，將第一基板W1與第二基板W2接合的兩個接合墊BP的組被追加至第一基板W1與第二基板W2之間。

[5-2]第五實施方式的效果  如以上所說明般，第五實施方式的記憶體元件1包括橫跨多個基板的被動器件。例如，電阻器件在第一基板W1及第二基板W2之間經由TSV而串聯設置。電容器件在第一基板W1及第二基板W2之間經由TSV而並聯設置。並且，在第五實施方式中，例如分別形成於第一基板W1及第二基板W2的CMOS電路的面積以成為記憶胞陣列10的面積以下的方式形成。並且，在第一基板W1及第二基板W2中，在未形成CMOS電路的部分配置第五實施方式所說明的被動器件的結構。

藉此，第五實施方式的記憶體元件1能夠抑制用以形成被動器件的面積，而能夠抑制晶片面積。其結果為，第五實施方式的記憶體元件1能夠抑制記憶體元件1的製造成本。

而且，第五實施方式的記憶體元件1可根據第一基板W1與第二基板W2各自的CMOS電路的專有面積而靈活地配置被動器件。例如，在第一基板W1的CMOS電路的面積小於第二基板W2的CMOS電路的面積的情況下，將多個活性區域AA1的合計面積設計為大於多個活性區域AA2的合計面積。另一方面，在第一基板W1的CMOS電路的面積大於第二基板W2的CMOS電路的面積的情況下，將多個活性區域AA1的合計的面積設計為小於多個活性區域AA2的合計的面積。其結果為，第五實施方式的記憶體元件1可在第一基板W1及第二基板W2高效地配置CMOS電路及被動器件，而能夠抑制晶片面積。

而且，在第五實施方式中，例如作為配置HV電晶體的第一基板W1的閘極電極，使用WSi閘極結構，作為配置LV電晶體的第二基板W2的閘極電極，使用Ti/TiN/W或NiPtSi閘極結構。藉此，可減小被動器件的面積，且抑制駝峰（Hump）。如上所述，在第五實施方式中，較佳為根據目的選擇閘極電極的積層結構。

[6]第六實施方式  第六實施方式的記憶體元件1c具有將設置有記憶體電路的多個基板與設置有CMOS電路的多個基板積層而成的結構。以下，對第六實施方式進行詳細說明。

[6-1]記憶體元件1c的外觀  圖46是表示第六實施方式的記憶體元件1c的外觀的一例的立體圖。如圖46所示，記憶體元件1c例如具有自下方起積層有第一基板W1、第一CMOS層100a、第二基板W2、第二CMOS層200a、第一記憶體層300a、第三基板W3、第二記憶體層300b、第四基板W4、及配線層400的結構。

第一CMOS層100a包括利用第一基板W1所形成的CMOS電路。第二CMOS層200a包括利用第二基板W2所形成的CMOS電路。第一CMOS層100a及第二CMOS層200a分別可包括輸入輸出電路11、邏輯控制器12、暫存器電路13、定序器14、驅動電路15、列解碼器模組16、及感測放大器模組17。該些電路配置於第一CMOS層100a及第二CMOS層200a的任一層。該些電路可包括配置於第一CMOS層100a的電晶體與配置於第二CMOS層200a的電晶體的組合。

第一記憶體層300a包括利用第三基板W3所形成的記憶胞陣列10。第二記憶體層300b包括利用第四基板W4所形成的記憶胞陣列10。第一記憶體層300a及第二記憶體層300b可分別包括多個記憶胞陣列10。配線層400與第一實施方式同樣地，包括記憶體元件1與記憶體控制器2的連接所使用的多個墊PD。

第一基板W1、第二基板W2、第三基板W3、及第四基板W4分別為矽基板。第一基板W1、第二基板W2、第三基板W3、及第四基板W4分別包括與記憶體元件1c的電路設計相應的雜質擴散區域。記憶體元件1c在相鄰的基板之間包括接合面。在記憶體元件1c中，第一CMOS層100a與第二基板W2的接觸（邊界）部分、第二CMOS層200a與第一記憶體層300a的接觸（邊界）部分、及第三基板W3與第二記憶體層300b的接觸（邊界）部分分別對應於接合面。再者，作為第一基板W1及第二基板W2之間的接合面，可應用第二實施方式或第三實施方式的結構。

[6-2]記憶體元件1c的電路配置  以下，作為記憶體元件1c的電路配置的變化，依序對第六實施方式的第一結構例及第二結構例進行說明。

[6-2-1]第一結構例  圖47是表示第六實施方式的第一結構例的記憶體元件的電路配置的一例的示意圖。如圖47所示，第六實施方式的第一結構例的記憶體元件1c例如包括四個記憶胞陣列10-1～記憶胞陣列10-4、及四個CMOS電路部CM1～CMOS電路部CM4。記憶胞陣列10-1～記憶胞陣列10-4分別由CMOS電路部CM1～CMOS電路部CM4所控制。

各記憶胞陣列10例如具有如第一實施方式所說明的記憶體區域MR與引出區域HR的結構。各CMOS電路部CM包括建立了關聯的控制記憶胞陣列10的電路。各CMOS電路部CM至少包括列解碼器模組16及感測放大器模組17。列解碼器模組16及感測放大器模組17以外的CMOS電路（定序器14、驅動電路15等）的配置可根據記憶體元件1c的設計而適當變更。

第六實施方式的第一結構例的記憶胞陣列10-1及記憶胞陣列10-2配置於第一記憶體層300a，沿著X方向排列。第六實施方式的第一結構例的記憶胞陣列10-3及記憶胞陣列10-4配置於第二記憶體層300b，沿著X方向排列。第六實施方式的第一結構例的CMOS電路部CM1及CMOS電路部CM2配置於第二CMOS層200a，沿著X方向排列。第六實施方式的第一結構例的CMOS電路部CM3及CMOS電路部CM4配置於第一CMOS層100a，沿著X方向排列。在第六實施方式的第一結構例中，記憶胞陣列10-1及記憶胞陣列10-3與CMOS電路部CM1及CMOS電路部CM3沿著Z方向重疊。同樣地，記憶胞陣列10-2及記憶胞陣列10-4與CMOS電路部CM2及CMOS電路部CM4沿著Z方向重疊。

在第六實施方式的第一結構例中，記憶胞陣列10-1及CMOS電路部CM1的組與記憶胞陣列10-2及CMOS電路部CM2的組分別沿著Z方向相鄰配置。另一方面，在記憶胞陣列10-3及CMOS電路部CM3之間配置記憶胞陣列10-1及CMOS電路部CM1的組。同樣地，在記憶胞陣列10-4及CMOS電路部CM4之間配置記憶胞陣列10-2及CMOS電路部CM2的組。

[6-2-2]第二結構例  圖48是表示第六實施方式的第二結構例的記憶體元件的電路配置的一例的示意圖。如圖48所示，第六實施方式的第二結構例的記憶體元件1c與第六實施方式的第一結構例同樣地，包括四個記憶胞陣列10-1～記憶胞陣列10-4、及四個CMOS電路部CM1～CMOS電路部CM4。

第六實施方式的第二結構例的記憶胞陣列10-1及記憶胞陣列10-2配置於第一記憶體層300a，沿著X方向排列。第六實施方式的第二結構例的記憶胞陣列10-3及記憶胞陣列10-4配置於第二記憶體層300b，沿著X方向排列。第六實施方式的第二結構例的CMOS電路部CM1及CMOS電路部CM2配置於第一CMOS層100a，沿著X方向排列。第六實施方式的第二結構例的CMOS電路部CM3及CMOS電路部CM4配置於第二CMOS層200a，沿著X方向排列。在第六實施方式的第二結構例中，記憶胞陣列10-1及記憶胞陣列10-3與CMOS電路部CM1及CMOS電路部CM3沿著Z方向重疊。同樣地，記憶胞陣列10-2及記憶胞陣列10-4與CMOS電路部CM2及CMOS電路部CM4沿著Z方向重疊。

在第六實施方式的第二結構例中，在記憶胞陣列10-1及CMOS電路部CM1之間配置CMOS電路部CM3。同樣地，在記憶胞陣列10-2及CMOS電路部CM2之間配置CMOS電路部CM4。而且，在第六實施方式的第二結構例中，在記憶胞陣列10-3及CMOS電路部CM3之間配置記憶胞陣列10-1。同樣地，在記憶胞陣列10-4及CMOS電路部CM4之間配置記憶胞陣列10-2。即，在第六實施方式的第二結構例中，以建立了關聯的記憶胞陣列10與CMOS電路部CM的沿著Z方向的間隔成為一定的方式配置。

[6-2]第六實施方式的效果  根據第六實施方式的記憶體元件1c，與第一實施方式同樣地，能夠抑制晶片面積，而能夠抑制記憶體元件1c的製造成本。以下，對第六實施方式的效果進行詳細說明。

圖49的（A）及（B）是表示藉由應用第六實施方式所得的記憶體元件1的布局的一例的概略圖。圖49的（A）示出比較例的記憶體元件1的CMOS電路部的布局的一例。圖49的（B）示出應用第六實施方式的情況下的記憶體元件1的CMOS電路部的布局的一例。

如圖49的（A）所示，在比較例的記憶體元件1中，配置於相同的基板的兩個CMOS電路部CM1及CMOS電路部CM2可形成預留區域TB。在比較例中，藉由CMOS電路部CM1及CMOS電路部CM2的布局獲得的X方向的寬度為LX4，Y方向的寬度為LY5。

另一方面，如圖49的（B）所示，第六實施方式的記憶體元件1c是將周邊電路區域PERI的一部分配置於相鄰的兩個CMOS電路部CM1及CMOS電路部CM2之間。具體而言，第六實施方式的CMOS電路部CM1以不形成預留區域TB的方式包括周邊電路區域PERIa。第六實施方式的CMOS電路部CM2以不形成預留區域TB的方式包括周邊電路區域PERIa。並且，在第六實施方式中，在CMOS電路部CM1及CMOS電路部CM2之間設置周邊電路區域PERIb。配置於周邊電路區域PERIb的CMOS電路例如包括CMOS電路部CM1中所使用的電路、及由CMOS電路部CM2所使用的電路。在該情況下，在第六實施方式中，藉由CMOS電路部CM1及CMOS電路部CM2的布局獲得的X方向的寬度成為寬於LX4的LX5，Y方向的寬度成為窄於LY5的LY6。

如上所述，第六實施方式的X方向的寬度寬於比較例，另一方面，Y方向的寬度窄於比較例。並且，第六實施方式可省略預留區域TB，因此相較於比較例，可抑制晶片的形成所需的面積。

再者，比較例中的預留區域TB可作為用以將設置於不同的基板的電路彼此連接的配線區域使用。在第六實施方式中，已對在一個基板配置對應於兩個存儲平面PL的記憶胞陣列10或CMOS電路部CM的情況進行了例示，但不限定於此。第六實施方式亦可在一個基板配置對應於一個存儲平面PL或三個存儲平面PL以上的記憶胞陣列10或CMOS電路部CM。在第六實施方式中，最有效率的是在一個基板配置對應於4的倍數個存儲平面PL的記憶胞陣列10或CMOS電路部CM。

[7]變形例等  以下，對所述實施方式所說明的記憶體元件1的變形例等進行說明。所述實施方式可在可能的範圍內加以組合。例如，可將第二實施方式與第四實施方式～第六實施方式的任一者加以組合。亦可將第三實施方式與第四實施方式～第六實施方式的任一者加以組合。

圖50是表示第一變形例的記憶體元件1的外觀的一例的立體圖。如圖50所示，第一變形例的記憶體元件1具有自下方起依序積層第一基板W1、第一CMOS層100、第二基板W2、第二CMOS層200、記憶體層300、及配線層400而成的結構。如上所述，第一實施方式～第三實施方式所說明的記憶體元件1亦可具有省略了第三基板W3的結構。即，在S16、S26、及S34各自的處理中，可將第三基板W3完全除去。再者，第一實施方式～第三實施方式所說明的記憶體元件1包括形成有CMOS電路的至少兩塊基板、及形成有記憶胞陣列10的至少一塊基板即可。即，CMOS電路可橫跨三塊以上基板而配置。記憶體元件1可包括多個記憶體層300。

圖51是表示第二變形例的記憶體元件1c的外觀的一例的立體圖。如圖51所示，第二變形例的記憶體元件1c具有自下方起依序積層第一基板W1、第一CMOS層100a、第二基板W2、第二CMOS層200a、記憶體層300a、記憶體層300b、及配線層400而成的結構。如上所述，第六實施方式所說明的記憶體元件1c可具有省略了第三基板W3及第四基板W4的結構。再者，第六實施方式所說明的記憶體元件1c包括形成有CMOS電路的至少兩塊基板、及形成有記憶胞陣列10的至少兩塊基板即可。即，記憶體元件1c可包括三層以上CMOS層，亦可包括三層以上記憶體層300。

圖52是表示接合墊BP的接合部的詳細的截面結構的一例的截面圖。圖52示出第二CMOS層200的導電體層65（接合墊BP）及記憶體層300的導電體層26（接合墊BP）、以及連接於該些接合墊BP的一部分接點及配線。如圖52所示，相向配置的兩個接合墊BP基於形成時的蝕刻方向而具有不同的錐形狀。具體而言，利用第二基板W2所形成的導電體層65（接合墊BP）例如具有倒錐形狀。利用第三基板W3所形成的導電體層26（接合墊BP）例如具有錐形狀。形成為倒錐形狀的接合墊BP是藉由接合處理上下反轉而接合，因此在以第二基板W2作為基準的情況下可視為錐形狀。

再者，相向配置的兩個接合墊BP的組可根據接合處理時的位置對準而錯開接合。因此，導電體層65的上表面與導電體層26的下表面可形成階差。相向配置的兩個接合墊BP的組可具有邊界，亦可一體化。接合墊BP與連接於該接合墊BP的接點可一體形成。連接於接合墊BP的接點可為多個。例如，導電體層65（接合墊BP）可經由多個接點C8連接於導電體層64。同樣地，導電體層26（接合墊BP）可經由多個接點V1連接於導電體層25。雖然省略了圖示，但其他部分中相向配置的兩個接合墊BP的形狀亦可與導電體層65及導電體層26同樣地形成。

在所述實施方式中，記憶體元件1的電路結構、平面布局、及截面結構分別可適當變更。例如，記憶體柱MP的半導體層41與源極線SL之間可經由記憶體柱MP的側面而連接。記憶體柱MP可具有將多個柱沿著Z方向連結兩根以上的結構。記憶體柱MP可具有將對應於選擇閘極線SGD的柱與對應於字元線WL的柱連結而成的結構。各接點可藉由沿著Z方向連結的多個接點而連接。可在多個接點的連結部分中插入導電體層。記憶體元件1所包括的配線層或接點的數量可適當變更。

在所述實施方式中用於說明的圖式中，已例示出記憶體柱MP在Z方向上具有相同直徑的情況，但不限定於此。記憶體柱MP亦可具有錐形狀、倒錐形狀、或彎曲形狀。同樣地，狹縫SLT及狹縫SHE分別可具有錐形狀、倒錐形狀、或彎曲形狀。同樣地，各接點可具有錐形狀、倒錐形狀、或彎曲形狀。記憶體柱MP以及接點CC及接點C3各自的截面結構可為圓形，亦可為橢圓形。

在第一實施方式中，已對在第一CMOS層100及第二CMOS層200的上方設置記憶體層300的情況進行了例示，但亦可在記憶體層300的上方設置第一CMOS層100及第二CMOS層200。在該情況下，例如在第二CMOS層200上設置配線層400（墊PD）。第一實施方式的記憶體元件1可包括多個記憶體層300。第六實施方式的記憶體元件1c可包括三個以上CMOS層、及三個以上記憶體層。在第六實施方式中，可在一個記憶體層300配置一個或三個以上記憶胞陣列10。在第六實施方式中，可根據建立了關聯的記憶體層所包括的記憶胞陣列10的數量變更CMOS層內的列解碼器模組16及感測放大器模組17的組的數量。

在本說明書中，「連接」表示電性連接，例如其間介隔其他器件的情況除外。「電性連接」只要能夠與經電性連接者同樣地運作，則亦可介隔絕緣體。「錐形狀」表示伴隨遠離設為基準的基板而變細的形狀。「倒錐形狀」表示伴隨遠離設為基準的基板而變粗的形狀。「柱狀」表示為在記憶體元件1的製造步驟中所形成的孔內設置的結構體。「徑」表示與基板的表面平行的截面中的孔等的內徑。「寬度」例如表示X方向或Y方向上的結構要素的寬度。「半導體層」亦可稱為「導電體層」。

在本說明書中，「區域」可視為由設為基準的基板所包括的結構。例如，在規定了第一基板W1包括記憶體區域MR與引出區域HR的情況下，記憶體區域MR與引出區域HR分別與第一基板W1的上方的不同區域建立關聯。「高度」對應於例如計測對象的結構與第一基板W1的Z方向的間隔。作為「高度」的基準，可使用第一基板W1以外的結構。「平面位置」表示平面布局中的結構要素的位置。「上視（俯視）」例如對應於自第二基板W2側觀察第一基板W1。

[8]第七實施方式  在第七實施方式中，所述實施方式所說明的記憶體元件1、記憶體元件1a、記憶體元件1b及記憶體元件1c是利用兩種矽晶圓所形成。以下，對第七實施方式進行詳細說明。

[8-1]結構  第七實施方式可分別使用「第一矽晶圓WAF1」、及「第二矽晶圓WAF2」作為兩種矽晶圓。第一矽晶圓WAF1及第二矽晶圓WAF2分別為單晶矽晶圓。再者，在本說明書中，「缺口」為對應於矽晶圓的結晶方位所設置的部分，作為半導體製造裝置保持基板的朝向的基準而使用。例如，在光微影處理中，曝光裝置是以缺口為基準決定曝光位置。再者，作為半導體製造裝置保持矽晶圓的朝向的基準，亦可使用定向平面等其他結構。「矽晶圓」亦可稱為「矽基板」或 「基板」。而且，在本說明書中，PMOS電晶體及NMOS電晶體各自的通道的延伸方向設置為與X方向或Y方向平行。

圖53是表示記憶體元件1、記憶體元件1a、記憶體元件1b及記憶體元件1c的形成所使用的第一矽晶圓WAF1的結構的一例的平面圖。如圖53所示，切下第一矽晶圓WAF1的面的密勒指數為（100）。換言之，第一矽晶圓WAF1的面方位為（100）。在第一矽晶圓WAF1中，與X方向及Y方向分別對應的結晶方位的密勒指數為＜110＞。換言之，在第一矽晶圓WAF1中，與電晶體的通道的延伸方向相對應的結晶方位的密勒指數為＜110＞。第一矽晶圓WAF1包括對應於＜110＞所配置的缺口。第一矽晶圓WAF1亦可稱為「0度缺口晶圓」。

圖54是表示記憶體元件1、記憶體元件1a、記憶體元件1b及記憶體元件1c的形成所使用的第二矽晶圓WAF2的結構的一例的平面圖。如圖54所示，切下第二矽晶圓WAF2的面的密勒指數與第一矽晶圓WAF1同樣為（100）。並且，在第二矽晶圓WAF2中，與X方向及Y方向分別對應的結晶方位的密勒指數為＜100＞。換言之，在第二矽晶圓WAF2中，與電晶體的通道的延伸方向相對應的結晶方位的密勒指數為＜100＞。第二矽晶圓WAF2包括對應於＜100＞所配置的缺口。第二矽晶圓WAF2具有在以第一矽晶圓WAF1為基準旋轉45度的部分配置有缺口的結構，因此亦可稱為「45度缺口晶圓」。

第一矽晶圓WAF1的楊氏模數例如為170 GPa。另一方面，第二矽晶圓WAF2的楊氏模數例如為130 GPa。如上所述，第二矽晶圓WAF2的楊氏模數小於第一矽晶圓WAF1的楊氏模數。即，於在第一矽晶圓WAF1與第二矽晶圓WAF2各自上形成有同樣的結構的情況下，第二矽晶圓WAF2的翹曲量可大於第一矽晶圓WAF1。

在所述實施方式的記憶體元件1中，各基板（例如第一基板W1、第二基板W2、第三基板W3、及第四基板W4）使用結晶方位相同的矽晶圓。並且，在所述實施方式的記憶體元件1中，CMOS電路的形成所使用的基板的至少一個使用第二矽晶圓WAF2。具體而言，例如使用第一矽晶圓WAF1作為第一基板W1，使用第二矽晶圓WAF2作為第二基板W2。作為第三基板W3，可使用第一矽晶圓WAF1及第二矽晶圓WAF2的任一者。作為第四基板W4，可使用第一矽晶圓WAF1及第二矽晶圓WAF2的任一者。

[8-2]製造方法  圖55的（A）～（D）是表示第七實施方式的記憶體元件1的製造方法的一例的概略圖。圖55的（A）～（D）對應於記憶體元件1的製造步驟中將半導體基板接合及薄膜化的步驟，省略CMOS層及記憶體層的圖示而示出。

如圖55的（A）所示，以第一基板W1的缺口的位置與第二基板W2的缺口的位置相對的方式將第一基板W1及第二基板W2接合，形成第一接合基板BW1。該步驟例如對應於圖14的S12的處理。在本例中，使用第一矽晶圓WAF1作為第一基板W1，使用第二矽晶圓WAF2作為第二基板W2。

繼而，如圖55的（B）所示，將第二基板W2薄膜化。該步驟例如對應於圖14的S13的處理。藉此，第二基板W2變得薄於第一基板W1。

繼而，如圖55的（C）所示，以第一接合基板BW1的缺口的位置與第三基板W3的缺口的位置相對的方式將第一接合基板BW1及第三基板W3接合，形成第二接合基板BW2。該步驟例如對應於圖14的S15的處理。在本例中，使用第一矽晶圓WAF1作為第三基板W3。

繼而，如圖55的（D）所示，將第三基板W3薄膜化。該步驟例如對應於圖14的S16的處理。藉此，第三基板W3變得薄於第一基板W1。

其後，藉由後續步驟，可將第一基板W1薄膜化。而且，位於記憶體元件1的最下層的第一基板W1為了確保記憶體元件1的強度，而以厚於其他基板的方式殘留。

再者，在以上說明中，已對第一實施方式的記憶體元件1包括多種矽晶圓的情況進行了例示，但不限定於此。在第二實施方式～第六實施方式的第一基板W1及第二基板W2中，亦與第一實施方式同樣地，可包括多種矽晶圓。

[8-3]第七實施方式的效果  為了提高記憶體元件的性能，期待CMOS電路的特性提高。例如，形成於45度缺口晶圓的PMOS電晶體的驅動電流因來自與通道平行的方向及垂直的方向的兩個方向的應變的影響，而相較於形成於0度缺口晶圓的PMOS電晶體有所增大。即，關於PMOS電晶體的性能，相較於形成於0度缺口晶圓的情況，形成於45度缺口晶圓的情況可提高。因此，作為設置包括PMOS電晶體的CMOS電路的基板，較佳為使用45度缺口晶圓。

然而，45度缺口晶圓相較於0度缺口晶圓，楊氏模數較小，因此半導體製造步驟中的晶圓的翹曲量的控制或轉移可能變得困難。例如，在採用45度缺口晶圓的情況下，晶圓的翹曲量的XY差變大。藉此，由無法藉由半導體製造裝置進行處理、即無法轉移之虞。

因此，在第七實施方式中，在包括形成有CMOS電路的多個基板的記憶體元件1中，形成CMOS電路的多個基板中的至少一個使用45度缺口晶圓。例如，第七實施方式使用0度缺口晶圓作為第一基板W1，使用45度缺口晶圓作為第二基板W2。在該情況下，45度缺口晶圓例如藉由圖14的S13的處理而薄膜化，變得薄於0度缺口晶圓。即，在記憶體元件1的整體中，楊氏模數高於45度缺口晶圓的0度缺口晶圓的比例變高。

藉此，由45度缺口晶圓引起的翹曲被0度缺口晶圓所抑制，而可抑制記憶體元件1的整體的翹曲量。其結果為，應用第七實施方式的記憶體元件1、記憶體元件1a、記憶體元件1b及記憶體元件1c能夠改善晶圓的翹曲特性，而能夠轉移。而且，應用第七實施方式的記憶體元件1、記憶體元件1a、記憶體元件1b及記憶體元件1c可藉由將PMOS電晶體配置於45度缺口晶圓而提高PMOS電晶體的性能。因此，第七實施方式能夠同時實現晶圓的翹曲特性的改善與CMOS電路的特性的提高。

再者，可在45度缺口晶圓配置NMOS電晶體。在45度缺口晶圓至少配置較理想為高速運作的PMOS電晶體（低耐壓的PMOS電晶體）即可。在記憶體元件1所包括的CMOS電路中，存在NMOS電晶體與PMOS電晶體分別佔據的面積的比率不同的情況。例如，NMOS電晶體所佔的面積大於PMOS電晶體所佔的面積。在該情況下，考慮在45度缺口晶圓配置使用PMOS電晶體的電路與使用NMOS電晶體的電路的一部分，將使用NMOS電晶體的其餘電路配置於0度缺口晶圓。藉此，可將第一基板W1中的CMOS電路的面積與第二基板W2中的CMOS電路的面積設計為大致相同，而能夠抑制記憶體元件1的晶片尺寸。

而且，在將第七實施方式與第四實施方式的第七結構例加以組合的情況下，在45度缺口晶圓配置LV電晶體，在0度缺口晶圓配置HV電晶體。藉此，第七實施方式與第四實施方式的第七結構例的組合能夠更簡單地優化對LV電晶體與HV電晶體分別要求的性能。而且，藉由分成形成LV電晶體的基板與形成HV電晶體的基板，可削減LV電晶體中的接點CS引起的寄生電容。其結果為，第七實施方式與第四實施方式的第七結構例的組合能夠提高記憶體元件1的動作性能。

在第七實施方式中，已對使用第一矽晶圓WAF1作為第一基板W1且使用第二矽晶圓WAF2作為第二基板W2的情況進行了說明，但不限定於此。在記憶體元件1的製造步驟中，只要翹曲量不成為問題，則亦可將第二矽晶圓WAF2用於第一基板W1及第二基板W2的兩者。而且，亦可使用第二矽晶圓WAF2作為第一基板W1，使用第一矽晶圓WAF1作為第二基板W2。記憶體元件1、記憶體元件1a、記憶體元件1b及記憶體元件1c分別具有將包括PMOS電晶體的CMOS電路配置於第二矽晶圓WAF2的結構，藉此能夠提高PMOS電晶體的性能，而能夠提高記憶體元件的性能。

在本說明書中，基板（晶圓）的翹曲量例如可藉由晶圓的外周部的高度與晶圓的中心部的高度的差來表述。作為晶圓的翹曲量的單位，例如使用微米（μm）。晶圓的翹曲量可基於晶圓中心的高度的測定結果而由距三點基準平面的帶符號的距離表述。晶圓的翹曲量例如於在三點基準平面之上的情況下設定為正，於在其下的情況下設定為負。晶圓的翹曲量例如可藉由使用雷射位移計、共焦式位移計、靜電電容式、外差干涉儀、斐索干涉儀（Fizeau interferometer）等計測晶圓的各座標的高度而算出晶圓形狀（翹曲），藉此進行計測。

在本說明書中，「高耐壓的PMOS電晶體」、即「P型HV電晶體」例如表示如下電晶體：閘極氧化膜為20 nm以上，在閘極側面的源極/汲極區域中注入P型載體，在閘極下的通道區域中注入N型載體，對閘極施加電壓，使通道區域反轉，藉此獲得電流。「低耐壓的PMOS電晶體」、即「P型LV電晶體」表示如下電晶體：臨限值電壓低於高耐壓的PMOS電晶體，例如閘極氧化膜為10 nm以下，在閘極側面的源極/汲極區域中注入P型載體，在閘極下的通道區域中注入N型載體，對閘極施加電壓，使通道區域反轉，藉此獲得電流。「高耐壓的NMOS電晶體」、即「N型HV電晶體」例如表示如下電晶體：閘極氧化膜為20 nm以上，在閘極側面的源極/汲極區域中注入N型載體，在閘極下的通道區域中注入P型載體，對閘極施加電壓，使通道區域反轉，藉此獲得電流。「低耐壓的NMOS電晶體」、即「N型LV電晶體」表示如下電晶體：臨限值電壓低於高耐壓的NMOS電晶體，例如閘極氧化膜為10 nm以下，在閘極側面的源極/汲極區域中注入N型載體，在閘極下的通道區域中注入P型載體，對閘極施加電壓，使通道區域反轉，藉此獲得電流。

再者，所述各實施方式的一部分或全部亦可如以下附註般所記載，但不限於以下。

（附註1） 一種記憶體元件，包括：第一矽基板，形成有第一CMOS電路；第二矽基板，設置於所述第一矽基板的上方，形成有第二CMOS電路；及第一記憶胞陣列，設置於所述第二矽基板的上方，連接於所述第一CMOS電路及所述第二CMOS電路，包括沿著所述第一矽基板及所述第二矽基板的積層方向排列的多個記憶胞，由所述第一矽基板及所述第二矽基板所構成的群包括面方位為（100）且設置有PMOS電晶體的第三矽基板，所述PMOS電晶體的通道的延伸方向與所述第三矽基板的結晶方位＜100＞平行地設置。

（附註2） 如附註1所記載的記憶體元件，其中由所述第一矽基板及所述第二矽基板所構成的群包括面方位為（100）且設置有NMOS電晶體的第四矽基板，所述NMOS電晶體的通道的延伸方向與所述第四矽基板的結晶方位＜110＞平行地設置。

（附註3） 如附註2所記載的記憶體元件，其中所述第四矽基板對應於所述第一矽基板，所述第三矽基板對應於所述第二矽基板。

（附註4） 如附註2所記載的記憶體元件，其中所述PMOS電晶體為低耐壓的PMOS電晶體。

（附註5） 如附註4所記載的記憶體元件，其中所述NMOS電晶體為高耐壓的NMOS電晶體。

已對本發明的若干實施方式進行了說明，但該些實施方式是作為例子所提示，並不企圖限定發明的範圍。該些新穎的實施方式可以其他各種形態實施，可在不脫離發明的主旨的範圍內進行各種省略、置換、變更。該些實施方式或其變形包括於發明的範圍或主旨中，並且包括於申請專利範圍所記載的發明及其均等的範圍內。

1、1a、1b、1c:記憶體元件 2:記憶體控制器 10、10-1～10-4:記憶胞陣列 11:輸入輸出電路 12:邏輯控制器 13:暫存器電路 14:定序器 15:驅動電路 16、16A～16D:列解碼器模組 17、17A、17B:感測放大器模組 20～29、52～54、62～65、71～76、GC1～GC4:導電體層 30～35、50、50a、50b、51、55、56、60、61、66、70:絕緣體層 40:芯構件 41:半導體層 42:積層膜 43:隧道絕緣膜 44、INS:絕緣膜 45:區塊絕緣膜 100:第一CMOS層（第一CMOS電路） 100a、100b:第一CMOS層 110:第一部分 120:第二部分 161A、161B、171:第一器件組 162A、162B、172:第二器件組 200:第二CMOS層（第二CMOS電路） 200a:第二CMOS層 300:記憶體層（記憶胞陣列） 300a:第一記憶體層 300b:第二記憶體層 400、D0～D5、M0、M1:配線層 AA1、AA2:活性區域 ADD:位址資訊 ADL、BDL、CDL、SDL、XDL:鎖存電路 B1～B5:接合層 BD:區塊解碼器 BL、BL0～BLm:位元線 BLC、BLS、BLX、HLL、STB、STI、STL、XXL:控制訊號 BLHU:位元線連接部 BLK、BLK0～BLKn:區塊 BP:接合墊 BW1、BW1a:第一接合基板 BW2、BW2a、BW2b:第二接合基板 bTG、TG:傳送閘極線 C0～C8、C0a、C0b、C0x、C0y、C3a、C3b、C5x、C5y、CC、CS1、CS1a、CS1b、CS1x、CS1y、CS2、CS2x、CS2y、CV、V0、V1:接點 CAP:電容器件 CG0～CG7、SGDD、SGDD0～SGDD4、SGSD、USGD、USGS:訊號線 CLK:時鐘訊號 CM1～CM4:CMOS電路部 CMD:指令 CP:電容器 CP1a、CP1b、CP2a、CP2b:導電體部 CU:胞單元 DAT:資料 GW1、GW2:閘極寬度 HR1、HR2:引出區域 IOR1、IOR2:輸入輸出區域 IV0、IV1:變流器 LBUS:匯流排 LX1～LX5、LY1～LY5:寬度 MP:記憶體柱 MR:記憶體區域 MT0～MT7:記憶胞電晶體 ND1、ND2、SEN、SINV、SLAT、SRC:節點 NS:NAND串 P1:第一間距 P2:第二間距 PD:墊 PERI、PERIa、PERIb:周邊電路區域 RD、RD0～RDn:列解碼器 REG1、REG2:電阻器件 SA:感測放大器部 SADL、SADL1～SADL4:感測資料鎖存部 SAU、SAU0～SAUm:感測放大器單元 SGD、SGD0～SGD4、SGS:選擇閘極線 SHE、SLT:狹縫 SL:源極線 SR:感測放大器區域 ST1、ST2:選擇電晶體 STS:狀態資訊 SU0～SU4:串單元 T0～T11、TR0～TR19:電晶體 TB:預留區域 VDD:電源電壓 W1:第一基板（第一矽基板） W2:第二基板（第二矽基板） W3:第三基板 W4:第四基板 WAF1:第一矽晶圓 WAF2:第二矽晶圓 WL、WL0～WL7:字元線 XR1、XR2:傳送區域

圖1是表示包括第一實施方式的記憶體元件的記憶體系統的結構的一例的方塊圖。 圖2是表示第一實施方式的記憶體元件所包括的記憶胞陣列的電路結構的一例的電路圖。 圖3是表示第一實施方式的記憶體元件所包括的列解碼器模組的電路結構的一例的電路圖。 圖4是表示第一實施方式的記憶體元件所包括的感測放大器模組的電路結構的一例的電路圖。 圖5是表示第一實施方式的記憶體元件的外觀的一例的立體圖。 圖6是表示第一實施方式的記憶體元件所包括的接合面的平面布局的一例的示意圖。 圖7是表示第一實施方式的記憶體元件所包括的記憶體層的平面布局的一例的平面圖。 圖8是表示第一實施方式的記憶體元件所包括的記憶體層的記憶體區域中的平面布局的一例的平面圖。 圖9是表示第一實施方式的記憶體元件所包括的記憶體層的記憶體區域中的截面結構的一例的沿著圖8的IX-IX線的截面圖。 圖10是表示第一實施方式的記憶體元件所包括的記憶體層所包括的記憶體柱的截面結構的一例的沿著圖9的X-X線的截面圖。 圖11是表示第一實施方式的記憶體元件所包括的記憶體層的引出區域中的平面布局的一例的平面圖。 圖12是表示第一實施方式的記憶體元件所包括的記憶體層的引出區域中的截面結構的一例的截面圖。 圖13是表示第一實施方式的記憶體元件的截面結構的一例的截面圖。 圖14是表示第一實施方式的記憶體元件的製造方法的一例的流程圖。 圖15是表示第一實施方式的記憶體元件的製造途中的截面結構的一例的截面圖。 圖16是表示第一實施方式的記憶體元件的製造途中的截面結構的一例的截面圖。 圖17是表示第一實施方式的記憶體元件的製造途中的截面結構的一例的截面圖。 圖18是表示第一實施方式的記憶體元件的製造途中的截面結構的一例的截面圖。 圖19是表示第一實施方式的記憶體元件的製造途中的截面結構的一例的截面圖。 圖20是表示第二實施方式的記憶體元件的截面結構的一例的截面圖。 圖21是表示第二實施方式的記憶體元件的製造方法的一例的流程圖。 圖22是表示第二實施方式的記憶體元件的製造途中的截面結構的一例的截面圖。 圖23是表示第二實施方式的記憶體元件的製造途中的截面結構的一例的截面圖。 圖24是表示第二實施方式的記憶體元件的製造途中的截面結構的一例的截面圖。 圖25是表示第二實施方式的記憶體元件的製造途中的截面結構的一例的截面圖。 圖26是表示第二實施方式的記憶體元件的製造途中的截面結構的一例的截面圖。 圖27是表示第三實施方式的記憶體元件的截面結構的一例的截面圖。 圖28是表示第三實施方式的記憶體元件的製造方法的一例的流程圖。 圖29是表示第三實施方式的記憶體元件的製造途中的截面結構的一例的截面圖。 圖30是表示第三實施方式的記憶體元件的製造途中的截面結構的一例的截面圖。 圖31是表示第三實施方式的記憶體元件的製造途中的截面結構的一例的截面圖。 圖32是表示第四實施方式的第一結構例的記憶體元件的電路配置的一例的示意圖。 圖33是表示第四實施方式的第二結構例的記憶體元件的電路配置的一例的示意圖。 圖34是表示第四實施方式的第三結構例的記憶體元件的電路配置的一例的示意圖。 圖35是表示第四實施方式的第四結構例的記憶體元件的電路配置的一例的示意圖。 圖36是表示第四實施方式的第五結構例的記憶體元件的電路配置的一例的示意圖。 圖37是表示第四實施方式的第六結構例的記憶體元件的電路配置的一例的示意圖。 圖38是表示第四實施方式的第七結構例的記憶體元件的電路配置的一例的示意圖。 圖39是表示第四實施方式的第八結構例的記憶體元件的電路配置的一例的示意圖。 圖40的（A）～（C）是表示藉由應用第四實施方式所引起的記憶體元件的布局的變化的一例的概略圖。 圖41的（A）及（B）是表示藉由應用第四實施方式的第七結構例所引起的感測放大器模組的布局的變化的一例的概略圖。 圖42是表示將第四實施方式的第七結構例及第八結構例加以組合的情況下的記憶體元件的布局的一例的概略圖。 圖43是表示第五實施方式的記憶體元件所包括的第一CMOS層的平面布局的一例的平面圖。 圖44是表示第五實施方式的記憶體元件所包括的第二CMOS層的平面布局的一例的平面圖。 圖45是表示第五實施方式的記憶體元件的截面結構的一例的截面圖。 圖46是表示第六實施方式的記憶體元件的外觀的一例的立體圖。 圖47是表示第六實施方式的第一結構例的記憶體元件的電路配置的一例的示意圖。 圖48是表示第六實施方式的第二結構例的記憶體元件的電路配置的一例的示意圖。 圖49的（A）及（B）是表示藉由應用第六實施方式所得的記憶體元件的布局的一例的概略圖。 圖50是表示第一變形例的記憶體元件的外觀的一例的立體圖。 圖51是表示第二變形例的記憶體元件的外觀的一例的立體圖。 圖52是表示接合墊的接合部的詳細的截面結構的一例的截面圖。 圖53是表示第七實施方式的記憶體元件1所使用的第一矽晶圓的結構的平面圖。 圖54是表示第七實施方式的記憶體元件1所使用的第二矽晶圓的結構的平面圖。 圖55的（A）～（D）是表示第七實施方式的記憶體元件1的製造方法的一例的概略圖。

1:記憶體元件

20~26、52~54、62~65、GC1、GC2:導電體層

33~35、50、51、60、61、70:絕緣體層

100:第一CMOS層

200:第二CMOS層

300:記憶體層

400、D0~D5、M0、M1:配線層

B1~B3:接合層

BL:位元線

BP:接合墊

C0~C3、C5~C8、CC、CS1、CS2、CV、V0、V1:接點

HR1:引出區域

INS:絕緣膜

MP:記憶體柱

MR:記憶體區域

SGD、SGS:選擇閘極線

SL:源極線

SR:感測放大器區域

STI:控制訊號

T4、T8、TR0:電晶體

W1:第一基板

W2:第二基板

W3:第三基板

WL、WL0~WL6:字元線

XR1:傳送區域

Claims (16)

1. 一種記憶體元件，包括：第一層，具有第一半導體基板、以及設置於所述第一半導體基板的第一面的第一互補金屬氧化物半導體電路；第二層，接合於所述第一層且設置於所述第一層的上方，具有第二半導體基板、以及設置於所述第二半導體基板的與所述第一層側為相反側的第二面的第二互補金屬氧化物半導體電路；第三層，接合於所述第二層且設置於所述第二層的上方，具有第一記憶胞陣列，所述第一記憶胞陣列包括沿著所述第一層及所述第二層的積層方向排列的多個記憶胞；第一半導體基板貫穿層間連接點，貫穿所述第二半導體基板，將所述第一互補金屬氧化物半導體電路與所述第二互補金屬氧化物半導體電路電性連接；具有多個接合金屬的第一接合層，設置於所述第二層與所述第三層的接合面，且包括第一接合金屬；及第二半導體基板貫穿層間連接點，貫穿所述第二半導體基板，將所述第一互補金屬氧化物半導體電路與所述第一記憶胞陣列電性連接，所述第一互補金屬氧化物半導體電路與所述第一記憶胞陣列經由所述第一接合層及所述第二半導體基板貫穿層間連接點電性連接，所述第一層與所述第二層的接合面中未設置具有多個接合金 屬的接合層，所述具有多個接合金屬的接合層包括將所述第一互補金屬氧化物半導體電路與所述第二互補金屬氧化物半導體電路電性連接的接合金屬。
2. 如請求項1所述的記憶體元件，其中所述第一接合金屬包括：第一部分，設置為倒錐形狀；及所述第一部分上的第二部分，設置為錐形狀。
3. 如請求項1所述的記憶體元件，進而包括：多個列解碼器，分類為第一組與第二組，所述第一記憶胞陣列包括多個區塊，所述多個區塊分別連接於所述多個列解碼器，所述第一組的列解碼器包括於所述第一互補金屬氧化物半導體電路中，所述第二組的列解碼器包括於所述第二互補金屬氧化物半導體電路中。
4. 如請求項1所述的記憶體元件，進而包括多個列解碼器，所述第一記憶胞陣列包括多個區塊，所述多個區塊分別連接於所述多個列解碼器，所述多個列解碼器各自所包括的多個器件被分類為第一器件組與第二器件組，所述第一器件組包括於所述第一互補金屬氧化物半導體電路中，所述第二器件組包括於所述第二互補金屬氧化物半導體電路中。
5. 如請求項1所述的記憶體元件，進而包括：多個感測放大器，分類為第一組與第二組，所述第一記憶胞陣列包括多條位元線，所述多條位元線分別連接於所述多個感測放大器，所述第一組的感測放大器包括於所述第一互補金屬氧化物半導體電路中，所述第二組的感測放大器包括於所述第二互補金屬氧化物半導體 電路中。
6. 如請求項1所述的記憶體元件，進而包括多個感測放大器，所述第一記憶胞陣列包括多條位元線，所述多條位元線分別連接於所述多個感測放大器，所述多個感測放大器各自所包括的多個器件被分類為第三器件組與第四器件組，所述第三器件組包括於所述第一互補金屬氧化物半導體電路中，所述第四器件組包括於所述第二互補金屬氧化物半導體電路中。
7. 如請求項1所述的記憶體元件，進而包括多個列解碼器、及多個感測放大器，所述第一記憶胞陣列包括：多條字元線，分別連接於所述多個列解碼器；及多條位元線，分別連接於所述多個感測放大器，所述多個列解碼器包括於所述第一互補金屬氧化物半導體電路及所述第二互補金屬氧化物半導體電路的其中一者，所述多個感測放大器包括於所述第一互補金屬氧化物半導體電路及所述第二互補金屬氧化物半導體電路的另一者。
8. 如請求項1所述的記憶體元件，其中所述第一互補金屬氧化物半導體電路及所述第二互補金屬氧化物半導體電路的其中一者包括低耐壓電晶體，所述第一互補金屬氧化物半導體電路及所述第二互補金屬氧化物半導體電路的另一者包括相較於所述低耐壓電晶體為高耐壓的高耐壓電晶體。
9. 如請求項8所述的記憶體元件，進而包括多個列解碼器、及多個感測放大器，所述第一記憶胞陣列包括：多條字元線，分別連接於所述多個列解碼器；及多條位元線，分別連接於所述多 個感測放大器，所述多個列解碼器包括於所述第一互補金屬氧化物半導體電路及所述第二互補金屬氧化物半導體電路的其中一者，所述多個感測放大器包括於所述第一互補金屬氧化物半導體電路及所述第二互補金屬氧化物半導體電路的另一者，所述第一互補金屬氧化物半導體電路及所述第二互補金屬氧化物半導體電路的所述其中一者包括多個第一高耐壓電晶體，所述多個第一高耐壓電晶體連接於所述多個感測放大器與所述多條位元線之間。
10. 如請求項8所述的記憶體元件，其中所述第一互補金屬氧化物半導體電路所包括的所述低耐壓電晶體與所述第二互補金屬氧化物半導體電路所包括的所述高耐壓電晶體的閘極電極的積層結構不同。
11. 如請求項10所述的記憶體元件，其中所述低耐壓電晶體的閘極電極包含鎳鉑矽化物，所述高耐壓電晶體的閘極電極包含鎢矽化物、或鎢氮化物。
12. 如請求項1所述的記憶體元件，其中所述第一矽基板包括以第一間距形成的第一活性區域，所述第二矽基板包括以不同於所述第一間距的第二間距形成的第二活性區域，所述記憶體元件包括將至少一個第一活性區域與至少一個第二活性區域串聯而成的電阻器件。
13. 如請求項1所述的記憶體元件，其中所述第一互補金屬氧化物半導體電路包括具有第一閘極寬度的多個第一閘極電極，所述第二互補金屬氧化物半導體電路包括具有不同於所述 第一閘極寬度的第二閘極寬度的多個第二閘極電極，所述記憶體元件包括將至少一個第一閘極電極與至少一個第二閘極電極串聯而成的電阻器件。
14. 如請求項1所述的記憶體元件，進而包括：第一導電體及第二導電體，包括於形成有所述第一互補金屬氧化物半導體電路的層中，且平行配置；以及第三導電體及第四導電體，包括於形成有所述第二互補金屬氧化物半導體電路的層中，且平行配置，所述第一導電體與所述第三導電體經由第一貫穿層間連接點而連接，所述第二導電體與所述第四導電體經由第二貫穿層間連接點而連接，所述第一導電體及所述第三導電體作為電容器件的其中一電極發揮功能，所述第二導電體及所述第四導電體作為所述電容器件的另一電極發揮功能。
15. 如請求項1所述的記憶體元件，進而包括：第二記憶胞陣列，設置於所述第一記憶胞陣列的上方，所述第二互補金屬氧化物半導體電路用於控制所述第一記憶胞陣列，所述第一互補金屬氧化物半導體電路用於控制所述第二記憶胞陣列。
16. 如請求項1所述的記憶體元件，進而包括：第二記憶胞陣列，設置於所述第一記憶胞陣列的上方，所述第一互補金屬氧化物半導體電路用於控制所述第一記憶胞陣列，所述第二互補金屬氧化物半導體電路用於控制所述第二記憶胞陣列。