TW202601659A - 記憶體裝置、其製造方法及其操作方法 - Google Patents

Abstract

記憶體裝置包括沿著記憶體裝置的厚度方向彼此堆疊的複數個記憶體陣列。這些記憶體陣列中的每一個包括第一位元線及耦合到第一位元線的至少一記憶體單元。這些記憶體陣列中的至少兩個記憶體陣列的複數個第一位元線彼此電耦合。

Description

記憶體裝置、製造方法及操作方法

無

人工智慧(artificial intelligence, AI)的領域中的最新發展已經導致了各種產品和/或應用，包括但不限於語音辨識、影像處理、機器學習、自然語言處理等。這類產品和/或應用通常使用神經網路來處理大量資料以用於學習、訓練、認知運算等。配置為執行記憶體內運算(computing-in-memory, CIM)操作的記憶體裝置(本文也稱為CIM記憶體裝置)可用於神經網路應用以及其他應用。CIM記憶體裝置包括配置為儲存權重資料和/或在一或多個CIM操作中一起使用的輸入資料的記憶體陣列。

無

以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施方式或實例。下文描述元件、數值、操作、材料、排列等之特定實例以簡化本揭示內容。當然，這些元件、數值、操作、材料、排列等僅為實例且並非意圖為限制性的。其他元件、數值、操作、材料、排列等是可預期的。例如，在以下描述中，第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施方式，且亦可包括額外特徵可形成於第一特徵與第二特徵之間，使得第一特徵及第二特徵可不直接接觸的實施方式。此外，本揭示內容在各種實例中可重複參考數字及/或字母。此重複係為了簡單且清楚之目的，且本身並不指明所論述之各種實施方式及/或配置之間的關係。源極/汲極可以單獨或集體地指源極或汲極，這取決於上下文。

另外，空間相對術語，諸如「下面」、「下方」、「下部」、「上方」、「上部」及類似者本文中可出於易於描述來使用以描述如圖中示出的一或多個元素或特徵與另一元素或特徵的關係。空間相對術語意圖涵蓋裝置在使用或操作中除了描繪於圖中之定向外的不同定向。設備可以其他方式定向(旋轉90度或在其他定向)，且本文中使用之空間相對描述詞也同樣可以相應地解釋。

在一些實施方式中，記憶體裝置包括沿著記憶體裝置的厚度方向彼此堆疊的複數個記憶體陣列。堆疊的記憶體陣列的對應的複數個位元線藉由沿著厚度方向延伸的互連件彼此電耦合。在一或多個實施方式中的CIM操作中，對應於輸入資料的複數個輸入電壓被提供給堆疊的記憶體陣列的字元線。響應於輸入電壓，每個堆疊的記憶體陣列中的記憶體單元向位元線輸出相應的讀取電流，且在位元線上收集與讀取電流總和相對應的位元線電流。因為堆疊的記憶體陣列的對應的位元線藉由互連件彼此電耦合，所以在互連件上收集與堆疊的記憶體陣列的位元線電流總和相對應的路徑電流。在至少一個實施方式中，路徑電流被提供至感測電路。基於經感測的路徑電流，確定了涉及輸入資料和儲存在堆疊的記憶體陣列的記憶體單元中的權重資料的CIM操作的結果。在一些實施方式中，堆疊的記憶體陣列是複數個後端(back-end-of-line, BEOL)結構和/或藉由BEOL製程製造。在一些實施方式中，不同堆疊的記憶體陣列被配置為具有複數個不同的電阻面積乘積(resistance-area product, RA)。在一些實施方式中，不同的堆疊記憶體陣列被製造成具有不同的記憶體技術和/或具有不同的記憶體單元配置。在一些實施方式中，不同堆疊的記憶體陣列的記憶體單元被組合以編碼複數個電導位準。在至少一個實施方式中，所描述的記憶體裝置和/或CIM操作可以實現一或多種優點，包括但不限於增加記憶體密度而不降低面積效率、三維(three-dimensional, 3D)矩陣向量乘法(matrix-vector multiplication, MVM)、多級電導組合和/或最佳化、穩定性改進等。在一些實施方式中，本文所述的一或多種裝置、方法、操作、優點可在除CIM應用之外的應用中應用或實現。

第1A圖是根據一些實施方式的記憶體裝置100的示意圖。記憶體裝置是一種積體電路 (integrated circuit, IC)裝置。在至少一個實施方式中，記憶體裝置是單獨的IC裝置。在一些實施方式中，記憶體裝置被包括作為較大IC裝置的一部分，較大IC裝置包括除記憶體裝置之外用於其他功能的電路。

記憶體裝置100包括複數個記憶體陣列101、記憶體陣列102、……記憶體陣列10J(其中J是大於1的自然數)和記憶體控制器120。如本文所描述，在一些實施方式中，記憶體陣列101、記憶體陣列102、……記憶體陣列10J沿著記憶體裝置100的厚度方向彼此堆疊。在至少一個實施方式中，記憶體陣列101、記憶體陣列102、……記憶體陣列10J被類似地配置。本文給出了諸如記憶體陣列101代表性記憶體陣列的詳細描述。

記憶體陣列101包括佈置在對應記憶體陣列的多列和多行中的複數個記憶體單元MC。記憶體陣列101更包括沿著行的行方向(即第1A圖中的水平方向)延伸的複數個字元線(也稱為「位址線」)和沿著列的列方向(即第1A圖中的垂直方向)延伸的複數個位元線(也稱為「資料線」)。記憶體控制器120是藉由字元線和/或位元線電耦合到記憶體單元MC，並被配置為控制記憶體單元MC的操作，包括但不限於讀取操作、寫入操作、CIM操作等。

在第1A圖中的範例配置中，字元線包括寫入字元線WWL0、寫入字元線WWL1至寫入字元線WWLn和讀取字元線RWL0、讀取字元線RWL1至讀取字元線RWLn，且位元線包括位元線BL0、位元線BL1至位元線BLm，其中m和n為非負整數。寫入字元線WWL0至寫入字元線WWLn有時共同地被稱為「寫入字元線WWL」，讀取字元線RWL0至讀取字元線RWLn有時共同地被稱為「讀取字元線RWL」，包括寫入字元線和讀取字元線的字元線有時共同地被稱為「字元線WL」，且複數個位元線在本文中有時共同地被稱為「位元線BL」。在一些範例操作中，字元線被配置為傳輸要在讀取操作中讀取的記憶體單元MC的位址、傳輸要在寫入操作中寫入的記憶體單元MC的位址或用於在CIM操作中將輸入電壓傳輸到記憶體單元MC等。在一些範例操作中，位元線被配置為傳輸從由相應字元線指示的記憶體單元MC讀取的數據，用於傳輸要寫入由相應字元線指示的記憶體單元MC的數據或用於在CIM操作中傳輸位元線電流等。在記憶體裝置100中，每個記憶體單元MC耦合到位元線BL和包括寫入字元線WWL和讀取字元線RWL的一對字元線。這裡描述了每個記憶體單元MC的範例的記憶體單元配置130。在一些實施方式中，記憶體陣列101包括不同記憶體單元配置的記憶體單元MC，其中每個記憶體單元MC耦合至位元線BL和字元線WL(而不是一對字元線)。在一些實施方式中，記憶體陣列101包括進一步不同的記憶體單元配置的記憶體單元MC，且包括沿著行或沿著列耦合到記憶體單元MC的複數條源極線(未示出)。複數個源極線是資料線的進一步範例，且有時在本文中共同地被稱為「源極線SL」。各種記憶體單元配置和/或字元線的數量和/或位元線的數量和/或記憶體陣列中的源極線在各種實施方式的範圍內。

記憶體陣列101、記憶體陣列102、……記憶體陣列10J的對應的位元線彼此電耦合。例如，記憶體陣列102包括對應於位元線BL0、位元線BL1至位元線BLm的位元線112、位元線113至位元線114，且記憶體陣列10J包括對應於位元線BL0、位元線BL1至位元線BLm的位元線115、位元線116至位元線117。如由導體Path0示意性地指示，記憶體陣列101、記憶體陣列102、……記憶體陣列10J的相應的位元線BL0、位元線112至位元線115彼此電耦合，如由導體Path1示意性地指示，相應的位元線BL1、位元線113至位元線116彼此電耦合，且如由導體Pathm示意性地指示，相應的位元線BLm、位元線114至位元線117彼此電耦合。如本文所述，在一些實施方式中，導體Path0、導體Path1至導體Pathm中的至少一個或每一個包括沿著記憶體裝置100的厚度方向延伸的互連件，並將相應的位元線電耦合在一起。在至少一個實施方式中，導體Path0、導體Path1至導體Pathm中的至少一個或每一個包括一或多個金屬層中的一或多個圖案和/或一或多個通孔層中的一或多個通孔。如本文所述，導體Path0、導體Path1至導體Pathm將對應的位元線電耦合至記憶體控制器120。

記憶體控制器120有時被稱為控制電路。在第1A圖的範例配置中，記憶體控制器120包括字元線驅動器122、感測電路124和控制邏輯126。在一些實施方式中，記憶體控制器120進一步包括一或多個位元線驅動器、位元線選擇電路、緩衝器、預充電電路、用於為記憶體裝置100的各種元件提供時脈訊號的一或多個時脈產生器、全域位址解碼器電路、預解碼器電路、位址鎖存器、脈衝產生器、定時電路、用於與外部電路進行資料、位址、時脈和/或控制交換的一或多個輸入/輸出(input/output, I/O)電路、用於控制記憶體裝置100中的各種操作的一或多個子控制器等。

字元線驅動器122經由字元線WL耦合到記憶體陣列101，包括寫入字元線WWL0至寫入字元線WWLn和讀取字元線RWL0至讀取字元線RWLn。字元線驅動器122被配置為在存取操作中選擇要存取的記憶體單元MC的行位址進行解碼。字元線驅動器122有時被稱為字元線解碼器。字元線驅動器122被配置為向與解碼的行位址對應選定的字元線WL供應電壓，並向其他未選定的字元線WL供應不同的電壓。在至少一實施方式中，字元線驅動器122包括一或多個驅動電路或逆變器。

在一些實施方式中，記憶體控制器120包括經由導體Path0、導體Pathl至導體Pathm和位元線BL耦合到記憶體陣列101的位元線驅動器(未示出)。在一些實施方式中，位元線驅動器透過位元線選擇電路(未示出)選擇性地耦合到導體Path0、導體Path1至導體Pathm以及對應於位元線BL。位元線選擇電路的範例包括但不限於開關、電晶體、多路復用器或類似物。位元線驅動器被配置為在存取操作中選擇要存取的記憶體單元MC的列位址進行解碼。位元線驅動器有時稱為位元線解碼器。位元線驅動器被配置為向與解碼的列位址對應選定的位元線BL供應電壓，並向其他未選定的位元線BL供應不同的電壓。在至少一實施方式中，位元線驅動器包括一或多個驅動電路或逆變器。在一些實施方式中，記憶體控制器120更包括經由源極線(未示出)耦合到記憶體單元MC的源極線驅動器(未示出)。在一或多個實施方式中，字元線驅動器122、位元線驅動器、源極線驅動器中的一個或多個被稱為讀取/寫入驅動器或讀取/寫入解碼器的一部分電路。

感測電路124被配置為當藉由導體Path0、導體Pathl至導體Pathm中對應的導體耦合到所選的位元線BL時執行讀取操作或CIM操作。在一些實施方式中，感測電路124透過位元線選擇電路選擇性地耦合到所選的位元線BL和對應的導體。在一些實施方式中，感測電路124包括感測放大器。在至少一實施方式中，感測電路124更包括用於暫時儲存資料的緩衝器。緩衝器的範例包括但不限於暫存器、記憶體單元或配置用於資料儲存的其他電路元件。感測電路124和/或緩衝器的其他配置在各種實施方式的範圍內。在一或多個實施方式中的讀取操作中，感測放大器被配置為感測耦合到選定的記憶體單元MC和感測電路124的位元線上的讀取電流。感測電路124或記憶體控制器120的另一個電路被配置為基於感測到的讀取電流來輸出儲存在所選記憶體單元MC中以及從所選記憶體單元MC讀取的資料。在至少一個實施方式中的CIM操作中，感測放大器被配置為感測導體Path0、導體Path1至導體Pathm中的導體上的路徑電流。感測電路124或記憶體控制器120的另一個電路被配置為基於感測到的路徑電流來輸出CIM操作的結果。

在一些實施方式中，記憶體控制器120更包括可在CIM操作中操作的乘法累加(multiply-accumulate, MAC)電路(未示出)。例如，MAC電路包括一或多個累加器以及一或多個類比數位轉換器(analog-to-digital converter, ADC)。累加器的範例包括但不限於電阻器、電容器、積分器電路、運算放大器、其組合或類似物。ADC的範例包括但不限於邏輯、積體電路、比較器、計數器、暫存器、其組合或類似物。在一些實施方式中，MAC電路的積分器電路電耦合到感測電路124以在CIM操作中接收感測到的路徑電流，並配置為基於感測到的路徑電流產生具有與感測到的路徑電流的當前值對應的電壓值的輸出電壓。在至少一個實施方式中，在後續處理中使用輸出電壓的電壓值比使用感測到的路徑電流的電流值來確定CIM操作的結果更容易。所描述的具有累加器和ADC的MAC電路配置是一個範例。其他MAC電路配置在各種實施方式的範圍內。

控制邏輯126是記憶體控制器120中包括的一或多個子控制器和/或另外的電路的範例，並被配置為控制記憶體裝置100中的其他元件和各種操作。如本文所述，在第1A圖中的範例配置，控制邏輯126耦合到字元線驅動器122和感測電路124，並被配置為在存取操作中控制字元線驅動器122和/或感測電路124，包括讀取操作、寫入操作和/或CIM操作。控制邏輯126或記憶體控制器120的一或多個另外的子控制器和/或另外的電路被耦合到並被配置為控制位元線選擇電路、電流加總電路、位元線驅動器、緩衝器、計算電路、I/O電路或類似物中的一或多個以在記憶體裝置100的這種存取操作中協調這些電路、驅動器和/或緩衝器的操作。在一或多個實施方式中，控制邏輯126包括一或多個電晶體、開關、邏輯閘、多路復用器、正反器、鎖存器或類似物的一或多個的多個電路。記憶體陣列和/或記憶體控制器所描述的配置只是範例。其他記憶體陣列和/或記憶體控制器配置在各種實施方式的範圍內。

在第1A圖中的範例配置中，記憶體單元MC具有記憶體單元配置130，記憶體單元配置130為自旋軌道矩(spin-orbit torque, SOT)磁阻性隨機存取記憶體(magnetoresistive random-access memory, MRAM)配置。SOT MRAM是非揮發性記憶體 (non-volatile memory, NVM)的一個範例。NVM的其他類型或技術在各種實施方式的範圍內，包括但不限於自旋轉移矩(spin-transfer torque, STT)MRAM、電阻性RAM(resistive RAM, RRAM或ReRAM)、相變記憶體(phase-change memory, PCM)、鐵電RAM(ferroelectric RAM, FeRAM)、電化學RAM(electrochemical RAM, ECRAM)或類似物。在記憶體單元配置130中，記憶體單元MC包括磁隧道結(magnetic tunnel junction, MTJ)結構、與MTJ結構接觸的SOT層、在位元線BL與寫入字元線WWL之間與SOT層串聯耦合的第一選擇器S1以及在MTJ結構和讀取字元線RWL之間耦合的第二選擇器S2。

MTJ結構包括自由磁性層(有時稱為「自由層」)、參考磁性層(有時稱為「固定層」或「參考層」)以及在自由層和參考層之間的隧道阻障層。MTJ結構被配置以儲存資料。SOT層被配置為能夠將資料寫入或儲存到MTJ結構中。每個第一選擇器S1和第二選擇器S2被配置為控制電流流過或不流過的雙向電路元件。在一些實施方式中，選擇器被配置為響應於在選擇器兩端施加的偏置(或偏壓)處於或大於閾值電壓而被接通以使電流通過其中。偏壓的符號(正或負)對應於電流流過選擇器的方向。響應於施加在選擇器兩端的偏壓小於閾值電壓，選擇器被配置為關上。MTJ結構、SOT層、第一選擇器S1和第二選擇器S2的範例配置的詳細描述被關於第5A圖提供。在一些實施方式中，第二選擇器S2被替換為二極體，例如，如關於第5B圖所描述的。在至少一實施方式中，第一選擇器S1和第二選擇器S2被替換為電晶體，例如，如關於第6A圖所描述的。

儲存在MTJ結構中的資料對應於相對於參考層的磁化強度的自由層的磁化強度。例如，當自由層的磁化強度與參考層的磁化強度反平行時，MTJ結構處於對應於的第一邏輯狀態的高電阻狀態(或反平行(anti-parallel, AP)狀態)，例如邏輯「1」和邏輯「0」其中之一。當自由層的磁化強度與參考層的磁化強度平行時，MTJ結構處於對應於第二邏輯狀態的低電阻狀態(或平行(parallel, P)狀態)，例如邏輯「1」和邏輯「0」中剩餘的那個。SOT層被配置為將MTJ結構設定為第一邏輯狀態和第二邏輯狀態其中之一。例如，當使電流沿第一方向流過SOT層時，對應於儲存在MTJ結構中的第一邏輯狀態，使自由層具有與參考層的磁化強度反平行的磁化強度。當使電流沿著與第一方向相對的第二方向流過SOT層時，對應於儲存在MTJ結構中的第二邏輯狀態，使自由層具有與參考層的磁化強度平行的磁化強度。以下將描述例如在記憶體控制器120的控制下的各種存取操作的範例。

在記憶體單元MC的範例讀取操作中，在第一選擇器S1兩端施加抑制偏壓以關閉第一選擇器S1和/或抑制通過記憶體陣列中的其他未選擇的記憶體單元的潛行電流。例如，位元線BL是接地的(例如，向位元線BL提供0V)，且向寫入字元線WWL供應抑制電壓。在一些實施方式中，向位元線BL供應除了0V之外的參考電壓。讀取電壓被供應給讀取字元線RWL，接通第二選擇器S2，並導致讀取電流Ir沿著讀取電流路徑131從讀取字元線RWL流過MTJ結構和SOT層到位元線BL。讀取電流Ir的當前數值對應於儲存在MTJ結構中的資料。例如，當MTJ結構處於對應於例如邏輯「0」的高電阻狀態時，讀取電流Ir具有較小的電流值。當MTJ結構處於對應於例如邏輯「1」的低電阻狀態時，讀取電流Ir具有較高的電流值。感測電路124例如透過導體Path0、導體Path1至導體Pathm中對應的導體電耦合至位元線BL，並被配置為基於讀取電流Ir的經感測的電流值來讀取記憶體單元MC中儲存的資料。上述描述的讀取操作有時被稱為隨機存取讀取操作，其中存取所選的記憶體單元。根據一些實施方式， CIM操作的一個範例是其中同時存取耦合到位元線的複數個記憶體單元的讀取操作。

在寫入「1」操作的範例中，即用於將邏輯「1」寫入記憶體單元MC的寫入操作中，在第二選擇器S2兩端施加抑制偏壓以關閉第二選擇器S2和/或抑制潛行電流通過記憶體陣列中其他未選擇的記憶體單元。例如，位元線BL是接地的(例如，向位元線BL供應0V)並向讀取字元線RWL供應抑制電壓。在一些實施方式中，向位元線BL供應除了0V之外的參考電壓。寫入電壓被供應給寫入字元線WWL，接通第一選擇器S1，並使寫入電流Iw1沿著寫入電流路徑132在第一方向從寫入字元線WWL透過SOT層流到位元線BL。對應於將邏輯「1」寫入記憶體單元MC，在第一方向流經SOT層的寫入電流Iw1使得MTJ結構中的自由層具有與參考層的磁化強度平行的磁化強度。

在寫入「0」操作的範例中，即用於將邏輯「0」寫入記憶體單元MC的寫入操作中，在第二選擇器S2兩端施加抑制偏壓以關閉第二選擇器S2和/或抑制潛行電流通過記憶體陣列中其他未選擇的記憶體單元。例如，寫入字元線WWL是接地的(例如，向寫入字元線WWL提供0V)，並向讀取字元線RWL供應抑制電壓。在一些實施方式中，除了0V之外的參考電壓被供應給寫入字元線WWL。向位元線BL供應寫入電壓，接通第一選擇器S1，並使寫入電流Iw0從位元線BL在與第一方向相反的第二方向沿著寫入電流路徑132流動，透過SOT層流到寫入字元線WWL。對應於被寫入記憶體單元MC的邏輯「0」，在第二方向流過SOT層的寫入電流Iw0使得MTJ結構中的自由層具有與參考層的磁化強度反平行的磁化強度。

在一些實施方式中，用於讀取操作和寫入操作的單獨的電流路徑，即讀取電流路徑131和寫入電流路徑132，可以在不影響記憶體單元MC的寫入特性或寫入操作的情況下調整讀取電阻。具體來說，如本文所描述的並關於第5A圖進一步詳細描述，隧道阻障層佈置在MTJ結構中並使得讀取電流Ir流過隧道阻障層。當隧道阻障層的厚度增加時，MTJ結構對讀取電流Ir的電阻，即讀取電阻增加。相反地，當隧道阻障層的厚度減少時，讀取電阻減少。由於寫入電流路徑132與讀取電流路徑131不同，寫入電流Iw1或寫入電流Iw0不會流過MTJ結構，且在一或多個實施方式中，隧道阻障層的厚度不會影響記憶體單元MC的寫入特性或寫入操作。在至少一實施方式中，藉由例如在設計和/或製造階段配置MTJ結構中的隧道阻障層的厚度，可以獲得一或多個優點。在一個範例中，隧道阻障層的厚度增加減少了讀取電流Ir(在相同的讀取電壓下)，降低了功耗，並在一或多個實施方式中，可以實現低功率CIM操作。在另一個例子中，記憶體陣列101、記憶體陣列102……記憶體陣列10J中的記憶體單元由具有不同厚度的隧道阻障層形成，在一或多個實施方式中，導致對於多層單元配置和/或不同CIM功能的相應不同的電阻面積乘積(resistance-area product, RA)。

第1B圖至第1D圖是根據一些實施方式在各種操作中的一部分記憶體裝置100的電路示意圖。第1B圖至第1D圖中記憶體裝置100的部分是記憶體陣列101的一部分。在第1B圖至第1D圖中，記憶體陣列101的每個記憶體單元(如記憶體單元MC00、記憶體單元MC01、記憶體單元MC02、記憶體單元MC03、記憶體單元MC10、記憶體單元MC20等)由記憶體單元耦合到的位元線(如位元線BL0、位元線BL1、位元線BL2、位元線BL3等)和一對字元線(如讀取字元線RWL0、寫入字元線WWL0；讀取字元線RWL1、寫入字元線WWL1；讀取字元線RWL2、寫入字元線WWL2；讀取字元線RWL3、寫入字元線WWL3等)指示。例如，將與位元線BL0和一對字元線(讀取字元線RWL0、寫入字元線WWL0)耦合的記憶體單元指示為記憶體單元MC00，將與位元線BL0和一對字元線(讀取字元線RWL1、寫入字元線WWL1)耦合的記憶體單元指示為記憶體單元MC01等等。關於第1B圖描述的是讀取操作的一個範例，關於第1C圖描述的是寫入「1」操作的一個範例，且關於第1D圖描述的是CIM操作的一個範例。

根據一些實施方式，在第1B圖中，在讀取操作的範例中選擇記憶體單元MC00進行存取，即讀取。關於第1A圖所描述的，在所選的記憶體單元MC00的讀取操作中，位元線BL0是接地的，讀取電壓V _R供應給讀取字元線RWL0，並將抑制電壓供應給寫入字元線WWL0。抑制電壓也被供應給未耦合到所選的記憶體單元MC00的其他未選擇的字元線和位元線，以防止其他未選擇的記憶體單元被意外存取和/或以透過其他未選擇的記憶體單元抑制潛行電流。在第1B圖的範例配置中，抑制電壓為V _R/2。在一些實施方式中，向不同的未選擇的字元線和/或位元線供應不同的抑制電壓，例如αV _R和(1-α)V _R(其中0＜α＜1)。抑制電壓的其他值在各種實施方式的範圍內。關於第1A圖所描述的，藉由存取的記憶體單元MC00輸出對應於儲存資料的讀取電流Ir，使得位元線BL0上流過電流I _READ。在一些實施方式中，電流I _READ包括讀取電流Ir和一或多個漏電流的總和。在至少一個實施方式中，漏電流是可以忽略的。導體Path0(未示出)將位元線BL0耦合到感測電路124(未示出)，感測電路124感測電流I _READ以確定儲存在記憶體單元MC00中的資料。在記憶體裝置100的其他記憶體陣列中，讀取操作被類似地執行。在一些實施方式中，在記憶體陣列101的複數個不同的記憶體陣列中同時地或平行地執行不同的讀取操作。

根據一些實施方式，在第1C圖中，在寫入「1」操作的範例中，選擇對記憶體單元MC00進行存取，即寫入。關於第1A圖所描述的，在選擇的記憶體單元MC00的寫入「1」操作中，位元線BL0是接地的，寫入電壓V _W被供應給寫入字元線WWL0，並將抑制電壓V _{INH_RWL}供應給讀取字元線RWL0。也向其他未選擇的字元線和位元線供應各種抑制電壓，這些字元線和位元線未耦合到選擇的記憶體單元MC00，以防止其他未選擇的記憶體單元被意外存取和/或以透過其他未選擇的記憶體單元抑制潛行電流。在第1C圖的範例配置中，抑制電壓V _{INH_RWL}被供應給讀取字元線，抑制電壓V _{INH_BL}被供應給未選擇的位元線，並將抑制電壓V _{INH_WWL}供應給未選擇的寫入字元線。在至少一個實施方式中，抑制電壓V _{INH_BL}、抑制電壓V _{INH_RWL}和抑制電壓V _{INH_WWL}都等於V _W/2。在一些實施方式中，抑制電壓V _{INH_BL}、抑制電壓V _{INH_RWL}和抑制電壓V _{INH_WWL}中的至少一個是βV _W，且抑制電壓V _{INH_BL}、抑制電壓V _{INH_RWL}和抑制電壓V _{INH_WWL}中的至少另一個是(1-β)V _W(其中0＜β＜1)。在至少一個實施方式中，寫入電壓V _W等於讀取電壓V _R。抑制電壓和/或寫入電壓V _W的其他值在各種實施方式的範圍內。關於第1A圖所描述的，使寫入電流Iw1流過SOT層，並將邏輯「1」寫入記憶體單元MC00的MTJ結構中。導體Path0(未示出)將位元線BL0耦合到接地，例如在感測電路124(未示出)中或在記憶體控制器120的寫入電路或位元線驅動器中。根據一些實施方式，關於第1A圖所描述的，寫入「0」操作的範例相似地使用寫入電流的相反方向來執行。在記憶體裝置100的其他記憶體陣列中，寫入操作被類似地執行。在一些實施方式中，在記憶體陣列101的複數個不同的記憶體陣列中同時地或平行地執行不同的寫入操作。

在第1D圖中，藉由存取記憶體陣列101的一或多個記憶體單元執行CIM操作。例如，藉由向讀取字元線RWL0至讀取字元線RWL3供應讀取電壓V _R，並向位元線BL0至位元線BL3和寫入字元線WWL0至寫入字元線WWL3接地或供應0V，在CIM操作中存取第1D圖中部份記憶體陣列101中的所有記憶體單元。在一些實施方式中，除了0V之外的參考電壓被供應給位元線BL0至位元線BL3和/或寫入字元線WWL0至寫入字元線WWL3。在一些實施方式中，可以從CIM操作排除一或多個記憶體單元。例如，當讀取字元線RWL3接地時，在CIM操作中不存取耦合到讀取字元線RWL3的記憶體單元。CIM操作與讀取操作類似，不同之處在於CIM操作中同時存取複數個記憶體單元。記憶體單元的第一選擇器S1被關閉，存取的記憶體單元的第二選擇器S2被接通，且每個存取的記憶體單元在對應的位元線上輸出類似於讀取電流的電流。例如，使記憶體單元MC00在對應的位元線BL0上輸出電流I _CIM00。電流I _CIM00具有取決於讀取電壓V _R的電壓值和記憶體單元MC00的電導的電流值。記憶體單元MC00 的電導對應於儲存在記憶體單元MC00中的資料。在一些實施方式中，記憶體單元MC00的電導也取決於供應給相應的讀取字元線RWL0的讀取電壓V _R的電壓值。在一些實施方式中，對於儲存在記憶體單元中的資料和在CIM操作中施加到記憶體單元的讀取電壓V _R的電壓值相應的各種組合，例如藉由計算或模擬來預先確定記憶體單元的電導的各種值。

與關於記憶體單元MC00所描述的類似的方式，使記憶體單元MC01、記憶體單元MC02、記憶體單元MC03在位元線BL0上輸出對應的電流I _CIM01、電流I _CIM02、電流I _CIM03。因此，在位元線BL0上收集的位元線電流I _CIM,BL0對應於由響應於讀取電壓V _R的記憶體單元MC00至記憶體單元MC03輸出的電流I _CIM00至電流I _CIM03的總和，讀取電壓V _R是供應給讀取字元線RWL0至讀取字元線RWL3的輸入電壓。在第1D圖中，位元線電流I _CIM,BL0表示為I _CIM,BL0＝Σ _nG _n,0(V _R)·V _R，其中G _n,0(V _R)代表與位元線BL0耦合的對應的記憶體單元的電導。如本文所述，在一或多個實施方式中，電導G _n,0(V _R)取決於記憶體單元中儲存的資料和讀取電壓V _R的電壓值。類似地，在相應的位元線BL1、位元線BL2、位元線BL3上收集位元線電流I _CIM,BL1、位元線電流I _CIM,BL2、位元線電流I _CIM,BL3。如本文例如關於第2A圖所描述的，在相同的CIM操作中，位元線電流I _CIM,BL0至位元線電流I _CIM,BL3被進一步加入從記憶體裝置100的一或多個其他記憶體陣列對應的位元線電流。

在一些實施方式中，在CIM操作中供應給讀取字元線RWL0至讀取字元線RWL3的讀取電壓V _R對應於輸入數據，並被稱為輸入電壓。在一些實施方式中，供應給讀取字元線RWL0至讀取字元線RWL3的輸入電壓具有相同的電壓值。在至少一個實施方式中，供應給讀取字元線RWL0至讀取字元線RWL3的輸入電壓具有不同的電壓值。在一些實施方式中，供應給讀取字元線RWL0至讀取字元線RWL3的輸入電壓是各自具有邏輯高準位(logic high level)或邏輯低準位(logic low level)的數位訊號。在一或多個實施方式中，供應給讀取字元線RWL0至讀取字元線RWL3的輸入電壓是類比電壓。在至少一個實施方式中，由響應於讀取字元線RWL0至讀取字元線RWL3上的輸入電壓的存取的記憶體單元輸出並在相應的位元線BL0至位元線BL3上收集的一組位元線電流I _CIM,BL0至位元線電流I _CIM,BL3­，這代表涉及對應於輸入電壓的輸入資料和儲存在記憶體陣列101的存取的記憶體單元中的權重資料的計算結果。

在一些實施方式中，輸入資料對應於輸入向量，記憶體陣列101中的權重資料對應於權重矩陣，且涉及輸入資料和權重資料的計算對應於矩陣向量乘法(matrix-vector multiplication, MVM)。在一些實施方式中，執行寫入「1」操作和寫入「0」操作以將權重資料寫入或編碼到記憶體陣列101中，例如在訓練階段，執行讀取操作以證實權重資料已正確寫入，執行CIM操作以實現涉及在記憶體陣列101中寫入和/或證實的輸入資料和權重資料的計算。

第2A圖是根據一些實施方式的記憶體裝置200A的示意圖。 在一些實施方式中，記憶體裝置200A對應於記憶體裝置100。

記憶體裝置200A包括沿著記憶體裝置200A的厚度方向彼此堆疊的複數個記憶體陣列。例如，記憶體裝置200A中的複數個記憶體陣列被指定為疊組-1至疊組-4，疊組-1至疊組-4沿著記憶體裝置200A的厚度方向，即Z方向彼此堆疊。疊組-1至疊組-4中的每一個包括至少一個位元線以及耦合至位元線的至少一個記憶體單元。例如，疊組-1到疊組-4中的每一個對應於記憶體陣列101、記憶體陣列102、……記憶體陣列10J中不同的記憶體陣列，並包括關於第1A圖所描述的例如位元線BL0、位元線BL1等等的位元線、例如寫入字元線WWL0、讀取字元線RWL0、寫入字元線WWL1、讀取字元線RWL1等等的字元線以及耦合到對應的位元線和字元線記憶體單元。

疊組-1至疊組-4中至少兩個記憶體陣列對應的位元線彼此電耦合。例如，如諸如關於第1A圖所描述的，疊組-1 到 疊組-4 對應的位元線BL0 藉由導體Path0彼此電耦合，疊組-1到疊組-4對應的位元線BL1藉由導體Path1彼此電耦合，疊組-1到疊組-4對應的位元線BL2藉由導體Path2彼此電耦合等等。在一些實施方式中，記憶體裝置200A中的所有記憶體陣列或疊組的對應的位元線是彼此電耦合。在至少一個實施方式中，少於記憶體裝置200A中所有記憶體陣列或疊組的對應的位元線是彼此電耦合，例如，如關於第2B圖所描述的。

記憶體裝置200A更包括記憶體控制器220。在一些實施方式中，記憶體控制器220對應於記憶體控制器120，並以與所描述的方式類似的方式耦合到疊組-1到疊組-4，並以與所描述的方式類似的方式被配置為控制疊組-1到疊組-4，其中記憶體控制器120耦合到記憶體陣列101、記憶體陣列102、……記憶體陣列10J並配置為控制記憶體陣列101、記憶體陣列102、……記憶體陣列10J。在第2A圖的範例配置中，記憶體控制器220沿著Z方向實體佈置在疊組-1至疊組-4下方，並與導體Path0、導體Path1、導體Path2等電耦合。記憶體控制器220的其他實體佈置在各種實施方式的範圍內。在一些實施方式中，記憶體控制器220沿著Z方向包括疊組-4上方的部分和/或與疊組-1至疊組-4中的一或多個在相同高度(例如，共高度)的部分和/或疊組-1至疊組-4中相鄰記憶體陣列之間的部分。記憶體裝置200A中所描述的堆疊的記憶體陣列或疊組的數量只是一個例子。記憶體裝置中堆疊的記憶體陣列的其他數量在各種實施方式的範圍內。

在根據一些實施方式的CIM操作範例中，供應輸入電壓以讀取每一個疊組-1至疊組-4中的字元線，而疊組-1至疊組-4中的位元線和寫入字元線是接地的。如關於第1D圖所描述的，輸入電壓使得每一個疊組-1至疊組-4中對應存取的記憶體單元在對應的位元線上輸出電流，並在疊組-1至疊組-4的位元線上收集位元線電流。例如，如第2A圖中的疊組-4所示，記憶體單元耦合到疊組-4輸出的位元線BL0，響應於對應的輸入電壓(未示出)、電流I _CIM00,Deck-4、電流I _CIM01,Deck-4、電流I _CIM02,Deck-4等。因此，對應於電流I _CIM00,Deck-4、電流I _CIM01,Deck-4、電流I _CIM02,Deck-4等的總和的位元線電流 I _{CIM,BL0,Deck-4}被收集在疊組-4的位元線BL0 上。類似地，位元線電流I _{CIM,BL0,Deck-1}、位元線電流I _{CIM,BL0,Deck-2}、位元線電流I _{CIM,BL0,Deck-3}被收集在疊組-1、疊組-2、疊組-3的相應的位元線BL0 上。在一些實施方式中，位元線電流I _{CIM,BL0,Deck-1}，位元線電流I _{CIM,BL0,Deck-2}、位元線電流I _{CIM,BL0,Deck-3}、位元線電流I _{CIM,BL0,Deck-4}對應於關於第1D圖描述的I _CIM,BL0。因為疊組-1到疊組-4的位元線BL0藉由導體Path0彼此電耦合，所以對應於 位元線電流I _{CIM,BL0,Deck-1}、位元線電流I _{CIM,BL0,Deck-2}、位元線電流I _{CIM,BL0,Deck-3}、位元線電流I _{CIM,BL0,Deck-4}的總和的路徑電流I _CIM,Path0(有時稱為CIM電流)被收集在導體Path0上。路徑電流I _CIM,Path0被供應給記憶體控制器220，記憶體控制器220被配置為感測路徑電流，並基於感測到的路徑電流輸出CIM操作的結果，該CIM操作涉及與所供應的輸入電壓相對應的輸入資料以及儲存在耦合到疊組-1至疊組-4的位元線BL0的存取的記憶體單元的權重資料。類似地，另外的路徑電流I _CIM,Path1、路徑電流I _CIM,Path2等相應地被收集在導體Path1、導體Path2等上，並被供應給記憶體控制器220並由記憶體控制器220處理。CIM操作涉及在兩個或更多的堆疊的記憶體陣列中產生的位元線電流，如例如關於第2A圖所描述的，有時被稱為3D CIM操作。CIM操作涉及在單一記憶體陣列中產生的位元線電流，如例如關於第1D圖所描述的，有時被稱為二維(2D)CIM操作。

在上面的範例中，所有疊組-1至疊組-4都涉及相同的CIM操作。其他配置在各種實施方式的範圍內。在一或多個實施方式中，少於全部的疊組-1至疊組-4涉及在同一CIM操作中。例如，疊組-1和疊組-2涉及第一CIM操作，且疊組-3和疊組-4涉及與第一CIM操作不同或獨立的第二CIM操作。在第一CIM操作中，根據一些實施方式，對應於第一輸入資料的輸入電壓被供應給疊組-1和疊組-2的讀取字元線，而疊組-3和疊組-4的讀取字元線是接地的。 因此，導致疊組-1和疊組-2中例如位元線電流I _{CIM,BL0,Deck-1}、位元線電流I _{CIM,BL0,Deck-2}的位元線電流流向相應的導體，例如導體Path0，而位元線電流不會在疊組-3和疊組-4中產生。路徑電流I _CIM,Path0、路徑電流I _CIM,Path1、路徑電流I _CIM,Path2等由記憶體控制器220感測，以決定第一輸入資料與疊組-1和疊組-2中的權重資料之間的第一CIM操作的結果。類似地，在第二CIM操作中，對應於第二輸入資料的輸入電壓被供應給疊組-3和疊組-4的讀取字元線，而疊組-1和疊組-2的讀取字元線是接地的。因此，導致疊組-3和疊組-4中例如位元線電流I _{CIM,BL0,Deck-3}、位元線電流I _{CIM,BL0,Deck-4}的位元線電流流向相應的導體，例如導體Path0，而位元線電流不會在疊組-1和疊組-2中產生。路徑電流I _CIM,Path0、路徑電流I _CIM,Path1、路徑電流I _CIM,Path2等由記憶體控制器220感測，以確定第二輸入資料與疊組-3和疊組-4中的權重資料之間的第二CIM操作的結果。

在一些實施方式中，涉及疊組-1、疊組-2的第一CIM操作和涉及疊組-3、疊組-4的第二CIM操作對應於由記憶體裝置200A執行的不同的第一功能和第二功能。由記憶體裝置200A執行的功能的範例包括但不限於人工智慧(artificial intelligence, AI)、神經網路的不同層、諸如顏色、尺寸、速度、重量等的真實世界物件的不同特徵的分類、語音辨識、影像辨識、影像處理、電信(例如，在交換器中)等。在一些實施方式中，記憶體裝置中的堆疊的記憶體陣列被配置為執行多於兩個不同功能或不同CIM操作。

在至少一個實施方式中，記憶體控制器220被配置為可控制地實現不同的配置，其中堆疊的記憶體陣列全部一起用於相同的功能或CIM操作，或被分成不同組的記憶體陣列以用於不同的功能或CIM操作。上面描述了第一個範例配置，即疊組-1至疊組-4全部一起用於單一功能。上面還描述了第二個範例，即疊組-1和疊組-2形成用於一個功能的一組記憶體陣列，而疊組-3和疊組-4形成用於另一個功能的另一組記憶體陣列。在第三範例配置中，疊組-1和疊組-3形成用於一個功能的一組記憶體陣列，並且疊組-2和疊組-4形成用於另一功能的另一組記憶體陣列。在第四範例配置中，疊組-1、疊組-2和疊組-3形成用於一個功能的一組記憶體陣列，而疊組-4形成用於另一個功能(例如，2D CIM操作)的另一組(的一個記憶體陣列)。其他配置在各種實施方式的範圍內。在一些實施方式中，記憶體控制器220被配置為例如響應於使用者輸入而在不同配置之間切換堆疊的記憶體陣列，這增強了記憶體裝置200A對於各種應用的功能性、靈活性和/或適應性。在一些實施方式中，藉由硬佈線實施將記憶體裝置的堆疊的記憶體陣列分割成用於不同功能的不同組記憶體陣列，如關於第2B圖所描述的，而不是使用記憶體控制器或除了使用記憶體控制器之外。

在一些實施方式中，電阻面積乘積(RA)是對於一或多個疊組-1至疊組-4需考慮的特徵。在至少一個實施方式中，記憶體陣列中的所有記憶體單元具有相同的配置，且記憶體陣列中的記憶體單元的RA代表記憶體陣列的RA。通常，RA是藉由將結構的電阻乘以結構的面積來計算的，且對應於電阻和電流流過的面積兩者的組合效應。對於具有記憶體單元配置130或包括MTJ結構的另一個記憶體單元配置的記憶體單元，記憶體單元的RA是由記憶體單元的低電阻Rp (例如，當自由層和參考層的磁化強度在P狀態下平行時，或當記憶體單元儲存邏輯「1」時)乘以記憶體單元中MTJ結構的面積來計算的，即RA=RpxMTJ面積。在給定的MTJ面積，RA對應於Rp。在一些實施方式中，如關於第1D圖所描述的，記憶體單元的RA對應於記憶體單元的電導。

在一些實施方式中，記憶體視窗是對於一或多個疊組-1至疊組-4需考慮的另一個特徵。在至少一個實施方式中，記憶體陣列中的所有記憶體單元具有相同的配置，且記憶體陣列中記憶體單元的記憶體視窗代表記憶體陣列的記憶體視窗。記憶體單元的高電阻Rap(例如，當自由層和參考層的磁化強度在AP狀態下是反平行時或當記憶體單元儲存邏輯「0」時)與記憶體單元的低電阻Rp之間的比率有時被稱為記憶體單元的記憶體視窗，即記憶體視窗被確定為Rap/Rp。有時，記憶體視窗被確定為(Rap-Rp)/Rp。為了簡單起見，在下文討論的範例中，記憶體視窗被決定為Rap/Rp。記憶體單元具有從P狀態的Rp(對應於RA)到AP狀態的Rap(對應於RAx記憶體視窗)的電阻範圍。例如，記憶體單元具有1 kΩ·μm ²的RA，記憶體視窗為4：1且電阻範圍對應於1 kΩ·μm ²至4 kΩ·μm ²。

在一些實施方式中，記憶體單元的RA取決於隧道阻障層的厚度，而記憶體單元的記憶體視窗取決於隧道阻障層的材料。在一或多個實施方式中，較高的記憶體視窗確保更可靠的資料儲存或保留。在一些實施方式中，記憶體視窗確定具有給定MTJ結構(例如，具有給定厚度的隧道阻障層)的給定記憶體陣列的可程式化電阻值(即Rp和Rap)。

在一些實施方式中，藉由將隧道阻障層配置為具有適當的厚度，記憶體陣列的RA可在一範圍(本文中稱為RA範圍)內調動。在至少一個實施方式中，隧道阻障層的厚度越大導致RA越高。在一或多個實施方式中，較高的RA降低功耗，且適合低功率CIM操作。在至少一個實施方式中，隧道阻障層的較小厚度導致較低的RA。一般而言，在一或多個實施方式中，較低的RA增加切換速度，即增強效能。例如，在根據一些實施方式的SOT MRAM記憶體單元中，較低的RA增加了讀取速度，即增強了讀取效能。在一些實施方式中，如本文所述，由於隧道阻障層的厚度的可調性，寬RA範圍在不同記憶體陣列中是可能的。在一或多個實施方式中，如本文所述，SOT MRAM記憶體單元或記憶體陣列包括MgO作為隧道阻障層，且非常大的RA範圍(例如，幾個數量級)可藉由調節MgO厚度來實現，同時記憶體視窗基本上保持不變。

在至少一個實施方式中，在設計和/或製造階段，藉由選擇用於隧道阻障層的適當材料，可以實現資料可靠性的預期記憶體窗口，而藉由簡單地選擇合適的隧道阻障層厚度，可實現在諸如功耗、性能等各種考慮因素中提供平衡的預期RA。

在第2A圖中的範例配置中，疊組-1至疊組-4對應具有不同的RA，即RA1至RA4。在至少一個實施方式中，疊組-1至疊組-4中的隧道阻障層具有對應於相同記憶體視窗的相同材料，但疊組-1至疊組-4相應地具有不同的厚度。例如，疊組-1中的隧道阻障層具有最薄的厚度，疊組-2中的隧道阻障層的厚度大於疊組-1中的隧道阻障層的厚度，疊組-3中的隧道阻障層的厚度大於疊組-2中的隧道阻障層的厚度，疊組-4中的隧道阻障層的厚度大於疊組-3中的隧道阻障層的厚度等等。因此，RA1＜RA2＜RA3＜RA4。在一些實施方式中，RA1至RA4彼此相差預定數的倍數。例如，對於預定數為2，RA4＝2×RA3、RA3＝2×RA2、RA2＝2×RA1。其他RA分佈在各種實施方式的範圍內。

在CIM操作中，因為RA1＜RA2＜RA3＜RA4，所以由疊組-1輸出的最大電流大於由疊組-2中存取的記憶體單元輸出的最大電流，而這又大於由疊組-3中存取的記憶體單元輸出的最大電流，而這又大於由疊組-4中存取的記憶體單元輸出的最大電流等。例如，位元線電流I _{CIM,BL0,Deck-4}高達1 µA，位元線電流I _{CIM,BL0,Deck-3}高達10 µA，位元線電流I _{CIM,BL0,Deck-2}高達100 µA，位元線電流I _{CIM,BL0,Deck-1}高達為1000 µA(或1 mA)。其他電流分佈在各種實施方式的範圍內。在一些實施方式中，所描述的位元線電流I _{CIM,BL0,Deck-1}至位元線電流I _{CIM,BL0,Deck-4}的級聯分佈可以簡化基於感測的路徑電流I _CIM,Path0的CIM操作的結果的確定。在一些實施方式中，疊組-1至疊組-4的RA1至RA4或對應於RA1至RA4的係數被預先確定並儲存在例如記憶體控制器220的儲存電路中。記憶體控制器220被配置為用於儲存RA1至RA4或儲存對應於RA1至RA4的係數，以基於感測的路徑電流確定CIM操作的結果。在一些實施方式中，具有最低RA的疊組，例如具有RA1的疊組-1被配置為儲存最高有效位元(most significant bit, MSB)權重資料。具有RA2＞RA1的疊組-2被配置為儲存比疊組-1中的MSB權重資料重要性更低的權重資料。具有RA3＞RA2的疊組-3被配置為儲存比疊組-2中的權重資料重要性更低的權重資料。具有最高RA4的疊組-4被配置為對最低有效位元(least significant bit, LSB)權重資料進行編碼。

如本文所述，SOT MRAM記憶體單元具有單獨的讀取電流路徑和寫入電流路徑。在一些實施方式中，此配置使得SOT MRAM記憶體單元的電導或RA能夠在設計和/或製造階段在寬RA範圍內可調，而不影響寫入特性，例如寫入電壓和/或寫入能量和/或沒有穩定性問題。在至少一個實施方式中，藉由將例如MgO層的隧道阻障層配置為具有適當的厚度。在一或多個實施方式中，此寬RA範圍用於疊組之間的RA分配。例如，疊組-1被配置為具有1 kΩ·μm ²的RA、4：1的記憶體視窗以及對應於1 kΩ·μm ²至4 kΩ·μm ²的電阻範圍。疊組-2被配置為具有10 kΩ·μm ²的RA、4：1的相同記憶體視窗以及對應於10 kΩ·μm ²至40 kΩ·μm ²的電阻範圍。疊組-3被配置為具有100 kΩ·μm ²的RA、4：1的相同記憶體視窗以及對應於100 kΩ·μm ²至400 kΩ·μm ²的電阻範圍。疊組-4被配置為具有1 MΩ·μm ²的RA、4：1的相同記憶體視窗以及對應於1 MΩ·μm ²至4 MΩ·μm ²的電阻範圍。因此，疊組-1到疊組4中的RA從疊組-1 (1 kΩ·μm²)到疊組-4 (1 MΩ·μm²)變化1000倍。在一些實施方式中，連續疊組(例如，疊組-1和疊組-2之間)的RA之間的巨大差異(例如，10倍)導致連續疊組輸出到公同路徑電流的位元線電流之間的對應巨大差異，這可以簡化基於路徑電流的CIM操作的結果的確定。所描述的特定RA和/或疊組的數量和/或連續疊組的RA之間的差異是範例。其他配置在各種實施方式的範圍內。例如，在一或多個實施方式中，記憶體單元的RA可經由MgO層的厚度在10～10000Ω·μm ²的RA範圍內調節。在一些實施方式中，高RA記憶體陣列能夠實現低電流和/或低功率CIM操作。所描述的在寬 RA 範圍內的 RA 可調性是SOT MRAM相對於其他記憶體技術的改進，例如RRAM或PCM，儘管在一或多個實施方式中，其他記憶體技術仍然可用在記憶體裝置的一或多疊組記憶體單元中。

所描述的其中全部疊組-1至疊組-4具有不同RA和/或不同隧道阻障層厚度的配置是一個範例。其他配置在各種實施方式的範圍內。在一些實施方式中，兩個或更多疊組-1至疊組-4具有相同的RA和/或相同的隧道阻障層厚度。在至少一個實施方式中，全部疊組-1至疊組-4具有相同的RA和/或隧道阻障層厚度。在一些實施方式中，兩個或更多疊組-1至疊組-4具有不同的RA和/或隧道阻障層厚度。

在一些實施方式中，不同疊組的記憶體單元被組合以實施具有多級電導的等效記憶體單元。具有多級電導的記憶體單元或多級記憶體單元具有高於低電導位準(或高電阻狀態)的多個電導位準。諸如具有記憶體單元配置130的記憶體單元的MRAM記憶體單元具有比低電導位準(或高電阻狀態)高的一個電導位準(或低電阻狀態)，並被認為是具有單級電導的記憶體單元或二進位記憶體單元。根據例如RRAM或PCM的其他記憶體技術的記憶體單元被配置為具有在高電導位準和低電導位準之間的至少一個中間電導位準(或中間狀態)。這種RRAM或PCM記憶體單元具有比低電導位準高的兩個或更多電導位準，且被認為是具有多級電導的記憶體單元。具有多級電導的記憶體單元有利地增加要儲存或處理的資料量。然而，在某些情況下，中間狀態可能不穩定，也存在與資料可靠性和/或計算準確性相關的潛在問題。

在一些實施方式中，不同疊組的具有單級電導的兩個記憶體單元被組合以實施具有多級電導的等效記憶體單元。例如，疊組-1和疊組-2的兩個堆疊的記憶體單元MC00(相應地指定為記憶體單元231、記憶體單元232)可組合以形成具有多級電導的等效記憶體單元230。例如，當記憶體單元231、記憶體單元232都儲存邏輯「0」時，等效記憶體單元230具有與具有低電導位準的記憶體單元231、記憶體單元232兩者相對應的低電導位準。例如，當記憶體單元231、記憶體單元232都儲存邏輯「1」時，等效記憶體單元230具有與具有高電導位準的記憶體單元231、記憶體單元232兩者相對應的高電導位準。當記憶體單元231、記憶體單元232其中之一具有低電導位準(例如，一個記憶體單元儲存邏輯「0」)且記憶體單元231、記憶體單元232中的另一個具有高電導位準(例如，另一個記憶體單元儲存邏輯「1」)時，等效記憶體單元230具有至少一個中間電導位準(或中間狀態)。在RA1=RA2以及其中在由記憶體單元231、記憶體單元232輸出的電流被合併到路徑電流I _CIM,Path0中的CIM操作中的一些實施方式中，當在記憶體單元231儲存邏輯「0」且記憶體單元232儲存邏輯「1」時及當在記憶體單元231儲存邏輯「1」且記憶體單元232儲存邏輯「0」時，記憶體單元231與記憶體單元232之間儲存在路徑電流I _CIM,Path0中(即，等效記憶體單元230的電導位準中)不存在可辨別的差異。在這種情況下，等效記憶體單元230被認為具有一個中間電導位準。在其中RA1與RA2不同的一些實施方式中，例如，RA1＜RA2，當記憶體單元231儲存邏輯「1」且記憶體單元232儲存邏輯「0」時的等效記憶體單元230的電導位準是不同於(例如，高於)當記憶體單元231儲存邏輯「0」且記憶體單元232儲存邏輯「1」時的等效記憶體單元230的電導位準。在這種情況下，等效記憶體單元230被認為具有兩個中間電導位準。可組合成具有多級電導和/或此類等效記憶體單元中的其他RA分佈的等效記憶體單元的其他數量的記憶體單元在各種實施方式的範圍內。

如本文所討論的，RRAM或PCM記憶體單元的中間狀態潛在的不穩定。相反地，根據一些實施方式的等效記憶體單元(例如，等效記憶體單元230)的中間狀態由複數個MRAM記憶體單元的穩定狀態(即邏輯「0」或邏輯「1」)配置，且等效記憶體單元(例如，等效記憶體單元230)的中間狀態也是穩定的。因此，在一或多個實施方式中可以實現具有多級電導的RRAM或PCM記憶體單元的優點，同時避免它們潛在的不穩定問題。

在至少一個實施方式中，可以將不同疊組的記憶體單元組合成具有多級電導的等效記憶體單元，而無需實施記憶體單元或疊組之間的額外佈線。例如，在CIM操作中，記憶體控制器220被配置為向記憶體單元231、記憶體單元232的讀取字元線供應相同的輸入電壓。此CIM操作對應於與儲存在等效記憶體單元230中的權重資料計算(例如，相乘)的由輸入電壓表示的輸入資料。

具有複數個疊組記憶體單元的記憶體裝置的進一步實施方式在各種實施方式的範圍內。在一些實施方式中，至少兩個或所有疊組與在至少一個記憶體單元配置、記憶體技術、材料和/或控制記憶體單元的電導(或電阻)的一或多個電導控制層的厚度等彼此不同。不同記憶體單元配置的非限制性範例在關於第5A圖至第5D圖、第6A圖至第6B圖描述。不同記憶體技術的非限制性範例包括但不限於SOT MRAM、STT MRAM、RRAM、PCM、FeRAM、ECRAM等。在一些實施方式中，控制記憶體單元的電導(或電阻)的電導控制層是被配置為在記憶體單元的讀取操作或CIM操作中使電流流過。此類層和相應範例材料的非限制性範例在關於第5A圖至第5D圖、第6A圖至第6B圖描述。

在一些實施方式中，藉由具有不同的記憶體技術或具有相同的記憶體技術但具有不同的記憶體單元配置、材料和/或電導控制層的厚度配置記憶體裝置的不同疊組，可以實施不同的CIM功能和/或涵蓋不同的電導範圍和/或最佳化不同的電導多級為本文所述的一或多個優點。例如，第一記憶體技術適合於第一CIM功能或針對第一CIM功能進行最佳化，且不同的第二記憶體技術適合於與第一CIM功能不同的第二CIM功能或針對與第一CIM功能不同的第二CIM功能進行最佳化。在至少一個實施方式中，堆疊的記憶體陣列中的一或多個第一記憶體陣列以第一記憶體技術形成以執行第一CIM功能，且堆疊的記憶體陣列中的一或多個另一個第二記憶體陣列以第二記憶體技術形成以執行第二CIM功能。

在一些實施方式中，藉由採用諸如選擇器的後端(BEOL)相容電路元件與記憶體技術，將記憶體裝置的複數個2D記憶體陣列或疊組沿厚度方向堆疊成3D結構。對於這種3D結構中的CIM操作，每個疊組的總電流(例如，位元線電流)對應於該疊組中2D CIM(或MVM)結果，並由垂直路徑、導體或互連收集，以在記憶體裝置的厚度方向進行電流求和。因此，獲得3D CIM(或MVM)結果。在至少一個實施方式中，由於BEOL相容記憶體技術，高密度且3D可堆疊的CIM系統是可實現的。

在一些實施方式中，不同疊組的記憶體單元可組合以編碼複數個電導位準，例如藉由使用具有高電導穩定性的記憶體技術(例如，STT MRAM、SOT MRAM等)。在至少一個實施方式中，記憶體單元在垂直方向(或厚度方向)的這種組合不會降低面積效率。在一或多個實施方式中，每個疊組被配置為具有不同的RA以最佳化複數個電導位準。

在一些實施方式中，記憶體裝置的所有疊組是BEOL結構的部分，記憶體裝置的所有疊組在前端(front-end-of-line, FEOL)電路上形成的基板上形成且不佔據FEOL電路上形成的基板的晶片區域。因此，額外的晶片區域被釋放用於FEOL電路，例如記憶體控制器220。這是對使用FEOL記憶體陣列的其他方法的改進。在至少一個實施方式中，實體上例如第2A圖中的疊組-1的最低的疊組被實施為FEOL電路，但由於堆疊疊組和/或形成為BEOL結構的部分的其他疊組的3D結構，仍可獲得所描述的一或多個優點。

第2B圖是根據一些實施方式的記憶體裝置200B的示意圖。在一些實施方式中，記憶體裝置200B對應於一或多個記憶體裝置100、記憶體裝置200A。具有與第2A圖中對應元件的第2B圖中的元件是由第2A圖中相同的參考標號指定。與記憶體裝置200A中一樣，記憶體裝置200B包括記憶體陣列疊組-1至疊組-4以及記憶體控制器。為了簡單起見，第2B圖中省略了記憶體裝置200B的記憶體控制器。

與記憶體裝置200A相比，其中藉由軟體或記憶體控制器220的控制實施將記憶體裝置200A的堆疊的記憶體陣列(即疊組-1至疊組-4)分開成用於不同功能或CIM操作的不同疊組記憶體陣列，記憶體裝置200B中的這種分開是藉由硬佈線實施。例如，包括疊組-1和疊組-2的第一記憶體陣列組251的相應的位元線藉由導體Path0_12、導體Path1_12、導體Path2_12等的第一導體組252彼此耦合，而包括疊組-3和疊組-4的第二記憶體陣列組253藉由導體Path0_34、導體Path1_34、導體Path2_34等的第二導體組254彼此耦合。在至少一個實施方式中，疊組-1和疊組-2的位元線不電耦合到疊組-3和疊組-4的對應的位元線和第二導體組254。同樣地，疊組-3和疊組-4的位元線不電耦合到疊組-1和疊組-2的對應的位元線和第一導體組252。在一些實施方式中，第一導體組252和第二導體組254在第一記憶體陣列組251和第二記憶體陣列組253的存取操作(例如寫入操作、讀取操作和/或CIM操作)中耦合到不同的感測電路和/或位元線驅動器。在至少一個實施方式中，第一記憶體陣列組251和第二記憶體陣列組253之間的導體組、感測電路和/或位元線驅動器的分離允許第一記憶體陣列組251的存取操作與第二記憶體陣列組253的存取操作獨立地執行。在至少一個實施方式中，第一導體組252和第二導體組254耦合到相同的感測電路和/或相同的位元線驅動器，例如透過位元線選擇電路。根據一些實施方式，本文關於記憶體裝置100、記憶體裝置200A所描述的一或多個優點可由記憶體裝置200B實現。

第3A圖至第3B圖是根據一些實施方式的在各種操作中的記憶體裝置300的一部分的電路示意圖。在一些實施方式中，記憶體裝置300對應於記憶體裝置100、記憶體裝置200A、記憶體裝置200B中的一或多個。具有與第2A圖中對應元件的第3A圖至第3B圖中的元件由第2A圖中相同的參考標號指定。在第3A圖至第3B圖中，對於每個記憶體單元，讀取字元線在對應的寫入字元線上方闡明，例如，如在疊組-1中記憶體單元311的讀取字元線RWL0和寫入字元線WWL0所指示的。為了簡單起見，沒有標記其他讀取字元線和寫入字元線。關於第3A圖描述的寫入「1」操作的一個範例，及關於第3B圖描述的CIM操作的一個範例。

在第3A圖中，根據一些實施方式，在疊組-1、疊組-2、疊組-3中對應的選定的記憶體單元311、記憶體單元312、記憶體單元313同時地執行寫入「1」操作。對於疊組-1至疊組-3中的每一個，對應選擇的記憶體單元的寫入「1」操作與關於第1C圖描述的類似。具體地，寫入電壓V _W被供應給耦合到選擇的記憶體單元311、記憶體單元312、記憶體單元313的選擇的寫入字元線，而抑制電壓V _{INH_WWL}被供應給疊組-1至疊組-3中未選擇的寫入字元線。抑制電壓V _{INH_RWL}被供應給疊組-1至疊組-3中所有讀取位元線。耦合到選擇的記憶體單元311、記憶體單元312、記憶體單元313的選擇的位元線BL0透過被供應零電壓(0V)的對應的導體Path0接地，而抑制電壓V _{INH_BL}透過對應的未選擇的導體Path1、導體Path 2被供應到疊組-1至疊組-3中未選擇的位元線。

根據一些實施方式，如關於第1A圖所描述的，寫入「0」操作的一個範例類似地以寫入電流的相反方向來執行。在至少一個實施方式中，寫入「1」操作和寫入「0」操作是同時執行的。例如，對透過位元線BL0耦合到導體Path0的選擇的記憶體單元執行寫入「1」操作，並且同時對透過位元線BL1耦合到導體Path1的選擇的記憶體單元執行寫入「0」操作。根據一些實施方式，所描述的寫入操作是記憶體裝置的複數個堆疊的記憶體陣列中的權重資料的平行訓練或編碼的範例。

在第3B圖中，根據一些實施方式，CIM操作以關於第1D圖描述的類似的方式執行。具體地，示意性地指示為讀取電壓V _R的輸入電壓被供應給疊組-1至疊組-3中的讀取字元線，而疊組-1至疊組-3中的寫入字元線是接地的。此外，疊組-1至疊組-3中的位元線透過對應的導體Path0、導體Path1、導體Path2等接地。施加到讀取字元線的輸入電壓的電壓值不一定相同，但可能彼此不同，這取決於在該CIM操作中用權重資料計算的輸入資料。響應於輸入電壓，疊組-1至疊組-3中的記憶體單元輸出對應的電流到對應的位元線，導致來自疊組-1的位元線電流I _{CIM,BL0,Deck-1}、位元線電流I _{CIM,BL1,Deck-1}、位元線電流I _{CIM,BL2,Deck-1}、來自疊組-2的位元線電流I _{CIM,BL0,Deck-2}、位元線電流I _{CIM,BL1,Deck-2}、位元線電流I _{CIM,BL2,Deck-2}和來自疊組-3的位元線電流I _{CIM,BL0,Deck-3}、位元線電流I _{CIM,BL1,Deck-3}、位元線電流I _{CIM,BL2,Deck-3}。位元線電流被收集在對應的導體Path0、導體Path1、導體Path2上，導致路徑電流I _CIM,Path0、路徑電流I _CIM,Path1、路徑電流I _CIM,Path2流向感測電路(未示出)。路徑電流被感測且基於感測到的路徑電流確定涉及輸入資料和儲存在疊組-1至疊組-3中的權重資料的CIM操作的結果。根據一些實施方式，本文所述的一或多個優點可由記憶體裝置300實現。

第4A圖、第4B圖、第4C圖是根據一些實施方式的對應的記憶體裝置400A、記憶體裝置400B、記憶體裝置400C的部分的剖面示意圖。在一些實施方式中，記憶體裝置400A至記憶體裝置400C中的一個或更多對應於記憶體裝置100、記憶體裝置200A、記憶體裝置200B、記憶體裝置300中的一個或更多。具有在第2A圖中對應元件的第4A圖至第4C圖中的元件是由第2A圖中相同的參考標號指定。

在每個第4A圖至第4C圖中，對應的記憶體裝置400A、記憶體裝置400B、記憶體裝置400C包括複數個記憶體陣列，即沿著記憶體裝置的厚度方向Z彼此堆疊的疊組-1、疊組-2至疊組-J。疊組-1、疊組-2至疊組-J是在記憶體裝置的FEOL電路420之上形成部分BEOL結構。在一些實施方式中，疊組-1、疊組-2至疊組-J對應於第1A圖中的記憶體陣列101、記憶體陣列102、……記憶體陣列10J和/或第2A圖中的疊組-1至疊組-4。在至少一個實施方式中，FEOL電路420包括對應於記憶體控制器120和/或記憶體控制器220的記憶體控制器。FEOL電路的範例的細節是關於第6B圖所述的。為了簡單起見，第4A圖至第4C圖中並未說明所有記憶體陣列或疊組。此外，每個說明的疊組(即疊組-1和疊組-2)是由對應的位元線BL0、讀取字元線RWL0、讀取字元線RWL1和寫入字元線WWL0、寫入字元線WWL1示意性地表示，而例如選擇器、MTJ結構、SOT層的其他特徵被省略。此類特徵的範例在關於第5A圖描述。本文描述了耦合每個記憶體裝置400A、記憶體裝置400B、記憶體裝置400C中堆疊的疊組的位元線BL0的結構。堆疊的疊組的其他位元線(未示出)以類似的方式耦合。

在第4A圖中，記憶體裝置400A的疊組-1、疊組-2至疊組-J的位元線BL0藉由與導體Path0相對應的導體410彼此電耦合。在第4A圖中的範例配置中，導體410包括沿厚度方向Z從疊組-J的位元線BL0，穿過疊組-J下方的疊組的位元線BL0，到達疊組-1的位元線BL0延伸的通孔結構。在一些實施方式中，導體410延伸到FEOL電路420以與FEOL電路420電接觸。在一些實施方式中，如關於第6B圖所述，導體410或疊組-1的位元線BL0是由包括一個或更多金屬圖案和一個或更多通孔的互連電耦合到FEOL電路420。在至少一個實施方式中，在FEOL電路420上方依序形成疊組-1、疊組-2、疊組-(J-1)(未示出)以及疊組-J的位元線BL0之後，導體410由蝕刻延伸穿過疊組-J的位元線BL0和疊組-1、疊組-2、疊組-(J-1)的通孔，並用導電材料填滿通孔。在一些實施方式中，導體410全部或部分地由一個或更多互連件形成，每個互連件包括一個或更多金屬圖案和一個或更多通孔。導體410的其他配置和/或製造過程在各種實施方式的範圍內。

在第4B圖中，與記憶體裝置400A相比，記憶體裝置400B包括不同的導體Path0的配置。具體地，記憶體裝置400B包括複數個導體421、導體422，而不是單一的導體410。導體421、導體422沿厚度方向Z彼此重疊。在一些實施方式中，導體421的垂直中心線與導體422的垂直中心線對齊或重合。在第4B圖的範例配置中，導體421包括沿厚度方向Z延伸的第一通孔結構，並電耦合例如疊組-1和疊組-2的第一組記憶體陣列的位元線BL0。導體422包括沿厚度方向Z延伸的第二通孔結構，並電耦合例如疊組-2和疊組-2上方的一或多個疊層的第二組記憶體陣列的位元線BL0。在這個範例中，疊組-2是由第一組記憶體陣列和第二組記憶體陣列共用的共同記憶體陣列。疊組-2的位元線BL0在第一通孔結構(即導體421)和第二通孔結構(即導體422)之間，並耦合第一通孔結構(即導體421)和第二通孔結構(即導體422)。在一些實施方式中，為每個疊層形成類似導體421的通孔結構，並在相應疊層的位元線BL0與緊鄰上方疊層的位元線BL0之間佈置並耦合相應疊層的位元線BL0與緊鄰上方疊層的位元線BL0。在至少一個實施方式中，包括複數個導體的導體Path0的配置增強了可製造性，尤其是在單一深通孔結構的形成是困難或複雜的情況下。在一些實施方式中，導體421、導體422中的至少一個是全部或部分地由一個或更多互連件形成，每個互連件包括一個或更多金屬圖案及一個或更多通孔。導體421、導體422的其他配置和/或製造過程在各種實施方式的範圍內。

在第4C圖中，與記憶體裝置400B相比，記憶體裝置400C包括形成導體Path0的複數個導體的不同佈置。具體地，記憶體裝置400C包括與記憶體裝置400B中的導體421、導體422相對應的複數個導體431、導體432。然而，與沿著厚度方向Z彼此重疊的導體421、導體422不同，導體431、導體432不沿著厚度方向Z彼此重疊。在此佈置中，例如導體431上方的至少一個導體上方的部分435被釋放以用於其他電連接。根據一些實施方式，本文所述的一或多個優點可藉由記憶體裝置400A、記憶體裝置400B、記憶體裝置400C中的一或多個實現。

第5A圖包括根據一些實施方式的記憶體單元500A的電路示意圖、透視圖和剖面圖。在一些實施方式中，記憶體單元500A對應於記憶體裝置100、記憶體裝置200A、記憶體裝置200B、記憶體裝置300、記憶體裝置400A至記憶體裝置400C中的一或多個的一或多個記憶體陣列中的記憶體單元。

如第5A圖中所示的電路示意圖，記憶體單元500A具有兩個選擇器(第一選擇器S1、第二選擇器S2)的記憶體單元配置130以及具有SOT層的MTJ結構。記憶體單元配置130有時被稱為2S-1SOT MRAM。

如第5A圖中所示的透視圖，記憶體單元500A、第一選擇器S1、第二選擇器S2和MTJ結構中的每一個包括多層結構，其細節可由關於記憶體單元500A的剖面圖說明。讀取字元線501在第二選擇器S2的頂層上方並與第二選擇器S2的頂層電接觸。讀取字元線501是如本文所述的金屬層中的金屬圖案，並沿著橫向於Z方向的Y方向伸長。第二選擇器S2在MTJ結構上方，第二選擇器S2的底層與MTJ結構的頂層電接觸。MTJ結構在SOT層504上方，SOT層504沿著橫向於Y方向和Z方向的X方向伸長。SOT層504的第一端在第一選擇器S1的頂層上方並與第一選擇器S1的頂層電接觸。第一選擇器S1的底層在寫入字元線502上方並與寫入字元線502電接觸。SOT層504的第二端在互連件505上方並與互連件505電接觸。在第5A圖中的範例配置中，互連件505包括通孔506、金屬圖案507和另一個通孔508。通孔508在位元線503上方並與位元線503電接觸，通孔508是在金屬層中的金屬圖案，並沿Z方向延伸。金屬圖案507在通孔508上方並與通孔508電接觸。在一些實施方式中，金屬圖案507與寫入字元線502在相同的金屬層中。通孔506在金屬圖案507上方並與金屬圖案507電接觸，且在SOT層504下方並與SOT層504電接觸。

如第5A圖中所示的剖面圖，第一選擇器S1包括作為頂層的第一電極511、作為底層的第二電極513以及在第一電極511和第二電極513之間的切換層512。第二選擇器S2包括作為頂層的第一電極514、作為底層的第二電極516以及在第一電極514和第二電極516之間的切換層515。第一電極511、第二電極513、第一電極514、第二電極516的範例材料包括但不限於W、TiN、TaN、C、SiC等。切換層512、切換層515的範例材料包括但不限於SiNGeCTe、NGeCTe、GeCTe、SiGeAsTe、AsGeSe、SiAsGeSe等。在一些實施方式中，切換層512、切換層515具有不同的材料和/或厚度，以根據預期功能獨立地調節第一選擇器S1和第二選擇器S2的切換特性(例如，閾值電壓)。

MTJ結構包括作為頂層的參考層517(或固定層)、作為底層的自由層519以及在參考層517和自由層519之間的隧道阻障層518。在一些實施方式中，MTJ結構更包括參考層517頂部上的扎釘層和耦合層。在根據一些實施方式的範例配置中，參考層517包括CoFeB，隧道阻障層518包括MgO且自由層519包括CoFeB。SOT層504的範例材料包括但不限於W、摻雜W、Pt、Ta、諸如BeSe ₂的2D材料等。其他材料在各種實施方式的範圍內。

如第5A圖說明的記憶體單元500A的各種層的實體佈置是一個例子。記憶體單元500A中的各種層的其他實體佈置在各種實施方式的範圍內。例如，在一或多個實施方式中，第一選擇器S1和第二選擇器S2在同一高度，使得第一選擇器S1的一個電極和第二選擇器S2的一個電極同時製造，切換層512、切換層515同時製造，且第一選擇器S1的其他電極和第二選擇器S2的其他電極同時製造。

如本文所述，當自由層519的磁化強度與參考層517的磁化強度反平行時，MTJ結構處於高電阻狀態，且當自由層519的磁化強度與參考層517的磁化強度平行時，MTJ結構處於低電阻狀態。參考層517的磁化強度是固定的，而自由層519的磁化強度是可依據流過SOT層504的寫入電流Iw的方向來切換的。寫入電流Iw不會流過MTJ結構。讀取操作或CIM操作中的讀取電流Ir流過MTJ結構。MTJ結構對讀取電流Ir的電阻對應於記憶體單元500A對讀取電流Ir的電阻，並取決於隧道阻障層518的材料或厚度Th。在一些實施方式中，如本文所述，藉由調整包括MgO的隧道阻障層518的厚度Th，可以有利地在10Ω·μm ²～10000Ω·μm ²的寬RA範圍內調整記憶體單元500A的RA。如關於第5A圖所描述的記憶體單元500A的所有層是BEOL相容。根據一些實施方式，本文所述的一或多個優點可以藉由包括一或多個記憶體單元500A的記憶體陣列的一或多個記憶體裝置實現。

第5B圖包括根據一些實施方式的記憶體單元500B的電路示意圖和剖面圖。在一些實施方式中，記憶體單元500B對應於記憶體裝置100、記憶體裝置200A、記憶體裝置200B、記憶體裝置300、記憶體裝置400A至記憶體裝置400C中的一或多個的一或多個記憶體陣列中的記憶體單元。具有第5A圖中對應元件的第5B圖中的元件是由第5A圖中相同的參考標號指定。

如第5B圖所示的電路示意圖，記憶體單元500B具有類似記憶體單元配置130的記憶體單元配置530，不同之處在於記憶體單元配置130中的第二選擇器S2被記憶體單元配置530中的二極體S3取代。具體來說，二極體S3具有耦合到讀取字元線RWL的陽極與耦合到MTJ結構的陰極。記憶體單元配置530有時被稱為具有整流二極體的2S-1SOT MRAM。

如第5B圖中所示的剖面圖，二極體S3包括作為頂層的第一電極531，在讀取字元線501下方並與讀取字元線501電接觸，以及作為底層的第二電極534，在MTJ結構上方並與MTJ結構電接觸。二極體S3更包括在第一電極531和第二電極534之間的P型層532和N型層533。P型層532對應於陽極，N型層533對應於陰極且P型層532在N型層533上方。根據一些實施方式的範例配置中，P型層532包括P摻雜CuO且，N型層533包括N摻雜IZO。第一電極531、第二電極534的範例材料包括但不限於W、TiN、TaN、C、SiC等。其他材料在各種實施方式的範圍內。如關於第5B圖所描述的記憶體單元500B的所有層是BEOL相容。根據一些實施方式，本文所述的一或多個優點可以藉由包括一或多個記憶體單元500B的記憶體陣列的一或多個記憶體裝置實現。

第5C圖包括根據一些實施方式的記憶體單元500C的電路示意圖和剖面圖。在一些實施方式中，記憶體單元500C對應於記憶體裝置100、記憶體裝置200A、記憶體裝置200B、記憶體裝置300、記憶體裝置400A至記憶體裝置400C中的一或多個的一或多個記憶體陣列中的記憶體單元。

記憶體單元500C包括串聯耦合在字元線541與位元線543之間的選擇器S4和STT-MTJ結構。記憶體單元配置有時被稱為1S-1STT MRAM。字元線541被配置為讀取字元線和寫入字元線兩者。在一些實施方式中，選擇器S4對應於第一選擇器S1或第二選擇器S2。

選擇器S4包括作為頂層、在字元線541下方的第一電極544且第一電極544與字元線541電接觸，作為底層、在STT-MTJ結構上方的第二電極546且第二電極546與STT-MTJ結構電接觸以及在第一電極544和第二電極546之間的切換層545。第一電極544與第二電極546包括但不限於W、TiN、TaN、C、SiC等。切換層545的範例材料包括但不限於SiNGeCTe、NGeCTe、GeCTe、SiGeAsTe、AsGeSe、SiAsGeSe等。其他材料在各種實施方式的範圍內。

STT-MTJ結構包括作為頂層的自由層547、作為底層的人工反鐵磁參考層結構549以及在自由層547和人工反鐵磁參考層結構549之間的隧道阻障層548。自由層547在選擇器S4的第二電極546下方並與選擇器S4的第二電極546電接觸。人工反鐵磁參考層結構549在位元線543上方並與位元線543電接觸。在一些實施方式中，人工反鐵磁參考層結構549包括一或多個磁層與一或多個間隔件。在根據一些實施方式的範例配置中，自由層547包括CoFeB，隧道阻障層548包括MgO且人工反鐵磁參考層結構549包括具有一或多個間隔件的CoFeB。其他材料在各種實施方式的範圍內。

在寫入操作的一個範例中，在字元線541和位元線543之間施加足夠高的寫入電壓，導致寫入電流流經STT-MTJ結構。依據寫入電流的方向，邏輯「1」或邏輯「0」被儲存到STT-MTJ結構中。在讀取操作或CIM操作中，在字元線541和位元線543之間施加低於寫入電壓的讀取電壓或輸入電壓，例如讀取電壓或輸入電壓被供應給字元線541且位元線543是接地的。因此，STT-MTJ結構的狀態不會改變，且流經STT-MTJ結構的電流從記憶體單元500C輸出到位元線543，以收集在耦合複數個記憶體陣列的位元線的相應導體上，如本文所述。

如第5C圖中說明的記憶體單元500C的各種層的實體佈置是一個範例。記憶體單元500C中的各種層的其他實體佈置在各種實施方式的範圍內。例如，在一或多個實施方式中，自由層547是STT-MTJ結構的底層且人工反鐵磁參考層結構549是STT-MTJ結構的頂層。在至少一個實施方式中，選擇器S4在STT-MTJ結構下方。如關於第5C圖所描述的記憶體單元500C的所有層是BEOL相容。根據一些實施方式，本文所述的一或多個優點可以藉由包括一或多個記憶體單元500C的記憶體陣列的一或多個記憶體裝置實現。

第5D圖包括根據一些實施方式的記憶體單元500D的電路示意圖和剖面圖。在一些實施方式中，記憶體單元500D對應於記憶體裝置100、記憶體裝置200A、記憶體裝置200B、記憶體裝置300、記憶體裝置400A至記憶體裝置400C中的一或多個的一或多個記憶體陣列中的記憶體單元。具有在第5C圖中對應元件的第5D圖中的元件是由第5C圖中的相同的參考標號指定。

記憶體單元500D包括串聯耦合在字元線541和位元線543之間的選擇器S4和RRAM結構。記憶體單元配置有時被稱為1S-1RRAM。

RRAM結構包括作為頂層的反應電極557、作為底層的惰性電極559以及在反應電極557和惰性電極559之間的介電層558。反應電極557在選擇器S4的第二電極546下方並與選擇器S4的第二電極546電接觸。惰性電極559在位元線543上方並與位元線543電接觸。反應電極557的範例材料包括但不限於Ti、Ta、Hf等。在一些實施方式中，反應電極557包括複數個層。例如，在一或多個實施方式中，反應電極557是雙層，例如Ti/TiN、Ta/TaN等。介電層558的範例材料包括但不限於HfOx、AlOx、TaOx、SiOx、AlNx等。在一些實施方式中，介電層558包括複數個層。例如，在一或多個實施方式中，介電層558是雙層的。惰性電極559的範例材料包括但不限於TiN、Ru、Pt、C等。其他材料在各種實施方式的範圍內。

在一些實施方式中，記憶體單元500D的包括寫入操作、讀取操作和CIM操作的存取操作執行類似於記憶體單元500C的存取操作。

如第5D圖中說明的記憶體單元500D的各種層的實體佈置是一個例子。記憶體單元500D中的各種層的其他實體佈置在各種實施方式的範圍內。例如，在一或多個實施方式中，選擇器S4在RRAM結構下方。如關於第5D圖所述的記憶體單元500D的所有層是BEOL相容。根據一些實施方式，本文所述的一或多個優點可以藉由包括一個或多個記憶體單元500D的記憶體陣列的一或多個記憶體裝置實現。

在一些實施方式中，記憶體單元(未示出)以PCM技術實施。在一或多個實施方式中，這樣的記憶體單元包括如本文所描述的一個選擇器以及PCM結構。這種記憶體單元配置有時被稱為1S-1PCM。在一些實施方式中，記憶體單元(未示出)用ECRAM技術實施。在一或多個實施方式中，這樣的記憶體單元包括如本文所描述的兩個選擇器以及ECRAM結構。這種記憶體單元配置有時被稱為 2S-1ECRAM。用PCM和/或ECRAM技術實施的所描述的記憶體單元的所有層是BEOL相容。根據一些實施方式，本文所述的一或多個優點可以藉由包括用PCM和/或ECRAM技術實施的一或多個記憶體單元的記憶體陣列的一或多個記憶體裝置實現。

在關於第5A圖至第5D圖所描述的一或多個記憶體單元中，選擇器和/或二極體被配置為用於啟動或停用記憶體單元中的存取操作的存取電路元件。如關於第6A圖至第6B圖所描述的，在一些實施方式中，所描述的選擇器和/或二極體中的一或多個可由例如BEOL電晶體的電晶體取代。

第6A圖是根據一些實施方式的記憶體單元600A的電路示意圖。在一些實施方式中，記憶體單元600A對應於記憶體裝置100、記憶體裝置200A、記憶體裝置200B、記憶體裝置300、記憶體裝置400A至記憶體裝置400C中的一或多個的一或多個記憶體陣列中的記憶體單元。具有第1A圖中對應元件的第6A圖中的元件是由第1A圖中相同的標號指定。

與具有記憶體單元配置130的記憶體單元相比，記憶體單元600A包括相應地取代第一選擇器S1、第二選擇器S2的電晶體T1、電晶體T2。在至少一個實施方式中，第一選擇器S1、第二選擇器S2其中之一被保留，而第一選擇器S1、第二選擇器S2中的另一個被對應的電晶體T1或電晶體T2取代。在第6A圖中的範例配置中，電晶體T1具有耦合到寫入字元線WWL的閘極、耦合到源極線SL的第一源極/汲極以及耦合到SOT層的一端的第二源極/汲極。SOT層的相對端耦合到位元線BL。電晶體T2具有耦合至讀取字元線RWL的閘極、耦合至源極線SL的第一源極/汲極以及耦合至MTJ結構的第二源極/汲極。如關於記憶體單元配置130所描述的，MTJ結構與SOT層電接觸。電晶體T1、電晶體T2為N型電晶體。在一些實施方式中，電晶體T1、電晶體T2中的至少一個是P型電晶體。參考第6A圖所描述的記憶體單元配置有時被稱為2T-1SOT MRAM。

在寫入操作的一個範例中，存取電壓被供應到寫入字元線WWL以導通電晶體T1，同時電晶體T2被關閉。在源極線SL和位元線BL之間施加寫入電壓，導致寫入電流流過SOT層。依據寫入電流的方向，邏輯「1」或邏輯「0」被儲存到MTJ結構中。在讀取操作或CIM操作中，存取電壓被供應給讀取字元線RWL以導通電晶體T2，同時電晶體T1被關閉。讀取電壓或輸入電壓被施加在源極線SL和位元線BL之間，例如讀取電壓或輸入電壓被供應給源極線SL且位元線BL是接地的。因此，如本文所述，流經MTJ結構的電流從記憶體單元600A輸出到位元線BL，以便被收集在耦合複數個記憶體陣列的位元線的對應導體上。根據一些實施方式，本文所述的一或多個優點可以藉由包括一或多個記憶體單元600A的記憶體陣列的一或多個記憶體裝置實現。

第6B圖是根據一些實施方式的記憶體裝置600B的剖面示意圖。在一些實施方式中，記憶體裝置600B對應於記憶體裝置100、記憶體裝置200A、記憶體裝置200B、記憶體裝置300、記憶體裝置400A至記憶體裝置400C中的一或多個。

記憶體裝置600B包括基板640、基板640上方的至少一個電晶體650以及電晶體650和基板640上方的BEOL結構660。如關於第1A圖、第4A圖至第4C圖所述，電晶體650是FEOL電路的電晶體的一個範例。電晶體650作為構成記憶體裝置600B中各種電路的電晶體的一個範例，包括但不限於字元線驅動器、位元線驅動器、感測電路、位元線選擇電路、電流求和電路、記憶體控制器、MAC電路、ADC等。

在一些實施方式中，基板640是半導體基板。將N型和P型摻雜劑添加到基板以相應地形成N井651、N井652和P阱(未示出)。在一些實施方式中，隔離結構在相鄰的P井和N井之間形成。為了簡單起見，第6B圖中省略了一些特徵，例如P井和隔離結構。

電晶體650包括閘極和源極/汲極。N井651、N井652配置電晶體650的源極/汲極。電晶體650的閘極包括閘極介電層653、閘極介電層654與閘極電極655的堆疊。在至少一個實施方式中，電晶體650包括單一閘極介電層，而不是複數個閘極介電層的堆疊。一或多個閘極介電層的範例材料包括HfO ₂、ZrO ₂等。閘極電極655的範例材料包括多晶矽、金屬等。閘極電極655的範例材料包括多晶矽、金屬等。所描述的電晶體650的配置是一個範例。各種電晶體配置在各種實施方式的範圍內，包括但不限於金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor, MOSFET)、互補式金屬氧化物半導體(complementary metal oxide semiconductor, CMOS)電晶體、P通道金屬氧化物半導體(P-channel metal-oxide semiconductor, PMOS)、N通道金屬氧化物半導體(N-channel metal-oxide semiconductor, NMOS)、雙極性接面型電晶體(bipolar junction transistor, BJT)、高壓電晶體、高頻電晶體、P通道和/或N通道場效電晶體(P-channel field effect transistor, PFET/N-channel field effect transistor, NFET)、鰭式場效電晶體(fin field effect transistor, FinFET)、具有凸起的源極/汲極的平面MOS電晶體、奈米片FET、奈米線FET等。

記憶體裝置600B更包括被配置為將電晶體650電耦合到記憶體裝置600B中的其他電路的接觸結構。接觸結構包括對應於在N井651、N井652上方且與N井651、N井652電接觸的源極/汲極(金屬到裝置(metal-to-device, MD))的接觸件656、接觸件657。接觸結構更包括多種通孔。例如，通孔到閘極通孔645在閘極電極655上方並與閘極電極655電接觸。通孔到裝置通孔658、通孔到裝置通孔659對應於在MD的接觸件656、MD的接觸件657上方並與MD的接觸件656、MD的接觸件657電接觸。如本文所述，通孔到閘極通孔645和/或通孔到裝置通孔658、通孔到裝置通孔659是被配置為耦合電晶體650到BEOL結構660的M0層中的各種圖案。

BEOL結構660包括沿著基板640的厚度方向(即，Z方向)交替佈置的複數個金屬層M0、金屬層Ml、……和複數個通孔層VIA0、通孔層VIA1、……。 BEOL結構660更包括其中嵌入金屬層和通孔層的各種層間介電(interlayer dielectric, ILD)層(未示出)。M0層，即金屬-零(M0)層，是緊鄰VD和VG通孔上方並與VD和VG通孔電接觸的最低金屬層，並在附圖中用符號「M0」示意性地說明。M1層是緊鄰M0層上方的金屬層。BEOL結構660更包括依序在M1層上方堆疊的其他金屬層。BEOL結構660更包括在連續的金屬層之間佈置並電耦合連續的金屬層的通孔層。通孔層VIAn在Mn層和Mn+1層之間佈置並電耦合Mn層和Mn+1層，其中n是從0開始的整數。例如，通孔-零(VIA0)層是最下面的通孔層，VIA0層在M0層和M1層之間佈置並電耦合M0層和M1層，VIA1層在M1層和M2層之間佈置並電耦合M1層和M2層等。BEOL結構660的金屬層和通孔層被配置為形成將記憶體裝置600B的各種元件或電路彼此電耦合以及與外部電路電耦合的互連件。M0層下方且包括電晶體650的結構藉由前端(FEOL)製程來製造，且有時被稱為FEOL結構。例如電晶體650是FEOL電晶體。相反的，BEOL結構660包括M0層且M0層上方是藉由後端(BEOL)製程製造。

在一些實施方式中，BEOL結構660包括一或多個堆疊的記憶體陣列或疊阻以及記憶體裝置600B的對應的記憶體單元。例如，關於第4A圖至第4C圖所描述的疊組-1、疊組-2至疊組-J中的一或多個和/或記憶體單元500A至記憶體單元500D、記憶體單元600A中的一或多個是BEOL結構660的部分。例如，第6B圖包括對應於記憶體單元600A的電晶體T1、電晶體T2中的一或多個的BEOL的電晶體680的剖面示意圖。在一或多個實施方式中，如關於第5A圖至第5B圖所描述，例如MTJ結構和SOT層的記憶體單元600A的其他特徵被配置。

電晶體680包括BEOL結構660中介電層692上方的閘極電極683、閘極電極683和介電層692上方的閘極介電層682以及半導體材料層，如在閘極介電層682上方的金屬氧化物層681。通道相對側上的部分金屬氧化物層681定義了源極/汲極684、源極/汲極685。接觸結構686、接觸結構687在介電層694中，並相應地在源極/汲極684、源極/汲極685上方並與源極/汲極684、源極/汲極685電接觸。通孔688、通孔689相應地在接觸結構686、接觸結構687上方並與接觸結構686、接觸結構687電接觸。通孔690在介電層692中、在閘極電極683下方且與閘極電極683電接觸。通孔688被配置為耦合源極/汲極684到SOT層或MTJ結構(取決於電晶體680是否對應於電晶體T1或電晶體T2)。通孔689被配置為將源極/汲極685耦合至源極線SL。通孔690被配置為將閘極電極683耦合至寫入字元線WWL或讀取字元線RWL(取決於電晶體680是否對應於電晶體T1或電晶體T2)。金屬氧化物層681的範例材料包括但不限於氧化銦鎢(indium tungsten oxide, IWO)、氧化銦鋅(indium zinc oxide, IZO)、氧化銦錫(indium tin oxide, ITO)、氧化銦鎵(indium gallium oxide, IGO)、氧化鋁鋅(aluminum zinc oxide, AZO)、氧化鎵鋅(gallium zinc oxide, GZO)、氧化鎵(GaO)、氧化銦(InO)、氧化鋅(ZnO)、或類似物或其組合。在至少一個實施方式中，用於金屬氧化物層681的所描述的材料中的每一種是摻雜的或未摻雜的。在一些實施方式中，金屬氧化物層681是單層，例如InGaZnO ₄(IGZO)層。在一些實施方式中，金屬氧化物層681具有多層結構，例如IGZO層和IGZO層上方的InO層。在範例配置中，在一些實施方式中，金屬氧化物層681包括IGZO，閘極介電層682包括SiO ₂且閘極電極683和接觸結構686、接觸結構687包括TiN。其他材料和/或BEOL電晶體配置在各種實施方式的範圍內。例如，在一或多個實施方式中，作為閘極電極683是金屬氧化物層681下方的底部閘極電極的替代，BEOL電晶體包括金屬氧化物層681上方的頂部閘極電極。在一些情況，BEOL電晶體更大和/或需要比BEOL選擇器和二極體更多的單元面積，例如關於第5A圖至第5B圖所描述的第一選擇器S1、第二選擇器S2和二極體S3。根據一些實施方式，本文所述的一或多個優點可由記憶體裝置600B實現。

第7A圖是根據一些實施方式的IC裝置700A的示意圖。

IC裝置700A包括一或多個硬體的處理器702、藉由一或多個匯流排706耦合到處理器702的一或多個記憶體裝置704。在一些實施方式中，IC裝置700A包括一或多個另外的電路，包括但不限於蜂巢式收發器、全球定位系統(global positioning system, GPS)接收器、用於Wi-Fi、USB、藍牙等中的一或多個的網路介面電路。處理器702的範例包括但不限於中央處理單元(central processing unit, CPU)、多核心CPU、神經處理單元(neural processing unit, NPU)、圖形處理單元(graphics processing unit, GPU)、數位訊號處理器(digital signal processor, DSP)、現場可程式化邏輯閘陣列(field-programmable gate array, FPGA)、特殊應用積體電路(application-specific integrated circuit, ASIC)、其他可程式化邏輯裝置、多媒體處理器、圖像訊號處理器(image signal processor, ISP)等。記憶體裝置704的範例包括本文所述的一或多個記憶體裝置。在至少一個實施方式中，每一個處理器702耦合到記憶體裝置704中的對應記憶體裝置。

如本文所述，在一些實施方式中，一或多個記憶體裝置704被配置為執行一或多個CIM操作和/或CIM功能。因此，在一或多個實施方式中可以減少對應的處理器702的運算工作量、減少記憶體存取時間和/或提高效能。在至少一個實施方式中，IC裝置700A是單晶片系統(system-on-a-chip, SOC)。在至少一個實施方式中，本文所述的一或多個優點是藉由IC裝置700A實現。

第7B圖是顯示根據一些實施方式的CIM流程700B中的各種操作的示意圖。

CIM流程700B包括第一階段710和第二階段720。第一階段710被執行以編程或寫入權重資料到記憶體裝置730的各種堆疊的記憶體陣列(或3D陣列)。在一些實施方式中，記憶體裝置730對應於記憶體裝置100、記憶體裝置200A、記憶體裝置200B、記憶體裝置300、記憶體裝置400A至記憶體裝置400C、記憶體裝置600B、記憶體裝置704中的一或多個，且記憶體裝置730的3D陣列對應於如本文所述的堆疊的記憶體陣列或堆疊的疊組的一或多個。第二階段720在記憶體裝置730中或由記憶體裝置730執行，使用在3D陣列中編程的權重資料來計算包括至少一個3D CIM操作的各種CIM操作。在一些實施方式中，第一階段710被省略。

在第7B圖中的範例配置中，第一階段710包括階段711至階段713。在階段711，取得用於諸如AI模型的模型的訓練權重資料。在一些實施方式中，AI模型已被非原位訓練，例如由記憶體裝置730外部的IC裝置的CPU或GPU外部訓練。在至少一個實施方式中，外部訓練權重資料載入到記憶體裝置730或包括記憶體裝置730的IC裝置的緩衝器中。

在階段712，從緩衝器載入的訓練權重資料被編碼用於記憶體裝置730的3D陣列。例如類比權重資料被編碼用於多層記憶體單元的記憶體陣列，例如RRAM或PCM。或者，類比權重資料被編碼用於二進位記憶體單元的複數個堆疊的記憶體陣列，例如MRAM。參考第2A圖描述的堆疊的二進位記憶體單元到等效多層記憶體單元的範例組合。在至少一個實施方式中，階段712由IC裝置的處理器或由記憶體裝置730的記憶體控制器執行。

在階段713，編碼的權重資料被編程或寫入到記憶體裝置730的相應記憶體陣列中。在一些實施方式中，寫入操作是由記憶體控制器控制。在至少一個實施方式中，寫入操作在不同的記憶體陣列中並行執行，例如如關於第3A圖所描述的。

在第二階段720中，在階段724，使用編程的權重資料和輸入資料722來執行一或多種CIM操作。如本文所述，一或多種CIM操作包括至少一種3D CIM操作，例如MVM。由一或多種CIM操作產生的CIM電流藉由輸出操作726輸出到一或多種感測電路，例如感測放大器，並基於感測到的CIM電流來確定CIM操作的結果。如本文所述，在一些實施方式中，不同的CIM操作由記憶體裝置730的3D陣列中的不同組堆疊的記憶體陣列執行。也如本文所述，在一些實施方式中，由於沿著垂直路徑的電流求和，複數個堆疊記憶體陣列被配置為一起工作以實施用於處理類比權重資料的等效多層記憶體單元的記憶體陣列。

在一些實施方式中，第一階段710對於給定模型執行一次，接著模型的編程權重資料被用於第二階段720中的後續CIM操作。在至少一個實施方式中，基於一或多種CIM操作的結果，例如由操作員或電腦系統決定更新權重資料，並再次執行第一階段710以將更新的權重資料編程到記憶體裝置730的3D陣列中。

在一些實施方式中，模型被原位訓練，即在記憶體裝置730中或由記憶體裝置730訓練。例如階段711至階段713被多次迭代中重複執行。在該原位訓練期間由階段724輸出的CIM操作的結果不用於實際應用，而是用作調整或訓練模型的權重資料的回饋。一旦完成原位訓練，例如權重資料的收斂，在記憶體裝置730的3D陣列中編程的訓練權重資料就被用於在階段724的CIM操作中以用於實際應用。其他配置在各種實施方式的範圍內。根據一些實施方式，本文所描述的一或多個優點可以藉由CIM流程700B實現。

第7C圖是根據一些實施方式的神經網路700C的示意圖。

神經網路700C包括複數個層A至層E，每個層包括複數個節點(或神經元)。神經網路700C的連續層中的節點藉由連接的矩陣或陣列彼此連接。例如層A和層B中的節點藉由矩陣732中的連接彼此連接，層B和層C中的節點藉由矩陣734中的連接彼此連接，層C和層D中的節點藉由矩陣736中的連接彼此連接且層D和層E中的節點藉由矩陣738中的連接彼此連接。層 A是配置為接收輸入資料731的輸入層。輸入資料731透過神經網路700C經由層之間的連接的對應矩陣從一層傳播到下一層。當資料透過神經網路700C傳播時，資料經歷一或多次計算，並作為輸出資料739從層E輸出，層E是神經網路700C的輸出層。輸入層A與輸出層E之間的層B、層C、層D有時被稱為隱藏層或中間層。第7C圖中的層數、連接的矩陣數以及每層的節點數是範例。其他配置在各種實施方式的範圍內。例如，在至少一個實施方式中，神經網路700C不包括隱藏層，且具有藉由一個連接矩陣連接到輸出層的輸入層。在一或多種實施方式中，神經網路700C具有一層、二層或多於三層的隱藏層。

在一些實施方式中，矩陣732、矩陣734、矩陣736、矩陣738中的至少一個由如本文所述的堆疊記憶體陣列實施。具體地，在矩陣732中，A層中的節點與B層中的另一個節點之間的連接具有相應的權重。例如，如本文所述，節點A1和節點B1之間的連接具有權重W(A1,B1)，權重W(A1,B1)對應於儲存在例如彼此組合以實施多層記憶體單元的各種堆疊記憶體單元中的權重資料。在一些實施方式中，當使用神經網路700C執行機器學習時，例如透過處理器和/或透過記憶體控制器來更新一或多個堆疊記憶體陣列的權重資料。根據一些實施方式，本文所述的一或多個優點是由一或多個記憶體裝置的全部或部分實施的神經網路700C中實現。

第8A圖是根據一些實施方式的方法800A的流程圖。在一些實施方式中，執行方法800A以製造與記憶體裝置100、記憶體裝置200A、記憶體裝置200B、記憶體裝置300、記憶體裝置400A至記憶體裝置400C、記憶體裝置600B、記憶體裝置704中的一或多個相對應的記憶體裝置。方法800A包括操作810、操作812。

在操作810處，執行前端(FEOL)製程以獲得基板上方的FEOL電路。例如，如關於第6B圖所述的，執行FEOL製程以在基板640上方獲得M0層下方的FEOL結構。FEOL結構包括由電晶體650代表的FEOL電路。在一些實施方式中，FEOL電路包括如關於第2A圖、第4A圖至第4C圖、第6B圖中的一或多個所述的記憶體控制器。

在操作812處，執行後端(BEOL)製程以獲得FEOL電路和基板上方的BEOL結構。BEOL結構包括沿著基板的厚度方向彼此堆疊的複數個記憶體陣列。複數個記憶體陣列中的不同記憶體陣列具有不同的電阻面積乘積(RA)。例如，如關於第6B圖所描述，執行BEOL製程以在FEOL電路和基板640上方獲得BEOL結構660。BEOL結構660包括配置為形成FEOL電路的電路元件彼此耦合、與BEOL結構660的堆疊記憶體陣列耦合和/或與外部電路耦合的FEOL電路的電路元件的金屬層和通孔層。如關於第2A圖至第2B圖、第4A圖至第4C圖、第5A圖至第5D圖、第6B圖中的一或多個所描述，各種堆疊記憶體陣列形成為BEOL結構660的部分。在一些實施方式中，堆疊記憶體陣列中的至少兩個記憶體陣列在BEOL製程中相應地由不同記憶體技術形成，包括但不限於SOT MRAM、STT MRAM、RRAM、PCM、FeRAM、ECRAM等。堆疊記憶體陣列包括具有不同RA的記憶體陣列，例如具有不同厚度的隧道阻障層的MRAM記憶體陣列。根據一些實施方式，本文所述的一或多個優點可以藉由方法800A製造的記憶體裝置實現。

操作810中的製造流程的範例序列811也在第8A圖中說明並在本文關於第6B圖描述。

在範例序列811中，製造流程從基板(例如基板640)開始。在至少一個實施方式中，基板640包括矽基板。在至少一個實施方式中，基板640包括矽鍺(SiGe)、砷化鎵或其他合適的半導體材料。在一些實施方式中，基板640包括絕緣基板或絕緣體上矽(silicon on insulator, SOI)基板。使用一或多個遮罩在基板640中或上方形成主動區，例如PMOS主動區和/或NMOS主動區。例如，藉由蝕刻基板640的相應區域並用絕緣材料填充蝕刻區域在基板640中形成隔離結構(未示出)。

在FEOL製程中，在基板640上方形成各種電晶體。例如，在基板640上方沉積至少一層閘極介電材料層。閘極介電材料層的範例材料包括但不限於高介電係數介電層、介面層和/或其組合。在一些實施方式中，藉由原子層沉積(atomic layer deposition, ALD)或其他合適的技術在基板上方沉積閘極介電材料層。

在閘極介電材料層上方沉積閘極電極層。閘極電極層的範例材料包括但不限於多晶矽、金屬、Al、AlTi、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN和/或其他合適的導電材料。在一些實施方式中，藉由化學氣相沉積(chemical vapor deposition, CVD)、物理氣相沉積(physical vapor deposition, PVD或濺鍍)、電鍍、原子層沉積(ALD)和/或其他合適的製程來沉積閘極電極層。

接著執行圖案化過程，使用一或多個遮罩以圖案化閘極介電材料層和閘極電極層為複數個閘極結構(或閘極堆疊)，每個閘極結構包括閘極電極，例如閘極電極655以及例如閘極介電層653、閘極介電層654的一或多個下面的閘極介電層。在一些實施方式中，閘極介電材料層和閘極電極層的圖案化包括微影操作。

在至少一個實施方式中，藉由沉積和圖案化在每個閘極電極的相對側上形成間隔件(未示出)。間隔件的範例材料包括但不限於氮化矽、氮氧化物、碳化矽和其他合適的材料。沉積製程的範例包括但不限於電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition, PECVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition, LPCVD)、次大氣壓化學氣相沉積(sub-atmospheric chemical vapor deposition, SACVD)、原子層沉積(ALD)等。圖案化製程的範例包括但不限於濕蝕刻製程、乾蝕刻製程或其組合。

源極/汲極，例如N井651、N井652，在基板640的主動區中形成。在至少一個實施方式中，源極/汲極是藉由使用作為遮罩的閘極電極和間隔件形成。例如，源極/汲極的形成是由離子佈植或擴散過程執行。依據裝置或電晶體的類型，源極/汲極摻雜諸如硼或BF ₂的P型摻雜劑、諸如磷或砷的N型摻雜劑和/或其組合。因此，P型和N型電晶體都在FEOL電路的一或多個電路區域中形成。

MD接觸件和VD/VG通孔在源極/汲極和閘極電極上方形成。在製造過程的範例中，例如金屬的導電層在具有基板上形成電晶體的基板上方沉積，從而使導電層電連接到電晶體的源極/汲極。執行平坦化過程以平坦化導電層，導致MD接觸件的形成，例如MD的接觸件656、MD的接觸件657。例如通孔到裝置通孔658、通孔到裝置通孔659與例如通孔到閘極通孔645的VG通孔的多種VD通孔相應地在MD接觸件和閘極電極上方形成。在FEOL製程結束時獲得包括基板640上方的FEOL電路的所產生的FEOL結構。

在FEOL製程之後，如關於操作812所描述的執行BEOL製程。操作812中製造過程的序列813的範例也在第8A圖中說明並在本文關於第5A圖描述。

在序列813的範例中，在FEOL結構上方形成重布線結構，以將FEOL結構的各種元件或電路彼此電耦合，並與包括要形成的各種記憶體陣列的另外的電路電耦合。在至少一個實施方式中，重布線結構包括依序覆蓋的金屬層和通孔層。覆蓋的金屬層和通孔層相應地包括金屬層M0、金屬層M1等以及通孔層VIA0、通孔層VIA1等。例如，M0層的形成包括金屬材料的沉積並沉積的金屬材料的圖案化以形成耦合到下面的VD/VG通孔的各種金屬圖案。在至少一個實施方式中，例如藉由重複地執行鑲嵌製程從圖案化M0層向上逐層依序地製造重布線結構。在這種鑲嵌製程中，介電層在圖案化的Mk層(k為零或以上)上方沉積。圖案化介電層以形成鑲嵌結構，該鑲嵌結構具有對應於隨後將形成的通孔層Vk的導電通孔的下層通孔以及對應於隨後將形成的金屬層Mk+1的金屬圖案的覆蓋的凹陷特徵。形成鑲嵌結構的範例圖案化過程包括兩個或更多微影圖案化和各向異性蝕刻步驟，以首先形成下面的通孔，接著形成覆蓋的凹陷特徵。沉積導電材料以填入鑲嵌結構，以獲得通孔層Vk中的導電通孔以及金屬層Mk+1中的覆蓋的金屬圖案。執行一次或多次所描述的鑲嵌製程以依序地形成通孔和較高通孔層的金屬圖案以及重布線結構的金屬層。

在一些實施方式中，當建立重布線結構時，各種記憶體陣列或疊組被形成。例如，根據關於第5A圖所描述的記憶體單元500A的配置​​來形成最低或底部的記憶體陣列，例如疊組-1。

在根據一些實施方式的疊組-1的形成中，位元線503形成為重布線結構的金屬層中的金屬圖案。重布線結構的通孔層中的通孔508在位元線503上方形成並與位元線503電接觸。在至少一個實施方式中，通孔508包括包含一或多個金屬圖案和一或多個通孔的互連件。寫入字元線502和金屬圖案507形成為重布線結構的另一個金屬層中的金屬圖案。金屬圖案507在通孔508上方並與通孔508電接觸。在至少一個實施方式中，通孔506包括互連件，互連件包括一或多個金屬圖案和一或多個通孔。

第一選擇器S1在寫入字元線502上方形成並與寫入字元線502電接觸。在一些實施方式中，第二電極513、切換層512與第一電極511的材料在寫入字元線502上方例如藉由PVD、CVD、PECVD、ALD等依序地沉積以獲得多層結構。接著，例如藉由微影和蝕刻製程對沉積的多層結構圖案化，以獲得第一選擇器S1。第一電極511、第二電極513的範例材料包括但不限於W、TiN、TaN、C、SiC等。切換層512的範例材料包括但不限於SiNGeCTe、NGeCTe、GeCTe、SiGeAsTe、AsGeSe、SiAsGeSe等。

SOT層504在通孔506和第一電極511上方形成並與通孔506和第一電極511電接觸。在一些實施方式中，SOT層504的材料例如藉由PVD、CVD、PECVD、ALD等在通孔506和第一電極511上方沉積。接著，沉積的材料例如藉由微影和蝕刻製程圖案化以獲得SOT層504。SOT層504的範例材料包括但不限於W、摻雜W、Pt、Ta、諸如BeSe ₂的2D材料等。

MTJ結構與第二選擇器S2在SOT層504上方形成並與SOT層504電接觸。在一些實施方式中，自由層519、隧道阻障層518、參考層517、第二電極516、切換層515和第一電極514例如藉由PVD、CVD、PECVD、ALD等在SOT層504上方依序地沉積以獲得多層結構。接著，沉積的多層結構例如藉由微影和蝕刻製程圖案化以獲得MTJ結構與MTJ結構上方的第二選擇器S2。在根據一些實施方式的範例配置中，參考層517包括CoFeB，隧道阻障層518包括MgO且自由層519包括CoFeB。第一電極514、第二電極516的範例材料包括但不限於W、TiN、TaN、C、SiC等。切換層515的範例材料包括但不限於SiNGeCTe、NGeCTe、GeCTe、SiGeAsTe、AsGeSe、SiAsGeSe等。

讀取字元線501在第一電極514上方形成並與第一電極514電接觸。在至少一個實施方式中，讀取字元線501形成為重布線結構的另一個金屬層中的金屬圖案。疊組-1的形成已完成。

疊組-1在形成之後，在疊組-1上方依序地形成一或多個另外的記憶體陣列，例如 疊組-2 至 疊組-J。在一些實施方式中，疊組-2至疊組-J中的至少一個的形成與疊組-1的形成相同，除了一個記憶體陣列與另一個記憶體陣列的隧道阻障層518的厚度不同之外，從而在不同的記憶體陣列中獲得不同的RA。在一些實施方式中，在兩個連續的記憶體陣列之間，重布線結構的一或多個金屬層和/或通孔層形成以將記憶體陣列彼此耦合和/或記憶體陣列與FEOL電路耦合。

一完成頂部的記憶體陣列(即，疊組-J)的形成後，就繼續重布線結構的形成，以在疊組-J上方形成一或多個金屬層和/或通孔層，用於例如將疊組-J連接到外部電路。基於記憶體單元500A的配置​​所描述的序列813是一個範例。其他序列和/或記憶體單元配置在各種實施方式的範圍內。

在一些實施方式中，根據關於第5B圖所描述的記憶體單元500B的配置形成疊組-1至疊組-J的至少一個記憶體陣列。

例如，根據記憶體單元500B的配置形成記憶體陣列類似於直到SOT層504的序列813。接下來在SOT層504上方形成MTJ結構和二極體S3並與MTJ結構和二極體S3電接觸。在一些實施方式中，自由層519、隧道阻障層518、參考層517、第二電極534、N型層533、P型層532和第一電極531的材料例如藉由PVD、CVD、PECVD、ALD等在SOT層504上方依序地沉積以獲得多層結構。接著，例如藉由微影和蝕刻製程對沉積的多層結構圖案化，以獲得MTJ結構和MTJ結構上方的二極體S3。在根據一些實施方式的範例配置中，P型層532包括P摻雜的CuO，且N型層533包括N摻雜的IZO。第一電極531、第二電極534的範例材料包括但不限於W、TiN、TaN、C、SiC等。讀取字元線501在第一電極531上方形成並與第一電極531電接觸。在至少一個實施方式中，讀取字元線501形成為重布線結構的另一個金屬層中的金屬圖案。記憶體陣列的形成完成。

在一些實施方式中，根據關於第5C圖所描述的記憶體單元500C的配置形成疊組-1至疊組-J的至少一個記憶體陣列。

例如，位元線543形成為重布線結構的金屬層中的金屬圖案。STT-MTJ結構與選擇器S4在位元線543上方形成並與位元線543電接觸。在一些實施方式中，人工反鐵磁參考層結構549、隧道阻障層548、自由層547、第二電極546、切換層545與第一電極544的材料例如藉由PVD、CVD、PECVD、ALD等在位元線543上方依序地沉積以獲得多層結構。接著，例如藉由微影和蝕刻製程對沉積的多層結構圖案化，以獲得MTJ結構和MTJ結構上方的選擇器S4。在根據一些實施方式的範例配置中，自由層547包括CoFeB，隧道阻障層548包括MgO且人工反鐵磁參考層結構549包括具有一或多個間隔件的CoFeB。第一電極544、第二電極546的範例材料包括但不限於W、TiN、TaN、C、SiC等。切換層545的範例材料包括但不限於SiNGeCTe、NGeCTe、GeCTe、SiGeAsTe、AsGeSe、SiAsGeSe等。字元線541在第一電極544上方形成並與第一電極544電接觸。在至少一個實施方式中，字元線541形成為重布線結構的另一個金屬層中的金屬圖案。記憶體陣列的形成完成。

在一些實施方式中，根據關於第5D圖所描述的記憶體單元500D的配置形成疊組-1至疊組-J的至少一個記憶體陣列。

例如，位元線543形成為重布線結構的金屬層中的金屬圖案。RRAM結構與選擇器S4在位元線543上方形成並與位元線543電接觸。在一些實施方式中，惰性電極559、介電層558、反應電極557、第二電極546、切換層545、第一電極544的材料例如藉由PVD、CVD、PECVD、ALD等在位元線543上方依序地沉積以獲得多層結構。接著，例如藉由微影和蝕刻製程對沉積的多層結構圖案化，以獲得RRAM結構和RRAM結構上方的選擇器S4。反應電極557的範例材料包括但不限於Ti、Ta、Hf等。在一些實施方式中，反應電極557包括多個層。例如，在一或多個實施方式中，反應電極557是雙層，例如Ti/TiN、Ta/TaN等。介電層558的範例材料包括但不限於HfOx、AlOx、TaOx、SiOx、AlNx等。在一些實施方式中，介電層558包括複數個層。例如，在一或多個實施方式中，介電層558是雙層的。惰性電極559的範例材料包括但不限於TiN、Ru、Pt、C等。字元線541在第一電極544上方形成並與第一電極544電接觸。在至少一個實施方式中，字元線541形成為重布線結構的另一個金屬層中的金屬圖案。記憶體陣列的形成完成。

在一些實施方式中，根據關於第6A圖所描述的記憶體單元600A的配置形成疊組-1至疊組-J的至少一個記憶體陣列。在至少一個實施方式中，電晶體T1或電晶體T2中的至少一個形成為BEOL電晶體，例如關於第6B圖所描述的BEOL的電晶體680。

例如，例如藉由蝕刻和金屬填充在重布線結構的介電層692中形成通孔690，以配置連接到對應的寫入字元線WWL或讀取字元線RWL。在一些實施方式中，通孔690屬於重布線結構的通孔層。

閘極電極683在通孔690上方形成以電耦合到對應的寫入字元線WWL或讀取字元線RWL。閘極電極683的範例材料包括但不限於Cu、Al、Ti、Ta、W、Ru、Co、Ni等、其合金或其組合。在一些實施方式中，藉由在具有通孔690的介電層692(通孔690在介電層692中形成)上方沉積閘極電極材料形成閘極電極683，例如藉由CVD、PVD、電鍍、ALD和/或其他合適的製程。接著，例如藉由微影和蝕刻製程對沉積的閘極電極材料圖案化以形成閘極電極683。

在所獲得的包括閘極電極683的結構上方形成閘極介電層682。閘極介電層682的範例材料包括但不限於二氧化矽、氮氧化矽、高介電係數材料等。高介電係數材料的範例包括但不限於二氧化鋯(ZrO ₂)、氧化鋁(Al ₂O ₃)、氧化鉿(HfO ₂)、氧化鉭(Ta ₂O ₅)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、鉿鉭氧化物(HfTaO)、鉿鈦氧化物(HfTiO)、鉿鋯氧化物(HfZrO)、矽酸鋯、鋁酸鋯、氧化鈦、二氧化鉿-氧化鋁(HfO ₂-Al ₂O ₃)合金等、或其組合。在一些實施方式中，閘極介電層682是單層。在一些實施方式中，閘極介電層682具有多層結構。在一些實施方式中，藉由PVD、CVD、PECVD、ALD等沉積閘極介電層682。

在閘極介電層682上方形成例如金屬氧化物層681的半導體材料層。金屬氧化物層681的範例材料包括但不限於氧化銦鎢(indium tungsten oxide, IWO)、氧化銦鋅(indium zinc oxide, IZO)、氧化銦錫(indium tin oxide, ITO)、氧化銦鎵(indium gallium oxide, IGO)、鋁鋅氧化物(aluminum zinc oxide, AZO)、氧化鎵鋅(gallium zinc oxide, GZO)、氧化鎵(GaO)、氧化銦(InO)、氧化鋅(ZnO)等、或其組合。在一些實施方式中，藉由PVD、CVD、PECVD、ALD等沉積金屬氧化物層681。在一些實施方式中，金屬氧化物層681被摻雜。在至少一個實施方式中，金屬氧化物層681是未摻雜的。例如藉由微影和蝕刻製程對沉積的金屬氧化物層681圖案化，以暴露閘極電極683相對側上的閘極介電層682的部分。

在金屬氧化物層681上方形成諸如介電層694的介電層以覆蓋閘極介電層682的暴露部分。介電層694的範例材料包括但不限於氧化矽、氮化矽、氧氮化矽、氧化鋁、氮化鋁等或其組合。在一些實施方式中，介電層694藉由PVD、CVD、PECVD、ALD、旋塗技術等沉積。

接觸結構(例如接觸結構686、接觸結構687)在介電層694中形成，以在由金屬氧化物層681配置的源極/汲極684、源極/汲極685上方並與由金屬氧化物層681配置的源極/汲極684、源極/汲極685電接觸。例如，開口例如藉由蝕刻在將要形成接觸結構686、接觸結構687的位置處的介電層694中形成，以暴露下面的源極/汲極684、源極/汲極685。諸如金屬的導電材料被填入在開口中並接著執行平坦化製程以獲得接觸結構686、接觸結構687。接觸結構686、接觸結構687的範例導電材料包括但不限於Cu、Al、Ti、Ta、W、Ru、Co、Ni等、其合金或其組合。在一些實施方式中，源極/汲極684、源極/汲極685的導電材料藉由PVD、CVD、PECVD、ALD等沉積。因此，BEOL電晶體680被獲得。

在至少一個實施方式中，根據記憶體單元600A的配置​​形成記憶體陣列更包括以類似序列813的方式形成SOT層和MTJ結構。在至少一個實施方式中，根據記憶體單元600A的配置​​形成記憶體陣列更包括在重布線結構的各種金屬層中形成源極線SL、位元線BL、讀取字元線RWL、寫入字元線WWL作為金屬圖案。在一些實施方式中，SOT層和MTJ結構至少部分地在電晶體680下方或之前形成。

第8B圖是根據一些實施方式的方法800B的流程圖。在一些實施方式中，方法800A在記憶體裝置100、記憶體裝置200A、記憶體裝置200B、記憶體裝置300、記憶體裝置400A至記憶體裝置400C、記憶體裝置600B、記憶體裝置704中的一或多個中執行或由記憶體裝置100、記憶體裝置200A、記憶體裝置200B、記憶體裝置300、記憶體裝置400A至記憶體裝置400C、記憶體裝置600B、記憶體裝置704中的一或多個執行。方法800B包括第一CIM操作820和第二CIM操作830。在一些實施方式中，第二CIM操作830被省略。第一CIM操作820包括操作822、操作824、操作826。

在操作822，第一輸入電壓被供應給記憶體裝置的複數個記憶體陣列中的至少兩個第一記憶體陣列中的每一個中的複數個字元線。例如，如關於第1D圖、第2A圖所描述的，對於兩個第一記憶體陣列中的每一個，例如疊組-1、疊組-2，第一輸入電壓被供應到讀取字元線RWL0至讀取字元線RWL3。

在操作824，對於至少兩個第一記憶體陣列中的每一個，與由記憶體單元響應於供應給複數個字元線的第一輸入電壓輸出的電流總和相對應的第一位元線電流是在耦合到記憶體單元的第一位元線上收集。例如，如關於第1D圖、第2A圖所描述的，第一位元線電流(位元線電流I _{CIM,BL0,Deck-1}、位元線電流I _{CIM,BL0,Deck-2})在例如疊組-1、疊組-2的兩個第一記憶體陣列的對應位元線BL0上收集。

在操作826，與至少兩個第一記憶體陣列的第一位元線電流總和相對應的第一路徑電流被收集。例如，如關於第2A圖所描述的，在導體Path0上收集與第一位元線電流(位元線電流I _{CIM,BL0,Deck-1}、位元線電流I _{CIM,BL0,Deck-2})總和相對應的第一路徑電流(路徑電流I _CIM,Path0)。在一些實施方式中，路徑電流I _CIM,Path0被供應給感測電路，並基於所感測的路徑電流，涉及對應於第一輸入電壓的第一輸入資料以及儲存在諸如疊組-1、疊組-2的兩個第一記憶體陣列中的第一權重資料的第一CIM操作的結果被決定。

在根據一些實施方式的第二CIM操作830中，對於諸如第2A圖中的疊組-3、疊組-4的不同組第二記憶體陣列執行與操作822、操作824、操作826類似的操作。因此，如所描述的，在一或多個實施方式中可以對於不同的功能或應用執行不同的第一和第二CIM操作。根據一些實施方式，本文所描述的一或多個優點可以藉由方法800B實現。

所描述的方法和演算法包括範例操作，但它們不一定需要以所示的順序執行。根據本揭示內容的實施方式的精神和範圍，可以適當地添加、替換、改變順序和/或排除操作。組合不同特徵和/或不同實施方式的實施方式在本揭示內容的範圍內並且本領域技術人員在閱讀本揭示內容後將會是顯而易見的。

在一些實施方式中，記憶體裝置包括沿著記憶體裝置的厚度方向彼此堆疊的複數個記憶體陣列。複數個記憶體陣列中的每一個記憶體陣列包括第一位元線以及耦合到第一位元線的至少一個記憶體單元。複數個記憶體陣列中的至少兩個記憶體陣列的第一位元線彼此電耦合。

在一些實施方式中，一種方法包括執行前端(FEOL)製程以獲得基板上方的FEOL電路以及執行後端(BEOL)製程以獲得FEOL電路與基板上方的BEOL結構。BEOL結構包括沿著基板的厚度方向彼此堆疊的複數個記憶體陣列。複數個記憶體陣列中的不同記憶體陣列具有不同的電阻面積乘積。

在一些實施方式中，一種方法包括記憶體裝置的第一記憶體內運算(CIM)操作。記憶體裝置包括複數個記憶體陣列。複數個記憶體陣列中的每一個包括第一位元線、複數個字元線以及耦合至第一位元線且對應複數個字元線的多個記憶體單元。在第一CIM操作中，此方法包括向複數個記憶體陣列中的至少兩個第一記憶體陣列中的每一個中的複數個字元線供應第一輸入電壓。在第一CIM操作中，此方法更包括對於至少兩個第一記憶體陣列中的每一個收集在第一位元線上的第一位元線電流，第一位元線電流藉由第一位元線上的複數個記憶體單元響應於供應給複數個字元線的第一輸入電壓而對應於輸出的電流的總和。在第一CIM操作中，此方法更包括收集與至少兩個第一記憶體陣列的第一位元線電流的總和相對應的第一路徑電流。

前述內容概述若干實施方式之特徵，使得熟習此項技術者可更佳地理解本揭示內容之態樣。熟習此項技術者應瞭解，其可易於使用本揭示內容作為用於設計或修改用於實施本文中引入之實施方式之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭示內容之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本揭示內容的精神及範疇。

100、200A、200B、300、400A、400B、400C、600B、704、730:記憶體裝置 101、102、10J:記憶體陣列 112、113、114、115、116、117、503、543:位元線 120、220:記憶體控制器 122:字元線驅動器 124:感測電路 126:控制邏輯 130:記憶體單元配置 131:讀取電流路徑 132:寫入電流路徑 230:等效記憶體單元 231、232:記憶體單元 251:第一記憶體陣列組 252:第一導體組 253:第二記憶體陣列組 254:第二導體組 311、312、313:記憶體單元 410、421、422、431、432:導體 420:FEOL電路 435:部分 500A、500B、500C、500D:記憶體單元 501:讀取字元線 502:寫入字元線 504:SOT層 505:互連件 506、508、688、689、690:通孔 507:金屬圖案 511、514、531、544:第一電極 512、515、545:切換層 513、516、534、546:第二電極 517:參考層 518、548:隧道阻障層 519、547:自由層 530:記憶體單元配置 532:P型層 533:N型層 541:字元線 549:人工反鐵磁參考層結構 557:反應電極 558、692、694:介電層 559:惰性電極 600A:記憶體單元 640:基板 645:通孔到閘極通孔 650:電晶體 651、652:N井 653、654、682:閘極介電層 655、683:閘極電極 656、657:接觸件 658、659:通孔到裝置通孔 660:BEOL結構 680:電晶體 681:金屬氧化物層 684、685:源極/汲極 686、687:接觸結構 700A:IC裝置 700B:CIM流程 700C:神經網路 702:處理器 706:匯流排 710:第一階段 711、712、713、724:階段 720:第二階段 722、731:輸入資料 726:輸出操作 732、734、736、738:矩陣 739:輸出資料 800A、800B:方法 810、812、822、824、826:操作 811:範例序列 813:序列 820:第一CIM操作 830:第二CIM操作 A1、B1:節點 S1:第一選擇器 S2:第二選擇器 S3:二極體 S4:選擇器 MC:記憶體單元 Th:厚度 T1、T2:電晶體 Ir:讀取電流 Iw、Iw0、Iw1:寫入電流 I _READ、I _CIM00、I _CIM01、I _CIM02、I _CIM03、I _CIM00,Deck-4、I _CIM01,Deck-4、I _CIM02,Deck-4:電流 I _CIM,BL0、I _CIM,BL1、I _CIM,BL2、I _CIM,BL3、I _{CIM,BL0,Deck-1}、I _{CIM,BL0,Deck-2}、I _{CIM,BL0,Deck-3}、I _{CIM,BL0,Deck-4}、I _{CIM,BL1,Deck-1}、I _{CIM,BL1,Deck-2}、I _{CIM,BL1,Deck-3}、I _{CIM,BL2,Deck-1}、I _{CIM,BL2,Deck-2}、I _{CIM,BL2,Deck-3}:位元線電流 I _CIM,Path0、I _CIM,Path1、I _CIM,Path2:路徑電流 V _R:讀取電壓 V _{INH_RWL}、V _{INH_WWL}、V _{INH_BL}:抑制電壓 V _W:寫入電壓 MC00、MC01、MC02、MC03、MC10、MC20:記憶體單元 SL:源極線 BL、BL0、BL1、BL2、BL3、BLm:位元線 RWL、RWL0、RWL1、RWL2、RWL3、RWLn:讀取字元線 WL:字元線 WWL、WWL0、WWL1、WWL2、WWL3、WWLn:寫入字元線 Path0、Path0_12、Path0_34、Path1、Path1_12、Path1_34、Path2、Path2_12、Path2_34、Pathm:導體

本揭示內容之態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。請注意，根據行業標準慣例，各種特徵未按比例繪製。實際上，各種特徵之尺寸可為了論述清楚經任意地增大或減小。 第1A圖是根據一些實施方式的記憶體裝置的示意圖，且第1B圖至第1D圖是根據一些實施方式的在各種操作中的一部分記憶體裝置的電路示意圖。 第2A圖至第2B圖是根據一些實施方式的記憶體裝置的示意圖。 第3A圖至第3B圖是根據一些實施方式在各種操作中的一部分記憶體裝置的電路示意圖。 第4A圖至第4C圖是根據一些實施方式的部分記憶體裝置的剖面示意圖。 第5A圖包括根據一些實施方式的電路示意圖、記憶體單元的透視圖和剖面圖。 第5B圖包括根據一些實施方式的電路示意圖和記憶體單元的剖面圖。 第5C圖至第5D圖是根據一些實施方式的記憶體單元的剖面示意圖。 第6A圖是根據一些實施方式的記憶體單元的電路示意圖。 第6B圖是根據一些實施方式的記憶體裝置的剖面示意圖。 第7A圖是根據一些實施方式的積體電路(integrated circuit, IC)裝置的示意圖。 第7B圖是根據一些實施方式的示出機器學習過程中的各種操作的示意圖。 第7C圖是根據一些實施方式的神經網路的示意圖。 第8A圖至第8B圖是根據一些實施方式的各種方法的流程圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100:記憶體裝置

101、102、10J:記憶體陣列

112、113、114、115、116、117:位元線

120:記憶體控制器

122:字元線驅動器

124:感測電路

126:控制邏輯

130:記憶體單元配置

131:讀取電流路徑

132:寫入電流路徑

S1:第一選擇器

S2:第二選擇器

MC:記憶體單元

Ir:讀取電流

Iw0、Iw1:寫入電流

BL、BL0、BL1、BLm:位元線

RWL、RWL0、RWL1、RWLn:讀取字元線

WWL、WWL0、WWL1、WWLn:寫入字元線

Path0、Path1、Pathm:導體

Claims (20)

1. 一種記憶體裝置，包括： 複數個記憶體陣列，沿著該記憶體裝置的一厚度方向彼此堆疊，其中 該些記憶體陣列中的每一個包括： 一第一位元線；以及 至少一記憶體單元，耦合到該第一位元線，以及 該些記憶體陣列中至少兩個記憶體陣列的該些第一位元線彼此電耦合。
2. 如請求項1所述之記憶體裝置，其中 所有該些記憶體陣列的該些第一位元線彼此電耦合。
3. 如請求項2所述之記憶體裝置，更包括： 一通孔結構，沿著該厚度方向延伸，並將所有該些記憶體陣列的該些第一位元線彼此電耦合。
4. 如請求項2所述之記憶體裝置，更包括： 一第一通孔結構，沿著該厚度方向延伸，並將該些記憶體陣列中的一第一組記憶體陣列的該些第一位元線彼此電耦合；以及 一第二通孔結構，沿著該厚度方向延伸，並將該些記憶體陣列中的一第二組記憶體陣列的該些第一位元線彼此電耦合，其中 該第一組記憶體陣列和該第二組記憶體陣列共用一共同記憶體陣列，以及 該共同記憶體陣列的該第一位元線在該第一通孔結構和該第二通孔結構之間並耦合該第一通孔結構和該第二通孔結構，以將所有該些記憶體陣列的該些第一位元線彼此電耦合。
5. 如請求項4所述之記憶體裝置，其中 該第一通孔結構與該第二通孔結構沿著該厚度方向相互重疊。
6. 如請求項4所述之記憶體裝置，其中 該第一通孔結構與該第二通孔結構沿著該厚度方向互不重疊。
7. 如請求項1所述之記憶體裝置，其中 該些記憶體陣列包括除該至少兩個記憶體陣列之外的至少兩個另外的記憶體陣列，以及 該至少兩個另外的記憶體陣列的該些第一位元線彼此電耦合，而不電耦合到該至少兩個記憶體陣列的該些第一位元線。
8. 如請求項1所述之記憶體裝置，其中 該些記憶體陣列的至少一個中的該至少一記憶體單元具有一第一記憶體單元配置包括： 一磁隧道結結構； 一自旋軌道矩層，與該磁隧道結結構接觸； 一第一選擇器，與該自旋軌道矩層串聯耦合，且在該第一位元線與一寫入字元線之間；以及 一第二選擇器，耦合在該磁隧道結結構和一讀取字元線之間。
9. 如請求項8所述之記憶體裝置，其中 該些記憶體陣列中的每一個中的該至少一記憶體單元具有該第一記憶體單元配置，其中該磁隧道結結構包括一隧道阻障層，且 該些記憶體陣列中的一第一記憶體陣列中的該隧道阻障層的一厚度與該些記憶體陣列中的一第二記憶體陣列中的該隧道阻障層的一厚度不同。
10. 如請求項1所述之記憶體裝置，其中 該些記憶體陣列中的複數個不同記憶體陣列具有複數個不同電阻面積乘積。
11. 一種方法，包括： 執行一前端製程以獲得一基板上的一前端電路；以及 執行一後端製程以獲得該前端電路和該基板上的一後端結構，其中 該後端結構包括沿著該基板的一厚度方向彼此堆疊的複數個記憶體陣列，以及 該些記憶體陣列中的複數個不同記憶體陣列具有複數個不同電阻面積乘積。
12. 如請求項11所述之方法，其中 在該後端製程中，該些記憶體陣列中的至少兩個記憶體陣列由複數個不同記憶體技術相應形成。
13. 如請求項12所述之方法，其中 該些不同記憶體技術包括選自由以下各項組成的群組中的至少兩種： 自旋軌道矩磁阻性隨機存取記憶體； 自旋轉移矩磁阻性隨機存取記憶體； 電阻式隨機存取記憶體； 相變記憶體； 鐵電隨機存取記憶體；以及 電化學隨機存取記憶體。
14. 如請求項11所述之方法，其中 在該後端製程中，具有該些不同電阻面積乘積的該些不同記憶體陣列由一相同記憶體技術形成，以包括相應一層的不同厚度，該層被配置為在一讀取操作或一記憶體內運算操作中流過一電流。
15. 如請求項14所述之方法，其中 該相同記憶體技術係磁阻性隨機存取記憶體，該層為一隧道阻障層，且具有該些不同電阻面積乘積的該些不同記憶體陣列形成以包括相應該隧道阻障層的不同厚度。
16. 如請求項11所述之方法，其中 該些不同電阻面積乘積彼此相差一預定數量的倍數。
17. 一種方法，包括： 在一記憶體裝置的一第一記憶體內運算操作中，該記憶體裝置包括複數個記憶體陣列，該些記憶體陣列中的每一個包括一第一位元線、複數個字元線和複數個記憶體單元耦合至該第一位元線且對應該些字元線， 供應複數個第一輸入電壓給該些記憶體陣列中的至少兩個第一記憶體陣列中的每一個中的該些字元線； 對於該至少兩個第一記憶體陣列中的每一個，收集在該第一位元線上的一第一位元線電流，該第一位元線電流藉由該第一位元線上的該些記憶體單元響應於提供給該些字元線的該些第一輸入電壓而對應於輸出的複數個電流的總和；以及 收集對應於該至少兩個第一記憶體陣列的該些第一位元線電流的總和的一第一路徑電流。
18. 如請求項17所述之方法，更包括： 感測該第一路徑電流；以及 基於經感測的該第一路徑電流，確定對應於該些第一輸入電壓與儲存在該至少兩個第一記憶體陣列的該些記憶體單元中的一第一權重資料的一第一輸入資料的一乘積。
19. 如請求項18所述之方法，更包括： 在該記憶體裝置的一第二記憶體內運算操作中，該第二記憶體內運算操作與該第一記憶體內運算操作不同， 供應複數個第二輸入電壓給該些記憶體陣列中的至少兩個第二記憶體陣列中的每一個中的該些字元線； 對於該至少兩個第二記憶體陣列中的每一個，收集在該第一位元線上的一第二位元線電流，該第二位線電流藉由該第一位元線上的該些記憶體單元響應於提供給該些字元線的該第二輸入電壓而對應於輸出的複數個電流的總和；以及 收集對應於該至少兩個第二記憶體陣列的該些第二位元線電流的總和的一第二路徑電流。
20. 如請求項19所述之方法，更包括： 感測該第二路徑電流；以及 基於經感測的該第二路徑電流，確定對應於該些第二輸入電壓與儲存在該至少兩個第二記憶體陣列的該些記憶體單元中的一第二權重資料的一第二輸入資料的一乘積。